JP2022104771A - 半導体基板、半導体デバイス、電子機器 - Google Patents
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Abstract
Description
図1は、本実施形態に係る半導体基板の構成を示す平面図および断面図である。本実施形態に係る半導体基板10(半導体ウエハー)は、図1に示すように、主基板1と、主基板1上に形成され、シード部3Sを含む下地層4と、下地層4上に形成され、平面視でシード部3Sと重なる開口部KSおよびマスク部5を有するマスク層6と、シード部3S上およびマスク部5上に配された、GaN系半導体を含む半導体層8とを含む。マスク層4の開口部KSはテーパ形状(下地層4側に向けて幅が狭くなる形状)でもよい。この場合、開口部KSの幅、マスク部5の幅はマスク層上面を対象として表記することができる。ただし、これに限定されない。
主基板1には、GaN系半導体と異なる格子定数を有する異種基板を用いる。異種基板としては、シリコン(Si)基板、サファイア(Al2O3)基板、シリコンカーバイド(SiC)基板等を挙げることができる。ベース基板100の面方位は、例えば、シリコン基板の(111)面、サファイア基板の(0001)面、SiC基板の6H-SiC(0001)面である。これらは例示であって、半導体層8をELO法で成長させることができる基板および面方位であれば何でもよい。
下地層4として、主基板側から順に、バッファ層2(例えば、AlN層)およびシード層3(例えば、GaN系半導体)を設けることができる。バッファ層2は、主基板1とシード層3とがダイレクトに接触して互いに溶融することを低減することができる溶融抑制層である。また、シード層3の結晶性を高める効果もある。AlN層は、例えばMOCVD法を用いて、厚さ10nm程度~5μm程度に形成する。例えば、GaN系半導体であるシード層3と溶融し合わない主基板1を用いた場合には、バッファ層2を設けない構成も可能である。主基板1にシリコン基板等を用いた場合、シード層であるGaN系半導体と溶融し合うため、例えば、AlN層等のバッファ層2を設けることで、溶融が低減される。
マスク層6には、マスク部5および開口部KSが形成される。マスク層6として、酸化シリコン(SiOx)膜、窒化シリコン(SiNx)膜、酸窒化シリコン膜(SiON)、窒化チタン(TiNx)膜等の無機絶縁膜を用いることができる。例えば、下地層4上に、スパッタ法を用いて厚さ100nm程度~4μm程度(好ましくは150nm程度~2μm程度)の酸化シリコン膜を全面形成し、酸化シリコン膜の全面にレジストを塗布する。その後、フォトリソグラフィー法を用いてレジストをパターニングし、ストライプ状の開口部を持ったレジストを形成する。その後、フッ酸(HF)、バッファードフッ酸(BHF)等のウェットエッチャントによって酸化シリコン膜の一部を除去して開口部KSとし、レジストを有機洗浄で除去することで、開口部KSおよびマスク部5を有するマスク層6が形成される。
半導体層8(ELO半導体層8)として、GaN系半導体層をELO法で形成する。ELO半導体層8がGaNで構成され、シード部3SがGaNを含んでいてもよい。例えば、主基板1、下地層4およびマスク層6を含むテンプレート基板20をMOCVD装置に導入し、テンプレート基板20上にGaN層を成膜する。ELO成膜条件の一例として、基板温度:1120℃、成長圧力:50kPa、TMG(トリメチルガリウム):22sccm、NH3:15slm、V/III=6000(III族原料の供給量に対する、V族原料の供給量の比)を採用することができる。
半導体層8は、平面視において開口部KSとマスク部の中央5Cとの間に位置する有効部YS(後工程にて素子部を構成する部分)を有する。半導体層8のうち、シード部3S上に位置する部分(貫通転位が多い部分)は非有効部NSとなる。すなわち、半導体層8は、相対的に貫通転位の少ない有効部YSと、相対的に貫通転位の多い非有効部NSを含む。機能層9が活性層(例えば、電子と正孔が結合する層)を含む場合、活性層は平面視で有効部YSと重なるように設けることができる。ただし、N型電極等は、平面視で非有効部NSと重なるように設けてもよい。
図2の半導体基板10は、半導体層8上に機能層9を含む。機能層9は、例えば、GaN系のn型半導体層、GaN系のノンドープ半導体層、GaN系のp型半導体層、導電層、および絶縁層の少なくとも1つを含む。機能層9のGaN系半導体層については、どのような成膜方法でもよい。
図6は、本実施形態に係る、素子分離の工程を示す断面図である。図7は、本実施形態に係る素子分離の工程を示す平面図である。図6に示すように、半導体基板10において平面視で開口部KSと重なる領域AKを、気相エッチングを用いて、下地層4に到るまで除去する。
図10は、素子剥離の工程を示す断面図である。半導体層8とマスク部5は、ファンデルワールス力(弱い力)で結合しているため、図10に示すように、スタンプ装置ST等の引力(粘着力、吸引力、静電力等)によって機能層9を引き上げることで、素子部DSを容易にテンプレート基板から剥離し、半導体デバイス20とすることができる。粘弾性エラストマースタンプ、静電接着スタンプ等を用いてマスク部5から直接剥離できることは、コスト、スループット等の面で大きなメリットとなる。ただし、マスク部5と半導体層8との癒着があると剥離が難しくなるため、このような癒着を低減することの意義は大きい(後述)。粘弾性エラストマースタンプ、静電接着スタンプ等を半導体層8に接触させた後、例えば超音波による振動等を加えてもよい。この振動等によって、さらに容易に、マスク部5から半導体層8を剥離することができる。
図10および図11に示すように、テンプレート基板7から剥離された素子部DSは半導体デバイス20として機能する。具体的な半導体デバイス20としては、例えば、発光ダイオード(LED)、半導体レーザ、ショットキーダイオード、フォトダイオード、トランジスタ(パワートランジスタ、高電子移動度トランジスタを含む)等を挙げることができる。
図12は、本実施形態に係る電子機器の構成を示す模式図である。図12の電子機器30は、半導体層8および機能層9を含む半導体デバイス20と、半導体デバイス20が実装される駆動基板23と、駆動基板23を制御する制御回路25とを含む。図13は、本実施形態に係る電子機器の別構成を示す模式図である。図13の電子機器30は、半導体層8および機能層9を含む半導体基板10と、半導体基板10が実装される駆動基板23と、駆動基板23を制御する制御回路25とを含む。この場合、主基板1が光透過性を有する基板(例えば、サファイア基板)であってもよい。
(ELO半導体層裏面の空隙)
以下では、半導体基板10におけるELO半導体層8の裏面(マスク部5との境界面)について説明する。
異種基板を用い、かつマスク部5を幅広にする場合は、ELO半導体層8の裏面にマスク部5との癒着が生じることがある。この癒着が存在すると、ELO半導体層8と異種基板との熱膨張係数の違いによって発生する応力が緩和され難くなり、表面欠陥の原因となる。また、ELO半導体層8をテンプレート基板7から剥離する際に、剥離歩留まりを悪化させる。
マスク層としては、上述のシリコン酸化膜(SiOx)のほかに、窒化チタン膜(TiN等)、シリコン窒化膜(SiNなど)、シリコン酸窒化膜(SiON)、および高融点金属膜のいずれか1つからなる単層膜あるいは2以上からなる複層膜を挙げることができる。
以下では、半導体基板10の評価を説明する。図15~図18は本半導体基板(ELO半導体層がマスク上でエッジ面をもつ構成)の評価について示す平面図および模式図である。半導体層8の裏面(マスク部との境界面8R)については、マスク部5と接する境界面の状態で評価することもできるし、半導体層8をマスク部5から剥離し、その剥離面を評価することもできる。この場合、マスク部5をウェットエッチング等で除去すれば半導体層8を剥離することができる(なお、半導体層8が一体型の場合は下地層4までの事前掘り込みを行ってもよい)。
図26は、参考例のGaN層表面のCL像である。この参考例では、主基板としてサファイアを用い、ELO法によるGaN層を製膜している。開口部上には、高密度の貫通転位(Dislocation)である暗点(1018~1019/cm2)と暗線の両方が存在している。また、マスク部上においても、開口部上よりは密度は低下するものの、暗点と暗線が観測される。
図31は、実施例1の半導体基板の構成を示す断面図である。主基板1には、(111)面を有するシリコン基板を用いた。下地層4のバッファ層2は、AlN層(例えば、30nm)とした。下地層4のシード層3は、第1層であるAl0.6Ga0.4N層(例えば、300nm)と、第2層であるGaN層(例えば、1~2μm)とがこの順に形成されたグレーデット層とした。すなわち、第2層(Ga:N=1:1)におけるGaの組成比(1/2=0.5)は、第1層(Al:Ga:N=0.6:0.4:1)におけるGaの組成比(0.6/2=0.3)よりも大きい。
図33は、実施例2の半導体基板の構成を示す断面図である。実施例2では、マスク部5上でELO半導体層8がエッジ面をもたない一体型を採用した。マスク部5の幅は50μm、開口部KSの幅は5μmである。膜応力の緩和の観点から、中空部8Cの高さは、1μm以上が好ましい。中空部8Cの底面の幅も1μm以上が好ましく、より好ましくは2μm以上である。
図34は、実施例3の半導体基板の構成を示す断面図である。実施例3では、開口部KSの幅が1μm以下の、700nmであり、マスク部5の幅が、100μmとした。実施例3では、有効部YSの幅を広くとることができるため、高出力レーザ半導体素子(リッジ幅が40μm程度)等に好適となる。図34には、半導体層8がマスク部5上でエッジ面をもつ構造を示したが、マスク部5上でエッジをもたない一体型でもよい。
図35は、実施例4の構成を示す断面図である。実施例4では、半導体層8上に、LEDを構成する機能層9を成膜する。半導体層8は、例えばシリコン等がドープされたn型である。機能層9は、下層側から順に、活性層34、電子ブロッキング層35、およびGaN系p型半導体層36を含む。活性層34は、MQW(Multi-Quantum Well)であり、InGaN層およびGaN層を含む。電子ブロッキング層35は、例えばAlGaN層である。GaN系p型半導体層36は、例えばGaN層である。アノード38は、GaN系p型半導体層36と接触するように形成し、カソード39は、半導体層8と接触するように形成される。
図37は、実施例5の構成を示す断面図である。実施例5では、半導体層8上に、半導体レーザを構成する機能層9を成膜する。機能層9は、下層側から順に、n型光クラッド層41、n型光ガイド層42、活性層43、p型光ガイド層44、p型光クラッド層45、電子ブロッキング層46、およびGaN系p型半導体層47を含む。各ガイド層42・44には、InGaN層を用いることができる。各クラッド層41・45には、GaN層もしくはAlGaN層を用いることができる。アノード48はGaN系p型半導体層47と接触するように形成する。
図38は実施例6の構成を示す断面図である。図39は実施例6の別構成を示す断面図である。実施例6では、主基板1に、表面凹凸加工されたサファイア基板を用いる。下地層4は、バッファ層2とシード層3を有する。半導体層8は、マスク5上にエッジ面を有する形態(図38)でも、マスク上にエッジ面を有さない一体型(図39)でもよい。実施例6では、主基板1上に(20-21)面を持つGaN層を下地層4として成膜できる。この場合、ELO半導体層8は下地層4において結晶主面である(20-21)面となり、半極性面のELO半導体層8を得ることができる。半極性面上に、レーザ、LED用の機能層を設けることで、ピエゾ電界が少なく、活性層において、電子とホールの再結合確率が高まるといったメリットがある。なお、表面凹凸加工されたサファイア基板を用いることで、主基板1上に(11-22)面を持つGaN層を下地層4として成膜することもできる。
半導体基板10の製造方法には、少なくとも、テンプレート基板7上にELO法を用いて半導体層8を形成する工程が含まれる。主基板1上に下地層4およびマスク層6を形成する工程が含まれていてもよい。
以上、本開示に係る発明について、諸図面および実施例に基づいて説明してきた。しかし、本開示に係る発明は上述した各実施形態に限定されるものではない。すなわち、本開示に係る発明は本開示で示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本開示に係る発明の技術的範囲に含まれる。つまり、当業者であれば本開示に基づき種々の変形または修正を行うことが容易であることに注意されたい。また、これらの変形または修正は本開示の範囲に含まれることに留意されたい。
2 バッファ層
3 シード層
3S シード部
4 下地層
5 マスク部
6 マスク層
8 半導体層
9 機能層
10 半導体基板
20 半導体デバイス
30 電子機器
70 半導体基板の製造装置
KS 開口部
YS 有効部
Claims (31)
- GaN系半導体と格子定数が異なる主基板と、
前記主基板よりも上層に位置し、開口部およびマスク部を有するマスク層と、
平面視で前記開口部と重なるシード部と、
前記シード部上およびマスク部上に配された、GaN系半導体を含む半導体層とを備え、
前記半導体層は、平面視において前記開口部と前記マスク部の中央との間に位置する有効部を含み、
前記有効部の上面は、前記開口部の幅方向に沿う第1方向に10μm、前記第1方向と直交する第2方向に10μmのサイズを有する少なくとも1つの低欠陥領域を含み、前記低欠陥領域では、CL法による線状欠陥が測定されない、半導体基板。 - 前記有効部の上面は、前記第1方向に並ぶ複数の低欠陥領域を含む、請求項1に記載の半導体基板。
- 前記有効部の上面は、前記第2方向に並ぶ複数の低欠陥領域を含む、請求項1または2に記載の半導体基板。
- 前記有効部の第1方向のサイズは、前記開口部の幅よりも大きい、請求項1~3のいずれか1項に記載の半導体基板。
- 前記線状欠陥の方向が、前記第1方向に対して斜めをなす、請求項1~4のいずれか1項に記載の半導体基板。
- GaN系半導体と格子定数が異なる主基板と、
前記主基板よりも上層に位置し、開口部およびマスク部を有するマスク層と、
平面視で前記開口部と重なるシード部と、
前記シード部上およびマスク部上に配された、GaN系半導体を含む半導体層とを備え、
前記半導体層は、平面視において前記開口部と前記マスク部の中央との間に位置する有効部を含み、
前記有効部は、前記マスク部との境界面において、前記開口部の幅方向に沿う第1方向に10μm、前記第1方向と直交する第2方向に10μmのサイズを有する第1領域と、
前記サイズと同サイズであって、前記第1領域よりも前記マスク部の中央側に位置し、かつ前記マスク部の中央との間隔が前記マスク部の幅の30%以下である第2領域とを有し、
前記有効部を前記マスク部から剥離したときに、第1領域における長径0.1〔μm〕以上の凹部の数は、第2領域における長径0.1〔μm〕以上の凹部の数よりも少ない、半導体基板。 - 前記第1領域に存在する凹部の長径が1μm以下である、請求項6に記載の半導体基板。
- GaN系半導体と格子定数が異なる主基板と、
前記主基板よりも上層に位置し、開口部およびマスク部を有するマスク層と、
平面視で前記開口部と重なるシード部と、
前記シード部上およびマスク部上に配された、GaN系半導体を含む半導体層とを備え、
前記半導体層は、平面視において前記開口部と前記マスク部の中央との間に位置する有効部を含み、
前記有効部は、前記マスク部との境界面において、前記開口部の幅方向に沿う第1方向に10μm、前記第1方向と直交する第2方向に10μmのサイズを有する第1領域と、
前記サイズと同サイズであって、前記第1領域よりも前記マスク部の中央側に位置し、かつ前記マスク部の中央との間隔が前記マスク部の幅の30%以下である第2領域とを有し、
前記第1領域内の長径0.1〔μm〕以上の空隙の数は、前記第2領域内の長径0.1〔μm〕以上の空隙の数よりも少ない、半導体基板。 - 前記有効部は、前記マスク部との境界面において、前記開口部の幅方向に沿う第1方向に10μm、前記第2方向に10μmのサイズを有する第3領域と、前記サイズと同サイズであって、前記第3領域よりも前記マスク部の中央側に位置し、かつ前記マスク部の中央との間隔が前記マスク部の幅の30%以下である第4領域とを有し、
前記有効部を前記マスク部から剥離した時に、前記第3領域の癒着面積は、前記第4領域の癒着面積よりも小さい、請求項6~8のいずれか1項に記載の半導体基板。 - 前記有効部を前記マスク部から剥離したときに、前記第3領域は、前記マスク部との癒着が見られない非癒着領域である、請求項9に記載の半導体基板。
- GaN系半導体と格子定数が異なる主基板と、
前記主基板よりも上層に位置し、開口部およびマスク部を有するマスク層と、
平面視で前記開口部と重なるシード部と、
前記シード部上およびマスク部上に配された、GaN系半導体を含む半導体層とを備え、
前記半導体層は、平面視において前記開口部と前記マスク部の中央との間に位置する有効部を含み、
前記有効部は、第1部分と、前記第1部分よりも前記開口部から遠く、前記開口部との間隔が10μm以上である第2部分とを含み、
前記第1部分を前記マスク部から剥離したときの剥離面の表面粗さを第1表面粗さ、
前記第2部分を前記マスク部から剥離したときの剥離面の表面粗さを第2表面粗さとして、
前記第1表面粗さは、前記第2表面粗さ以下である、半導体基板。 - 前記第1表面粗さに対する前記第2表面粗さの比の値が、1.0~10である、請求項11に記載の半導体基板。
- 前記有効部を前記マスク部から剥離したときの剥離面に、前記開口部の幅方向に沿う第1方向に10μm、前記第1方向と直交する第2方向に10μmのサイズを有し、長径0.1〔μm〕以上の凹部が存在しない平坦領域が含まれる、請求項11または12に記載の半導体基板。
- 前記第2表面粗さが10〔nm〕未満である、請求項11~13のいずれか1項に記載の半導体基板。
- 平面視において、前記第1部分が前記開口部に隣接するとともに、前記第2部分と前記マスク部の中央との間隔が前記マスク部の幅の30%以下である、請求項11~14のいずれか1項に記載の半導体基板。
- 前記第1部分の剥離面に含まれる長径0.1μm以上の凹部が前記剥離面に占める面積割合を第1凹部占有率、
前記第2部分の剥離面に含まれる長径0.1μm以上の凹部が前記剥離面に占める面積割合を第2凹部占有率として、
第1凹部占有率は、第2凹部占有率以下である、請求項11~15のいずれか1項に記載の半導体基板。 - 前記第1部分の剥離面における不純物濃度は、前記第2部分の剥離面における不純物濃度よりも大きい、請求項11~16のいずれか1項に記載の半導体基板。
- 前記マスク部は酸化シリコンで構成される、請求項1~17のいずれか1項に記載の半導体基板。
- 前記有効部の上面における貫通転位密度が5×106〔個/cm2〕以下である、請求項1~18のいずれか1項に記載の半導体基板。
- 前記開口部の幅方向が、前記半導体層の<11-20>方向である、請求項1~19のいずれか1項に記載の半導体基板。
- 前記主基板よりも上層に、Ga以外のIII族原子、Ga、および窒素原子を含むシード層を含み、
前記シード層は、主基板側の第1層と、前記第1層よりも上層の第2層とを含み、
前記第2層におけるGaの組成比は、前記第1層におけるGaの組成比よりも大きい、請求項1~20のいずれか1項に記載の半導体基板。 - 前記主基板と前記シード層との間に、前記Ga以外のIII族原子を含むバッファ層を含む、請求項21に記載の半導体基板。
- 前記Ga以外のIII族原子はAlである、請求項22に記載の半導体基板。
- 前記主基板がシリコン基板である、請求項1~23のいずれか1項に記載の半導体基板。
- 前記マスク部の幅が、20〔μm〕~200〔μm〕である、請求項1~24のいずれか1項に記載の半導体基板。
- 前記半導体層は前記マスク部上でエッジ面を有する、請求項1~25のいずれか1項に記載の半導体基板。
- 前記半導体層は、前記マスク部上でエッジ面を有さない一体形状である、請求項1~25のいずれか1項に記載の半導体基板。
- 前記半導体層上に機能層が設けられている、請求項1~27のいずれか1項に記載の半導体基板。
- 請求項28に記載の半導体層および機能層を含む半導体デバイス。
- 請求項28に記載の半導体基板を含む、電子機器。
- 請求項29に記載の半導体デバイスを含む、電子機器。
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