WO2022181686A1 - 半導体基板並びにその製造方法および製造装置、テンプレート基板 - Google Patents

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克明 正木
剛 神川
敏洋 小林
雄一郎 林
優太 青木
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京セラ株式会社
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    • H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer

Definitions

  • the present invention relates to semiconductor substrates and the like.
  • Patent Document 1 discloses a method of forming a mask pattern on a base substrate including a GaN layer (seed layer) and forming a semiconductor portion on the mask pattern using an ELO (Epitaxial Lateral Overgrowth) method. .
  • a semiconductor substrate includes a support substrate, a mask pattern located above the support substrate and having a mask portion, and a mask pattern located above the support substrate so as to be locally located in plan view. and a semiconductor portion containing a GaN-based semiconductor disposed above the mask pattern so as to be in contact with the seed portion and the mask portion.
  • FIG. 1A and 1B are a plan view and a cross-sectional view showing the configuration of a semiconductor substrate according to the present embodiment;
  • FIG. It is a top view which shows another structure of the semiconductor substrate which concerns on this embodiment.
  • It is a top view which shows another structure of the semiconductor substrate which concerns on this embodiment.
  • FIG. 4 is a cross-sectional view showing another configuration of the semiconductor substrate according to the embodiment;
  • FIG. 4 is a cross-sectional view showing another configuration of the semiconductor substrate according to the embodiment;
  • FIG. 4 is a cross-sectional view showing another configuration of the semiconductor substrate according to the embodiment;
  • It is a flow chart which shows an example of a manufacturing method of a semiconductor substrate concerning this embodiment.
  • 1 is a block diagram showing an example of a semiconductor substrate manufacturing apparatus according to an embodiment;
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor substrate according to Example 1;
  • FIG. 2 is a cross-sectional view showing the configuration of a template substrate according to Example 1;
  • 2 is an enlarged view showing the configuration of a template substrate according to Example 1.
  • FIG. FIG. 1 is a cross-sectional view showing the configuration of a semiconductor substrate according to Example 1;
  • FIG. 2 is a cross-sectional view showing the configuration of a template substrate according to Example 1;
  • 2 is an enlarged view showing the configuration of a template substrate according to Example 1.
  • FIG. 10 is a cross-sectional view showing an application example of the template substrate; 4 is a flow chart showing a method for manufacturing a semiconductor substrate of Example 1.
  • FIG. 4A to 4C are cross-sectional views showing a method for manufacturing a semiconductor substrate of Example 1; 4 is a flow chart showing a method for manufacturing a semiconductor substrate of Example 1.
  • FIG. 4A to 4C are cross-sectional views showing a method for manufacturing a semiconductor substrate of Example 1;
  • FIG. 4 is a cross-sectional view showing an example of lateral growth of a semiconductor portion;
  • FIG. 10 is a cross-sectional view showing a step of isolating element portions in Example 1; 4 is a cross-sectional view showing another configuration of the semiconductor substrate of Example 1.
  • FIG. 4A to 4C are cross-sectional views showing a method for manufacturing a semiconductor substrate of Example 1; 4 is a flow chart showing a method for manufacturing a semiconductor substrate of Example 1.
  • FIG. 4A to 4C are cross-sectional views showing
  • FIG. 4 is a cross-sectional view showing another configuration of the semiconductor substrate of Example 1.
  • FIG. 4 is a cross-sectional view showing another configuration of the semiconductor substrate of Example 1.
  • FIG. 10 is a cross-sectional view showing a step of isolating element portions in Example 1; 4 is a cross-sectional view showing another configuration of the semiconductor substrate of Example 1.
  • FIG. 4 is a cross-sectional view showing another configuration of the semiconductor substrate of Example 1.
  • FIG. 4 is a cross-sectional view showing another configuration of the semiconductor substrate of Example 1.
  • FIG. 10 is a cross-sectional view showing the configuration of a semiconductor substrate of Example 2;
  • FIG. 10 is a cross-sectional view showing another configuration of the semiconductor substrate of Example 2;
  • FIG. 10 is a cross-sectional view showing another configuration of the semiconductor substrate of Example 2; FIG.
  • FIG. 11 is a cross-sectional view showing the configuration of a semiconductor substrate of Example 3;
  • FIG. 11 is a cross-sectional view showing the configuration of a semiconductor substrate of Example 4;
  • FIG. 12 is a cross-sectional view showing another configuration of the semiconductor substrate of Example 4;
  • FIG. 11 is a schematic cross-sectional view showing the configuration of Example 6;
  • FIG. 12 is a cross-sectional view showing an example of application of the sixth embodiment to an electronic device;
  • FIG. 11 is a schematic cross-sectional view showing the configuration of Example 7;
  • the semiconductor substrate 10 (semiconductor wafer) according to the present embodiment includes a support substrate 1 (main substrate 1) and a mask pattern 6 positioned above the support substrate 1 and having a mask portion 5. , a seed portion 3 disposed locally above the support substrate 1 in plan view, and a seed portion 3 disposed above the mask pattern 6 so as to be in contact with the seed portion 3 and the mask portion 5; and a semiconductor portion 8 containing a GaN-based semiconductor.
  • “Locally located” means “not located entirely above the support substrate 1," and can also be rephrased as “partially located” or “non-entirely located.” can.
  • a buffer portion 2p is provided locally between the supporting substrate 1 and the seed portion 3 in plan view.
  • the mask pattern 6 may be a layered mask layer 6 .
  • the seed portion 3 may be included in the seed pattern SP, and the semiconductor portion 8 may be included in the semiconductor pattern 8P.
  • the mask pattern 6 has an opening K, and the seed portion 3 and the buffer portion 2p are locally arranged so as to overlap the opening K in plan view.
  • the opening K may be included in the opening pattern KP of the mask pattern 6 .
  • the opening K has a longitudinal shape with the width direction in the first direction (X direction) and the longitudinal direction in the second direction (Y direction), and the seed portion 3 and the buffer portion 2p have a longitudinal shape.
  • the semiconductor portion 8 has an edge 8E located between the mask portion center 5c and the seed portion 3 in plan view.
  • the opening K may have a tapered shape (a shape that narrows downward).
  • the openings K may be divided periodically in the longitudinal direction (Y direction).
  • the opening K may be polygonal such as a square.
  • a semiconductor substrate means a substrate including a semiconductor portion, and the support substrate 1 may be a semiconductor or may be a non-semiconductor.
  • the support substrate 1, the buffer portion 2p, the seed portion 3 and the mask pattern 6 are sometimes referred to as a template substrate 7.
  • the semiconductor section 8 includes, for example, a nitride semiconductor (for example, a GaN-based semiconductor).
  • a GaN-based semiconductor is a semiconductor containing gallium atoms (Ga) and nitrogen atoms (N), and examples thereof include GaN, AlGaN, AlGaInN, and InGaN.
  • the semiconductor section 8 may be of a doped type (for example, n-type including donors) or non-doped type.
  • the semiconductor portion 8 containing a GaN-based semiconductor can be formed by an ELO (Epitaxial Lateral Overgrowth) method.
  • ELO Epilateral Lateral Overgrowth
  • a heterogeneous substrate having a lattice constant different from that of a GaN-based semiconductor is used as the support substrate 1
  • a seed portion 3 containing a GaN-based semiconductor is used
  • an inorganic compound film is used as the mask pattern 6
  • GaN is deposited on the mask portion 5 .
  • the semiconductor part 8 of the system can be grown laterally.
  • the thickness direction (Z direction) of the semiconductor portion 8 is the ⁇ 0001> direction (c-axis direction) of the GaN-based crystal
  • the width direction (X-direction) of the longitudinal opening K is the ⁇ 11- 20> direction (a-axis direction) and the longitudinal direction (Y-direction) of the opening K can be the ⁇ 1-100> direction (m-axis direction) of the GaN-based crystal.
  • a layer (including the semiconductor section 8) formed by the ELO method is sometimes called an ELO semiconductor section.
  • the ELO semiconductor portion 8 overlaps the mask portion 5 in plan view and overlaps the low defect portion (dislocation non-inheriting portion) EK with relatively few threading dislocations and the opening K in plan view and has relatively many threading dislocations. and a dislocation inheritance portion NS.
  • an active layer for example, a layer in which electrons and holes combine
  • the active layer can be provided so as to overlap the low defect section EK in plan view.
  • the low-defect portion EK can be configured such that the non-threading dislocation density in the cross section parallel to the ⁇ 0001> direction is higher than the threading dislocation density in the upper surface.
  • Threading dislocations are dislocations (defects) that extend from the lower surface or inside of the semiconductor portion 8 to the surface or surface layer along the thickness direction (Z direction) of the semiconductor portion 8 . Threading dislocations can be observed by performing CL (Cathode Luminescence) measurement on the surface (parallel to the c-plane) of the semiconductor portion 8 .
  • Non-threading dislocations are dislocations that are CL-measured in a cross section along a plane parallel to the thickness direction, and are mainly basal plane (c-plane) dislocations.
  • FIG. 4 is a cross-sectional view showing another configuration of the semiconductor substrate according to this embodiment.
  • the semiconductor substrate 10 has a support substrate 1, a laminated portion 4 (buffer portion and seed portion), a mask pattern 6, a semiconductor portion 8, and a functional layer 9 above the semiconductor portion 8.
  • the functional layer 9 may be, for example, a compound semiconductor section containing a nitride semiconductor, and may be a single layer or multiple layers.
  • the functional layer 9 has a function as a component of a semiconductor device, a protection function from external forces, a protection function from static electricity, a protection function to prevent foreign substances such as water and oxygen from entering, a protection function from etchants and the like, an optical function, and It may have at least one sensing function.
  • FIG. 5 is a cross-sectional view showing another configuration of the semiconductor substrate according to this embodiment.
  • the semiconductor portion 8 has an edge 8E located on the mask portion 5, but is not limited to this.
  • the semiconductor portion 8 may have no edge on the mask portion 5 (joint type) by joining the semiconductor films laterally grown in opposite directions from the adjacent openings K.
  • FIG. 6 is a cross-sectional view showing another configuration of the semiconductor substrate according to this embodiment. As shown in FIG. 6, a functional layer 9 may be provided on the upper layer of the association type semiconductor portion 8 .
  • FIG. 7 is a flow chart showing an example of a method for manufacturing a semiconductor substrate according to this embodiment.
  • the step of preparing the template substrate 7 the step of forming the semiconductor portion 8 on the template substrate 7 using the ELO method is performed.
  • the step of forming the semiconductor portion 8 the step of forming the functional layer 9 can be performed as necessary.
  • FIG. 8 is a block diagram showing an example of a semiconductor substrate manufacturing apparatus according to this embodiment.
  • a semiconductor substrate manufacturing apparatus 70 of FIG. 8 includes a semiconductor forming section 72 that forms a semiconductor section 8 on a template substrate 7 and a control section 74 that controls the semiconductor forming section 72 .
  • the semiconductor formation part 72 forms the semiconductor part 8 (see FIG. 1) containing a GaN-based semiconductor by the ELO method so as to be in contact with the local seed part 3 and the mask part 5 .
  • the configuration may be such that the semiconductor substrate manufacturing apparatus 70 forms the functional layer 9 .
  • the semiconductor part forming part 72 may include an MOCVD apparatus, and the control part 74 may include a processor and memory.
  • the control section 74 may be configured to control the semiconductor section forming section 72 by executing a program stored, for example, in an internal memory, a communicable communication device, or an accessible network. A storage medium or the like in which the data is stored is also included in this embodiment.
  • FIG. 9 is a flow chart showing an example of a method for manufacturing a semiconductor device according to this embodiment.
  • FIG. 10 is a plan view showing an example of separation of element portions.
  • FIG. 11 is a cross-sectional view showing an example of separation and spacing of element portions.
  • the step of preparing the semiconductor substrate 10 the step of forming the functional layer 9 on the semiconductor portion 8 is performed as necessary.
  • a plurality of trenches TR are formed in the semiconductor substrate 10 to isolate the element portion DS (including the low defect portion EK of the semiconductor portion 8 and the functional layer 9). carry out the process.
  • Trench TR penetrates functional layer 9 and semiconductor portion 8 .
  • Mask portion 5 and support substrate 1 may be exposed in trench TR.
  • the opening width of trench TR can be equal to or greater than the width of opening K.
  • FIG. 11 the element portion DS is van der Waals coupled with the mask portion 5 and is a part of the semiconductor substrate 10 .
  • the element portion DS is separated from the template substrate 7, and a step of forming a semiconductor device 20 is performed.
  • the step of preparing the semiconductor substrate 10 shown in FIG. 9 may include each step of the semiconductor substrate manufacturing method shown in FIG.
  • the semiconductor device 20 As shown in FIG. 11, by separating the element part DS from the template substrate 7, the semiconductor device 20 (including the semiconductor part 8) can be formed.
  • the semiconductor device 20 include light emitting diodes (LEDs), semiconductor lasers, Schottky diodes, photodiodes, transistors (including power transistors and high electron mobility transistors), and the like.
  • FIG. 12 is a schematic diagram showing the configuration of the electronic device according to this embodiment.
  • the electronic device 30 of FIG. 12 includes a semiconductor substrate 10 (a configuration that functions as a semiconductor device while including the template substrate 7, for example, when the template substrate 7 is translucent), and a drive substrate on which the semiconductor substrate 10 is mounted. 23 and a control circuit 25 that controls the drive board 23 .
  • FIG. 13 is a schematic diagram showing another configuration of the electronic device according to this embodiment.
  • An electronic device 30 of FIG. 13 includes a semiconductor device 20 including at least a low-defect portion EK, a drive board 23 on which the semiconductor device 20 is mounted, and a control circuit 25 that controls the drive board 23 .
  • Examples of the electronic device 30 include a display device, a laser emitting device (including a Fabry-Perot type and a surface emitting type), a lighting device, a communication device, an information processing device, a sensing device, a power control device, and the like.
  • FIG. 14 is a cross-sectional view showing the configuration of the semiconductor substrate according to Example 1.
  • FIG. 15A is a cross-sectional view showing a configuration of a template substrate according to Example 1.
  • FIG. 15B is an enlarged view showing the configuration of the template substrate according to Example 1.
  • the semiconductor substrate 10 according to Example 1 includes a template substrate 7, and a semiconductor portion 8 containing a GaN-based semiconductor disposed so as to be in contact with the seed portion 3 and the mask portion 5 of the template substrate 7.
  • the laminated portion 4 is locally arranged so as to be aligned with the opening K in plan view.
  • Laminated portion 4 includes buffer portion 2 p in contact with support substrate 1 and seed portion 3 in contact with semiconductor portion 8 . Since the laminated portion 4 is locally provided on the support substrate 1 , the support substrate 1 is in contact with the mask portion 5 .
  • FIG. 16 is a cross-sectional view showing an application example of the template substrate.
  • LED light emitting diode
  • FIG. 16 shows an application example of the template substrate.
  • the mask portion 5 is formed by a sputtering method, a plasma CVD method, or the like.
  • the flatness of the surface of the mask portion can be further improved, light scattering when used as an LED can be suppressed, and the degree of adhesion between the (ELO) semiconductor portion 8 and the mask portion 5 can be reduced.
  • the semiconductor portion 8 can be easily peeled off.
  • the opening K of the mask pattern 6 and the laminated portion 4 have a longitudinal shape with the X direction as the width direction and the Y direction as the longitudinal direction.
  • the support substrate 1 has an upwardly opening recess 1B, the opening K overlaps the recess 1B in plan view, and the lamination portion 4 (buffer portion 2p and seed portion 3) overlaps the recess 1B and the opening in plan view. Overlaps with K. This enhances the function of the buffer portion 2p (for example, AlN film) as a meltback etching protection film. The more steps are formed in the AlN film, the easier it is for microcracks to occur in the AlN film due to stress concentration. This is because the possibility of melting) increases.
  • the concave portion 1B has the Y direction as its longitudinal direction (see FIG. 1).
  • the opening K and recess 1B are aligned with each other to form a communication hole RK. Since the laminated portion 4 is formed inside the communication hole RK, the laminated portion 4 (buffer portion 2p and seed portion 3) may be concave.
  • the seed portion 3 containing a GaN-based semiconductor used in the ELO method exerts a tensile stress on the silicon substrate at room temperature. warpage can be reduced. In addition, since cracks are less likely to occur than when a buffer such as an AlN film is formed on the entire surface, the buffer portion 2p can be made thicker and the meltback etching resistance can be enhanced.
  • a template substrate 7 including a support substrate 1 and a mask pattern 6 has a seed portion 3 disposed locally above the support substrate 1 in plan view.
  • a distance Ds between the upper surface of the support substrate 1 and the upper surface of the mask portion 5 is less than or equal to Dm.
  • a heterosubstrate having a lattice constant different from that of the GaN-based semiconductor can be used as the support substrate 1 (main substrate).
  • hetero-substrates include single-crystal silicon (Si) substrates, sapphire (Al 2 O 3 ) substrates, silicon carbide (SiC) substrates, and the like.
  • the plane orientation of the support substrate 1 is, for example, the (111) plane of a silicon substrate, the (0001) plane of a sapphire substrate, and the 6H—SiC (0001) plane of a SiC substrate. These are just examples, and any supporting substrate and any plane orientation may be used as long as the semiconductor portion 8 can be grown by the ELO method.
  • a buffer portion 2p and a seed portion 3 can be provided in order from the support substrate 1 side.
  • the seed portion 3 is a growth starting point of the semiconductor portion 8 and is joined to the semiconductor portion 8 .
  • a GaN-based semiconductor, aluminum nitride (AlN), silicon carbide (SiC), graphene, or the like can be used for the seed portion 3 .
  • the silicon carbide used for the seed portion 3 is desirably hexagonal system 6H--SiC or 4H--SiC.
  • the seed portion 3 can be formed by a sputtering method, a PSD (Pulse sputter deposition) method, or a laser ablation method.
  • the buffer portion 2p has the function of reducing the contact between the support substrate 1 and the seed portion 3 and the melting thereof. For example, when a silicon substrate is used as the support substrate 1 and a GaN-based semiconductor is used as the seed portion 3, the silicon substrate and the GaN-based semiconductor melt together. reduced. Buffer portion 2 p may have at least one of the effect of increasing the crystallinity of seed portion 3 and the effect of relieving internal stress of seed portion 3 .
  • a GaN-based semiconductor containing Al, aluminum nitride (AlN), and silicon carbide (SiC) can be used for the buffer section 2p.
  • the silicon carbide used for the buffer portion 2p may be of a hexagonal system (6H--SiC, 4H--SiC) or a cubic system (3C--SiC).
  • the buffer portion 2p may include a strain relaxation layer.
  • the strain relaxation layer has, for example, an AlGaN superlattice structure or a graded structure in which the Al composition of AlGaN is changed stepwise. The stress in the longitudinal direction of the semiconductor section 8 can be relaxed by the strain relaxation layer.
  • a silicon substrate is used as the support substrate 1
  • AlN is used as the buffer portion 2p (formed to a thickness of about 10 nm to about 5 ⁇ m using, for example, an MOCVD apparatus)
  • a GaN-based semiconductor is used as the seed portion 3.
  • a laminated film is used and a GaN-based semiconductor is used for the seed portion 3 .
  • the support substrate 1 that does not melt with the GaN-based semiconductor of the seed portion 3 is used, a configuration without the buffer portion is also possible. That is, if the seed portion 3 and the support substrate 1 do not melt together, the buffer portion is not necessarily required, and a configuration in which the seed portion 3 is locally provided on the support substrate 1 is possible (described later).
  • a silicon substrate is used as the support substrate 1 and aluminum nitride is used as the local seed portion 3
  • a silicon substrate is used as the support substrate 1 and hexagonal silicon carbide is used as the local seed portion 3.
  • a form etc. can be mentioned.
  • Mask pattern 6 includes mask portion 5 and opening K. As shown in FIG.
  • the opening K has the function of a growth start hole that exposes the seed portion 3 and starts the growth of the semiconductor portion 8, and the mask portion 5 is a selective growth mask pattern for laterally growing the semiconductor portion 8. may have the function of
  • the opening K of the mask pattern is a portion (non-formation portion) where the mask portion 5 is not formed, and may or may not be surrounded by the mask portion 5 .
  • the opening K is included in the opening pattern of the mask pattern.
  • the mask pattern 6 for example, a silicon oxide film (SiOx), a titanium nitride film (TiN, etc.), a silicon nitride film (SiNx), a silicon oxynitride film (SiON), and a metal film having a high melting point (for example, 1000° C. or higher) are used.
  • a single layer film containing any one of or a laminated film containing at least two of these can be used.
  • the mask pattern 6 can be formed by thermally oxidizing the support substrate 1, which is a silicon substrate, or by nitriding the support substrate 1, which is a silicon substrate.
  • a laminated film in which a silicon oxide film and a silicon nitride film are formed in this order can be used as the mask pattern 6 .
  • the semiconductor portion 8 and the mask pattern 6 may react and adhere to each other. Therefore, the upper layer film in direct contact with the semiconductor portion 8 is preferably a silicon nitride film.
  • the film on the support substrate 1 may be removed. is also effective in improving the yield of the process.
  • FIG. 17A is a flow chart showing a method for manufacturing a semiconductor substrate of Example 1.
  • FIG. 17B is a cross-sectional view showing the method for manufacturing the semiconductor substrate of Example 1.
  • the method of manufacturing a semiconductor substrate according to the first embodiment includes the steps of preparing a support substrate 1, forming a mask pattern 6 including an opening pattern KP above or within the support substrate 1, and forming a mask pattern 6 including an opening pattern KP. 6, a step of forming a seed pattern SP having a smaller seed area than the mask area of the mask pattern 6; and a step of laterally growing on the mask portion 5 of the mask pattern 6 from above the seed pattern SP overlapping the opening pattern KP.
  • the opening pattern KP, seed pattern SP, and semiconductor pattern 8P may be striped.
  • the seed area of the seed pattern SP may be greater than or equal to the opening area of the opening pattern KP.
  • the seed pattern SP may be formed at a lower temperature than the semiconductor pattern 8P.
  • FIG. 18A is a flow chart showing a method for manufacturing a semiconductor substrate of Example 1.
  • FIG. 18B is a cross-sectional view showing the method for manufacturing the semiconductor substrate of Example 1.
  • the method of manufacturing a semiconductor substrate according to the first embodiment includes a step of preparing a support substrate 1 which is a single crystal silicon substrate, and substrate processing in which the support substrate 1 is thermally oxidized or nitrided and used as a mask portion 5 of a mask pattern 6.
  • a process of forming a film (a thermally oxidized film or a nitriding film), a process of patterning the resist RZ by photolithography, a process of forming an opening K in the mask pattern 6, and an etchant such as hydrofluoric acid from the opening K.
  • the laminate 4x (aluminum nitride layer and gallium nitride layer) including the seed layer is formed at a low temperature (500° or less) using a sputtering method or the like. removing the resist RZ (by lifting off the seed portion 3 only in the opening K to form the seed pattern SP); A step of depositing (ELO) the semiconductor pattern 8P is performed.
  • the resist When the laminate 4x is formed while leaving the resist RZ, the resist will be burned if the film is formed at a high temperature exceeding 200°C. .
  • a sputtering target containing gallium nitride as a main component containing 25 atm% or more of gallium
  • having an oxygen content of 5 atm% or less is used to perform sputtering at a sputtering gas pressure of less than 0.3 Pa during film formation.
  • DC sputtering, RF sputtering, AC sputtering, DC magnetron sputtering, ECR (Electron cyclotron Resonance) sputtering, RF magnetron sputtering method, PSD (Pulse sputter deposition) method, Laser ablation method, etc. can be appropriately selected. can.
  • the sputtering target used has an oxygen content of 5 atm% or less, preferably 3 atm% or less, more preferably 1 atm% or less, in order to increase the crystallinity of the entire film.
  • the purity is also desirably as high as possible, and the content of metal impurities is 0.5. Less than 1% is preferred, and less than 0.01% is more preferred.
  • using a gallium nitride target with a low oxygen content has advantages such as surface flatness, improved crystallinity of the GaN layer, and suppression of surface hillocks (projections).
  • the degree of vacuum in the film forming apparatus before film formation is preferably 3 ⁇ 10 ⁇ 5 Pa or less, more preferably 1 ⁇ 10 ⁇ 5 Pa or less. Furthermore, it is preferable to pretreat the substrate before film formation. By carrying out the pretreatment, the organic layer and irregularities on the substrate surface are removed to enable epitaxial growth. Pretreatment methods include reverse sputtering treatment, acid treatment, UV treatment, and the like, but from the viewpoint of preventing reattachment of impurities after treatment, reverse sputtering treatment is preferred. Reverse sputtering is a method of cleaning the surface by colliding plasma atoms not on the sputtering target side but on the substrate side. The substrate temperature during film formation may be room temperature, but the substrate may be heated (for example, 400° C. to 1000° C.), thereby further improving the film quality.
  • the power density during discharge is preferably 5 W/cm 2 or less, more preferably 1.5 W/cm 2 or less.
  • the lower limit is preferably 0.1 W/cm 2 , more preferably 0.3 W/cm 2 .
  • the power density is calculated by dividing the power applied during discharge by the area of the sputtering target. If the power density is too high, the raw material may be sputtered from the target in a clustered state, and the power density can be set as appropriate.
  • an RF sputtering method is used and a gallium nitride target is used.
  • the oxygen content of the gallium nitride target was 0.4 atom %.
  • the film formation pressure was 0.1 Pa, and nitrogen gas was introduced at 20 to 40 sccm.
  • argon gas was not supplied, but argon gas may be introduced to form the film.
  • the discharge density was 125 W/cm 2 and the deposition temperature was room temperature.
  • the film when the film is formed by the sputtering method, the laser ablation method, or the like described above, it often has internal stress compared to the seed portion formed by the MOCVD apparatus. Depending on film conditions, problems such as cracks are likely to occur. Therefore, it is desirable that the laminated portion 4 including the seed portion 3 is locally formed on the supporting substrate (wafer).
  • a gallium nitride film formed by sputtering contains more oxygen than a film formed by MOCVD.
  • the concentration of oxygen contained in the gallium nitride film, which is the seed portion may be 1 ⁇ 10 19 /cm 3 or more, and in such a case, internal stress may increase (cause cracking).
  • a seed portion which contains a large amount of oxygen
  • the buffer (buffer portion, buffer layer) of AlN, GaN-based semiconductor, SiC, or the like may be formed by a sputtering method, a PSD (Pulse sputter deposition) method, or a laser ablation method.
  • the plurality of openings K are arranged periodically in the a-axis direction (X direction) of the semiconductor portion 8 .
  • the width of the opening K is about 0.1 ⁇ m to 20 ⁇ m. As the width of each opening decreases, the number of threading dislocations propagating from each opening to the semiconductor portion 8 decreases. In addition, it becomes easy to separate (separate) the semiconductor section 8 from the template substrate 7 in a post-process. Furthermore, the area of the low defect portion EK with few surface defects can be increased.
  • a silicon oxide film obtained by thermally oxidizing the supporting substrate or a silicon nitride film obtained by nitriding the supporting substrate has a high film quality and is difficult to decompose and evaporate at a high temperature. be. Further, since the substrate processing film such as the thermal oxide film has a compressive stress with respect to the supporting substrate 1, it also has an effect of alleviating the tensile stress of the semiconductor portion 8.
  • FIG. The thermally oxidized film and the nitriding film are composed of one or more kinds of atoms (for example, Si) contained in the support substrate 1 and oxygen atoms or nitrogen atoms.
  • the mask pattern 6 can also be formed by a general plasma-enhanced chemical vapor deposition (CVD) method.
  • Example 1 (Film formation of semiconductor part)
  • the semiconductor portion 8 was a GaN layer, and ELO film formation was performed on the aforementioned template substrate 7 using the MOCVD apparatus included in the semiconductor formation portion 72 of FIG.
  • substrate temperature 1120° C.
  • growth pressure 50 kPa
  • TMG trimethylgallium
  • NH 3 15 slm
  • V/III 6000 supply ratio
  • the semiconductor portion 8 is selectively grown on the seed portion 3 (GaN layer) of the laminated portion 4 and then laterally grown on the mask portion 5 . Then, the lateral growth of these semiconductor portions was stopped before the semiconductor portions laterally growing from both sides of the mask portion 5 were brought together.
  • the width Wm of the mask portion 5 was 50 ⁇ m, the width of the opening K was 5 ⁇ m, the lateral width of the semiconductor portion 8 was 53 ⁇ m, the width (size in the X direction) of the low defect portion EK was 24 ⁇ m, and the layer thickness of the semiconductor portion 8 was 5 ⁇ m. rice field.
  • the method for increasing the film formation rate in the lateral direction is as follows. First, a vertical growth layer growing in the Z direction (c-axis direction) is formed on the laminated portion 4, and then a lateral growth layer growing in the X direction (a-axis direction) is formed. At this time, by setting the thickness of the vertical growth layer to 10 ⁇ m or less, 5 ⁇ m or less, 3 ⁇ m or less, or 1 ⁇ m or less, the thickness of the horizontal growth layer can be kept low and the horizontal film formation rate can be increased.
  • FIG. 19 is a cross-sectional view showing an example of lateral growth of a semiconductor portion.
  • an initial growth layer (longitudinal growth layer) SL on the laminated portion 4, and then laterally grow the semiconductor portion 8 from the initial growth layer SL.
  • the initial growth layer SL serves as a starting point for lateral growth of the semiconductor portion 8 .
  • By appropriately controlling the ELO film forming conditions it is possible to control the growth of the semiconductor portion 8 in the Z direction (c-axis direction) or in the X direction (a-axis direction).
  • the initial growth is performed immediately before the edge of the initial growth layer SL climbs over the upper surface of the mask portion 5 (at the stage where it is in contact with the upper end of the side surface of the mask portion 5) or immediately after it climbs over the upper surface of the mask portion 5.
  • a method of stopping the film formation of the layer SL that is, switching the ELO film formation conditions from the c-axis direction film formation conditions to the a-axis direction film formation conditions at this timing) can be used.
  • the initial growth layer SL can be formed with a thickness of, for example, 50 nm to 5.0 ⁇ m (eg, 80 nm to 2 ⁇ m).
  • the thickness of the mask portion 5 and the thickness of the initial growth layer SL may be 500 nm or less.
  • the initial growth layer SL (a part of the dislocation inheriting portion NS) is formed and then laterally grown to increase non-threading dislocations inside the low defect portion EK ( It is possible to reduce the threading dislocation density on the surface of the low defect portion EK. In addition, it is possible to control the distribution of impurity concentration (for example, silicon, oxygen) inside the low-defect portion EK. If the method of FIG.
  • the ratio of the width (WL) of the semiconductor portion 8 to the opening width is 3.5 or more, 5.0 or more, 6.0 or more, 8.0 or more, 10 or more, 15 or more. , 20 or more, 30 or more, or 50 or more, and the ratio of the low defect portion EK is increased.
  • the semiconductor portion 8 shown in FIG. 19 can be a nitride semiconductor crystal (eg, GaN crystal, AlGaN crystal, InGaN crystal, or InAlGaN crystal).
  • a temperature of 1150°C or less is preferable to a temperature exceeding 1200°C. It is possible to form the semiconductor portion 8 even at a low temperature of less than 1000° C., which is preferable from the viewpoint of reducing the mutual reaction.
  • TMG trimethylgallium
  • the raw material is not sufficiently decomposed, and gallium atoms and carbon atoms are simultaneously incorporated into the semiconductor portion 8 in a larger amount than usual.
  • ELO film formation in the a-axis direction is fast and film formation in the c-axis direction is slow.
  • the carbon taken into the semiconductor portion 8 reduces the reaction with the mask portion 5 and reduces the adhesion between the mask portion 5 and the semiconductor portion 8 . Therefore, in the low-temperature film formation of the semiconductor part 8, the supply amount of ammonia is reduced and the film is formed at a low V/III ( ⁇ 1000), so that the raw material or the carbon element in the chamber atmosphere is taken into the semiconductor part 8 and the mask is removed. Reaction with the part 5 can be reduced.
  • the semiconductor portion 8 is configured to contain carbon.
  • TEG triethylgallium
  • Example 1 is cross-sectional views showing a step of isolating the element portions in the first embodiment.
  • Example 1 as shown in FIG. 20, the semiconductor substrate 10 is immersed in an etchant ET to dissolve the mask pattern 6, and then an adhesive tape TP (for example, an adhesive used when dicing a semiconductor wafer) is applied to the surface of the semiconductor portion 8.
  • An adhesive tape TP for example, an adhesive used when dicing a semiconductor wafer
  • a Peltier device may be used to lower the temperature of the semiconductor substrate 10 with the adhesive tape attached.
  • the adhesive tape which generally has a larger coefficient of thermal expansion than the semiconductor, shrinks greatly, and stress is applied to the semiconductor portion 8 .
  • the stress from the adhesive tape is applied to the bonded portion to the laminated portion 4 (of the template substrate 7). can be effectively applied to mechanically cleave or break the bond. That is, it is not necessary to etch away the joint.
  • the mask portion 5 can have a laminated structure.
  • the mask portion 5 may include a silicon oxide film 5 a located on the support substrate side (lower layer side) and a silicon nitride film 5 b located on the upper layer side and in contact with the semiconductor portion 8 .
  • the seed portion 3 may be provided so as to overlap the recess 1B of the support substrate 1 and be in contact with the support substrate 1 in plan view.
  • a silicon substrate is used as the support substrate 1 and aluminum nitride is used as the local seed portion 3
  • a silicon substrate is used as the support substrate 1 and hexagonal silicon carbide is used as the local seed portion 3.
  • the buffer layer 2f is formed over the entire upper surface of the support substrate 1 (including the concave portion 1B), and the seed portion 3 overlaps the concave portion 1B in plan view on the buffer layer 2f. It may be configured to be locally arranged as follows. In this case, AlN or SiC can be used as the buffer layer 2 f and GaN can be used as the seed portion 3 .
  • the buffer layer 2f is formed over the entire upper surface of the support substrate 1 (including the concave portion 1B), and the stacked portion 4 including the buffer portion 2p and the seed portion 3 is formed on the buffer layer 2f. may be locally arranged so as to overlap with the concave portion 1B in plan view.
  • SiC can be used as the buffer layer 2f
  • a strain relaxation layer can be provided in the buffer portion 2p
  • GaN can be used as the seed portion 3.
  • FIG. 25 to 27 are cross-sectional views showing still another configuration of the semiconductor substrate of Example 1.
  • FIG. 14 the concave portion 1B is formed on the surface of the support substrate 1, and the lamination portion 4 is formed in the concave portion 1B, but it is not limited to this.
  • the lamination portion 4 ((the buffer portion 2p and the seed portion 3) is provided in the opening K without forming the concave portion 1B on the surface of the supporting substrate 1 (the surface of the supporting substrate 1 is assumed to be a flat surface).
  • the recessed portion 1B may not be formed on the surface of the support substrate 1, and the laminated portion 4 may be provided such that a portion thereof protrudes upward from the opening portion K.
  • the buffer layer 2f may be formed over the entire upper surface of the support substrate 1 (the entire surface of the wafer), and the seed portion 3 may be locally arranged on the buffer layer 2f.
  • the stress can be relieved.
  • the buffer layer 2f is formed on the entire surface, it is possible to suppress deterioration of the mask portion 5 due to reaction between the mask portion 5 and the support substrate 1 during film formation due to the MOCVD film forming temperature.
  • a silicon substrate is used as the support substrate 1, AlN is used as the buffer layer 2f, and a GaN-based semiconductor is used as the seed portion 3.
  • a silicon substrate is used as the support substrate 1, and silicon carbide is used as the buffer layer 2f.
  • a form in which aluminum nitride is used for the seed part 3 a form in which a silicon substrate is used as the support substrate 1, a laminated film of silicon carbide and aluminum nitride is used as the buffer layer 2f, and a GaN-based semiconductor is used in the seed part 3, and the like. be able to.
  • Example 2 28 and 29 are cross-sectional views showing the configuration of the semiconductor substrate of Example 2.
  • the mask portion 5 may be a thermally oxidized film or a nitriding film of the support substrate, and the seed portion 3 or lamination portion 4 may be provided on the mask portion 5 . That is, the mask pattern 6 does not have an opening overlapping the semiconductor section 8 in plan view. By doing so, the step of patterning the mask pattern 6 can be omitted. In this case, as shown in FIG.
  • a seed portion 3 (for example, a GaN-based semiconductor) may be provided on the mask pattern 6, or, as shown in FIG. You may provide the seed part 3 (GaN-type semiconductor etc.) through.
  • a direct bonding method can be applied in which the bonding surfaces are activated by Ar plasma or the like in a vacuum and pressure-bonded.
  • FIG. 30 is a cross-sectional view showing the configuration of Example 3.
  • a silicon substrate is used as the support substrate 1
  • SiC is used as the local buffer portion 2p
  • AlN is used as the seed portion 3.
  • SiC can have 3C, 4H, and 6H crystal structures. It is preferable to use SiC, which is more stable at a higher temperature than AlN, for the buffer portion 2p because it can suppress meltback etching (melting between the support substrate 1 and the semiconductor portion 8) more than AlN.
  • Example 4 31 and 32 are sectional views showing the configuration of the fourth embodiment.
  • a silicon substrate is used as the support substrate 1
  • SiC is used as the buffer layer 2f
  • AlN is used as the local seed portion 3.
  • SiC can have 3C, 4H, and 6H crystal structures.
  • Buffer layer 2 f is formed substantially over the entire upper surface of support substrate 1 . Since the buffer layer 2f is formed on the entire surface, the reaction between the mask portion 5 and the support substrate 1 can be suppressed. Even when the mask portion 5 is set to be thin, if the buffer layer 2f is on the entire surface, the supporting substrate 1 and the semiconductor portion 8 react via the mask portion 5 or the interface between the mask portion 5 and the seed portion 3.
  • Example 4 as shown in FIG. 32, a seed portion 3 (for example, , GaN) may be provided.
  • the semiconductor portion 8 is a GaN layer, but it is not limited to this.
  • an InGaN layer which is a GaN-based semiconductor portion, can also be formed. Lateral deposition of the InGaN layer is performed at low temperatures, eg, below 1000.degree. This is because, at high temperatures, the vapor pressure of indium increases and it is not effectively incorporated into the film. Lowering the film formation temperature has the effect of reducing the mutual reaction between the mask portion 5 and the InGaN layer. In addition, the InGaN layer has the effect of being less reactive with the mask portion 5 than the GaN layer.
  • TAG triethylgallium
  • FIG. 33 is a schematic cross-sectional view showing the configuration of Example 6.
  • a functional layer 9 forming an LED is formed on the semiconductor portion 8 .
  • the semiconductor portion 8 is of n-type doped with silicon or the like, for example.
  • the functional layer 9 includes an active layer 34, an electron blocking layer 35, and a GaN-based p-type semiconductor portion 36 in order from the lower layer side.
  • the active layer 34 is an MQW (Multi-Quantum Well) and includes an InGaN layer and a GaN layer.
  • the electron blocking layer 35 is, for example, an AlGaN layer.
  • the GaN-based p-type semiconductor portion 36 is, for example, a GaN layer.
  • the anode 38 is arranged so as to be in contact with the GaN-based p-type semiconductor portion 36
  • the cathode 39 is arranged so as to be in contact with the semiconductor portion 8 .
  • FIG. 34 is a cross-sectional view showing an example of application of the fourth embodiment to electronic equipment.
  • a red micro-LED 20R, a green micro-LED 20G, and a blue micro-LED 20B can be obtained, and by mounting these on a drive substrate (TFT substrate) 23, a micro LED display 30D (electronic device) can be configured. can be done.
  • a red micro-LED 20R, a green micro-LED 20G, and a blue micro-LED 20B are mounted on a plurality of pixel circuits 27 of the driving substrate 23 via a conductive resin 24 (for example, an anisotropic conductive resin) or the like, and then mounted on the driving substrate 23.
  • a control circuit 25, a driver circuit 29, and the like are mounted.
  • a portion of the driver circuit 29 may be included in the drive substrate 23 .
  • FIG. 35 is a schematic cross-sectional view showing the configuration of Example 7.
  • a functional layer 9 forming a semiconductor laser is formed on the semiconductor portion 8 .
  • the functional layer 9 includes, from the lower layer side, an n-type optical cladding layer 41, an n-type optical guide layer 42, an active layer 43, an electron blocking layer 44, a p-type optical guide layer 45, a p-type optical cladding layer 46, and a GaN-based layer.
  • a p-type semiconductor portion 47 is included.
  • An InGaN layer can be used for each of the guide layers 42 and 45 .
  • a GaN layer or an AlGaN layer can be used for each of the clad layers 41 and 46 .
  • the anode 48 is arranged so as to be in contact with the GaN-based p-type semiconductor portion 47
  • the cathode 49 is arranged so as to be in contact with the semiconductor portion 8 .
  • a semiconductor device 20 can be obtained by separating the semiconductor portion 8 and the functional layer 9 from the template substrate 7 .

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Abstract

支持基板（１）と、支持基板よりも上層に位置し、マスク部（５）を有するマスクパターン（６）と、支持基板よりも上層に、平面視において局所的に位置するように配されたシード部（４）と、マスクパターン（６）よりも上層に、シード部（４）およびマスク部（５）と接するように配された、ＧａＮ系半導体を含む半導体部（８）と、を備える。

Description

半導体基板並びにその製造方法および製造装置、テンプレート基板
　本発明は、半導体基板等に関する。
　例えば、特許文献１には、ＧａＮ層（シード層）を含むベース基板にマスクパターンを形成し、マスクパターン上にＥＬＯ（Epitaxial Lateral Overgrowth）法を用いて半導体部を形成する手法が開示されている。
特開２０１１－６６３９０号公報
　本開示にかかる半導体基板は、支持基板と、前記支持基板よりも上層に位置し、マスク部を有するマスクパターンと、前記支持基板よりも上層に、平面視において局所的に位置するように配されたシード部と、前記マスクパターンよりも上層に、前記シード部および前記マスク部と接するように配された、ＧａＮ系半導体を含む半導体部と、を備える。
本実施形態に係る半導体基板の構成を示す平面図および断面図である。 本実施形態に係る半導体基板の別構成を示す平面図である。 本実施形態に係る半導体基板の別構成を示す平面図である。 本実施形態に係る半導体基板の別構成を示す断面図である。 本実施形態に係る半導体基板の別構成を示す断面図である。 本実施形態に係る半導体基板の別構成を示す断面図である。 本実施形態にかかる半導体基板の製造方法の一例を示すフローチャートである。 本実施形態にかかる半導体基板の製造装置の一例を示すブロック図である。 本実施形態にかかる半導体デバイスの製造方法の一例を示すフローチャートである。 素子部の分離の一例を示す平面図である。 素子部の分離および離隔の一例を示す断面図である。 本実施形態に係る電子機器の構成を示す模式図である。 本実施形態に係る電子機器の別構成を示す模式図である。 実施例１に係る半導体基板の構成を示す断面図である。 実施例１に係るテンプレート基板の構成を示す断面図である。 実施例１に係るテンプレート基板の構成を示す拡大図である。 テンプレート基板の適用例を示す断面図である。 実施例１の半導体基板の製造方法を示すフローチャートである。 実施例１の半導体基板の製造方法を示す断面図である。 実施例１の半導体基板の製造方法を示すフローチャートである。 実施例１の半導体基板の製造方法を示す断面図である。 半導体部の横成長の一例を示す断面図である。 実施例１における素子部の離隔の工程を示す断面図である。 実施例１の半導体基板の別構成を示す断面図である。 実施例１の半導体基板の別構成を示す断面図である。 実施例１の半導体基板の別構成を示す断面図である。 実施例１における素子部の離隔の工程を示す断面図である。 実施例１の半導体基板の別構成を示す断面図である。 実施例１の半導体基板の別構成を示す断面図である。 実施例１の半導体基板の別構成を示す断面図である。 実施例２の半導体基板の構成を示す断面図である。 実施例２の半導体基板の別構成を示す断面図である。 実施例３の半導体基板の構成を示す断面図である。 実施例４の半導体基板の構成を示す断面図である。 実施例４の半導体基板の別構成を示す断面図である。 実施例６の構成を示す模式的断面図である。 実施例６の電子機器への適用例を示す断面図である。 実施例７の構成を示す模式的断面図である。
　〔半導体基板〕
　図１は、本実施形態に係る半導体基板の構成を示す平面図および断面図である。本実施形態に係る半導体基板１０（半導体ウエハー）は、図１に示すように、支持基板１（主基板１）と、支持基板１よりも上層に位置し、マスク部５を有するマスクパターン６と、支持基板１よりも上層に、平面視において局所的に位置するように配されたシード部３と、マスクパターン６よりも上層に、シード部３およびマスク部５と接するように配された、ＧａＮ系半導体を含む半導体部８とを備える。「局所的に位置する」とは「支持基板１の上方に全面的に配置された状態ではないということであり、「部分的に位置する」あるいは「非全面的に位置する」と言い換えることもできる。図１では、支持基板１とシード部３との間に、平面視において局所的に位置するバッファ部２ｐが設けられており、以下では、シード部３およびバッファ部２ｐをまとめて積層部４と称することがある。マスクパターン６は、層状のマスク層６であってもよい。シード部３がシードパターンＳＰに含まれていてもよく、半導体部８が半導体パターン８Ｐに含まれていてもよい。
　マスクパターン６は開口部Ｋを有し、シード部３およびバッファ部２ｐは、平面視で開口部Ｋと重なるように局所的に配されている。開口部Ｋがマスクパターン６の開口パターンＫＰに含まれていてもよい。開口部Ｋは、第１方向（Ｘ方向）を幅方向、第２方向（Ｙ方向）を長手方向とする長手形状であり、シード部３およびバッファ部２ｐは長手形状である。半導体部８は、平面視でマスク部中央５ｃとシード部３との間に位置するエッジ８Ｅを有する。開口部Ｋはテーパ形状（下方に向けて幅が狭くなる形状）でもよい。
　図２および図３は、本実施形態に係る半導体基板の別構成を示す平面図である。図２に示すように、開口部Ｋは長手方向（Ｙ方向）に周期的に分断されていてもよい。また、開口部Ｋは図３に示すように、正方形などの多角形であってもよい。開口部Ｋを長手方向に分断することによって、開口部Ｋ上に成長する半導体部８も分断され、長手方向（Ｙ方向）の半導体部８と支持基板１との熱膨張係数差に起因する反りも低減することができる。
　半導体基板１０では、支持基板１上に複数の層が積層されているが、その積層方向を「上方向」とすることができる。また、半導体基板１０の法線方向に平行な視線で対象物を視ることを「平面視」と称することができる。半導体基板とは、半導体部を含む基板という意味であり、支持基板１は、半導体であってもよいし、非半導体であってもよい。
　支持基板１、バッファ部２ｐ、シード部３およびマスクパターン６を含めてテンプレート基板７と称することがある。
　半導体部８は、例えば窒化物半導体（例えば、ＧａＮ系半導体）を含む。窒化物半導体は、例えば、ＡｌｘＧａyＩｎｚＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）と表すことができ、具体例として、ＧａＮ系半導体、ＡｌＮ（窒化アルミニウム）、ＩｎＡｌＮ（窒化インジウムアルミニウム）、ＩｎＮ（窒化インジウム）を挙げることができる。ＧａＮ系半導体とは、ガリウム原子（Ｇａ）および窒素原子（Ｎ）を含む半導体であり、例えば、ＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮを挙げることができる。半導体部８は、ドープ型（例えば、ドナーを含むｎ型）でもノンドープ型でもよい。
　ＧａＮ系半導体を含む半導体部８は、ＥＬＯ（Epitaxial Lateral Overgrowth）法によって形成することができる。ＥＬＯ法では、例えば、支持基板１としてＧａＮ系半導体と格子定数の異なる異種基板を用い、ＧａＮ系半導体を含むシード部３を用い、マスクパターン６に無機化合物膜を用い、マスク部５上にＧａＮ系の半導体部８を横方向成長させることができる。この場合、半導体部８の厚み方向（Ｚ方向）をＧａＮ系結晶の＜０００１＞方向（ｃ軸方向）、長手形状である開口部Ｋの幅方向（Ｘ方向）をＧａＮ系結晶の＜１１－２０＞方向（ａ軸方向）、開口部Ｋの長手方向（Ｙ方向）をＧａＮ系結晶の＜１－１００＞方向（ｍ軸方向）とすることができる。ＥＬＯ法で形成された層（半導体部８を含む）をＥＬＯ半導体部と称することがある。
　ＥＬＯ半導体部８は、平面視でマスク部５と重なり、相対的に貫通転位の少ない低欠陥部（転位非継承部）ＥＫと、平面視で開口部Ｋと重なり、相対的に貫通転位の多い転位継承部ＮＳとを含む。半導体部８よりも上層に活性層（例えば、電子と正孔が結合する層）を含む場合は、活性層を平面視で低欠陥部ＥＫと重なるように設けることができる。
　低欠陥部ＥＫは、＜０００１＞方向に平行な断面における非貫通転位密度が上面における貫通転位密度よりも大きい構成とすることができる。貫通転位は、半導体部８の厚み方向（Ｚ方向）に沿って、半導体部８の下面または内部からその表面または表層に延びる転位（欠陥）である。貫通転位は、半導体部８の表面（ｃ面に平行）について、ＣＬ（Cathode luminescence）測定を行うことにより観察可能である。非貫通転位は、厚み方向に平行な面による断面においてＣＬ測定される転位であり、主には基底面（ｃ面）転位である。
　図４は、本実施形態に係る半導体基板の別構成を示す断面図である。図４に示すように、半導体基板１０は、支持基板１、積層部４（バッファ部およびシード部）、マスクパターン６、および半導体部８と、半導体部８よりも上層の機能層９とを有する。機能層９は、例えば窒化物半導体を含む化合物半導体部であってもよく、単層体でも複層でもよい。
　機能層９が、半導体デバイスの構成要素としての機能、外力からの保護機能、静電気からの保護機能、水、酸素等の異物侵入を抑止する保護機能、エッチャント等からの保護機能、光学機能、およびセンシング機能の少なくとも１つを有していてもよい。
　図５は、本実施形態に係る半導体基板の別構成を示す断面図である。図１では、半導体部８がマスク部５上に位置するエッジ８Ｅを有するがこれに限定されない。図５に示すように、隣り合う開口部Ｋから逆方向に横成長した半導体膜同士が会合することで、半導体部８がマスク部５上にエッジを有さない構成（会合型）でもよい。図６は、本実施形態に係る半導体基板の別構成を示す断面図である。図６に示すように、会合型の半導体部８の上層に機能層９を設けることもできる。
　〔半導体基板の製造〕
　図７は、本実施形態にかかる半導体基板の製造方法の一例を示すフローチャートである。図７の半導体基板の製造方法では、テンプレート基板７を準備する工程の後に、テンプレート基板７上に、ＥＬＯ法を用いて半導体部８を形成する工程を行う。半導体部８を形成する工程の後に、必要に応じて、機能層９を形成する工程を行うことができる。
　図８は、本実施形態にかかる半導体基板の製造装置の一例を示すブロック図である。図８の半導体基板の製造装置７０は、テンプレート基板７上に半導体部８を形成する半導体形成部７２と、半導体形成部７２を制御する制御部７４とを備える。半導体形成部７２は、ＥＬＯ法によって、ＧａＮ系半導体を含む半導体部８（図１参照）を、局所的なシード部３とマスク部５とに接するように形成する。半導体基板の製造装置７０が機能層９を形成する構成でもよい。
　半導体部形成部７２はＭＯＣＶＤ装置を含んでいてもよく、制御部７４がプロセッサおよびメモリを含んでいてもよい。制御部７４は、例えば、内蔵メモリ、通信可能な通信装置、またはアクセス可能なネットワーク上に格納されたプログラムを実行することで半導体部形成部７２を制御する構成でもよく、このプログラムおよびこのプログラムが格納された記録媒体等も本実施形態に含まれる。
　〔半導体デバイスの製造〕
　図９は、本実施形態にかかる半導体デバイスの製造方法の一例を示すフローチャートである。図１０は、素子部の分離の一例を示す平面図である。図１１は、素子部の分離および離隔の一例を示す断面図である。図９の半導体デバイスの製造方法では、半導体基板１０を準備する工程の後に、必要に応じて、半導体部８上に機能層９を形成する工程を行う。その後、図１０および図１１に示すように、半導体基板１０に複数のトレンチＴＲ（分離溝）を形成して素子部ＤＳ（半導体部８の低欠陥部ＥＫおよび機能層９を含む）を分離する工程を行う。トレンチＴＲは、機能層９および半導体部８を貫通する。トレンチＴＲ内にマスク部５および支持基板１が露出してもよい。トレンチＴＲの開口幅は、開口部Ｋの幅以上とすることができる。この段階では、素子部ＤＳはマスク部５とファンデルワールス結合しており、半導体基板１０の一部である。その後、図１１に示すように、素子部ＤＳをテンプレート基板７から離隔し、半導体デバイス２０とする工程を行う。図９の半導体基板１０を準備する工程に、図７に示される、半導体基板の製造方法の各工程が含まれていてもよい。
　〔半導体デバイス〕
　図１１に示すように、素子部ＤＳをテンプレート基板７から離隔することで、半導体デバイス２０（半導体部８を含む）を形成することができる。半導体デバイス２０の具体例として、発光ダイオード（ＬＥＤ）、半導体レーザ、ショットキーダイオード、フォトダイオード、トランジスタ（パワートランジスタ、高電子移動度トランジスタを含む）等を挙げることができる。
　〔電子機器〕
　図１２は、本実施形態に係る電子機器の構成を示す模式図である。図１２の電子機器３０は、半導体基板１０（テンプレート基板７を含んだ状態で半導体デバイスとして機能する構成、例えばテンプレート基板７が透光性である場合）と、半導体基板１０が実装される駆動基板２３と、駆動基板２３を制御する制御回路２５とを含む。
　図１３は、本実施形態に係る電子機器の別構成を示す模式図である。図１３の電子機器３０は、少なくとも低欠陥部ＥＫを含む半導体デバイス２０と、半導体デバイス２０が実装される駆動基板２３と、駆動基板２３を制御する制御回路２５とを含む。
　電子機器３０としては、表示装置、レーザ出射装置（ファブリペロータイプ、面発光タイプを含む）、照明装置、通信装置、情報処理装置、センシング装置、電力制御装置等を挙げることができる。
　〔実施例１〕
　（全体構成）
　図１４は、実施例１に係る半導体基板の構成を示す断面図である。図１５Ａは、実施例１に係るテンプレート基板の構成を示す断面図である。図１５Ｂは、実施例１に係るテンプレート基板の構成を示す拡大図である。実施例１に係る半導体基板１０は、図１４に示すように、テンプレート基板７と、テンプレート基板７のシード部３およびマスク部５と接するように配された、ＧａＮ系半導体を含む半導体部８とを備える。積層部４は、平面視で開口部Ｋと整合するように局所的に配されている。積層部４は、支持基板１と接するバッファ部２ｐと、半導体部８に接するシード部３とを含む。積層部４は、支持基板１上に局所的に設けられているため、支持基板１はマスク部５と接触する。
　図１６は、テンプレート基板の適用例を示す断面図である。テンプレート基板７の利点の１つとして、図１６に示すような、ＬＥＤ層９Ｅを含む、裏面光取り出し構造のＬＥＤ（発光ダイオード）デバイスにおいて、ＧａＮ系半導体層全体の厚みが薄くなることで側面からの光ロスが減り、光取り出し効率が高まることが挙げられる。また、支持基板１の裏面から半導体部８に至るホールＬＨを開ける加工も容易になる。後述のように、マスク部５として支持基板１の表面加工膜（例えば、Ｓｉ基板の窒化膜、Ｓｉ基板の酸化膜等）を用いることで、マスク部５を（例えば、スパッタ法、プラズマＣＶＤ法）で成膜する場合に比べて、マスク部表面の平坦性をより高めることができ、ＬＥＤとして用いる際の光散乱を抑えたり、（ＥＬＯ）半導体部８とマスク部５の固着程度を軽減したりすることができる。固着程度の軽減によって半導体部８の剥離が容易になる。
　マスクパターン６の開口部Ｋおよび積層部４は、Ｘ方向を幅方向、Ｙ向を長手方向とする長手形状である。支持基板１は、上方に開口した凹部１Ｂを有し、開口部Ｋは、平面視で凹部１Ｂと重なり、積層部４（バッファ部２ｐおよびシード部３）は、平面視で凹部１Ｂおよび開口部Ｋと重なる。これにより、バッファ部２ｐ（例えば、ＡｌＮ膜）のメルトバックエッチング保護膜としての機能が高められる。ＡｌＮ膜に段差が形成されるほど、応力集中によってＡｌＮ膜に微小なクラックが入り易くなり、ＡｌＮ膜上のＧａＮ系半導体と支持基板（例えば、Ｓｉ基板）とが接触してメルトバックエッチング（相互溶融）する可能性が高まるからである。
　凹部１Ｂは、Ｙ方向を長手方向とする（図１参照）。開口部Ｋおよび凹部１Ｂは互いに整合し、連通孔ＲＫを形成する。連通孔ＲＫの内部に積層部４が形成されるため、積層部４（バッファ部２ｐおよびシード部３）が凹形状であってもよい。
　ＥＬＯ法で用いられる、ＧａＮ系半導体を含むシード部３は、室温において、シリコン基板に対して引っ張り応力であるため、シード部３を局所的に形成することでこの応力を緩和し、半導体基板１０の反りを低減することができる。また、全面にＡｌＮ膜等のバッファを形成する場合よりもクラックが入り難くなるため、バッファ部２ｐをより厚くすることができ、メルトバックエッチング耐性を高めることができる。
　支持基板１およびマスクパターン６を含むテンプレート基板７は、支持基板１よりも上層に、平面視において局所的に位置するように配されたシード部３を有し、支持基板１の下面とシード部３の上面との距離Ｄｓは、支持基板１の下面とマスク部５の上面との距離Ｄｍ以下である。
　（支持基板）
　支持基板１（主基板）には、ＧａＮ系半導体と異なる格子定数を有する異種基板を用いることができる。異種基板としては、単結晶のシリコン（Ｓｉ）基板、サファイア（Ａｌ２Ｏ３）基板、シリコンカーバイド（ＳｉＣ）基板等を挙げることができる。支持基板１の面方位は、例えば、シリコン基板の（１１１）面、サファイア基板の（０００１）面、ＳｉＣ基板の６Ｈ－ＳｉＣ（０００１）面である。これらは例示であって、半導体部８をＥＬＯ法で成長させることができる支持基板および面方位であれば何でもよい。
　（積層部）
　積層部４として、支持基板１側から順に、バッファ部２ｐおよびシード部３を設けることができる。シード部３は、半導体部８の成長起点であり、半導体部８と接合する。シード部３には、ＧａＮ系半導体、窒化アルミニウム（ＡｌＮ）、炭化シリコン（ＳｉＣ）、グラフェン等を用いることができる。シード部３に用いる炭化シリコンは、六方晶系の６Ｈ－ＳｉＣ、４Ｈ－ＳｉＣが望ましい。実施例１では、スパッタ法、ＰＳＤ（Pulse sputter deposition）法、あるいはレーザアブレーション法でシード部３を形成することができる。
　バッファ部２ｐは、支持基板１とシード部３とが接触して互いに溶融することを低減する機能を有する。例えば支持基板１にシリコン基板を用い、シード部３にＧａＮ系半導体を用いた場合は、シリコン基板とＧａＮ系半導体とが溶融し合うため、両者の間にバッファ部２ｐを設けることで、溶融が低減される。バッファ部２ｐが、シード部３の結晶性を高める効果、およびシード部３の内部応力を緩和する効果の少なくとも一方を有していてもよい。
　バッファ部２ｐには、例えば、Ａｌを含むＧａＮ系半導体、窒化アルミニウム（ＡｌＮ）、および炭化シリコン（ＳｉＣ）を用いることができる。バッファ部２ｐに用いる炭化シリコンは、六方晶系（６Ｈ－ＳｉＣ、４Ｈ－ＳｉＣ）でも立方晶系（３Ｃ－ＳｉＣ）でもよい。バッファ部２ｐが歪緩和層を含んでいてもよい。歪緩和層は、例えば、ＡｌＧａＮの超格子構造、ＡｌＧａＮのＡｌ組成を段階的に変化させるグレーデッド構造がある。歪緩和層によって半導体部８の長手方向の応力が緩和されうる。
　積層部４の例示として、支持基板１としてシリコン基板を用い、バッファ部２ｐとしてＡｌＮを用い（例えばＭＯＣＶＤ装置を用いて、厚さ１０ｎｍ程度～５μｍ程度に形成）、シード部３としてＧａＮ系半導体を用いる形態、支持基板１としてシリコン基板を用い、バッファ部２ｐとして炭化シリコンを用い、シード部３に窒化アルミニウムを用いる形態、支持基板１としてシリコン基板を用い、バッファ部２ｐとして炭化シリコンおよび窒化アルミニウムの積層膜を用い、シード部３にＧａＮ系半導体を用いる形態等を挙げることができる。
　なお、シード部３のＧａＮ系半導体と溶融し合わない支持基板１を用いた場合には、バッファ部を設けない構成も可能である。すなわち、シード部３と支持基板１が溶融し合うことがなければ、バッファ部は必ずしも必要でなく、支持基板１上にシード部３が局所的に設けられる構成が可能となる（後述）。この場合、支持基板１としてシリコン基板を用い、局所的なシード部３に窒化アルミニウムを用いる形態、支持基板１としてシリコン基板を用い、局所的なシード部３に六方晶系の炭化シリコンを用いる形態、支持基板１として炭化シリコン基板を用い、局所的なシード部３にＧａＮ系半導体を用いる形態、支持基板１として炭化シリコン基板を用い、局所的なシード部３に六方晶系の炭化シリコンを用いる形態等を挙げることができる。
　（マスクパターン）
　マスクパターン６は、マスク部５および開口部Ｋを含む。開口部Ｋはシード部３を露出させ、半導体部８の成長を開始させる、成長開始用ホールの機能を有し、マスク部５は、半導体部８を横方向成長させるための選択成長用マスクパターンの機能を有していてもよい。マスクパターンの開口部Ｋは、マスク部５がない部分（非形成部）であり、マスク部５に囲まれていてもよいし、囲まれていなくてもよい。開口部Ｋは、マスクパターンの開口パターンに含まれる。マスクパターン６として、例えば、シリコン酸化膜（ＳｉＯｘ）、窒化チタン膜（ＴｉＮ等）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）、および高融点（例えば１０００度以上）をもつ金属膜のいずれか１つを含む単層膜、またはこれらの少なくとも２つを含む積層膜を用いることができる。実施例１では、シリコン基板である支持基板１の熱酸化処理、あるいはシリコン基板である支持基板１の窒化処理によってマスクパターン６を形成することができる。
　マスクパターン６として、シリコン酸化膜およびシリコン窒化膜をこの順に形成した積層膜を用いることができる。成膜条件によっては、半導体部８とマスクパターン６が反応し固着することがあるので、半導体部８に直接接する上層の膜はシリコン窒化膜であることが望ましい。また、局所的にシード部３を形成するプロセスでは、支持基板１上の膜（下層の膜）を除去する場合があり、支持基板１上の膜を完全に除去することが容易なシリコン酸化膜を下層の膜に用いることも、プロセスの歩留まりを向上させる効果がある。
　図１７Ａは、実施例１の半導体基板の製造方法を示すフローチャートである。図１７Ｂは、実施例１の半導体基板の製造方法を示す断面図である。実施例１の半導体基板の製造方法は、支持基板１を準備する工程と、支持基板１よりも上方にあるいは支持基板１内に、開口パターンＫＰを含むマスクパターン６を形成する工程と、マスクパターン６の形成前あるいは形成後に、マスクパターン６のマスク面積よりも小さいシード面積を有するシードパターンＳＰを形成する工程と、窒化物半導体を含む半導体パターン８Ｐ（例えば複数の半導体部８を有する）を、開口パターンＫＰと重なるシードパターンＳＰの上からマスクパターン６のマスク部５の上に横方向成長させる工程とを含む。開口パターンＫＰ、シードパターンＳＰおよび半導体パターン８Ｐが、ストライプ形状であってもよい。シードパターンＳＰのシード面積が、開口パターンＫＰの開口面積以上であってもよい。シードパターンＳＰを、半導体パターン８Ｐよりも低温下で形成してもよい。
　図１８Ａは、実施例１の半導体基板の製造方法を示すフローチャートである。図１８Ｂは、実施例１の半導体基板の製造方法を示す断面図である。実施例１の半導体基板の製造方法は、単結晶シリコン基板である支持基板１を準備する工程、支持基板１に熱酸化処理あるいは窒化処理を施してマスクパターン６のマスク部５として利用する基板加工膜（熱酸化膜あるいは窒化処理膜）を形成する工程、フォトリソグラフィにて、レジストＲＺをパターニングする工程、マスクパターン６に開口部Ｋを形成する工程、フッ酸等のエッチャントにて開口部Ｋから基板加工膜をエッチングする工程、レジストＲＺを残したまま、上部にシード層を含む積層体４ｘ（窒化アルミニウム層および窒化ガリウム層）をスパッタ法等を用いて低温（５００°以下）にて成膜する工程、レジストＲＺを除去する（リフトオフすることで、開口部Ｋにのみシード部３を残し、シードパターンＳＰを形成する）工程、開口部Ｋと重なるシード部３の上からマスク部５上に半導体パターン８Ｐを成膜（ＥＬＯ）する工程を行う。
　レジストＲＺを残したまま、積層体４ｘを形成する場合、２００度を超える高温成膜では、レジストが焼け付いてしまうため、低温で行う必要がある（ＭＯＣＶＤを用いた場合、１０００度を超える）。
　シード部３となる窒化ガリウム層（ＧａＮ層）を形成する場合は、例えば、窒化ガリウムを主成分とする（ガリウムを２５ａｔｍ％以上含有している）、酸素含有量が５ａｔｍ％以下であるスパッタリングターゲットを用いて、成膜時のスパッタガス圧を０．３Ｐａ未満でスパッタを行う。
　スパッタの方式としては、ＤＣスパッタリング、ＲＦスパッタリング、ＡＣスパッタリング、ＤＣマグネトロンスパッタリング、ＥＣＲ（Electron cyclotron Resonance）スパッタリング、ＲＦマグネトロンスパッタリング法、ＰＳＤ（Pulse sputter deposition）法、Laser ablation法などを適宜選択することができる。
　使用するスパッタリングターゲットは、膜全体の結晶性を高めるために、酸素含有量が ５ａｔｍ％以下であり、３ａｔｍ％以下であることが好ましく、１ａｔｍ％以下であることが更に好ましい。純度についてもなるべく高い方が望ましく、金属不純物の含有量は０ ．１％未満が好ましく、０．０１％未満がさらに好ましい。スパッタ法にてＧａＮ層を成膜する場合には、酸素含有量の少ない窒化ガリウムターゲットを用いることで、表面平坦性、ＧａＮ層の結晶性改善、表面ヒロック（凸部）の発生抑制などのメリットがある。
　成膜前の成膜装置内の真空度は、３×１０－５Ｐａ以下とすることが好ましく、１×１０－５Ｐａ以下とすることがより好ましい。さらに、成膜前に基板を前処理することが好ましい。前処理を実施することで、基板表面の有機物層や凹凸を除去し、エピタキシャル成長を可能にする。前処理方法は、逆スパッタ処理、酸処理、ＵＶ処理などあるが、処理後に不純物などの再付着を防止する観点において、逆スパッタ処理をすることが好ましい。逆スパッタとはスパッタリングターゲット側ではなく、基板側にプラズマ化した原子が衝突することで、表面をクリーニングする方法である。成膜時の基板温度は室温でもよいが、基板を加熱した状態（例えば、４００℃～１０００℃）で行ってもよく、こうすれば膜質をさらに向上させることができる。
　放電時の電力としては、電力密度が５Ｗ／ｃｍ２以下であることが好ましく、１．５Ｗ／ｃｍ２ 以下であることが更に好ましい。下限としては０．１Ｗ／ｃｍ２が好ましく、０．３Ｗ／ｃｍ２であることがより好ましい。電力密度の計算は放電時にかける電力をスパッタリングターゲットの面積で除したものである。あまり電力密度が高いと、ターゲットから原料がクラスター化した状態でスパッタされる場合があり、適宜設定することができる。
　一例として、ＧａＮ層の成膜条件として、ＲＦスパッタリング方式を用い、窒化ガリウムターゲットを用いる。その際、窒化ガリウムターゲットの酸素含有量は、０．４ａｔｏｍ％であった。また、成膜圧力は０．１Ｐａ、その際２０～４０ｓｃｃｍの窒素ガスを導入した。この際、アルゴンガスを流さなかったが、アルゴンガスを導入して成膜しても構わない。放電密度は、１２５Ｗ/ｃｍ２であり、成膜温度は室温であった。
　また、上記で示したスパッタ法、レーザアブレーション法（Laser ablation法）等を用いて成膜した場合には、ＭＯＣＶＤ装置で成膜したシード部に比べ内部応力を持つことが多く、厚膜や成膜条件によっては、クラック発生等の問題が起きやすい。そのため、シード部３を含む積層部４は、支持基板（ウエハー）上に局所的に形成されることが望ましい。
　また、スパッタで成膜された窒化ガリウム膜は、ＭＯＣＶＤで成膜されたものに比べて多くの酸素を含有することが知られている。例えば、シード部である窒化ガリウム膜に含有される酸素の濃度が１ｘ１０１９／ｃｍ３以上になることもあり、このような場合は内部応力が高くなる（割れの原因になる）可能性がある。このため、スパッタ法で成膜された（酸素を多く含んだ）シード部を用いる場合には、内部応力を緩和するために、支持基板の全面ではなく、その一部と平面視で重なるように（すなわち局所的に）配されることが好ましい。なお、シード部のみならず、ＡｌＮ，ＧａＮ系半導体，ＳｉＣ等のバッファ（バッファ部、バッファ層）を、スパッタ法、ＰＳＤ（Pulse sputter deposition）法、あるいはレーザアブレーション法で形成してもよい。
　複数の開口部Ｋは、半導体部８のａ軸方向（Ｘ方向）に周期的に配列される。開口部Ｋの幅は、０．１μｍ～２０μｍ程度とする。各開口部の幅が小さいほど、各開口部から半導体部８に伝搬する貫通転位の数は減少する。また、後工程において半導体部８のテンプレート基板７からの剥離（離隔）も容易になる。さらに、表面欠陥の少ない低欠陥部ＥＫの面積を大きくすることができる。
　支持基板の熱酸化によるシリコン酸化膜、あるいは支持基板の窒化処理によるシリコン窒化膜は、膜質が高く、しかも、高温で分解、蒸発し難いため、半導体部８の欠陥を低減させることができるメリットがある。また、熱酸化膜等の基板加工膜は支持基板１に対して圧縮応力であるため、半導体部８の引っ張り応力を緩和する効果もある。熱酸化膜、窒化処理膜は、支持基板１に含まれる１種以上の原子（例えばＳｉ）と、酸素原子あるいは窒素原子とで構成される。なお、実施例１においては、一般的なプラズマ化学気相成長（ＣＶＤ）法でマスクパターン６を形成することもできる。
　（半導体部の成膜）
　実施例１では、半導体部８をＧａＮ層とし、図８の半導体形成部７２に含まれるＭＯＣＶＤ装置を用いて前述のテンプレート基板７上にＥＬＯ成膜を行った。ＥＬＯ成膜条件の一例として、基板温度：１１２０℃、成長圧力：５０ｋＰａ、ＴＭＧ（トリメチルガリウム）：２２ｓｃｃｍ、ＮＨ３：１５ｓｌｍ、Ｖ／ＩＩＩ＝６０００（ＩＩＩ族原料の供給量に対する、Ｖ族原料の供給量の比）を採用することができる。
　この場合、積層部４のシード部３（ＧａＮ層）上に半導体部８が選択成長し、引き続いてマスク部５上に横方向成長する。そして、マスク部５上においてその両側から横方向成長する半導体部同士が会合する前にこれらの横成長を停止させた。
　マスク部５の幅Ｗｍは５０μｍ、開口部Ｋの幅は５μｍ、半導体部８の横幅は５３μｍ、低欠陥部ＥＫの幅（Ｘ方向のサイズ）は２４μｍ、半導体部８の層厚は５μｍであった。半導体部８のアスペクト比は、５３μｍ／５μｍ＝１０．６となり、非常に高いアスペクト比が実現された。
　半導体部８の成膜では、半導体部８とマスク部５との相互反応を低減し、半導体部８とマスク部５とがファンデルワールス力で接触する状態とすることが好ましい。
　横方向成膜レートを高める手法は、以下のとおりである。まず、積層部４上に、Ｚ方向（ｃ軸方向）に成長する縦成長層を形成し、その後、Ｘ方向（ａ軸方向）に成長する横成長層を形成する。この際、縦成長層の厚みを、１０μｍ以下、５μｍ以下、３μｍ以下、あるいは１μｍ以下とすることで、横成長層の厚みを低く抑え、横方向成膜レートを高めることができる。
　図１９は、半導体部の横成長の一例を示す断面図である。図１９に示すように、積層部４上に、イニシャル成長層（縦成長層）ＳＬを形成し、その後、イニシャル成長層ＳＬから半導体部８を横方向成長させることが望ましい。イニシャル成長層ＳＬは半導体部８の横方向成長の起点となる。ＥＬＯ成膜条件を適宜制御することによって、半導体部８をＺ方向（ｃ軸方向）に成長させたり、Ｘ方向（ａ軸方向）に成長させたりする制御が可能である。
　ここでは、イニシャル成長層ＳＬのエッジが、マスク部５の上面に乗りあがる直前（マスク部５の側面上端に接している段階）、またはマスク部５の上面に乗り上がった直後のタイミングでイニシャル成長層ＳＬの成膜を止める（すなわち、このタイミングで、ＥＬＯ成膜条件を、ｃ軸方向成膜条件からａ軸方向成膜条件に切り替える）手法を用いることができる。こうすれば、イニシャル成長層ＳＬがマスク部５からわずかに突出している状態から横方向成膜が進行するため、厚み方向の成長に消費される材料が低減し、第１半導体部８Ｆ（複数の畝部８Ｕ）を高速で横方向成長させることができる。イニシャル成長層ＳＬは、例えば、５０ｎｍ～５．０μｍ（例えば、８０ｎｍ～２μｍ）の厚みに形成することができる。マスク部５の厚み、およびイニシャル成長層ＳＬの厚みを５００ｎｍ以下としてもよい。
　半導体部８については、図１９のように、イニシャル成長層ＳＬ（転位継承部ＮＳの一部）を成膜した後に横方向成長させることで、低欠陥部ＥＫ内部の非貫通転位を多くする（低欠陥部ＥＫ表面における貫通転位密度を低減する）ことができる。また、低欠陥部ＥＫ内部における不純物濃度（例えば、シリコン、酸素）の分布を制御することができる。図１９の手法を用いれば、半導体部８のアスペクト比（厚みに対するＸ方向のサイズの比＝ＷＬ／ｄ１）が、３．５以上、５．０以上、６．０以上、８．０以上、１０以上、１５以上、２０以上、３０以上、あるいは５０以上と飛躍的に高められる。また、図１９の手法を用いれば、開口幅に対する半導体部８の幅（ＷＬ）の比を、３．５以上、５．０以上、６．０以上、８．０以上、１０以上、１５以上、２０以上、３０以上、あるいは５０以上とすることができ、低欠陥部ＥＫの比率が高まる。図１９に示す半導体部８は、窒化物半導体結晶（例えば、ＧａＮ結晶、ＡｌＧａＮ結晶、ＩｎＧａＮ結晶、あるいはＩｎＡｌＧａＮ結晶）とすることができる。
　半導体部８の成膜温度については、１２００℃を超える高温よりも、１１５０℃以下の温度が好ましい。１０００℃を下回るような低温においても半導体部８の形成は可能であり、相互反応低減の観点ではより好ましいといえる。このような低温成膜においては、ガリウム原料としてトリメチルガリウム（ＴＭＧ）を用いると、原料が十分に分解されず、ガリウム原子と炭素原子が同時に半導体部８に、通常より多く取り込まれることが分かった。ＥＬＯ法は、ａ軸方向の成膜は早く、ｃ軸方向の成膜が遅いため、ｃ面成膜時に多く取り込まれるためであると考えられる。
　半導体部８に取り込まれた炭素（カーボン）は、マスク部５との反応を低減し、マスク部５と半導体部８との癒着などを低減することが判明した。そのため、半導体部８の低温成膜では、アンモニアの供給量を減らし、低Ｖ／ＩＩＩ（＜１０００）程度で成膜することで、原料あるいはチャンバー雰囲気内の炭素元素を半導体部８に取り込み、マスク部５との反応を低減することができる。この場合、半導体部８が炭素（カーボン）を含む構成となる。
　１０００℃を下回るような低温成膜では、ガリウム原料ガスとしてトリエチルガリウム（ＴＥＧ）を用いることが好ましい。ＴＥＧはＴＭＧに比べ、低温で有機原料が効率よく分解するため、横方向成膜レートを高めることができる。
　（素子部の分離および離隔）
　図２０は、実施例１における素子部の離隔の工程を示す断面図である。実施例１では、図２０に示すように、半導体基板１０をエッチャントＥＴにつけてマスクパターン６を溶解し、その後、半導体部８の表面に粘着テープＴＰ（例えば、半導体ウエハーをダイシングする際に用いる粘着質のダイシングテープ）を張り付け、そのまま、ペルチェ素子（図示せず）を用いて、粘着テープが付いた状態の半導体基板１０を低温に下げてもよい。この際に、一般に半導体よりも熱膨張係数の大きな粘着テープが大きく収縮し、半導体部８に応力が加えられる。半導体部８は、テンプレート基板７の積層部４とのみと結合しており、またマスク部５が除去されているため、粘着テープからの応力が（テンプレート基板７の）積層部４との結合部に効果的に加えられ、機械的に結合部をへき開もしくは破壊することができる。すなわち、結合部をエッチング除去しなくて済む。
　図２１～図２４は、実施例１の半導体基板の別構成を示す断面図である。実施例１では、図２１に示すように、マスク部５を積層構造とすることができる。例えば、マスク部５を、支持基板側（下層側）に位置するシリコン酸化膜５ａと、上層側に位置し、半導体部８に接するシリコン窒化膜５ｂとを含む構成とすることができる。
　実施例１では、図２２に示すように、平面視で支持基板１の凹部１Ｂと重なり、かつ支持基板１と接するようにシード部３を設ける構成とすることができる。この場合、例えば、支持基板１としてシリコン基板を用い、局所的なシード部３に窒化アルミニウムを用いたり、支持基板１としてシリコン基板を用い、局所的なシード部３に六方晶系の炭化シリコンを用いたりすることができる。
　実施例１では、図２３に示すように、バッファ層２ｆを支持基板１の上面全体（凹部１Ｂを含む）に形成し、バッファ層２ｆ上に、シード部３を、平面視で凹部１Ｂと重なるように局所的に配置する構成でもよい。この場合、バッファ層２ｆとして、ＡｌＮあるいはＳｉＣを用い、シード部３にＧａＮを用いることができる。
　実施例１では、図２４に示すように、バッファ層２ｆを支持基板１の上面全体（凹部１Ｂを含む）に形成し、バッファ層２ｆ上に、バッファ部２ｐおよびシード部３を含む積層部４を、平面視で凹部１Ｂと重なるように局所的に配置する構成でもよい。この場合、例えば、バッファ層２ｆとしてＳｉＣを用い、バッファ部２ｐに歪緩和層を設け、シード部３にＧａＮを用いることができる。
　図２５～図２７は、実施例１の半導体基板のさらなる別構成を示す断面図である。図１４では、支持基板１の表面に凹部１Ｂが形成され、凹部１Ｂ内に積層部４が形成されているがこれに限定されない。図２５に示すように、支持基板１の表面に凹部１Ｂを形成せず（支持基板１表面を平坦面とし）、開口部Ｋ内に積層部４（（バッファ部２ｐおよびシード部３）を設けてもよい。
　また、図２６に示すように、支持基板１の表面に凹部１Ｂを形成せず、積層部４を、その一部が開口部Ｋから上方へ突出するように設けてもよい。また、図２７に示すように、バッファ層２ｆを支持基板１の上面全体（ウエハ－全面）に形成し、バッファ層２ｆ上にシード部３を局所的に配置する構成でもよい。バッファ層２ｆを支持基板１の上面全面に形成し、シード部３を局所的に配置することで、応力を緩和することができる。また、バッファ層２ｆが全面に形成されているため、ＭＯＣＶＤの成膜温度によってマスク部５と支持基板１とが成膜中に反応し、マスク部５が劣化することを抑制することができる。
　図２７の具体例として、支持基板１としてシリコン基板を用い、バッファ層２ｆとしてＡｌＮを用い、シード部３としてＧａＮ系半導体を用いる形態、支持基板１としてシリコン基板を用い、バッファ層２ｆとして炭化シリコンを用い、シード部３に窒化アルミニウムを用いる形態、支持基板１としてシリコン基板を用い、バッファ層２ｆとして炭化シリコンおよび窒化アルミニウムの積層膜を用い、シード部３にＧａＮ系半導体を用いる形態等を挙げることができる。
　〔実施例２〕
　図２８～図２９は、実施例２の半導体基板の構成を示す断面図である。実施例１では、積層部４を開口部Ｋと重なるように局所的に形成しているが、これに限定されない。図２８～図２９に示すように、マスク部５を支持基板の熱酸化膜あるいは窒化処理膜とし、マスク部５上にシード部３あるいは積層部４を設けることもできる。すなわち、マスクパターン６は、平面視で半導体部８と重なる開口部をもたない。こうすれば、マスクパターン６をパターニングする工程を省くことができる。この場合、図２８のように、マスクパターン６上にシード部３（例えば、ＧａＮ系半導体）を設けてもよいし、図２９のように、マスクパターン６上に、バッファ部２ｐ（ＡｌＮ等）を介してシード部３（ＧａＮ系半導体等）を設けてもよい。シード部３あるいは積層部４の形成方法として、例えば、真空中で接合面をＡｒプラズマ等で活性化させて圧着させる直接接合法を適用することができる。
　〔実施例３〕
　図３０は実施例３の構成を示す断面図である。図３０では、支持基板１としてシリコン基板を用い、局所的なバッファ部２ｐにＳｉＣを用い、シード部３にＡｌＮを用いる。ＳｉＣは３Ｃ，４Ｈ，６Ｈの結晶構造をとることが可能である。バッファ部２ｐにＡｌＮより高温でより安定なＳｉＣを用いると、ＡｌＮと比較してよりメルトバックエッチング（支持基板１と半導体部８との溶融）を抑制できるので好ましい。また、シリコン基板との熱膨張係数差がＡｌＮよりも小さいため、半導体部８（ＧａＮ層）成長中の反りが更に抑えられ、半導体部８（ＧａＮ層）成長時の面内均一性が高められる。
　〔実施例４〕
　図３１～図３２は実施例４の構成を示す断面図である。図３１では、支持基板１としてシリコン基板を用い、バッファ層２ｆにＳｉＣを用い、局所的なシード部３にＡｌＮを用いる。ＳｉＣは３Ｃ，４Ｈ，６Ｈの結晶構造をとることが可能である。バッファ層２ｆは実質的に支持基板１の上面全面に形成される。バッファ層２ｆが全面に形成されているため、マスク部５と支持基板１との反応を抑制することができる。マスク部５を薄く設定した場合においても、バッファ層２ｆが全面にあると、マスク部５あるいは、マスク部５とシード部３との界面を介して、支持基板１と半導体部８とが反応することを抑制できるため好ましい。例えば、マスク部５が２０ｎｍ以下の厚みになると、支持基板１と半導体部８が反応し、マスク部５上の半導体部８に多数の欠陥を発生させることがあるが、このような現象を回避することができる。実施例４では、図３２のように、支持基板１の上面全面に形成されるバッファ層２ｆ（炭化シリコン）上に、局所的なバッファ部２ｐ（例えば、ＡｌＮ）を介してシード部３（例えば、ＧａＮ）を設ける構成でもよい。
　〔実施例５〕
　実施例１～４では、半導体部８をＧａＮ層としているがこれに限定されない。実施例１～４の半導体部８として、ＧａＮ系半導体部であるＩｎＧａＮ層を形成することもできる。ＩｎＧａＮ層の横方向成膜は、例えば１０００℃を下回るような低温で行う。高温ではインジウムの蒸気圧が高くなり、膜中に有効に取り込まれないためである。成膜温度が低温になることで、マスク部５とＩｎＧａＮ層の相互反応が低減される効果がある。また、ＩｎＧａＮ層は、ＧａＮ層よりもマスク部５との反応性が低いという効果もある。ＩｎＧａＮ層にインジウムがＩｎ組成レベル１％以上で取り込まれるようになると、マスク部５との反応性がさらに低下するため、望ましい。ガリウム原料ガスとしては、トリエチルガリウム（ＴＥＧ）を用いることが好ましい。
　〔実施例６〕
　図３３は、実施例６の構成を示す模式的断面図である。実施例６では、半導体部８上に、ＬＥＤを構成する機能層９を成膜する。半導体部８は、例えばシリコン等がドープされたｎ型である。機能層９は、下層側から順に、活性層３４、電子ブロッキング層３５、およびＧａＮ系ｐ型半導体部３６を含む。活性層３４は、ＭＱＷ（Multi-Quantum Well）であり、ＩｎＧａＮ層およびＧａＮ層を含む。電子ブロッキング層３５は、例えばＡｌＧａＮ層である。ＧａＮ系ｐ型半導体部３６は、例えばＧａＮ層である。アノード３８は、ＧａＮ系ｐ型半導体部３６と接触するように配され、カソード３９は、半導体部８と接触するように配される。導体部８および機能層９をテンプレート基板７から離隔することで半導体デバイス２０（ＧａＮ系結晶体を含む）を得ることができる。
　図３４は、実施例４の電子機器への適用例を示す断面図である。実施例６によって、赤色マイクロＬＥＤ２０Ｒ、緑色マイクロＬＥＤ２０Ｇ、青色マイクロＬＥＤ２０Ｂを得ることができ、これらを、駆動基板（ＴＦＴ基板）２３に実装することで、マイクロＬＥＤディスプレイ３０Ｄ（電子機器）を構成することができる。一例として、駆動基板２３の複数の画素回路２７に、赤色マイクロＬＥＤ２０Ｒ、緑色マイクロＬＥＤ２０Ｇ、青色マイクロＬＥＤ２０Ｂを、導電樹脂２４（例えば、異方性導電樹脂）等を介してマウントし、その後、駆動基板２３に制御回路２５およびドライバ回路２９等を実装する。ドライバ回路２９の一部が駆動基板２３に含まれていてもよい。
　〔実施例７〕
　図３５は、実施例７の構成を示す模式的断面図である。実施例７では、半導体部８上に、半導体レーザを構成する機能層９を成膜する。機能層９は、下層側から順に、ｎ型光クラッド層４１、ｎ型光ガイド層４２、活性層４３、電子ブロッキング層４４、ｐ型光ガイド層４５、ｐ型光クラッド層４６、およびＧａＮ系ｐ型半導体部４７を含む。各ガイド層４２・４５には、ＩｎＧａＮ層を用いることができる。各クラッド層４１・４６には、ＧａＮ層もしくはＡｌＧａＮ層を用いることができる。アノード４８はＧａＮ系ｐ型半導体部４７と接触するように配され、カソード４９は半導体部８と接触するように配される。半導体部８および機能層９をテンプレート基板７から離隔することで半導体デバイス２０を得ることができる。
　（附記事項）
　以上、本開示に係る発明について、諸図面および実施例に基づいて説明してきた。しかし、本開示に係る発明は上述した各実施形態に限定されるものではない。すなわち、本開示に係る発明は本開示で示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本開示に係る発明の技術的範囲に含まれる。つまり、当業者であれば本開示に基づき種々の変形または修正を行うことが容易であることに注意されたい。また、これらの変形または修正は本開示の範囲に含まれることに留意されたい。
　１　支持基板
　１Ｂ　凹部
　２ｐ　バッファ部
　２ｆ　バッファ層
　３　シード部
　４　積層部
　５　マスク部
　６　マスクパターン
　７　テンプレート基板
　８　（ＥＬＯ）半導体部
　９　機能層
　１０　半導体基板
　２０　半導体デバイス
　３０　電子機器
　Ｋ　開口部

 

Claims (26)

  1. 　支持基板と、
    　前記支持基板よりも上層に位置し、マスク部を有するマスクパターンと、
    　前記支持基板よりも上層に、平面視において局所的に位置するように配されたシード部と、
    　前記マスクパターンよりも上層に、前記シード部と接するように配された、ＧａＮ系半導体を含む半導体部と、を備える半導体基板。
  2. 　前記マスクパターンは開口部を有し、
    　前記シード部は、平面視で前記開口部と重なるように局所的に配されている、請求項１に記載の半導体基板。
  3. 　前記開口部は、第１方向を幅方向、第２方向を長手方向とする長手形状であり、
    　前記シード部は長手形状である、請求項２に記載の半導体基板。
  4. 　前記支持基板は、上方に開口した凹部を有し、
    　前記開口部は、平面視で前記凹部と重なり、
    　前記シード部は、平面視で前記凹部および前記開口部と重なる、請求項３に記載の半導体基板。
  5. 　前記シード部は断面視で凹形状である、請求項４に記載の半導体基板。
  6. 　前記支持基板下面と前記シード部上面との距離は、前記支持基板下面と前記マスク部上面との距離以下である、請求項２～５のいずれか１項に記載の半導体基板。
  7. 　前記支持基板下面と前記シード部上面との距離は、前記支持基板下面と前記マスク部上面との距離よりも大きい、請求項２～５のいずれか１項に記載の半導体基板。
  8. 　前記凹部は、前記第２方向を長手方向とする形状である、請求項４に記載の半導体基板。
  9. 　前記マスクパターンは、平面視で前記半導体部と重なる開口部をもたない、請求項１に記載の半導体基板。
  10. 　前記支持基板と前記シード部との間に、平面視において局所的に位置するバッファ部が設けられている、請求項１～９のいずれか１項に記載の半導体基板。
  11. 　前記シード部よりも下層に位置するバッファ層を有し、
    　前記バッファ層が前記支持基板上面と接している、請求項１に記載の半導体基板。
  12. 　前記バッファ層に、ＳｉＣおよびＡｌＮの少なくとも一方が含まれる、請求項１１に記載の半導体基板。
  13. 　前記マスク部が、前記支持基板に含まれる１種以上の原子と酸素原子または窒素原子とで構成された熱酸化膜または窒化膜を含む、請求項１～１２のいずれか１項に記載の半導体基板。
  14. 　前記マスク部は、シリコン窒化膜およびシリコン酸化膜の少なくとも一方を含む積層構造を有する、請求項１～１３のいずれか１項に記載の半導体基板。
  15. 　前記半導体部は、平面視で前記マスク部中央と前記シード部との間に位置するエッジを有する、請求項１～１４のいずれか１項に記載の半導体基板。
  16. 　前記シード部がＧａＮ系半導体を含み、
    　前記シード部の酸素含有率が前記半導体部の酸素含有率よりも大きい、請求項１～１５のいずれか１項に記載の半導体基板。
  17. 　前記シード部および前記開口部が平面視で整合している、請求項２に記載の半導体基板。
  18. 　請求項１～１７のいずれか１項に記載の半導体部を含む半導体デバイス。
  19. 　請求項１８に記載の半導体デバイスを含む電子機器。
  20. 　支持基板と、前記支持基板よりも上層に位置し、マスク部および開口部を有するマスクパターンとを備えるテンプレート基板であって、
    　前記支持基板よりも上層に、平面視において局所的に位置するように配されたシード部を有し、
    　前記支持基板下面と前記シード部上面との距離は、前記支持基板下面と前記マスク部上面との距離以下である、テンプレート基板。
  21. 　支持基板を準備する工程と、
    　前記支持基板よりも上方にあるいは前記支持基板内に、開口パターンを含むマスクパターンを形成する工程と、
    　前記マスクパターンの形成前あるいは形成後に、前記マスクパターンのマスク面積よりも小さいシード面積を有するシードパターンを形成する工程と、
    　窒化物半導体を含む半導体パターンを、前記開口パターンと重なるシードパターンの上から前記マスクパターンのマスク部上に横方向成長させる工程とを含む、半導体基板の製造方法。
  22. 　前記シードパターンを、スパッタ法、ＰＳＤ（Pulse sputter deposition）法、あるいはレーザアブレーション法を用いて形成する、請求項２１に記載の半導体基板の製造方法。
  23. 　前記開口パターン、前記シードパターンおよび前記半導体パターンが、ストライプ形状である、請求項２１に記載の半導体基板の製造方法。
  24. 　前記支持基板の上面に熱酸化処理または窒化処理を施すことで得られる熱酸化膜または窒化膜を用いて前記マスクパターンを形成する、請求項２１に記載の半導体基板の製造方法。
  25. 　前記シード面積は、前記開口パターンの開口面積以上である、請求項２１に記載の半導体基板の製造方法。
  26. 　請求項２１に記載の各工程を行う、半導体基板の製造装置。

     
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