WO2024085213A1 - 半導体基板、半導体基板の製造方法および製造装置、半導体デバイスの製造方法 - Google Patents

半導体基板、半導体基板の製造方法および製造装置、半導体デバイスの製造方法 Download PDF

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seed
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substrate
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剛 神川
優太 青木
一真 武内
克明 正木
文雄 山下
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京セラ株式会社
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    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds

Definitions

  • This disclosure relates to semiconductor substrates, etc.
  • a mask pattern on which a GaN layer does not grow is formed on a base substrate including a heterogeneous substrate and a seed layer (such as a GaN layer), and the seed layer exposed in an opening where there is no mask portion is used as a growth starting point to laterally grow a GaN layer on the mask portion, thereby reducing the defect density of the GaN layer on the mask portion (Patent Document 1).
  • a seed layer such as a GaN layer
  • Patent Document 2 a semiconductor layer is grown laterally over the void, and a device layer (semiconductor laminate film) is also formed on the lower surface (back surface) of the semiconductor layer.
  • Patent Document 2 has the problem that it is difficult to form a wide device layer.
  • the semiconductor substrate disclosed herein comprises a template substrate including a first seed region and a growth inhibition region aligned in a first direction, and a first semiconductor portion located above the template substrate, the first semiconductor portion having a first base portion located above the first seed region and a first wing portion connected to the first base portion and facing the growth inhibition region via a first gap, the first wing portion including a wing end located above the growth inhibition region, and the first gap having a ratio of the width in the first direction to the thickness below the wing end of 5.0 or more.
  • 1 is a plan view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 1 is a plan view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 2 is a flowchart showing a method for manufacturing a semiconductor substrate according to the present embodiment.
  • 2 is a flowchart showing a method for manufacturing a semiconductor substrate according to the present embodiment.
  • 1 is a block diagram showing a semiconductor substrate manufacturing apparatus according to an embodiment of the present invention; 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to a first embodiment.
  • 1A to 1C are cross-sectional views showing a method for manufacturing a semiconductor substrate according to a first embodiment.
  • FIG. 13 shows Raman spectra of the base and wing portions of the ELO layer according to the comparative example.
  • 1 shows Raman spectra of the base and wing portions of the ELO layer (semiconductor portion) according to Example 1.
  • FIG. 2 is a plan view of a semiconductor substrate including an upper layer portion.
  • 1 is a cross-sectional view of a semiconductor substrate including an upper layer portion.
  • 3A to 3C are plan views showing a method of element isolation in the first embodiment.
  • 4A to 4C are cross-sectional views showing a method of element isolation in the first embodiment.
  • FIG. 1 is a schematic diagram illustrating a configuration of an electronic device according to a first embodiment.
  • FIG. 11 is a cross-sectional view showing a configuration of a semiconductor substrate according to a fourth embodiment.
  • FIG. 13 is a plan view showing a configuration of a semiconductor substrate according to a fifth embodiment.
  • FIG. 13 is a cross-sectional view showing a configuration of a semiconductor substrate according to a fifth embodiment.
  • 26A to 26C are cross-sectional views showing a method for manufacturing the semiconductor substrate of FIG. 25.
  • 26A to 26C are cross-sectional views showing a method for manufacturing the template substrate of FIG. 25.
  • 5A to 5C are cross-sectional views showing a method for manufacturing a template substrate.
  • FIG. 13 is a cross-sectional view showing the configuration of a semiconductor substrate according to a sixth embodiment.
  • FIG. 13 is a cross-sectional view showing the configuration of a semiconductor substrate according to a sixth embodiment.
  • FIG. 13 is a cross-sectional view showing a configuration of a semiconductor substrate according to a seventh embodiment.
  • 13 is a flowchart showing a method for manufacturing a semiconductor device according to an eighth embodiment.
  • 13A to 13C are cross-sectional views showing a method for manufacturing a semiconductor device according to an eighth embodiment.
  • FIG. 1 is a plan view showing the configuration of a semiconductor substrate according to this embodiment.
  • FIG. 2 is a cross-sectional view showing the configuration of a semiconductor substrate according to this embodiment.
  • the semiconductor substrate 10 includes a template substrate TS including a first seed region S1 and a growth inhibition region (non-seed region) DA aligned in a first direction X1, and a first semiconductor portion 8A located above the template substrate TS.
  • the first semiconductor portion 8A has a first base portion B1 located on the first seed region S1, and a first wing portion F1 connected to the first base portion B1 and facing the growth inhibition region DA via a first gap J1.
  • the first wing portion F1 includes an edge (wing end) E1 located above the growth inhibition region DA.
  • the first gap J1 has a ratio of the width WJ in the first direction X1 to the thickness TJ (aspect ratio of the gap) of 5.0 or more. In this way, a wide device layer (functional layer) can be formed on the first wing portion F1.
  • the thickness TJ may be the thickness below the wing end E1 in the first gap J1 (the length in the c-axis direction between the lower surface of the wing end E1 and the surface of the template substrate TS).
  • the width of the first wing portion F1 in the first direction X1 may be 5.0 times or more the thickness TJ of the first gap J1.
  • the template substrate TS may have a mask pattern 6 including a mask portion 5 functioning as a growth inhibition region DA and a first opening K1 functioning as a first seed region S1 (exposing the upper surface of the seed 3 as the first seed region S1). Specifically, the surface (upper surface) of the mask portion 5 becomes the growth inhibition region DA.
  • the template substrate TS may include a main substrate 1 (heterogeneous substrate) having a lattice constant different from that of the first semiconductor portion 8A, and a seed portion 3.
  • the template substrate TS may have a ridge portion R on the upper surface side, and the first seed region S1 may be located on the upper surface of the ridge portion R. Specifically, the surface (upper surface) of the seed portion 3 becomes the first seed region S1.
  • the first gap J1 is the space between the growth inhibition area DA and the first wing portion F1.
  • the direction from the main substrate 1 to the first semiconductor portion 8A is referred to as "upward.” Viewing an object with a line of sight parallel to the normal direction of the semiconductor substrate 10 (including see-through viewing) is referred to as "planar view.”
  • the first seed region S1 (surface of the seed portion 3) and the growth inhibition area DA (surface of the mask portion 5) are at different positions in the thickness direction of the substrate (up and down direction), but they only need to be aligned in the first direction X1 (direction perpendicular to the thickness direction of the substrate) in a planar view.
  • the first semiconductor portion 8A contains a nitride semiconductor as a main component.
  • a GaN-based semiconductor is a semiconductor that contains gallium atoms (Ga) and nitrogen atoms (N), and typical examples include GaN, AlGaN, AlGaInN, and InGaN.
  • the first semiconductor portion 8A may be doped (e.g., n-type containing a donor) or non-doped.
  • a semiconductor substrate means a substrate containing a semiconductor, and the main substrate 1 of the template substrate TS may contain a semiconductor (e.g., silicon, silicon carbide) or may not contain a semiconductor.
  • An example of a main substrate 1 that does not contain a semiconductor is a sapphire substrate.
  • the main substrate 1 may be a free-standing substrate (wafer).
  • the main substrate 1 and the seed portion 3 may be collectively referred to as a base substrate.
  • the template substrate TS including the base substrate and mask pattern 6 may be referred to as a growth substrate.
  • the first direction X1 may be the a-axis direction ( ⁇ 11-20> direction) of the first semiconductor portion 8A (a nitride semiconductor such as GaN).
  • the second direction X2 may be the m-axis direction ( ⁇ 1-100> direction) of the first semiconductor portion 8A.
  • the thickness direction Z of the semiconductor substrate 10 may be the c-axis direction ( ⁇ 0001> direction) of the first semiconductor portion 8A.
  • the first semiconductor portion 8A can be formed by the ELO (Epitaxial Lateral Overgrowth) method, starting from the seed portion 3 exposed below the first opening K1.
  • ELO Epi Lateral Overgrowth
  • the base portion B1 located above the first opening K1 becomes a dislocation inheritance portion with many threading dislocations
  • the first wing portion F1 located above the mask portion 5 becomes a low-defect portion with a lower threading dislocation density compared to the dislocation inheritance portion.
  • the second semiconductor portion 8C grows laterally on the mask portion 5, starting from the seed portion 3 exposed below the second opening K2, and the growth is stopped before it meets with the first semiconductor portion 8A.
  • the upper layer portion may have, for example, a nitride semiconductor layer (including the active layer).
  • the semiconductor substrate 10 may include a second semiconductor portion 8C located above the template substrate TS.
  • the template substrate TS may have a second seed region S2 adjacent to the first seed region S1 through a growth inhibition region DA in a planar view.
  • the second semiconductor portion 8C has a second base portion B2 located on the second seed region S2 and a second wing portion F2 connected to the second base portion B2 and facing the growth inhibition region DA through a second gap J2, the first wing portion F1 and the second wing portion F2 are aligned in the first direction X1 through a gap GP, and the ratio of the width WJ in the first direction X1 to the thickness TJ of the second gap J2 may be 5.0 or more.
  • the thickness TJ may be the thickness below the wing end E2 in the second gap J2.
  • the first semiconductor portion 8A and the second semiconductor portion 8C may be collectively referred to as the semiconductor portion (semiconductor layer) 8
  • the first wing portion F1 and the second wing portion F2 may be collectively referred to as the wing portion F
  • the first base portion B1 and the second base portion B2 may be collectively referred to as the base portion B
  • the first gap J1 and the second gap J2 may be collectively referred to as the gap J
  • the first opening K1 and the second opening K2 of the mask pattern 6 may be collectively referred to as the opening K
  • the first seed region S1 and the second seed region S2 may be collectively referred to as the seed region S.
  • the ratio of the width to the thickness of the first wing portion F1 in the first direction X1 may be 2.0 or more, 5.0 or more, 10 or more, 20 or more, 50 or more, 100 or more, or 200 or more.
  • the ratio of the thickness to the width of the first wing portion F1 may be 1/2 or less, the deviation between the c-axis direction of the first base portion B1 and the c-axis direction of the tip of the first wing portion F1 can be 0.2° or less.
  • the width of the first wing portion F1 in the first direction X1 may be 7.0 [ ⁇ m] or more, 10.0 [ ⁇ m] or more, 20.0 [ ⁇ m] or more, 40.0 [ ⁇ m], or 100 [ ⁇ m] or more.
  • the width of the first wing portion F1 in the first direction X1 is preferably 80.0 [ ⁇ m] or less. This can reduce the risk that the semiconductor portion 8 will be warped toward the substrate due to gravity.
  • the thickness of the first wing portion F1 may be, for example, 10.0 [ ⁇ m] or less, 5.0 [ ⁇ m] or less, or 2.0 [ ⁇ m] or less.
  • the width of the gap GP may be greater than the thickness of the first gap J1.
  • the ratio of the width of the first wing portion F1 to the width of the first base portion B1 may be 3.0 or more.
  • the thickness of the first gap J1 may be 3.0 [ ⁇ m] or less.
  • the thicknesses of the first wing portion F1 and the first base portion B1 may be the same.
  • the thickness of the mask portion 5 may be 1 [ ⁇ m] or less, or may be 50 [nm] or less.
  • the seed portion 3 may be composed of a nitride semiconductor (AlN, AlON, GaN-based semiconductor, etc.) containing argon or oxygen at 2 ⁇ 10 18 /cm 3 or more.
  • each of the first seed region S1 and the growth inhibition region DA may have a shape whose longitudinal direction is a second direction X2 perpendicular to the first direction X1.
  • the main substrate 1 may be a silicon substrate, a sapphire substrate, or a silicon carbide substrate, and the first semiconductor portion 8A may include a nitride semiconductor (e.g., a GaN-based semiconductor).
  • the template substrate TS may have a ridge portion R on its upper surface side, and the seed portion 3 may be included in the ridge portion R.
  • the upper surface of the ridge portion R may be composed of the seed portion 3, and the side surface of the ridge portion R may be composed of the mask portion 5. That is, the upper surface of the ridge portion R may have the seed portion 3, and the side surface of the ridge portion R may have the mask portion 5. Also, the upper surface of the ridge portion R may have the seed portion 3, and the side surface of the ridge portion R may be composed of the mask portion 5, and may not have the seed portion 3.
  • the seed portion 3 may be locally disposed on the ridge portion R, and may not be disposed under the mask portion 5.
  • the main substrate 1 may include a protrusion Q on the upper surface side, and the seed portion 3 may be located on the protrusion Q.
  • the side of the ridge portion R may not be in contact with the first wing portion F1.
  • the side of the ridge portion R may face the first gap J1 as a whole. This reduces the contact area between the ridge portion R and the wing portion F1, and reduces defects in the wing portion F1.
  • the seed portion 3 may not be disposed under the mask portion 5.
  • the nitride semiconductor included in the first semiconductor portion 8A may be a GaN-based semiconductor, and the first gap J1 may have a width-to-thickness ratio of 20.0 or more.
  • the first semiconductor portion 8A may have two paired first wing portions F1 extending from the first base portion B1 in the first direction X1 and the opposite direction.
  • FIG. 3 is a cross-sectional view showing the configuration of a semiconductor substrate according to this embodiment.
  • the ridge portion R may include a buffer portion 2 and a seed portion 3.
  • the base portion consisting of the buffer portion 2 and the seed portion 3 may be arranged in a stripe pattern.
  • FIG. 4 is a cross-sectional view showing the configuration of the semiconductor substrate according to this embodiment.
  • the first wing portion F1 may be thicker than the first base portion B1.
  • the side surface of the ridge portion R (mask portion 5) may be in contact with the first wing portion F1. If the first wing portion F1 does not contact the growth inhibition area DA (mask portion 5), a gap J1 is formed, so there is no problem.
  • FIG. 5 is a cross-sectional view showing the configuration of a semiconductor substrate according to this embodiment. As shown in FIG. 5, the ridge portion R may be located on the flat upper surface of the main substrate 1.
  • FIG. 6 is a cross-sectional view showing the configuration of a semiconductor substrate according to this embodiment.
  • the buffer portion 2 includes a lower portion 2a and an upper portion 2b, the lower portion 2a is planar, and the seed portion 3 and the upper portion 2b are not arranged under the mask portion 5, but only the lower portion 2a may be arranged.
  • the ridge portion R may include the upper portion 2b of the buffer portion 2.
  • FIG. 7 is a cross-sectional view showing the configuration of a semiconductor substrate according to this embodiment. As shown in FIG. 7, the first wing portion F1 may be separated into multiple parts PA aligned in a second direction X2 perpendicular to the first direction X1.
  • FIG. 8 is a cross-sectional view showing the configuration of a semiconductor substrate according to this embodiment.
  • FIG. 9 is a plan view showing the configuration of a semiconductor substrate according to this embodiment.
  • the semiconductor substrate 10 may include an upper layer portion 9 located above the first semiconductor portion 8A and including an active layer and a p-type layer.
  • An anode EA and a cathode EC may be provided on the upper layer portion 9.
  • the method for manufacturing a semiconductor substrate according to the present embodiment includes a step S10 of preparing a template substrate TS including a first seed region S1 and a growth inhibition region DA aligned in a first direction X1, and a step S20 of growing a first semiconductor portion 8A having a first base portion B1 located on the first seed region S1 and a first wing portion F1 connected to the first base portion B1 and facing the growth inhibition region DA through a first gap J1, such that the width of the first wing portion F1 in the first direction X1 is 5.0 times or more the thickness of the first gap J1.
  • a step S30 of stopping the growth of the first wing portion F1 and the second wing portion F2 may be performed before the first wing portion F1 and the second wing portion F2 growing in a direction approaching the first wing portion F1 meet.
  • the template substrate TS has a seed portion 3 including the first seed region S1, and the seed portion 3 may be formed by a sputtering method.
  • FIG 10B is a flow chart showing a method for manufacturing a semiconductor substrate according to this embodiment.
  • step S20B may be performed in which a first semiconductor portion 8A having a first base portion B1 located on the first seed region S1 and a first wing portion F1 connected to the first base portion B1 and facing the growth inhibition region DA via a first gap J1 is grown such that the width (Ws) of the first semiconductor portion 8A (as a whole including both wings) in the first direction X1 is 5.0 times or more the thickness (Th) of the first semiconductor portion 8A.
  • FIG. 11 is a block diagram showing a semiconductor substrate manufacturing apparatus according to this embodiment.
  • Semiconductor substrate manufacturing apparatus 50 includes an apparatus M10 that performs step S10 in FIG. 10, an apparatus M20 that performs step S20A in FIG. 10A (step S20B in FIG. 10B), and a control device MC that controls apparatus M10 and apparatus M20.
  • Apparatus M20 may be an MOCVD apparatus, and control device MC may perform step S30 via apparatus M20.
  • the main substrate 1 may be a silicon substrate, a silicon carbide substrate (4H-SiC, 6H-SiC substrate), a sapphire substrate, a nitride substrate (GaN, AlN substrate, etc.), a ScMgAlO substrate, or the like.
  • the seed portion 3 is formed above the main substrate 1 and serves as the starting point for the growth of the semiconductor portion 8.
  • the seed portion 3 only needs to be formed in at least a part of the opening K (of the mask pattern 6), and may be planar or patterned (e.g., striped).
  • the seed portion 3 may be a GaN layer, an AlN layer, an AlGaN layer, an AlInN layer, AlGaInN, Al, or the like formed at a low temperature (500°C or less).
  • the thickness of the seed portion 3 is about 10 nm to 500 nm.
  • the buffer section 2 may be formed between the main substrate 1 and the seed section 3 (e.g., a GaN layer), and the buffer section 2 improves the crystallinity and flatness of the seed section 3.
  • the buffer section 2 may be planar, or may have a pattern (e.g., stripe) that matches the seed section 3.
  • the buffer section 2 may be made of a GaN layer, an AlN layer, an AlGaN layer, an AlInN layer, AlGaInN, Al, or the like formed at a low temperature (500°C or less).
  • the thickness of the buffer section 2 is about 10 nm to 500 nm.
  • the layer between the main substrate 1 and the semiconductor portion 8 may be referred to as the underlayer (including at least one of the buffer portion 2 and the seed portion 3).
  • a GaN layer may be formed as the underlayer (e.g., the seed portion 3) by sputtering.
  • a sputtering target whose main component is gallium nitride (containing 25 atm% or more of gallium) and whose oxygen content is 5 atm% or less may be used, and the sputtering gas pressure may be set to less than 0.3 Pa.
  • the sputtering method may be appropriately selected from DC sputtering, RF sputtering, AC sputtering, DC magnetron sputtering, ECR (Electron Cyclotron Resonance) sputtering, RF magnetron sputtering, PSD (Pulse Sputter Deposition), Laser Ablation, etc.
  • the sputtering target used may have an oxygen content of 5 atm% or less, 3 atm% or less, or 1 atm% or less in order to improve the crystallinity of the entire film.
  • the purity is also preferably as high as possible, and the content of metal impurities may be less than 0.1% or less than 0.01%.
  • the use of a gallium nitride target with a low oxygen content provides effects such as surface flatness, improved crystallinity, and suppression of the occurrence of surface hillocks (protrusions).
  • the degree of vacuum before film formation in the apparatus may be 3 ⁇ 10 ⁇ 5 Pa or less or 1 ⁇ 10 ⁇ 5 Pa or less.
  • the underlayer (main substrate, main substrate with buffer, etc.) may be pretreated to remove organic layers and irregularities on the underlayer surface, enabling epitaxial growth. Specific examples of pretreatment include reverse sputtering, acid treatment, UV treatment, etc., but reverse sputtering is preferable from the viewpoint of preventing re-adhesion of impurities after treatment. Reverse sputtering is a method of cleaning the underlayer surface by colliding plasmatized atoms with the underlayer side.
  • the substrate temperature during film formation may be room temperature, but the film quality can be further improved by performing the process while the substrate is heated (for example, 400° to 1000°).
  • the power density during discharge may be 5 W/ cm2 or less or 1.5 W/ cm2 or less.
  • the lower limit of the power density may be 0.1 W/ cm2 or 0.3 W/ cm2 .
  • the power density is the power applied during discharge divided by the area of the sputtering target. If the power density is too high, the raw material may be sputtered from the target in a clustered state.
  • Example 1 a base layer (e.g., a seed portion) that is a GaN layer was formed by RF sputtering.
  • a gallium nitride target (oxygen content: 0.4 atom%) was used, the film formation pressure was set to 0.1 Pa, and 20 to 40 sccm of nitrogen gas was introduced.
  • argon gas was not used in Example 1, argon gas may of course be introduced.
  • the discharge density was 125 W/ cm2 , and the film formation temperature was room temperature.
  • the internal stress can be controlled from compressive stress to tensile stress depending on the film formation conditions, making it possible to control the stress on the semiconductor section 8.
  • the internal stress can also be controlled by the amount of argon taken into the underlayer.
  • the stress on the semiconductor section 8 may be controlled by forming the underlayer locally (in a pattern) on the undersubstrate.
  • the mask pattern 6 is formed on the base substrate using a material that suppresses the vertical growth (growth in the c-axis direction) of the nitride semiconductor, and realizes lateral growth (for example, growth in the a-axis direction).
  • the opening K (exposed portion of the seed portion 3) of the mask pattern 6 is the growth starting point of the semiconductor portion 8.
  • Materials for the mask portion 5 of the mask pattern 6 include silicon nitride, silicon carbide, silicon carbonitride, diamond-like carbon, silicon oxide, silicon oxynitride, etc., titanium nitride, molybdenum nitride, tungsten nitride, tantalum carbide, etc.
  • the mask portion 5 may be a single layer film made of one of these materials, or a multilayer film that combines a plurality of these materials.
  • the thickness of the mask portion 5 may be about 5 nm to 2 ⁇ m.
  • FIG. 12 is a cross-sectional view showing the configuration of a semiconductor substrate according to the first embodiment.
  • a silicon substrate is used as the main substrate 1, and a seed portion 3 is formed on a part of the upper surface of the main substrate 1.
  • a ridge portion R including the seed portion 3 and the main substrate 1 is formed in a stripe shape.
  • a mask portion 5 is formed on the side of the ridge portion R and on the surface of the main substrate 1.
  • the mask pattern 6 has a first opening K1 on at least a part of the upper surface of the ridge portion R.
  • a first semiconductor portion 8A is formed on the first opening K1, and a first gap J1 is located below the first wing portion F1. In other words, the first wing portion F1 is separated from the mask portion 5 (growth inhibition region DA).
  • the width WJ of the first gap J1 is the distance in the first direction X1 from the side of the ridge R to the edge E of the first semiconductor portion 8A.
  • the thickness (height) TJ of the first gap is the distance from the upper surface of the mask portion 5 to the lower surface (rear surface) of the first semiconductor portion 8A.
  • the ridge width WR was 5 ⁇ m
  • the ridge pitch width PR was 55 ⁇ m.
  • FIG. 13 is a cross-sectional view showing a method for manufacturing a semiconductor substrate according to Example 1.
  • the semiconductor substrate of Example 1 can be manufactured as follows. A silicon substrate (Si(111) surface) is used as the main substrate 1, and an AlN film (seed portion 3) is formed on the silicon substrate by sputtering. By using a parallel plate type, magnetron sputtering, pulse sputtering, or the like as the sputtering method, low-temperature and low-cost film formation is possible. Note that by using the MOCVD method, an AlN film with high crystallinity can be formed.
  • the thickness of the seed portion 3 is 100 nm. At high temperatures, silicon and gallium can react with each other (a phenomenon known as meltback), so to prevent this, the thickness of the seed portion 3 may be set to 50 to 500 nm.
  • the deposition temperature of the seed portion 3 was 400° C., a mixed gas of argon gas and nitrogen gas (gas ratio was about 1:1), the input power was 500 W, and the back pressure during deposition was 0.3 Pa.
  • a sapphire substrate is used, AlN is deposited directly, but when depositing an AlN layer on a silicon substrate, an Al layer (buffer portion 2) of about several nm is formed first, and then the AlN layer is formed, so that a high-quality AlN layer can be formed without nitriding the silicon substrate.
  • the Al target is sputtered with only Ar gas (without introducing nitrogen). In this way, the Al layer and the AlN layer can be continuously deposited without taking the substrate in and out of the same chamber.
  • a photolithography process is used to form a stripe-shaped resist Z with a width of about 3 ⁇ m on top of the seed portion 3, and a dry etching process is used to form the ridge portion R.
  • the seed portion 3 and a part of the main substrate 1 are etched.
  • the ridge R is formed with an etching thickness of 100 nm for the seed portion 3 (AlN layer) and an etching thickness of about 300 nm for the main substrate, the ridge height will be about 400 nm.
  • the resist Z is not removed, and a silicon nitride film SF (e.g., 10 nm) that will become the mask portion 5 is formed on the resist Z.
  • the thickness of the mask portion needs to be at least 100 nm, and interference between the mask portion and the ELO layer can impair the surface flatness of the ELO layer.
  • the wing portion F is suspended in midair and does not come into contact with the mask portion 5, so even if the mask portion 5 is made very thin, the growth of the wing portion F is not inhibited.
  • Making the mask portion 5 thin improves the flatness of the back surface of the wing portion F.
  • Making the mask portion 5 thicker than 50 nm improves flatness, and it can also be set to 30 nm or less.
  • the resist Z is removed to lift off the silicon nitride film SF on the ridge portion R, and a first opening K1 is formed to form the template substrate TS (selective growth substrate).
  • a first opening K1 is formed to form the template substrate TS (selective growth substrate).
  • Ga does not adhere to the silicon substrate surface.
  • MOCVD apparatus used for forming a GaN layer
  • Ga in the furnace may adhere to the silicon substrate surface and melt back during the heating process before the film formation, which causes a problem of reduced yield.
  • maintenance of the MOCVD apparatus e.g., cleaning of the internal parts of the apparatus such as the tray and cover
  • becomes frequent which causes high costs.
  • this embodiment is a method in which the semiconductor portion 8 is formed in an MOCVD apparatus, and the AlN layer (underlayer) and mask layer are formed in a sputtering apparatus different from that apparatus, and when introduced into the MOCVD apparatus, the silicon substrate surface is covered with AlN (underlayer) and the mask portion, and there is no reduction in yield due to melt back, which has a great industrial merit.
  • the template substrate TS is transported into the MOCVD apparatus, and the semiconductor portion 8 is formed on the template substrate TS by the ELO method.
  • the semiconductor portion 8 is a GaN layer
  • the growth temperature is 1000-1200 degrees
  • the V/III ratio is 500-20000
  • the growth pressure is 50 kPa.
  • SiH 4 may be flowed for doping. Even if SiH 4 is not intentionally introduced, it is possible to use a material containing Si, such as SiO 2 or SiN, in the mask portion and perform Si doping with the Si evaporated from the material. It is preferable to set the film formation conditions in at least two stages.
  • the film formation temperature is set to about 1030° C.
  • V/III is set to about 2000
  • a growth nucleus (vertical growth portion) of the ELO layer (semiconductor portion 8) is formed on the opening K.
  • the thickness (height) of the growth nucleus is about 0.2 to 3.0 ⁇ m, and its width may be about the same as the width of the ridge R or may be a size that protrudes slightly in the a-axis direction ( ⁇ 11-20> direction).
  • the film formation temperature is raised by about 100° C.
  • the semiconductor substrate 10 (with the semiconductor parts 8 exposed) obtained as described above may be removed from the MOCVD apparatus and stored, or an upper layer including an active layer may be formed in the MOCVD apparatus.
  • Example 1 it was found that even if the crystallinity above the opening K is poor, the poor crystallinity is unlikely to be inherited by the wing portion F above the gap (above the mask portion), and the crystallinity of the wing portion F increases (the defect density becomes significantly lower). Furthermore, if a nitride semiconductor layer is formed on a seed layer formed by sputtering without using the ELO method, the defects in the seed layer are inherited entirely by the nitride semiconductor layer, making it difficult to obtain a high-quality device.
  • FIG. 14 shows Raman spectra of the base and wing of the ELO layer according to the comparative example.
  • the ELO layer according to the comparative example is formed on a seed layer formed by MOCVD.
  • FIG. 15 shows Raman spectra of the base and wing of the ELO layer (semiconductor portion) according to the first embodiment.
  • the seed layer is formed by sputtering. From FIG. 14, it is found that in the comparative example, the half-width of the spectrum of GaN in the base is 2.2 cm ⁇ 1 , and the half-width of the spectrum of GaN on the wing is 2.0 cm ⁇ 1 . From FIG.
  • the half-width of the spectrum of GaN in the base is 2.8 cm ⁇ 1
  • the half-width of the spectrum of GaN on the wing is 2.0 cm ⁇ 1
  • the wing is a very high quality crystal, not different from the comparative example (seed portion formed by MOCVD).
  • a high-quality semiconductor portion can be obtained using a low-cost template substrate including an inexpensive silicon substrate and a base portion (a seed portion or a stack of a buffer portion and a seed portion) formed using a non-MOCVD apparatus such as a sputtering apparatus or an EB apparatus.
  • the template substrate TS is formed without using an MOCVD apparatus, and there is also the advantage that the semiconductor portion 8 and the upper layer 9 can be formed continuously in the MOCVD apparatus.
  • FIG. 16 is a plan view of a semiconductor substrate including an upper layer.
  • FIG. 17 is a cross-sectional view of a semiconductor substrate including an upper layer.
  • the upper layer 9 may be formed on the semiconductor portion 8 by changing the deposition conditions (e.g., lowering the deposition temperature by about 100° C.) after the growth of the semiconductor portion 8 is stopped.
  • the upper layer 9 may include at least one of a p-type layer, an n-type layer, and an electron blocking layer in addition to the active layer. Even when the upper layer 9 is formed on the semiconductor substrate 10, the backside phenomenon in which the upper layer material is supplied to the back side of the semiconductor portion 8 is greatly suppressed, and problems such as light absorption caused by the backside phenomenon are also eliminated.
  • the anode EA and the cathode EC are formed above the wing portion F of the semiconductor portion 8.
  • the active region (light-emitting region) is directly below the anode EA, which is made of a transparent electrode such as ITO (indium tin oxide).
  • ITO indium tin oxide
  • the back-transfer phenomenon is suppressed, so that the problem of the light emitted from the active region being absorbed by the back surface of the wing portion F is eliminated.
  • At least a part of the anode EA may be located above the wing portion F, or the entire anode EA may be located above the wing portion F.
  • the cathode EC may be formed above the ridge R.
  • the anode EA and the cathode EC are formed above the same wing portion F, but this is not limited to this.
  • the anode EA may be formed above one of the two wing portions F facing each other across the ridge portion R, and the cathode EC may be formed above the other.
  • Example 1 In conventional ELO methods, cracks can occur in the semiconductor layer due to the difference in thermal expansion coefficient between the heterogeneous substrate and the semiconductor layer.
  • adjacent semiconductor portions 8 do not meet (have a gap GP), and the semiconductor portions 8 are located in an air gap and are physically separated from the mask portion 5. This effectively relieves internal stress while using a heterogeneous substrate (Si substrate, SiC substrate, etc.), and suppresses the occurrence of cracks.
  • the width of the wing portion F for example, to 7 ⁇ m or more
  • the width WJ of the gap J is 20 ⁇ m
  • the ridge height is 300 nm
  • the width of the gap GP is 10 ⁇ m. Since the back surface of the semiconductor portion 8 is at the same level as the top surface of the ridge R, the thickness of the gap J is 300 nm, and the aspect ratio of the gap J is 66.6. An upper layer portion 9 was formed on the semiconductor portion 8, but no lamination of active layer material or the like on the back surface of the semiconductor portion 8 was confirmed, and it was found that the backside rotation phenomenon was suppressed.
  • the width WR of the ridge portion R which is the starting point of growth, may be 1 ⁇ m to 20 ⁇ m, or 2 ⁇ m to 10 ⁇ m.
  • the thickness TJ of the gap may be 5 ⁇ m or less, 2 ⁇ m or less, 1 ⁇ m or less, 0.6 ⁇ m or less, or 0.3 ⁇ m or less.
  • the thickness TJ of the gap may be 0.05 ⁇ m (50 nm) or more. This makes it easier to remove the mask portion 5.
  • the pitch PR of the ridge portion may be 20 ⁇ m or more.
  • the thickness TJ of the gap may be less than 0.5 ⁇ m (500 nm). This reduces the formation of morphology on the back surface, and improves the quality of the device formed on the wing portion F.
  • the aspect ratio of the gap J may be 5.0 or more, 10 or more, 20 or more, 30 or more, 50 or more, or 100 or more.
  • the upper layer 9 can be formed on the wide wing portion F while suppressing the back-turning phenomenon, and a high-quality (e.g., high light extraction efficiency) semiconductor element can be formed.
  • the aspect ratio of the gap J may be, for example, 100 to 1000. This reduces the risk of the semiconductor portion 8 warping upward due to gravity.
  • the width of the gap GP to 30 ⁇ m or less, or 10 ⁇ m or less, the backside rotation phenomenon can be more effectively suppressed. In other words, there is no lamination of active layer material on the back side of the wing portion F formed in this manner.
  • the width of the gap GP can be 1/5 to 1/100 of the width of the wing portion F. This allows a wide wing portion F to be formed while suppressing the backside rotation phenomenon, thereby increasing the degree of freedom of the device.
  • FIG. 18 is a plan view showing a method of element isolation in Example 1.
  • FIG. 19 is a cross-sectional view showing a method of element isolation in Example 1.
  • the element body 20 (including the wing portion F, the upper layer portion 9, the anode EA, and the cathode EC) is separated from the template substrate.
  • an adhesive pressing body YS adheresive plate, adhesive sheet, etc.
  • the base portion of the element body 20 (the connection portion with the template substrate TS) easily breaks, and the element body 20 is separated from the template substrate TS.
  • the element body 20 is peeled off from the template substrate TS while being held by the pressing body YS. In this way, the gap J functions effectively in element isolation, and the element body 20 can be peeled off without damaging the element body 20.
  • the element body 20 include light-emitting diodes (LEDs), semiconductor lasers, Schottky diodes, photodiodes, transistors (including power transistors and high electron mobility transistors), etc.
  • LEDs light-emitting diodes
  • semiconductor lasers semiconductor lasers
  • Schottky diodes Schottky diodes
  • photodiodes transistors (including power transistors and high electron mobility transistors), etc.
  • FIG. 20 is a schematic diagram showing the configuration of an electronic device according to Example 1.
  • the electronic device 30 includes an element body 20, a drive board 23 on which the element body 20 is mounted, and a control circuit 25 that controls the drive board 23.
  • the control circuit 25 may include a processor.
  • Examples of the electronic device 30 include a display device, a laser emission device (including a Fabry-Perot type and a surface emission type), a lighting device, a communication device, an information processing device, a sensing device, a power control device, and the like.
  • the element body 20 is bonded and electrically connected to the drive substrate 23 in a state where it has been peeled off from the template substrate TS, but it may also be bonded and electrically connected to the drive substrate 23 in an unpeeled state (the template substrate TS and the element body 20 thereon).
  • Example 2 the semiconductor substrate 10 of FIG. 3 was formed. Specifically, a silicon substrate was used as the main substrate 1, an Al layer (not shown) was formed to a thickness of 3 nm on the main substrate 1, and then an AlN layer having a thickness of 200 nm was formed as the buffer portion 2 by sputtering.
  • the film formation temperature was set to 400° C., and a mixed gas of argon gas and nitrogen gas was used. The gas ratio was approximately 1:1, the input power was 500 W, and the back pressure during film formation was 0.3 Pa.
  • a GaN target was used to form a GaN layer, which is the seed portion 3, on the buffer portion 2 (AlN layer) by sputtering to a thickness of 400 nm.
  • a ridge portion R and a SiN film were formed by the above-mentioned method, and the SiN film on the ridge portion was lifted off to form a template substrate TS (selective growth substrate) including a mask pattern 6.
  • the bottom surface of the ridge portion R reached the main substrate 1, and the main substrate 1 was dug down by about 400 nm.
  • the semiconductor portion 8 was formed on the template substrate TS by MOCVD, thereby obtaining the semiconductor substrate 10.
  • the width of the ridge portion R is 3 ⁇ m
  • the pitch width of the ridge portion is 40 ⁇ m
  • the width of the gap GP is 5 ⁇ m
  • the width WJ of the void J is 16 ⁇ m. Since the height of the top surface of the ridge portion R and the back surface of the semiconductor portion 8 are the same, the thickness TJ of the void J is 1 ⁇ m, and the aspect ratio of the void J is 16.0.
  • Example 2 by changing the deposition conditions of the ELO method (for example, by changing the partial pressure of nitrogen and hydrogen for the gas flow and increasing the amount of hydrogen), it is possible to obtain the configuration shown in Figure 4, in which the height of the back surface of the wing portion F is lower than the upper surface of the ridge portion R.
  • deposition ended when the back surface of the wing portion F was about 600 nm lower than the upper surface of the ridge portion R, so the thickness TJ of the gap J was 400 nm.
  • the width of the ridge portion R was 8 ⁇ m
  • the pitch width of the ridge portion was 78 ⁇ m
  • the width of the gap GP was 30 ⁇ m.
  • the width WJ of the gap J was 20 ⁇ m
  • the aspect ratio of the gap J was 50.
  • Example 3 the semiconductor substrate 10 of FIG. 2 was formed. Specifically, a sapphire substrate was used as the main substrate 1, and a 200 nm thick AlN layer was formed on the main substrate 1 as the seed portion 3 by sputtering.
  • the film formation temperature was 500° C., and a mixed gas of argon gas and nitrogen gas was used. The gas ratio was approximately 1:1, the input power was 500 W, and the back pressure during film formation was 0.3 Pa.
  • the ridge portion R and the SiN film were formed by the above-mentioned method, and the SiN film on the ridge portion was lifted off to form a template substrate TS (selective growth substrate) including a mask pattern 6.
  • the bottom surface of the ridge portion R reached the main substrate 1 (sapphire substrate), and the main substrate 1 was dug down by about 10 nm.
  • a semiconductor portion 8 was formed on the template substrate TS by MOCVD.
  • the width of the ridge portion R was 2 ⁇ m
  • the pitch width of the ridge portion was 30 ⁇ m
  • the width of the gap GP was 2 ⁇ m
  • the width WJ of the void J was 13 ⁇ m. Since the heights of the upper surface of the ridge portion R and the back surface of the semiconductor portion 8 were the same, the thickness TJ of the void J was 200 nm, and the aspect ratio of the void J was 65.
  • the upper layer 9 was formed on the semiconductor portion 8, no lamination of active layer material or the like on the back surface of the semiconductor portion 8 was confirmed, and it was found that the backside rotation phenomenon had been suppressed.
  • Example 4 21 is a cross-sectional view showing the configuration of a semiconductor substrate of Example 4.
  • a seed portion 3 having a two-layer structure of an AlGaN layer (2 ⁇ m) and a GaN layer (1.5 ⁇ m) was formed by MOCVD on an AlN layer (200 nm) that is a buffer portion 2.
  • the height of the ridge portion R is 300 nm, and the bottom surface of the ridge portion R is in the GaN layer (the layer below the seed portion 3).
  • a semiconductor portion 8 was formed on the template substrate TS by MOCVD.
  • Example 4 the width WR of the ridge portion R was 3 ⁇ m, the pitch width PR of the ridge portion was 55 ⁇ m, the width of the gap GP was 10 ⁇ m, and the width WJ of the void J was 21 ⁇ m.
  • the back surface of the wing portion F was about 50 nm lower than the top surface of the ridge portion R, and the thickness TJ of the void J was 250 nm, so the aspect ratio of the void J was 84.
  • FIG. 22 is a graph showing the results of an XRD reflection scan measurement of the ELO layer of the comparative example.
  • the ELO layer of the comparative example was grown laterally so as to be in contact with the mask part.
  • FIG. 23 is a graph showing the results of an XRD reflection scan measurement of the semiconductor part of Example 1.
  • three peaks corresponding to the base part and both wing parts (paired wing parts) sandwiching it are detected.
  • the central peak is the peak of the base part, and the crystal axis (c-axis) of the c-plane is substantially perpendicular to the surface of the mask part.
  • the angle difference ⁇ between the peaks from both wing parts is 1.1 degrees.
  • Example 5 24 is a plan view showing the configuration of the semiconductor substrate of Example 5.
  • FIG. 24 is a cross-sectional view showing the configuration of the semiconductor substrate of Example 5.
  • the template substrate TS includes a first seed region S1 and a growth inhibition region (non-seed portion) DA aligned in the first direction X1, and a first semiconductor portion 8A located above the template substrate TS.
  • the first semiconductor portion 8A has a first base portion B1 located above the first seed region S1 and a first wing portion F1 connected to the first base portion B1 and facing the growth inhibition region DA through a first gap J1.
  • the first wing portion F1 includes a wing end (edge) E1 located above the growth inhibition region DA, and the ratio of the width in the first direction X1 to the thickness TJ of the first gap J1 is 5.0 or more. In this way, a wide device layer (functional layer) can be formed on the first wing portion F1.
  • the thickness TJ of the first gap J1 may be the thickness below the wing end E1 in the first gap J1.
  • the template substrate TS includes a main substrate 1 and an underlayer 4, and in the first seed region S1, the underlayer 4 is unmodified, while in the growth inhibition region DA, the underlayer 4 is modified.
  • the first semiconductor portion 8A includes a first raised portion R1 located on the first seed region S1, and a growth inhibition film 7 is provided in contact with the first raised portion R1.
  • the first raised portion R1 is formed in a mesa shape on the first seed region S1 and is connected to the first base portion B1.
  • the growth inhibition film 7 may be in contact with the side and top surfaces of the first raised portion R1, and may be located on the growth inhibition region DA.
  • FIG. 26 is a cross-sectional view showing a method for manufacturing the semiconductor substrate of FIG. 25.
  • FIG. 26 includes the steps of preparing a template substrate TS including a first seed region S1 and a growth inhibition region DA, forming a first raised portion R1 from the first region S1 above the template substrate TS, forming a growth inhibition film 7 in contact with the first raised portion R1, and forming a first base portion B1 located above the first raised portion R1 and a first wing portion F1 connected to the first base portion B1, separated from the growth inhibition region DA, and located above the gap J1.
  • the first base B1 and the first wing F1 may be formed with the corner RC of the first raised portion R1 as the growth starting point.
  • the corner RC may be used as the growth starting point, but this is not limited to this. It is also possible to form a defect (e.g., a tiny opening) in the growth inhibition film 7 on the first raised portion R1, and use the defect in the growth inhibition film 7 as the growth starting point for the first base B1 and the first wing F1.
  • the first protrusion R1, the growth suppression film 7, and the first base B1 and the first wing F1 may be continuously formed using an MOCVD apparatus.
  • the first protrusion R1 may include a GaN-based semiconductor
  • the growth suppression film 7 may be silicon nitride
  • the first protrusion R1 may be formed by supplying a raw material serving as a gallium source (organic raw material such as trimethylgallium (TMG) or triethylgallium (TEG)) and a raw material serving as a nitrogen source (ammonia gas (NH 3 ))
  • the growth suppression film 7 may be formed by stopping the supply of the raw material serving as a gallium source and supplying a silicon-based material (e.g., SiH 4 ) while maintaining the supply of the raw material serving as the nitrogen source.
  • the first base B1 and the first wing F1 may include a GaN-based semiconductor, and the first base B1 and the first wing F1 may be formed by stopping the supply of the silicon-based material and supplying a raw material serving as a gallium source while maintaining the supply of the raw material serving as the nitrogen source. Also, the supply of a small amount of silicon-based material may be continued at a doping level. Since the first protrusion R1 is made of the same GaN-based semiconductor as the first wing portion F1, lattice defects caused by the difference in lattice constant between the first protrusion R1 and the first wing portion F1 are reduced.
  • the film can be continuously formed while forming the first gap J1 under the wing portion F without removing it from the MOCVD apparatus, thereby reducing manufacturing time and costs.
  • the first gap J1 and forming the wing portion F so that it does not come into contact with the underlayer 4 (growth inhibition area DA), stresses from the main substrate 1 and underlayer 4 acting on the semiconductor portion 8 can be effectively alleviated.
  • FIG. 27 is a cross-sectional view showing a method for manufacturing the template substrate of FIG. 25.
  • the template substrate TS of FIG. 25 may be obtained by performing the steps of forming an underlayer 4 containing an underlayer material, depositing a resist RZ on the underlayer 4, patterning the resist RZ, subjecting the exposed underlayer material to plasma processing, and removing the resist RZ.
  • the underlayer 4 may be formed by a sputtering method.
  • argon plasma is irradiated onto the exposed surface 4D of the underlayer 4 to modify the surface of the irradiated area, forming a growth inhibition area DA.
  • the plasma treatment can use oxygen plasma, nitrogen plasma, hydrogen plasma, or a mixture of these plasmas in addition to argon plasma.
  • the growth inhibition area DA can contain argon, oxygen, nitrogen, etc. as impurities.
  • the underlayer material can be aluminum nitride and the growth inhibition area DA can be aluminum oxynitride.
  • the underlayer material can be AlScN (aluminum scandium nitride) and the growth inhibition area DA can be AlScON (aluminum scandium oxynitride).
  • FIG. 28 is a cross-sectional view showing a method for manufacturing a template substrate.
  • the steps of patterning a resist RZ on an underlayer 4 e.g., an AlN layer
  • a film CM e.g., a silicon nitride film of about 10 nm
  • a film CM e.g., a silicon nitride film of about 10 nm
  • removing the resist RZ lift-off patterning of the film CM
  • annealing the film CM and the underlayer 4 e.g., heating at 1000° C.
  • removing the film CM e.g., removing the silicon nitride film by BHF
  • a growth inhibition area DA located under the film CM can be formed on the surface of the underlayer 4 due to the mutual diffusion phenomenon of the film CM and the underlayer 4 during annealing.
  • the underlayer material may be AlScN, ScN, ZnO, CrN, etc., including a different material (e.g., a metal element other than group III) such as Sc (scandium), Zn, or Cr.
  • the underlayer 4 may have a single layer structure or a multilayer structure. It may also have a multilayer structure including a periodic structure.
  • FIG. 29 is a cross-sectional view showing a method for manufacturing a template substrate.
  • a process of patterning and forming a resist RZ on an underlayer 4 e.g., an AlN layer
  • a process of implanting impurity ions into the exposed underlayer material and a process of removing the resist RZ may be performed.
  • impurities include Si (silicon), Fe (iron), and Mg (magnesium).
  • impurity ions are embedded in the exposed surface 4D of the underlayer 4 to modify the surface and form a growth inhibition region DA.
  • the underlayer material may be AlScN, ScN, ZnO, CrN, or the like, including a different material (e.g., a metal element other than group III) such as Sc (scandium), Zn, or Cr.
  • the underlayer 4 may have a single layer structure or a multilayer structure. It may also have a multilayer structure including a periodic structure.
  • Example 6 30 and 31 are cross-sectional views showing the configuration of a semiconductor substrate of Example 6.
  • the semiconductor substrate 1 includes a template substrate TS including a first seed region S1 and a growth inhibition region (non-seed portion) DA aligned in a first direction X1, and a first semiconductor portion 8A located above the template substrate TS.
  • the first semiconductor portion 8A has a first base portion B1 located above the first seed region S1 and a first wing portion F1 connected to the first base portion B1 and facing the growth inhibition region DA through a first gap J1.
  • the first wing portion F1 includes a wing end (edge) E1 located above the growth inhibition region DA, and the ratio of the width (WJ) in the first direction X1 to the thickness TJ of the first gap J1 is 5.0 or more.
  • the width (one wing width Wf) of the first wing portion F1 in the first direction X1 may be 5.0 times or more the thickness TJ of the first gap J1.
  • the thickness TJ may be the thickness below the wing end E1 in the first gap J1, or may be the distance (spacing) from the growth inhibition region DA to the wing end E1. In this way, a wide device layer (upper layer, functional layer) can be formed on the first wing portion F1.
  • the threading dislocation density of the first wing portion F1 may be 5 ⁇ 10 6 [dislocations/cm 2 ] or less.
  • the ratio of the width in the first direction X1 (one wing width Wf) to the thickness Th (wing thickness) of the first wing portion F1 may be 5.0 or more.
  • the template substrate TS in FIG. 30 includes a main substrate 1, a buffer portion (planar buffer layer) 2, and a seed portion 3.
  • the buffer portion 2 is a growth suppression layer (a layer that suppresses the growth of nitride semiconductor crystals) and includes a ridge portion (convex portion) R1.
  • the buffer portion 2 may include at least one of a 4H-SiC layer, a 6H-SiC layer, a 3C-SiC layer, a sapphire layer, a diamond layer, and a ScAlMgO layer.
  • a seed portion 3 (e.g., AlN) including a first seed region S1 is formed on the ridge portion R1, and a region of the upper surface of the buffer portion 2 that does not overlap with the seed portion 3 functions as a growth suppression region DA.
  • a silicon substrate, a silicon carbide substrate, a sapphire substrate, or the like can be used as the main substrate 1.
  • the template substrate TS in FIG. 31 includes a main substrate 1 and a seed portion 3.
  • the main substrate 1 is a growth-inhibiting substrate (a substrate that inhibits the growth of nitride semiconductor crystals) and includes a ridge portion (convex portion) R1.
  • the main substrate 1 may be a 4H-SiC substrate, a 6H-SiC substrate, a 3C-SiC substrate, a sapphire substrate, a diamond substrate, or a ScAlMgO substrate.
  • a seed portion 3 (e.g., AlN) including a first seed region S1 is formed on the ridge portion R1, and the region of the upper surface of the main substrate 1 that does not overlap with the seed portion 3 functions as a growth-inhibiting region DA.
  • Example 7 Fig. 32 is a cross-sectional view showing the configuration of a semiconductor substrate of Example 7.
  • the semiconductor substrate 10 of Fig. 32 includes a template substrate TS including a first seed region S1 and a first semiconductor portion 8 located above the template substrate TS, the first semiconductor portion 8 has a first base portion B1 located on the first seed region S1 and a first wing portion F1 adjacent to the first base portion B1 in the first direction X1 and connected to the first base portion B1, the template substrate TS includes a growth inhibition region DA facing the first wing portion F1 via a first gap J1, the first wing portion F1 includes a wing end (edge) E1 located above the growth inhibition region DA, and a ratio of a length WJ of the first gap J1 in the first direction X1 to a thickness TJ of the first gap J1 is 5.0 or more.
  • the template substrate TS includes a main substrate 1 having a lattice constant different from that of the first semiconductor portion 8, and a seed portion 3 located above the main substrate 1, the upper surface of the seed portion 3 being the first seed region S1, and the side surface of the seed portion 3 may be covered with the same material as the growth inhibition region DA.
  • a flat buffer portion 2 (e.g., a planar AlN layer) may be formed on the main substrate 1, and a mesa-shaped seed portion 3 (ridge portion R1) including a first seed region S1 may be formed on the buffer portion 2.
  • the seed portion 3 may be a GaN-based semiconductor.
  • the thickness TJ under the wing end in the first gap J1 is 482 [nm]
  • the width of the first gap J1 is 20.1 [ ⁇ m]
  • the width of the opening K is 3.06 [ ⁇ m]
  • the width (length in the first direction) Ws of the entire first semiconductor portion 8 including both wings is 44.1 [ ⁇ m]
  • the thickness (wing thickness) Th of the first semiconductor portion 8 is 2.22 [ ⁇ m].
  • the thickness below the base of the wing may differ from the thickness below the end of the wing by approximately 0 to 5%.
  • the thickness of the first gap J1 may be the thickness below the end of the wing (TJ) or the minimum thickness over the entire first gap J1.
  • FIG. 33 is a flow chart showing a method for manufacturing a semiconductor device according to the eighth embodiment.
  • FIG. 34 is a cross-sectional view showing a method for manufacturing a semiconductor device according to the eighth embodiment.
  • a step S60 of preparing a semiconductor substrate 10, a step S70 of forming an upper layer 9 above a first wing portion F1, and a step S80 of peeling the first wing F1 from a template substrate TS while the first wing portion F1 and the upper layer 9 are held on a transfer substrate PS may be performed to obtain an element body 20 (semiconductor device), or a semiconductor device 21 including the element body 20 and a transfer substrate PS.
  • the upper layer 9 does not need to be formed below (on the back surface) of the first wing F1.
  • the upper layer 9 (functional layer) may be, for example, a nitride semiconductor layer (for example, a GaN-based semiconductor layer) including an active layer, and an electrode, an insulating film, or the like may be provided on the upper layer 9.
  • the semiconductor devices (20 and 21) may include an electrode, an insulating film, or the like.
  • the growth suppression film 7 is located on the first raised portion R1, so the bond between the first raised portion R1 and the first wing portion F1 is weak, and the first wing portion F1 can be easily peeled off. Since the first raised portion R1 and the first base portion B1 are nitride semiconductor crystals, they may be cleaved at the boundary between them.

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Abstract

第1方向に並ぶ第1シード領域および成長抑制領域を含むテンプレート基板と、前記テンプレート基板の上方に位置する第1半導体部とを備え、前記第1半導体部は、前記第1シード領域上に位置する第1基部と、前記第1基部に接続し、第1空隙を介して前記成長抑制領域と向かい合う第1ウィング部とを有し、前記第1ウィング部は、前記成長抑制領域の上方に位置するウィング端を含み、前記第1空隙は、前記第1方向の幅の、前記ウィング端下の厚さに対する比が5.0以上である。

Description

半導体基板、半導体基板の製造方法および製造装置、半導体デバイスの製造方法
 本開示は、半導体基板等に関する。
 GaN(窒化ガリウム)を用いた半導体素子をシリコン基板やサファイア基板上に形成する技術の開発が進んでいる。しかし、異種基板上にGaN層を成膜すると、サファイア基板上では10cm-2台、シリコン基板上では10cm-2台の欠陥密度で異種材料界面(基板と成膜した膜の界面)から貫通転位が発生し、その上に形成されたデバイスの特性や信頼性を低下させていた。そのため、異種基板上で、低欠陥密度のGaN層を形成するための技術としてELO(Epitaxial Lateral Overgrowth)法が検討されてきた。例えば、異種基板およびシード層(GaN層等)を含むベース基板にGaN層が成長しないマスクパターンを形成し、マスク部がない開口部に露出したシード層を成長起点として、マスク部上にGaN層を横方向成長させることで、マスク部上のGaN層の欠陥密度を低減させることができる(特許文献1)。しかし、横方向成長するGaN層がマスク部と接触することで、成膜条件によっては、GaN層の平坦性が低下する問題がある。
 特許文献2では、空隙上に半導体層を横方向成長させ、半導体層の下面(裏面)にもデバイス層(半導体積層膜)を形成している。
特開2013-251304号公報 特表2017-535051号公報
 特許文献2の技術では、幅広のデバイス層を形成することが難しいという問題がある。
 本開示にかかる半導体基板は、第1方向に並ぶ第1シード領域および成長抑制領域を含むテンプレート基板と、前記テンプレート基板の上方に位置する第1半導体部とを備え、前記第1半導体部は、前記第1シード領域上に位置する第1基部と、前記第1基部に接続し、第1空隙を介して前記成長抑制領域と向かい合う第1ウィング部とを有し、前記第1ウィング部は、前記成長抑制領域の上方に位置するウィング端を含み、前記第1空隙は、前記第1方向の幅の、前記ウィング端下の厚さに対する比が5.0以上である。
 幅広のデバイス層(機能層)を形成することができる。
本実施形態に係る半導体基板の構成を示す平面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態に係る半導体基板の構成を示す平面図である。 本実施形態に係る半導体基板の製造方法を示すフローチャートである。 本実施形態に係る半導体基板の製造方法を示すフローチャートである。 本実施形態に係る半導体基板の製造装置を示すブロック図である。 実施例1に係る半導体基板の構成を示す断面図である。 実施例1に係る半導体基板の製造方法を示す断面図である。 比較例に係るELO層の基部およびウィング部のラマンスペクトラムである。 実施例1に係るELO層(半導体部)の基部およびウィング部のラマンスペクトラムである。 上層部を含む半導体基板の平面図である。 上層部を含む半導体基板の断面図である。 実施例1における素子分離の方法を示す平面図である。 実施例1における素子分離の方法を示す断面図である。 実施例1に係る電子機器の構成を示す模式図である。 実施例4の半導体基板の構成を示す断面図である。 比較例のELO層に対するXRD反射スキャン測定の結果を示すグラフである。 実施例1の半導体部に対するXRD反射スキャン測定の結果を示すグラフである。 実施例5の半導体基板の構成を示す平面図である。 実施例5の半導体基板の構成を示す断面図である。 図25の半導体基板の製造方法を示す断面図である。 図25のテンプレート基板の製造方法を示す断面図である。 テンプレート基板の製造方法を示す断面図である。 テンプレート基板の製造方法を示す断面図である。 実施例6の半導体基板の構成を示す断面図である。 実施例6の半導体基板の構成を示す断面図である。 実施例7の半導体基板の構成を示す断面図である。 実施例8の半導体デバイスの製造方法を示すフローチャートである。 実施例8の半導体デバイスの製造方法を示す断面図である。
 図1は、本実施形態に係る半導体基板の構成を示す平面図である。図2は、本実施形態に係る半導体基板の構成を示す断面図である。図1および図2に示すように、半導体基板10は、第1方向X1に並ぶ第1シード領域S1および成長抑制領域(非シード領域)DAを含むテンプレート基板TSと、テンプレート基板TSの上方に位置する第1半導体部8Aとを備える。第1半導体部8Aは、第1シード領域S1上に位置する第1基部B1と、第1基部B1に繋がり、第1空隙J1を介して成長抑制領域DAと向かい合う第1ウィング部F1とを有する。第1ウィング部F1は、成長抑制領域DAの上方に位置するエッジ(ウィング端)E1を含む。第1空隙J1は、第1方向X1の幅WJの厚さTJに対する比(空隙のアスペクト比)が5.0以上である。こうすれば、第1ウィング部F1上に幅広のデバイス層(機能層)を形成することができる。厚さTJは、第1空隙J1におけるウィング端E1下の厚さ(ウィング端E1の下面とテンプレート基板TS表面とのc軸方向の長さ)であってよい。第1ウィング部F1の第1方向X1の幅が、第1空隙J1の厚さTJの5.0倍以上であってもよい。
 テンプレート基板TSは、成長抑制領域DAとして機能するマスク部5と、第1シード領域S1として機能する(シード3の上面を第1シード領域S1として露出させる)第1開口部K1とを含むマスクパターン6を有してよい。具体的には、マスク部5の表面(上面)が成長抑制領域DAとなる。テンプレート基板TSは、第1半導体部8Aと格子定数が異なる主基板1(異種基板)と、シード部3とを含んでよい。テンプレート基板TSは上面側にリッジ部Rを有し、リッジ部Rの上面に第1シード領域S1が位置してよい。具体的には、シード部3の表面(上面)が第1シード領域S1となる。
 第1空隙J1とは、成長抑制領域DAと第1ウィング部F1とで挟まれた空間である。主基板1から第1半導体部8Aへの向きを「上向き」とする。半導体基板10の法線方向と平行な視線で対象物を視る(透視的な場合を含む)ことを「平面視」と呼ぶ。第1シード領域S1(シード部3の表面)および成長抑制領域DA(マスク部5の表面)は、基板の厚さ方向(上下方向)の位置が異なるが、平面視において第1方向X1(基板の厚さ方向と直交する方向)に並んでいればよい。
 第1半導体部8Aは、主成分として窒化物半導体を含む。窒化物半導体は、例えば、AlxGayInzN(0≦x≦1;0≦y≦1;0≦z≦1;x+y+z=1)と表すことができ、具体例として、GaN系半導体、AlN(窒化アルミニウム)、InAlN(窒化インジウムアルミニウム)、InN(窒化インジウム)を挙げることができる。GaN系半導体とは、ガリウム原子(Ga)および窒素原子(N)を含む半導体であり、典型的な例として、GaN、AlGaN、AlGaInN、InGaNを挙げることができる。
 第1半導体部8Aは、ドープ型(例えば、ドナーを含むn型)でもノンドープ型でもよい。半導体基板とは、半導体を含む基板という意味であり、テンプレート基板TSの主基板1は、半導体(例えば、シリコン、炭化シリコン)を含んでもよいし、半導体を含まなくてもよい。半導体を含まない主基板1として、例えばサファイア基板がある。主基板1は、自立基板(ウェハ)であってよい。主基板1およびシード部3を含めてベース基板と呼びことがある。ベース基板およびマスクパターン6を含むテンプレート基板TSを成長用基板と呼ぶことがある。
 第1方向X1は、第1半導体部8A(GaN等の窒化物半導体)のa軸方向(<11-20>方向)であってよい。第2方向X2は、第1半導体部8Aのm軸方向(<1-100>方向)であってよい。半導体基板10の厚さ方向Zが第1半導体部8Aのc軸方向(<0001>方向)であってよい。
 第1半導体部8Aは、第1開口部K1下に露出したシード部3を起点として、ELO(Epitaxial Lateral Overgrowth)法によって形成することができる。第1半導体部8Aのうち、第1開口部K1の上方に位置する基部B1は、貫通転位が多い転位継承部となり、マスク部5の上方に位置する第1ウィング部F1は、転位継承部と比較して貫通転位密度が小さい低欠陥部となる。第2半導体部8Cは、第2開口部K2下に露出したシード部3を起点として、マスク部5上を横方向に成長し、第1半導体部8Aと会合する前に成長が止められる。
 このように、成長抑制領域DAの上方に第1ウィング部F1のエッジE1を形成し、第1空隙J1のアスペクト比(第1方向X1の幅W1の厚さTJに対する比)を5.0以上とすることで、結晶性が高く(欠陥密度が低く)幅広の第1ウィングF1を速やかに形成することができるとともに、第1ウィングF1の平坦性が高められる。また、第1半導体部8A上に活性層を含む上層部(デバイス層、機能層)を形成する場合に、上層部材料が第1ウィング部F1の裏面に廻り込む現象を抑制することができる。上層部は、例えば窒化物半導体層(活性層含む)を有してよい。
 半導体基板10は、テンプレート基板TSの上方に位置する第2半導体部8Cを備えてよい。テンプレート基板TSは、平面視において成長抑制領域DAを介して第1シード領域S1と隣り合う第2シード領域S2を有してよい。第2半導体部8Cは、第2シード領域S2上に位置する第2基部B2と、第2基部B2に繋がり、第2空隙J2を介して成長抑制領域DAと向かい合う第2ウィング部F2とを有し、第1ウィング部F1および第2ウィング部F2がギャップGPを介して第1方向X1に並び、第2空隙J2は、第1方向X1の幅WJの厚さTJに対する比が5.0以上であってよい。厚さTJは、第2空隙J2におけるウィング端E2下の厚さであってよい。
 以下では、第1半導体部8Aおよび第2半導体部8Cの総称を半導体部(半導体層)8、第1ウィング部F1および第2ウィング部F2の総称をウィング部F、第1基部B1および第2基部B2の総称を基部B、第1空隙J1および第2空隙J2の総称を空隙J、マスクパターン6の第1開口部K1および第2開口部K2の総称を開口部K、第1シード領域S1および第2シード領域S2の総称をシード領域Sと表現する場合がある。
 第1ウィング部F1は、第1方向X1の幅の厚さに対する比が、2.0以上、5.0以上、10以上、20以上、50以上、100以上あるいは200以上であってよい。第1ウィング部F1の幅に対する厚みの比を1/2以下とすることで、第1基部B1のc軸方向と、第1ウィング部F1の先端のc軸方向とのズレを0.2°以下とすることができる。第1ウィング部F1は、第1方向X1の幅が7.0〔μm〕以上、10.0〔μm〕以上、20.0〔μm〕以上、40.0〔μm〕または100〔μm〕以上であってよい。第1ウィング部F1は、第1方向X1の幅が、80.0〔μm〕以下であるとよい。これにより、重力により半導体部8が基板方向に反ってしまうおそれを低減できる。第1ウィング部F1の厚さは、例えば10.0〔μm〕以下、5.0〔μm〕以下、または2.0〔μm〕以下であってよい。図2に示すように、ギャップGPの幅が第1空隙J1の厚さよりも大きくてもよい。第1ウィング部F1の幅の第1基部B1の幅に対する比が、3.0以上であってよい。第1空隙J1の厚さは、3.0〔μm〕以下であってよい。第1ウィング部F1および第1基部B1の厚さが同じであってよい。マスク部5の厚さは、1〔μm〕以下であってよく、50〔nm〕以下であってもよい。シード部3は、アルゴンまたは酸素を2×1018/cm以上含む窒化物半導体(AlN、AlON、GaN系半導体等)で構成されていてよい。
 図1に示すように、第1シード領域S1および成長抑制領域DAそれぞれが、第1方向X1と直交する第2方向X2を長手方向とする形状であってよい。主基板1は、シリコン基板、サファイア基板あるいは炭化シリコン基板であり、第1半導体部8Aは窒化物半導体(例えば、GaN系半導体)を含んでよい。
 図2に示すように、テンプレート基板TSは上面側にリッジ部Rを有し、シード部3はリッジ部Rに含まれていてもよい。リッジ部Rの上面がシード部3で構成され、リッジ部Rの側面はマスク部5で構成されてよい。すなわち、リッジ部Rの上面がシード部3を有し、リッジ部Rの側面がマスク部5を有していてもよい。また、リッジ部Rの上面にシード部3を有し、かつ、リッジ部Rの側面はマスク部5で構成されて、シード部3を有していなくてもよい。シード部3は、リッジ部Rに局所配置され、マスク部5下に配されていなくてよい。
 主基板1は上面側に凸部Qを含み、シード部3は凸部Q上に位置してよい。リッジ部Rの側面は、第1ウィング部F1と接触していなくてよい。リッジ部Rの側面は、全体が第1空隙J1に面していてもよい。これにより、リッジ部Rとウィング部F1との接触面積が低減し、ウィング部F1の欠陥を低減させることができる。シード部3は、マスク部5下に配されていなくてもよい。第1半導体部8Aに含まれる窒化物半導体はGaN系半導体であり、第1空隙J1は、幅の厚さに対する比が20.0以上であってよい。第1半導体部8Aは、第1基部B1から第1方向X1およびその逆方向に伸びる、対となる2つの第1ウィング部F1を有してよい。
 図3は、本実施形態に係る半導体基板の構成を示す断面図である。図3に示すように、リッジ部Rがバッファ部2およびシード部3を含んでもよい。この場合、バッファ部2およびシード部3からなる下地部がストライプ状に配置されていてよい。
 図4は、本実施形態に係る半導体基板の構成を示す断面図である。図4に示すように、第1ウィング部F1は、第1基部B1よりも厚さが大きくてもよい。リッジ部Rの側面(マスク部5)は、第1ウィング部F1と接触してもよい。第1ウィング部F1が成長抑制領域DA(マスク部5)に接触しなければ、空隙J1が形成できるため問題はない。
 図5は、本実施形態に係る半導体基板の構成を示す断面図である。図5に示すように、リッジ部Rは、主基板1の平坦な上面の上に位置してよい。
 図6は、本実施形態に係る半導体基板の構成を示す断面図である。図6に示すように、バッファ部2が下部2aと上部2bを含み、下部2aが面状であり、マスク部5下には、シード部3および上部2bは配されず、下部2aが配されていてもよい。リッジ部Rがバッファ部2の上部2bを含んでいてよい。
 図7は、本実施形態に係る半導体基板の構成を示す断面図である。図7に示すように、第1ウィング部F1は、第1方向X1と直交する第2方向X2に並ぶ複数のパートPAに分離されていてよい。
 図8は、本実施形態に係る半導体基板の構成を示す断面図である。図9は、本実施形態に係る半導体基板の構成を示す平面図である。図8および図9に示すように、半導体基板10は、第1半導体部8Aの上方に位置し、活性層およびp型層を含む上層部9を備えてよい。上層部9上にアノードEAおよびカソードECを設けてもよい。
 図10Aは、本実施形態に係る半導体基板の製造方法を示すフローチャートである。本実施形態に係る半導体基板の製造方法は、第1方向X1に並ぶ第1シード領域S1および成長抑制領域DAを含むテンプレート基板TSを準備する工程S10と、第1シード領域S1上に位置する第1基部B1と、第1基部B1に繋がり、第1空隙J1を介して成長抑制領域DAと向かい合う第1ウィング部F1とを有する第1半導体部8Aを、第1ウィング部F1の第1方向X1の幅が第1空隙J1の厚さの5.0倍以上になるように成長させる工程S20とを含む。第1ウィング部F1と、第1ウィング部F1に近づく方向に成長する第2ウィング部F2とが会合するまでに、第1ウィング部F1および第2ウィング部F2の成長を止める工程S30を行ってもよい。テンプレート基板TSは、第1シード領域S1を含むシード部3を有し、シード部3を、スパッタリング法で形成してもよい。
 図10Bは、本実施形態に係る半導体基板の製造方法を示すフローチャートである。図10Bに示すように、工程S10の後に、第1シード領域S1上に位置する第1基部B1と、第1基部B1に繋がり、第1空隙J1を介して成長抑制領域DAと向かい合う第1ウィング部F1とを有する第1半導体部8Aを、第1半導体部8A(両翼を含む全体)の第1方向X1の幅(Ws)が第1半導体部8Aの厚さ(Th)の5.0倍以上になるように成長させる工程S20Bを行ってもよい。
 図11は、本実施形態に係る半導体基板の製造装置を示すブロック図である。半導体基板の製造装置50は、図10の工程S10を行う装置M10と、図10Aの工程S20A(図10Bの工程S20B)を行う装置M20と、装置M10および装置M20を制御する制御装置MCとを備える。装置M20がMOCVD装置であってよく、制御装置MCが装置M20を介して工程S30を行ってもよい。
 〔実施例1〕
 主基板1として、シリコン基板、シリコンカーバイド基板(4H-SiC、6H-SiC基板)、サファイア基板、窒化物基板(GaN、AlN基板など)、ScMgAlO基板などを用いることができる。
 シード部3は、主基板1の上方に形成され、半導体部8が成長する起点となる。シード部3は、少なくとも(マスクパターン6の)開口部Kの一部に形成されていればよく、面状であってもパターン状(例えば、ストライプ状)であってもよい。シード部3として、低温(500℃以下)形成されたGaN層、AlN層、AlGaN層、AlInN層、AlGaInN、Al等を用いてもよい。シード部3の厚さは、10nm~500nm程度である。
 主基板1とシード部3(例えばGaN層)との間にバッファ部2を形成してもよく、バッファ部2は、シード部3の結晶性、平坦性を向上させる。バッファ部2は、面状であってもよいし、シード部3に合わせたパターン状(例えば、ストライプ状)であってもよい。バッファ部2として、低温(500℃以下)形成されたGaN層、AlN層、AlGaN層、AlInN層、AlGaInN、Al等を用いてもよい。バッファ部2の厚さは、10nm~500nm程度である。主基板1にシリコン基板を用いる場合は、メルトバック抑制のため、シリコン基板に接するバッファ部2がガリウムを含んでいないことが望ましい。
 主基板1と半導体部8との間の層を下地層(バッファ部2およびシード部3の少なくとも一方を含む)と称することがある。下地層(例えばシード部3)としてGaN層をスパッタリング法で形成してもよい。この場合、例えば、窒化ガリウムを主成分とする(ガリウムを25atm%以上含有している)、酸素含有量が5atm%以下であるスパッタリングターゲットを用い、スパッタガス圧を0.3Pa未満としてもよい。スパッタリングの方式としては、DCスパッタリング、RFスパッタリング、ACスパッタリング、DCマグネトロンスパッタリング、ECR(Electron cyclotron Resonance)スパッタリング、RFマグネトロンスパッタリング法、PSD(Pulse sputter deposition)法、Laser ablation法などを適宜選択することができる。
 使用するスパッタリングターゲットは、膜全体の結晶性を高めるために、酸素含有量が
 5atm%以下、3atm%以下、もしくは1atm%以下であってよい。純度についてもなるべく高い方が望ましく、金属不純物の含有量は0.1%未満もしくは0.01%未満であってよい。スパッタリング法でGaN層を形成する場合は、酸素含有量の少ない窒化ガリウムターゲットを用いることで、表面平坦性、結晶性改善、表面ヒロック(突起)の発生抑制等の効果が見られる。
 下地層として、窒化物半導体(AlN、GaN等)をスパッタリング形成する場合、装置内の成膜前の真空度を、3×10-5Pa以下あるいは1×10-5Pa以下としてよい。成膜前に下地基板(主基板、バッファ付の主基板等)に前処理を施すことで、下地基板表面の有機物層や凹凸を除去し、エピタキシャル成長を可能にしてもよい。前処理の具体例として、逆スパッタ処理、酸処理、UV処理等を挙げることができるが、処理後に不純物などの再付着を防止する観点においては逆スパッタ処理がよい。逆スパッタ処理とは下地基板側にプラズマ化した原子を衝突させることで、下地基板表面をクリーニングする方法である。成膜時の基板温度は室温でもよいが、基板を加熱した状態(例えば、400°~1000°)で行うことで膜質をさらに向上させることができる。
 放電時の電力密度は、5W/cm以下もしくは1.5W/cm以下としてよい。電力密度の下限としては、0.1W/cmもしくは0.3W/cmであってよい。電力密度とは放電時にかける電力をスパッタリングターゲットの面積で除したものである。電力密度が高過ぎると、ターゲットから原料がクラスター化した状態でスパッタされる場合がある。
 実施例1では、RFスパッタリング方式でGaN層である下地層(例えば、シード部)を形成した。窒化ガリウムターゲット(酸素含有量:0.4atom%)を用いて成膜圧力を0.1Paとし、20~40sccmの窒素ガスを導入した。実施例1ではアルゴンガスは用いていないが、無論アルゴンガスを導入してもよい。放電密度は、125W/cmであり、成膜温度は室温であった。
 スパッタリング法、レーザアブレーション法(Laser ablation法)等を用いて下地層(バッファ部2およびシード部3の少なくとも一方を含む)を形成する場合、成膜条件によって、内部応力を圧縮応力から引っ張り応力まで制御することができるため、半導体部8への応力の制御が可能となる。下地層内に取り込まれるアルゴン量によっても内部応力を制御することができる。下地基板上に下地層を局所的に(パターン状に)形成することで半導体部8への応力を制御してもよい。
 マスクパターン6は、ベース基板上に、窒化物半導体の縦成長(c軸方向の成長)を抑制する材料を用いて形成され、横方向成長(例えば、a軸方向の成長)を実現するものである。マスクパターン6の開口部K(シード部3の露出部)が半導体部8の成長起点となる。マスクパターン6のマスク部5の材料として、シリコン窒化物、シリコン炭化物、シリコン炭窒化物、ダイヤモンドライクカーボン、シリコン酸化物、シリコン酸窒化物等、シリコンを含まない、チタン窒化物、モリブデン窒化物、タングステン窒化物、タンタルカーバイド等、更には、高融点金属(モリブデン、タングステン、プラチナ等)、を挙げることができる。マスク部5は、これら材料の1つからなる単層膜でもよいし、これら材料を複数組み合わせた多層膜であってもよい。マスク部5の厚さは、5nm~2μm程度であってよい。
 図12は、実施例1に係る半導体基板の構成を示す断面図である。図12では、シリコン基板を主基板1として、主基板1の上面の一部に、シード部3が形成されている。シード部3と主基板1を含むリッジ部Rがストライプ状に形成されている。リッジ部Rの側面と主基板1の表面にマスク部5が形成されている。マスクパターン6は、少なくともリッジ部Rの上面の一部に第1開口部K1を有している。第1開口部K1上に第1半導体部8Aが形成されており、第1ウィング部F1の下には、第1空隙J1が位置する。つまり、第1ウィング部F1は、マスク部5(成長抑制領域DA)から離間している。第1空隙J1の幅WJは、リッジRの側面から第1半導体部8AのエッジEまでの第1方向X1の距離である。第1空隙の厚さ(高さ)TJは、マスク部5の上面から第1半導体部8Aの下面(裏面)までの距離である。リッジ幅WRは5μm、リッジのピッチ幅PRは55μmであった。
 図13は、実施例1に係る半導体基板の製造方法を示す断面図である。実施例1の半導体基板は、以下のように製造することができる。主基板1にはシリコン基板(Si(111)面)を用い、スパッタ法を用いて、シリコン基板上にAlN膜(シード部3)を成膜する。スパッタ法として、並行平板型、マグネトロンスパッタ、パルススパッタなどを用いることで、低温かつ低コストの成膜が可能となる。なお、MOCVD法を用いることで、結晶性の高いAlN膜を形成することができる。
 シード部3の厚さは100nmとする。高温下ではシリコンとガリウムが相互反応する(いわゆるメルトバック)問題があり、それを抑制するために、シード部3の厚さを50~500nmとしてよい。
 シード部3の成膜温度は400℃、アルゴンガスと窒素ガスの混合ガス(ガス比率は1:1程度)を用い、投入電力は500W、成膜時の背圧は0.3Paであった。サファイア基板を用いた場合は直接AlNを成膜するが、シリコン基板上にAlN層を成膜する際には、数nm程度のAl層(バッファ部2)を先に形成してから、AlN層を形成することで、シリコン基板を窒化することなく、高品質なAlN層を形成することができる。Al層の形成においては、Alターゲットを(窒素を導入することなく)Arガスのみでスパッタする。こうすれば、同一チャンバー内で基板を出し入れすることなく、Al層およびAlN層の連続成膜が可能となる。なお、MOCVD装置でAl層およびAlN層を形成する場合、まずはTMA(トリメチルアルミニウム)だけを導入して数nmのAl層をシリコン基板上に形成し、その後にNHを導入することで、Si基板/Al層/AlN層の積層構造を得ることができる。
 次に、フォトリソグラフィプロセスを用いて、幅3〔μm〕程度のストライプ状のレジストZをシード部3の上部に形成し、ドライエッチプロセスで、リッジ部Rを形成する。この際、シード部3と主基板1の一部をエッチングする。例えば、シード部3(AlN層)のエッチング厚を100〔nm〕、主基板のエッチング厚を300〔nm〕程度として、リッジRを形成すれば、リッジ高さは400nm程度となる。ここでは、レジストZは除去せず、レジストZ上に、マスク部5となるシリコン窒化膜SF(例えば、10nm)を形成する。
 ELO層が、マスク部(成長抑制領域)と接触する場合、マスク部の厚さは少なくとも100nm必要であり、マスク部とELO層の干渉によってELO層の表面平坦性を損ねることがある。しかしながら実施例1では、ウィング部Fが中空に浮いており、マスク部5と接触しないため、このようにマスク部5を非常に薄くしてもウィング部Fの成長を阻害することがない。マスク部5を薄くすることで、ウィング部Fの裏面の平坦性が向上する。マスク部5の厚さを50〔nm〕以下にすると平坦性が向上し、30〔nm〕以下に設定することもできる。
 次に、レジストZを除去してリッジ部R上のシリコン窒化膜SFをリフトオフし、第1開口部K1を形成することでテンプレート基板TS(選択成長基板)が形成される。このように、MOCVD法を用いることなくテンプレート基板TSを作製することで、大幅なコスト削減が実現でき、産業上のメリットが非常に大きい。
 さらに、スパッタリング法でAlN層(下地層)を成膜する場合には、シリコン基板表面にGaが付着することがない。GaN層の成膜に用いるMOCVD装置でAlN層を成膜する場合、成膜前の昇温過程において、炉内のGaがシリコン基板表面に付着してメルトバックすることがあり、これが歩留まり低下の問題となる。そのため、MOCVD装置のメンテナンス(例えば、トレイおよびカバーといった装置内部の部品の洗浄等)が高頻度となり、高コストの原因となっていた。一方、本実施例は、半導体部8をMOCVD装置で成膜し、その装置とは異なるスパッタリング装置でAlN層(下地層)およびマスク層を形成する手法であって、MOCVD装置に導入される際にはシリコン基板表面がAlN(下地層)とマスク部で覆われ、メルトバックによる歩留まり低下が起こらないため、産業上のメリットが大きい。
 次に、テンプレート基板TSを、MOCVD装置内に搬送し、テンプレート基板TS上に半導体部8をELO法で形成する。実施例1では半導体部8をGaN層とし、成長温度を1000-1200度、V/III比を500-20000、成長圧力を50kPaとした。なお、半導体部8をn型とするために、SiHを流してドーピングしてもよい。あえてSiHを導入しなくても、マスク部にSiを含有する材料、例えばSiOやSiNを用いることで、そこから蒸発したSiでSiドーピングを行うことも可能である。成膜条件は、少なくとも2段階に分けて設定することが好ましい。第1段階では、成膜温度を1030℃程度とし、V/IIIは2000程度として、開口部K上にELO層(半導体部8)の成長核(縦成長部)を形成する。成長核の厚さ(高さ)は0.2~3.0〔μm〕程度とし、その幅はリッジRの幅と同程度あるいは少しa軸方向(<11-20>方向)にはみ出したサイズとしてよい。第2段階では、成膜温度を100℃程度上げて、GaN層を成長核から横方向(a軸方向)に成長させ、空隙上を逆方向に成長する半導体部8(GaN層)同士のギャップGPの幅が規定値(10μm以下)になった時点で成長を止めた。以上により得られた半導体基板10(半導体部8が露出した状態)については、MOCVD装置から取り出してストックしてもよいし、引き続いてMOCVD装置内で活性層等を含む上層部を形成してもよい。
 実施例1では、開口部K上の結晶性が悪くても、空隙上(マスク部上方)のウィング部Fには、その結晶性の悪さが引き継がれ難く、ウィング部Fの結晶性が高まる(欠陥密度が著しく低くなる)ことがわかった。なお、スパッタ法で形成したシード層上にELO法を用いることなく窒化物半導体層を形成した場合、シード層の欠陥が全面的に窒化物半導体層に引き継がれるため、高品質なデバイスを得ることが難しい。
 図14は、比較例に係るELO層の基部およびウィング部のラマンスペクトラムである。比較例のELO層は、MOCVD法で形成したシード層上に形成されている。図15は、実施例1に係るELO層(半導体部)の基部およびウィング部のラマンスペクトラムである。シード層はスパッタ法で形成されている。図14から、比較例では、基部のGaNのスペクトルの半値幅が2.2cm-1、ウィング部上のGaNのスペクトルの半値幅が2.0cm-1となっていることが分かった。図15から、実施例1では、基部のGaNのスペクトルの半値幅が2.8cm-1、ウィング部上のGaNのスペクトルの半値幅が2.0cm-1となっており、ウィング部は、比較例(シード部をMOCVD法で形成)と変わらない非常に高品質な結晶であることが分かった。これは、非常に産業上有意義な発見である。安価なシリコン基板と、スパッタ装置、EB装置等の非MOCVD装置で形成した下地部(シード部またはバッファ部とシード部の積層部)とを含む低コストのテンプレート基板を用いて高品質な半導体部が得られるからである。
 半導体部8上に形成する上層部9(デバイス層、機能層)については、少なくとも活性領域(例えば、発光領域)をウィング部の上方に形成することで、非常に高品質な素子を作製することができる。実施例1では、MOCVD装置を用いることなくテンプレート基板TSを形成し、半導体部8および上層部9については、MOCVD装置にて連続形成することができるというメリットもある。
 図16は、上層部を含む半導体基板の平面図である。図17は、上層部を含む半導体基板の断面図である。上層部9は、半導体部8の成長を止めた後に、成膜条件を変更して(例えば、成膜温度を100℃程度下げて)半導体部8上に形成してもよい。上層部9は、活性層以外に、p型層、n型層、および電子ブロック層の少なくとも1つを含んでよい。半導体基板10上に上層部9を形成する場合でも、半導体部8の裏面側に上層部材料が供給される裏廻り現象が大きく抑制されており、裏廻り現象に起因する光吸収などの問題も解消される。
 図16および図17に記載の半導体基板10では、半導体部8のウィング部Fの上方にアノードEAおよびカソードECが形成されており、一般的なLEDでは、ITO(インジウム錫酸化物)などの透明電極で構成されるアノードEAの直下が活性領域(発光領域)になる。実施例1では裏廻り現象が抑制されるため、活性領域から出射された光がウィング部Fの裏面で吸収されるといった問題は解消される。アノードEAの少なくとも一部はウィング部Fの上方に位置してよく、アノードEAの全部がウィング部Fの上方に位置してもよい。カソードの直下は一般的に活性領域でないため、カソードECをリッジRの上方に形成してもよい。図16および図17では、アノードEAおよびカソードECを同一ウィング部Fの上方に形成しているがこれに限定されない。図8のように、リッジ部Rを挟んで向かい合う2つのウィング部Fの一方の上方にアノードEAを形成し、他方の上方にカソードECを形成してもよい。
 従来のELO法では、異種基板と半導体層の熱膨張係数の違いによって半導体層にクラックが発生することがある。一方、実施例1では、隣り合う半導体部8が会合していない(ギャップGPを有する)こと、半導体部8が空隙上に位置し、マスク部5から物理的に離れているという2点によって、異種基板(Si基板、SiC基板等)を用いながら効果的に内部応力が緩和され、クラックの発生が抑制される。ウィング部Fの幅を広げる(例えば、7μm以上とする)ことで、ウィング部Fによる応力緩和を図ることができる。
 実施例1では、空隙Jの幅WJが20μm、リッジ高さが300nm、ギャップGPの幅は10μmである。半導体部8の裏面はリッジRの上面と同レベルであったため、空隙Jの厚さは300nmであり、空隙Jのアスペクト比は66.6となる。半導体部8上に上層部9を形成したが、半導体部8の裏面への活性層材料等の積層は確認されず、裏廻り現象が抑制されていたことが分かった。
 成長の起点となるリッジ部Rの幅WRは、1μm~20μm、または2μm~10μmであってよい。空隙の厚さTJは5μm以下、2μm以下、1μm以下、0.6μm以下、または0.3μm以下であってよい。空隙の厚さTJは、0.05μm(50nm)以上であるとよい。これにより、マスク部5を除去し易くすることができる。リッジ部のピッチPRは20μm以上であってよい。空隙の厚さTJは、0.5μm(500nm)未満であるとよい。これにより、裏面のモフォロジー形成を低減でき、ウィング部F上に形成するデバイスの品質を高めることができる。空隙Jのアスペクト比は5.0以上、10以上、20以上、30以上、50以上、100以上とすることができる。こうすれば、裏廻り現象を抑えながら幅広ウィング部F上に上層部9を形成することができ、高品質な(例えば、光取り出し効率の高い)半導体素子を形成することができる。空隙Jのアスペクト比は、例えば100~1000であってもよい。これにより、重力により半導体部8が上方向に反ってしまうおそれが低減する。また、ギャップGPの幅を30μm以下、または10μm以下にすることで、裏廻り現象をより効果的に抑制することができる。言い換えると、このように形成されたウィング部Fの裏面には、活性層材料の積層がない。このため、ウィング部F上に形成するデバイスに電流リークが生じるおそれが小さい。ギャップGPの幅は、ウィング部Fの幅の1/5~1/100とすることができる。これにより、裏回り現象を抑制しつつ幅広のウィング部Fを形成でき、デバイスの自由度を高めることができる。
 図18は、実施例1における素子分離の方法を示す平面図である。図19は、実施例1における素子分離の方法を示す断面図である。図18および図19に示すように、テンプレート基板から、素子体20(ウィング部F、上層部9、アノードEAおよびカソードECを含む)を分離する。ウィング部F下には空隙Jがあるため、粘着性のある押圧体YS(粘着プレート、粘着シート等)で素子体20に下方圧力をかけることで、素子体20の付け根部分(テンプレート基板TSとの接続部分)が容易に割れ、素子体20がテンプレート基板TSから分離される。具体的には、素子体20が押圧体YSに保持された状態でテンプレート基板TSから剥離される。このように、空隙Jは、素子体分離においても有効に機能し、素子体20にダメージを与えることなく素子体20を剥離することができる。
 素子体20の具体例として、発光ダイオード(LED)、半導体レーザ、ショットキーダイオード、フォトダイオード、トランジスタ(パワートランジスタ、高電子移動度トランジスタを含む)等を挙げることができる。
 図20は、実施例1に係る電子機器の構成を示す模式図である。電子機器30は、素子体20と、素子体20が実装される駆動基板23と、駆動基板23を制御する制御回路25とを含む。制御回路25がプロセッサを含んでもよい。電子機器30としては、表示装置、レーザ出射装置(ファブリペロータイプ、面発光タイプを含む)、照明装置、通信装置、情報処理装置、センシング装置、電力制御装置等を挙げることができる。
 図20では、素子体20がテンプレート基板TSから剥離された状態で駆動基板23に接合および電気的に接続されているが、剥離されていない状態で(テンプレート基板TSおよびその上の素子体20が)、駆動基板23に接合および電気的に接続されていてもよい。
 〔実施例2〕
 実施例2では、図3の半導体基板10を形成した。具体的には、主基板1にシリコン基板を用い、主基板1上にAl層(図示せず)を3nm形成し、その後、バッファ部2として、厚さ200nmのAlN層をスパッタ法を用いて成膜する。成膜温度は400℃とし、アルゴンガスと窒素ガスの混合ガスを用いている。ガス比率はおおよそ1:1程度、投入電力は500W、成膜時の背圧は0.3Paであった。次いで、GaNターゲットを用い、スパッタ法にて、バッファ部2(AlN層)上に、シード部3であるGaN層を400nmの厚さで成膜した。その後、上述した方法でリッジ部RおよびSiN膜を形成し、リッジ部上のSiN膜をリフトオフすることでマスクパターン6を含むテンプレート基板TS(選択成長基板)とした。リッジ部Rの底面は、主基板1まで到達し、主基板1は400nm程度掘り込まれている。その後、MOCVD法を用いてテンプレート基板TS上に半導体部8を形成することで、半導体基板10を得た。
 実施例2では、リッジ部Rの高さは、200nm(AlN層の厚さ)+400nm(GaN層の厚さ)+400nm(主基板の掘り込み深さ)=1000nm(1.0μmと)なっている。リッジ部Rの幅が3μm、リッジ部のピッチ幅が40μm、ギャップGPの幅は5μm、空隙Jの幅WJは16μmとなった。リッジ部Rの上面と半導体部8裏面の高さが同じであったため、空隙Jの厚さTJは1μmであり、空隙Jのアスペクト比は16.0であった。
 実施例2では、ELO法の成膜条件を変える(例えば、ガス流用の窒素と水素分圧を変化させ、水素の分量を増加させる)ことで、ウィング部Fの裏面の高さが、リッジ部Rの上面から下がっている図4の構成とすることができる。この場合は、ウィング部Fの裏面が、リッジ部Rの上面から600nm程度下がった位置で成膜が終わったため、空隙Jの厚さTJは400nmとなった。リッジ部Rの幅が8μm、リッジ部のピッチ幅が78μm、ギャップGPの幅は30μmであった。このため、空隙Jの幅WJは20μm、空隙Jのアスペクト比は50となった。
 〔実施例3〕
 実施例3では、図2の半導体基板10を形成した。具体的には、主基板1にサファイア基板を用い、主基板1上に、シード部3として、厚さ200nmのAlN層をスパッタ法を用いて成膜する。成膜温度は500℃とし、アルゴンガスと窒素ガスの混合ガスを用いている。ガス比率はおおよそ1:1程度、投入電力は500W、成膜時の背圧は0.3Paであった。その後、上述した方法でリッジ部RおよびSiN膜を形成し、リッジ部上のSiN膜をリフトオフすることでマスクパターン6を含むテンプレート基板TS(選択成長基板)とした。リッジ部Rの底面は、主基板1(サファイア基板)まで到達し、主基板1は10nm程度掘り込まれている。その後、MOCVD法を用いてテンプレート基板TS上に半導体部8を形成した。
 実施例3では、リッジ部Rの高さは、200nm(AlN層の厚さ)+10nm(主基板の掘り込み深さ)=210nmなっている。リッジ部Rの幅が2μm、リッジ部のピッチ幅が30μm、ギャップGPの幅は2μm、空隙Jの幅WJは13μmとなった。リッジ部Rの上面と半導体部8裏面の高さが同じであったため、空隙Jの厚さTJは200nmであり、空隙Jのアスペクト比は65であった。半導体部8上に上層部9を形成したが、半導体部8の裏面への活性層材料等の積層は確認されず、裏廻り現象が抑制されていたことが分かった。
 〔実施例4〕
 図21は、実施例4の半導体基板の構成を示す断面図である。実施例4では、テンプレート基板TSにおいて、バッファ部2であるAlN層(200nm)上に、AlGaN層(2μm)およびGaN層(1.5μm)の2層構造のシード部3をMOCVD法で形成した。リッジ部Rの高さは300nmであり、リッジ部Rの底面はGaN層(シード部3の下層)内にある。テンプレート基板TS上には、MOCVD法を用いて半導体部8を形成した。
 実施例4では、リッジ部Rの幅WRが3μm、リッジ部のピッチ幅PRが55μm、ギャップGPの幅は10μm、空隙Jの幅WJは21μmとなった。ウィング部Fの裏面は、リッジ部Rの上面よりも50nm程度低く、空隙Jの厚さTJは250nmであるため、空隙Jのアスペクト比は84であった。
 図22は、比較例のELO層に対するXRD反射スキャン測定の結果を示すグラフである。比較例のELO層は、マスク部と接触するように横方向成長させたものである。図23は、実施例1の半導体部に対するXRD反射スキャン測定の結果を示すグラフである。図22では、基部およびこれを挟む両ウィング部(対となるウィング部)に対応する3ピークが検出される。中央のピークは基部のピークであり、c面の結晶軸(c軸)は、マスク部表面に対して実質的に垂直となる。図22では、両ウィング部からのピークの角度差Δが1.1度となった。この結果から、比較例では、両ウィング部のc軸がおよそ0.5度づつ中心から逆側にずれていることが分かる。このようなc軸の傾きはELO層の平坦性の低さを示すものである。一方、図23では、両ウィング部からのピークの角度差Δは0.17度であり、比較例の1/5以下となった。この結果から、実施例1では、半導体部8の平坦性が比較例よりも大幅に向上していることが分かった。なお、他の実施例においてもΔ=0.2度以下の値を得ることができた。これは、ウィング部Fを空隙J上に成長させたこと、隣り合う半導体部8同士を会合させずにギャップGPを形成したことが要因であるものと考えられる。幅広(例えば、7μm以上)のウィング部Fにおいてこのような良好な平坦性が得られたことで、上層部9の形成において(例えば図17参照)、In(インジウム)の取り込みが面内で均一化され、素子体20の品質(例えば、発光効率)および歩留まりが大幅に向上することが分かった。
 〔実施例5〕
 図24は、実施例5の半導体基板の構成を示す平面図である。図24は、実施例5の半導体基板の構成を示す断面図である。図24および図25に示すように、第1方向X1に並ぶ第1シード領域S1および成長抑制領域(非シード部)DAを含むテンプレート基板TSと、テンプレート基板TSの上方に位置する第1半導体部8Aとを備え、第1半導体部8Aは、第1シード領域S1の上方に位置する第1基部B1と、第1基部B1に接続し、第1空隙J1を介して成長抑制領域DAと向かい合う第1ウィング部F1とを有し、第1ウィング部F1は、成長抑制領域DAの上方に位置するウィング端(エッジ)E1を含み、第1空隙J1は、第1方向X1の幅の、厚さTJに対する比が5.0以上である。こうすれば、第1ウィング部F1上に幅広のデバイス層(機能層)を形成することができる。第1空隙J1の厚さTJは、第1空隙J1におけるウィング端E1下の厚さであってよい。
 半導体基板10では、テンプレート基板TSが主基板1および下地層4を含み、第1シード領域S1では、下地層4が非改質とされ、成長抑制領域DAでは、下地層4が改質されている。さらに、第1半導体部8Aが、第1シード領域S1上に位置する第1隆起部R1を含み、第1隆起部R1に接する成長抑制膜7が設けられている。第1隆起部R1は、第1シード領域S1上にメサ状に形成されて第1基部B1に接続する。成長抑制膜7は、第1隆起部R1の側面および上面に接してよく、成長抑制領域DA上に位置してもよい。
 図26は、図25の半導体基板の製造方法を示す断面図である。図26では、第1シード領域S1および成長抑制領域DAを含むテンプレート基板TSを準備する工程と、テンプレート基板TSの上方に、第1領域S1から第1隆起部R1を形成する工程と、第1隆起部R1に接する成長抑制膜7を形成する工程と、第1隆起部R1の上方に位置する第1基部B1と、第1基部B1に繋がり、成長抑制領域DAから分離されて空隙J1上に位置する第1ウィング部F1とを形成する工程とを含む。
 図26に示すように、第1隆起部R1の角部RCを成長起点として、第1基部B1および第1ウィング部F1が形成されてよい。このように角部RCを成長起点としてもよいが、これに限定されない。第1隆起部R1上の成長抑制膜7に欠陥部(例えば、微小な開口)を形成し、成長抑制膜7の欠陥部を第1基部B1および第1ウィング部F1の成長起点とすることもできる。
 第1隆起部R1、成長抑制膜7、並びに前記第1基部B1および第1ウィング部F1を、MOCVD装置を用いて連続形成してよい。第1隆起部R1がGaN系半導体を含み、成長抑制膜7がシリコン窒化物であり、ガリウム源となる原料(トリメチルガリウム(TMG)、トリエチルガリウム(TEG)などの有機原料)および窒素源となる原料(アンモニアガス(NH))を供給することで、第1隆起部R1を形成し、窒素源となる原料の供給は維持しつつ、ガリウム源となる原料の供給を止めてシリコン系材料(例えばSiH)を供給することで、成長抑制膜7を形成してもよい。第1基部B1および第1ウィング部F1がGaN系半導体を含み、窒素源となる原料の供給は維持しつつ、シリコン系材料の供給を止めてガリウム源となる原料を供給することで、第1基部B1および第1ウィング部F1を形成してよい。また、ドーピングレベルで少量のシリコン系材料の供給を続けてもよい。第1隆起部R1が第1ウィング部F1と同じGaN系半導体であることにより、第1隆起部R1および第1ウィング部F1間の格子定数差に起因する格子欠陥が低減する。
 このように成長抑制膜7を形成することで、MOCVD装置から取り出すことなく、ウィング部F下に第1空隙J1を形成しながら、連続的に成膜することができ、製造時間、製造コストを低減することできる。第1空隙J1を形成し、下地層4(成長抑制領域DA)と接触しないようにウィング部Fを形成することで、半導体部8にかかる、主基板1および下地層4からの応力などを効果的に緩和することができる。
 図27は、図25のテンプレート基板の製造方法を示す断面図である。図27に示すように、下地材料を含む下地層4を形成する工程と、下地層4上にレジストRZを成膜する工程と、レジストRZをパターニングする工程と、露出した下地材料にプラズマ処理を施す工程と、レジストRZを除去する工程とを行うことで、図25のテンプレート基板TSを得てもよい。下地層4を、スパッタリング法で形成してもよい。
 プラズマ処置では、例えば、アルゴンプラズマを下地層4の露出表面4Dに照射することによって照射領域の表面改質を行い、成長抑制領域DAを形成する。チャンバー内にアルゴンガスだけでなく、酸素ガス、窒素ガス、水素ガスなどを導入することにより、プラズマ処置には、アルゴンプラズマのほかに、酸素プラズマ、窒素プラズマ、水素プラズマまたはこれらの混合プラズマを用いることもできる。これにより、成長抑制領域DAは、不純物としてアルゴン、酸素または窒素等が含まれていてもよい。このような場合、下地材料が窒化アルミニウムであり、かつ成長抑制領域DAが酸窒化アルミニウムであってよい。また、下地材料がAlScN(窒化アルミニウムスカンジウム)であり、かつ成長抑制領域DAが、AlScON(酸窒化アルミニウムスカンジウム)であってもよい。
 図28は、テンプレート基板の製造方法を示す断面図である。図28に示すように、下地層4(例えば、AlN層)上にレジストRZをパターニング形成する工程と、下地層4およびレジストRZを覆う被膜CM(例えば、10nm程度の窒化シリコン膜)を形成する工程と、レジストRZを除去(被膜CMをリフトオフパターニング)する工程と、被膜CMおよび下地層4をアニール処理(例えば1000℃の加熱処理)する工程と、被膜CMを除去する(例えば、BHFによって窒化シリコン膜を除去する)工程とを行ってよい。こうすれば、アニール中の被膜CMおよび下地層4の相互拡散現象により、下地層4の表面に、被膜CM下に位置する成長抑制領域DAを形成することができる。なお、被膜CMをスパッタリング形成することで、アニール処理を経ることなく、被膜CM下の表面改質を行うこともできる。下地材料は、Sc(スカンジウム)、Zn、Cr等の異種材料(例えば、III族以外の金属元素)を含む、AlScN、ScN、ZnO、CrN等であってよい。下地層4は、単層構造でもよいし、多層構造でもよい。周期構造を含む多層構造であってもよい。
 図29は、テンプレート基板の製造方法を示す断面図である。図29に示すように、下地層4(例えば、AlN層)上にレジストRZをパターニング形成する工程と、露出した下地材料に不純物イオンのインプランテーション処理を施す工程と、レジストRZを除去する工程とを行ってもよい。不純物としては、Si(シリコン)、Fe(鉄)、Mg(マグネシウム)等を挙げることができる。インプランテーション処理では、下地層4の露出表面4Dに不純物イオンを埋め込むことで表面改質を行い、成長抑制領域DAを形成する。下地材料は、Sc(スカンジウム)、Zn、Cr等の異種材料(例えば、III族以外の金属元素)を含む、AlScN、ScN、ZnO、CrN等であってよい。下地層4は、単層構造でもよいし、多層構造でもよい。周期構造を含む多層構造であってもよい。
 〔実施例6〕
 図30および図31は、実施例6の半導体基板の構成を示す断面図である。図30および図31に示すように、第1方向X1に並ぶ第1シード領域S1および成長抑制領域(非シード部)DAを含むテンプレート基板TSと、テンプレート基板TSの上方に位置する第1半導体部8Aとを備え、第1半導体部8Aは、第1シード領域S1の上方に位置する第1基部B1と、第1基部B1に接続し、第1空隙J1を介して成長抑制領域DAと向かい合う第1ウィング部F1とを有し、第1ウィング部F1は、成長抑制領域DAの上方に位置するウィング端(エッジ)E1を含み、第1空隙J1は、第1方向X1の幅(WJ)の厚さTJに対する比が5.0以上である。第1ウィング部F1の第1方向X1の幅(片翼幅Wf)が、第1空隙J1の厚さTJの5.0倍以上であってもよい。厚さTJは、第1空隙J1におけるウィング端E1下の厚さであってもよいし、成長抑制領域DAからウィング端E1までの距離(間隔)であってもよい。こうすれば、第1ウィング部F1上に幅広のデバイス層(上層部、機能層)を形成することができる。第1ウィング部F1の貫通転位密度が5×10〔個/cm〕以下であってよい。第1ウィング部F1は、第1方向X1の幅(片翼幅Wf)の、厚さTh(ウィング厚さ)に対する比が5.0以上であってよい。
 図30のテンプレート基板TSは、主基板1、バッファ部(面状のバッファ層)2およびシード部3を含む。バッファ部2は成長抑制層(窒化物半導体結晶の成長を抑制する層)であり、リッジ部(凸部)R1を含む。バッファ部2は、4H-SiC層,6H-SiC層,3C-SiC層,サファイア層、ダイヤモンド層、およびScAlMgO層の少なくとも1つを含んでよい。リッジ部R1上に、第1シード領域S1を含むシード部3(例えば、AlN)が形成され、バッファ部2の上面のうちシード部3と重ならない領域が成長抑制領域DAとして機能する。主基板1には、シリコン基板、炭化シリコン基板、サファイア基板等を用いることができる。
 図31のテンプレート基板TSは、主基板1およびシード部3を含む。主基板1は、成長抑制基板(窒化物半導体結晶の成長を抑制する基板)であり、リッジ部(凸部)R1を含む。主基板1は、4H-SiC基板,6H-SiC基板,3C-SiC基板,サファイア基板、ダイヤモンド基板、またはScAlMgO基板であってよい。リッジ部R1上に、第1シード領域S1を含むシード部3(例えば、AlN)が形成され、主基板1の上面のうちシード部3と重ならない領域が成長抑制領域DAとして機能する。
 〔実施例7〕
 図32は、実施例7の半導体基板の構成を示す断面図である。図32の半導体基板10は、第1シード領域S1を含むテンプレート基板TSと、テンプレート基板TSの上方に位置する第1半導体部8とを備え、第1半導体部8は、第1シード領域S1上に位置する第1基部B1と、第1基部B1に対して第1方向X1に隣接し、第1基部B1に繋がる第1ウィング部F1とを有し、テンプレート基板TSは、第1空隙J1を介して第1ウィング部F1と向かい合う成長抑制領域DAを含み、第1ウィング部F1は、成長抑制領域DAの上方に位置するウィング端(エッジ)E1を含み、第1空隙J1の厚さTJに対する、第1空隙J1の第1方向X1の長さWJの比が5.0以上である。
 テンプレート基板TSは、第1半導体部8と格子定数が異なる主基板1と、主基板1よりも上方に位置するシード部3とを含み、シード部3の上面が第1シード領域S1であり、シード部3の側面は、成長抑制領域DAと同一の材料で覆われていてよい。
 図32のように、主基板1上に平坦なバッファ部2(例えば、面状のAlN層)を形成し、バッファ部2上に、第1シード領域S1を含むメサ状のシード部3(リッジ部R1)を形成してよい。シード部3はGaN系半導体であってよい。シード部3が第1半導体部8と同じGaN系半導体であることにより、シード部3および第1半導体部8間の格子定数差に起因する格子欠陥が低減する。図32に示す一例では、第1空隙J1におけるウィング端下の厚さTJ=482〔nm〕、第1空隙J1の幅=20.1〔μm〕、開口Kの幅=3.06〔μm〕、両翼を含む第1半導体部8全体の幅(第1方向の長さ)Ws=44.1〔μm〕、第1半導体部8の厚さ(ウイング厚さ)Th=2.22〔μm〕である。第1空隙J1の厚さについては、ウィング根元下の厚さが、ウィング端下の厚さに対して0~5%程度異なっていてもよく、この場合の第1空隙J1の厚さは、ウィング端下の厚さ(TJ)であってもよいし、第1空隙J1全体にわたっての最小厚さであってもよい。
 〔実施例8〕
 図33は、実施例8の半導体デバイスの製造方法を示すフローチャートである。図34は、実施例8の半導体デバイスの製造方法を示す断面図である。図33および図34に示すように、半導体基板10を準備する工程S60と、第1ウィング部F1の上方に上層部9を形成する工程S70と、第1ウィング部F1および上層部9を転写基板PSに保持させた状態で、第1ウィングF1をテンプレート基板TSから剥離する工程S80とを行うことで、素子体20(半導体デバイス)を得てもよいし、素子体20および転写基板PSを含む半導体デバイス21を得てもよい。工程S70では、第1ウィングF1の下方(裏面)に上層部9を形成しなくてよい。上層部9(機能層)は、例えば活性層を含む窒化物半導体層(例えば、GaN系半導体層)であってよく、上層部9の上に電極、絶縁膜等が設けられてよい。半導体デバイス(20・21)が電極、絶縁膜等を含んでよい。
 図35の半導体基板10では、第1隆起部R1上に成長抑制膜7が位置するため、第1隆起部R1と第1ウィング部F1との結合が弱く、第1ウィング部F1の剥離が容易である。第1隆起部R1および第1基部B1は窒化物半導体結晶であるため、両者の境界で劈開してもよい。
 (附記)
 以上の開示は例示および説明を目的とするものであり、限定を目的とするものではない。これら例示および説明に基づけば、多くの変形形態が当業者にとって自明となるのであるから、これら変形形態も実施形態に含まれることに留意されたい。
 1 主基板
 2 バッファ部
 3 シード部
 4 下地層
 5 マスク部
 6 マスクパターン
 8A 第1半導体部
 8C 第2半導体部
 9 上層部
 10 半導体基板
 20 素子体(半導体デバイス)
 21 半導体デバイス
 50 半導体基板の製造装置
 R リッジ部
 E1 エッジ
 B1 第1基部
 B2 第2基部
 F1 第1ウィング部
 F2 第2ウィング部
 J1 第1空隙
 J2 第2空隙
 S1 第1シード領域
 S2 第2シード領域
 DA 成長抑制領域
 TS テンプレート基板

Claims (39)

  1.  第1方向に並ぶ第1シード領域および成長抑制領域を含むテンプレート基板と、前記テンプレート基板の上方に位置する第1半導体部とを備え、
     前記第1半導体部は、前記第1シード領域上に位置する第1基部と、前記第1基部に接続し、第1空隙を介して前記成長抑制領域と向かい合う第1ウィング部とを有し、
     前記第1ウィング部は、前記成長抑制領域の上方に位置するウィング端を含み、
     前記第1空隙は、前記第1方向の幅の、前記ウィング端下の厚さに対する比が5.0以上である、半導体基板。
  2.  前記第1ウィング部は、前記第1方向の幅の厚さに対する比が5.0以上である、請求項1に記載の半導体基板。
  3.  前記第1ウィング部は、前記第1方向の幅が7.0〔μm〕以上である、請求項1または2に記載の半導体基板。
  4.  前記テンプレート基板の上方に位置する第2半導体部を備え、
     前記テンプレート基板は、平面視において前記成長抑制領域を介して前記第1シード領域と隣り合う第2シード領域を有し、
     前記第2シード領域は、前記成長抑制領域よりも上側に位置し、
     前記第2半導体部は、前記第2シード領域上に位置する第2基部と、前記第2基部に繋がり、第2空隙を介して前記成長抑制領域と向かい合う第2ウィング部とを有し、
     前記第2ウィング部は、前記成長抑制領域の上方に位置するウィング端を含み、
     前記第1ウィング部および前記第2ウィング部がギャップを介して前記第1方向に並んでおり、
     前記第2空隙は、前記第1方向の幅の、前記ウィング端下の厚さに対する比が5.0以上である、請求項1~3のいずれか1項に記載の半導体基板。
  5.  前記ギャップの幅が、前記第1空隙の前記ウィング端下の厚さよりも大きい、請求項4に記載の半導体基板。
  6.  前記テンプレート基板は上面側にリッジ部を有し、
     前記リッジ部の上面に前記第1シード領域が位置する、請求項1~5のいずれか1項に記載の半導体基板。
  7.  前記第1ウィング部の幅の前記第1基部の幅に対する比が、3.0以上である、請求項1~6のいずれか1項に記載の半導体基板。
  8.  前記第1ウィング部および前記第1基部の厚さが同じである、請求項1~7のいずれか1項に記載の半導体基板。
  9.  前記第1ウィング部は、前記第1基部よりも厚さが大きい、請求項1~7のいずれか1項に記載の半導体基板。
  10.  前記第1空隙の前記ウィング端下の厚さは、3.0〔μm〕以下である、請求項1~9のいずれか1項に記載の半導体基板。
  11.  前記第1シード領域および前記成長抑制領域それぞれが、前記第1方向と直交する第2方向を長手方向とする形状である、請求項1~10のいずれか1項に記載の半導体基板。
  12.  前記テンプレート基板は、前記第1半導体部と格子定数が異なる主基板と、シード部とを含む、請求項1~11のいずれか1項に記載の半導体基板。
  13.  前記主基板は、シリコン基板、サファイア基板あるいは炭化シリコン基板であり、前記第1半導体部は窒化物半導体を含む、請求項12に記載の半導体基板。
  14.  前記テンプレート基板は、前記成長抑制領域として機能するマスク部と、前記第1シード領域として機能する開口部とを含むマスクパターンを有する、請求項12または13に記載の半導体基板。
  15.  前記テンプレート基板は上面側にリッジ部を有し、
     前記シード部は前記リッジ部に含まれる、請求項14に記載の半導体基板。
  16.  前記シード部は、前記マスク部下に配されていない、請求項15に記載の半導体基板。
  17.  前記リッジ部の上面が前記シード部で構成され、前記リッジ部の側面は前記マスク部で構成される、請求項15または16に記載の半導体基板。
  18.  前記主基板は上面側に凸部を含み、前記シード部は前記凸部上に位置する、請求項15~17のいずれか1項に記載の半導体基板。
  19.  前記リッジ部は、前記主基板の平坦な上面の上に位置する、請求項15~17のいずれか1項に記載の半導体基板。
  20.  前記リッジ部の側面は、前記第1ウィング部と接触していない、請求項17に記載の半導体基板。
  21.  前記リッジ部の側面は、前記第1ウィング部と接触している、請求項17に記載の半導体基板。
  22.  前記マスク部の厚さは、50〔nm〕以下である、請求項14~21のいずれか1項に記載の半導体基板。
  23.  前記シード部は、アルゴンまたは酸素を2×1018/cm以上含む窒化物半導体で構成される、請求項12~22のいずれか1項に記載の半導体基板。
  24.  前記窒化物半導体はGaN系半導体であり、
     前記第1空隙は、前記幅の厚さに対する比が20.0以上である、請求項13に記載の半導体基板。
  25.  前記第1ウィング部は、前記第1方向と直交する第2方向に並ぶ複数のパートに分離されている、請求項11に記載の半導体基板。
  26.  前記第1半導体部は、前記第1基部から第1方向およびその逆方向に伸びる、対となる2つの第1ウィング部を有する、請求項1~25のいずれか1項に記載の半導体基板。
  27.  前記第1半導体部の上方に位置し、活性層およびp型層を含む上層部を備える、請求項1~26のいずれか1項に記載の半導体基板。
  28.  前記第1半導体部は、前記第1シード領域上に位置する隆起部を含み、
     前記隆起部に接する成長抑制膜が設けられている、請求項1~27のいずれか1項に記載の半導体基板。
  29.  前記テンプレート基板は、主基板および下地層を含み、
     前記第1シード領域では、前記下地層が非改質とされ、
     前記成長抑制領域では、前記下地層が改質されている、請求項1~11のいずれか1項に記載の半導体基板。
  30.  前記テンプレート基板は、主基板およびバッファ部と、前記バッファ部の上方に位置するシード部とを含み、
     前記シード部が前記第1シード領域を含み、
     前記バッファ部の上面のうち前記シード部と重ならない領域が前記成長抑制領域として機能する、請求項1~11のいずれか1項に記載の半導体基板。
  31.  前記テンプレート基板は、主基板と、主基板の上方に位置するシード部とを含み、
     前記シード部が前記第1シード領域を含み、
     前記主基板の上面のうち前記シード部と重ならない領域が前記成長抑制領域として機能する、請求項1~11のいずれか1項に記載の半導体基板。
  32.  第1方向に並ぶ第1シード領域および成長抑制領域を含むテンプレート基板を準備する工程と、
     前記第1シード領域上に位置する第1基部と、前記第1基部に繋がり、第1空隙を介して前記成長抑制領域と向かい合う第1ウィング部とを有する第1半導体部を、前記第1ウィング部の前記第1方向の幅が前記第1空隙におけるウィング端下の厚さの5.0倍以上になるように成長させる工程とを含む、半導体基板の製造方法。
  33.  前記第1ウィング部と、前記第1ウィング部に近づく方向に成長する第2ウィング部とが会合するまでに、前記第1ウィング部および前記第2ウィング部の成長を止める工程を含む、請求項32に記載の半導体基板の製造方法。
  34.  前記第1ウィング部の幅に対する厚みの比を1/2以下とすることで、第1基部のc軸方向と、前記第1ウィング部の先端のc軸方向とのズレを0.2°以下とする、請求項33に記載の半導体基板の製造方法。
  35.  前記テンプレート基板は、第1シード領域を含むシード部を有し、
     前記シード部を、スパッタリング法で形成する、請求項32~34のいずれか1項に記載の半導体基板の製造方法。
  36.  スパッタリング装置を用いて、主基板であるシリコン基板の表面を、ガリウムを含まない前記シード部と前記成長抑制領域と機能するマスク部とで覆った後に、前記シリコン基板並びに前記シード部および前記マスク部を含む前記テンプレート基板をMOCVD装置に導入してGaN系半導体を含む前記第1半導体部を形成する、請求項35に記載の半導体基板の製造方法。
  37.  請求項32に記載の各工程を行う、半導体基板の製造装置。
  38.  請求項1~31のいずれか1項に記載の半導体基板を準備する工程と、
     前記第1ウィング部の上方に上層部を形成する工程と、
     前記第1ウィング部および前記上層部を転写基板に保持させた状態で、前記第1ウィング部を前記テンプレート基板から剥離する工程とを含む、半導体素子の製造方法。
  39.  前記第1ウィング部の下方に前記上層部を形成しない、請求項38に記載の半導体素子の製造方法。
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