WO2024085213A1 - 半導体基板、半導体基板の製造方法および製造装置、半導体デバイスの製造方法 - Google Patents

半導体基板、半導体基板の製造方法および製造装置、半導体デバイスの製造方法 Download PDF

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wing
seed
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substrate
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剛 神川
優太 青木
一真 武内
克明 正木
文雄 山下
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京セラ株式会社
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • This disclosure relates to semiconductor substrates, etc.
  • a mask pattern on which a GaN layer does not grow is formed on a base substrate including a heterogeneous substrate and a seed layer (such as a GaN layer), and the seed layer exposed in an opening where there is no mask portion is used as a growth starting point to laterally grow a GaN layer on the mask portion, thereby reducing the defect density of the GaN layer on the mask portion (Patent Document 1).
  • a seed layer such as a GaN layer
  • Patent Document 2 a semiconductor layer is grown laterally over the void, and a device layer (semiconductor laminate film) is also formed on the lower surface (back surface) of the semiconductor layer.
  • Patent Document 2 has the problem that it is difficult to form a wide device layer.
  • the semiconductor substrate disclosed herein comprises a template substrate including a first seed region and a growth inhibition region aligned in a first direction, and a first semiconductor portion located above the template substrate, the first semiconductor portion having a first base portion located above the first seed region and a first wing portion connected to the first base portion and facing the growth inhibition region via a first gap, the first wing portion including a wing end located above the growth inhibition region, and the first gap having a ratio of the width in the first direction to the thickness below the wing end of 5.0 or more.
  • 1 is a plan view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 1 is a plan view showing a configuration of a semiconductor substrate according to an embodiment of the present invention.
  • 2 is a flowchart showing a method for manufacturing a semiconductor substrate according to the present embodiment.
  • 2 is a flowchart showing a method for manufacturing a semiconductor substrate according to the present embodiment.
  • 1 is a block diagram showing a semiconductor substrate manufacturing apparatus according to an embodiment of the present invention; 1 is a cross-sectional view showing a configuration of a semiconductor substrate according to a first embodiment.
  • 1A to 1C are cross-sectional views showing a method for manufacturing a semiconductor substrate according to a first embodiment.
  • FIG. 13 shows Raman spectra of the base and wing portions of the ELO layer according to the comparative example.
  • 1 shows Raman spectra of the base and wing portions of the ELO layer (semiconductor portion) according to Example 1.
  • FIG. 2 is a plan view of a semiconductor substrate including an upper layer portion.
  • 1 is a cross-sectional view of a semiconductor substrate including an upper layer portion.
  • 3A to 3C are plan views showing a method of element isolation in the first embodiment.
  • 4A to 4C are cross-sectional views showing a method of element isolation in the first embodiment.
  • FIG. 1 is a schematic diagram illustrating a configuration of an electronic device according to a first embodiment.
  • FIG. 11 is a cross-sectional view showing a configuration of a semiconductor substrate according to a fourth embodiment.
  • FIG. 13 is a plan view showing a configuration of a semiconductor substrate according to a fifth embodiment.
  • FIG. 13 is a cross-sectional view showing a configuration of a semiconductor substrate according to a fifth embodiment.
  • 26A to 26C are cross-sectional views showing a method for manufacturing the semiconductor substrate of FIG. 25.
  • 26A to 26C are cross-sectional views showing a method for manufacturing the template substrate of FIG. 25.
  • 5A to 5C are cross-sectional views showing a method for manufacturing a template substrate.
  • FIG. 13 is a cross-sectional view showing the configuration of a semiconductor substrate according to a sixth embodiment.
  • FIG. 13 is a cross-sectional view showing the configuration of a semiconductor substrate according to a sixth embodiment.
  • FIG. 13 is a cross-sectional view showing a configuration of a semiconductor substrate according to a seventh embodiment.
  • 13 is a flowchart showing a method for manufacturing a semiconductor device according to an eighth embodiment.
  • 13A to 13C are cross-sectional views showing a method for manufacturing a semiconductor device according to an eighth embodiment.
  • FIG. 1 is a plan view showing the configuration of a semiconductor substrate according to this embodiment.
  • FIG. 2 is a cross-sectional view showing the configuration of a semiconductor substrate according to this embodiment.
  • the semiconductor substrate 10 includes a template substrate TS including a first seed region S1 and a growth inhibition region (non-seed region) DA aligned in a first direction X1, and a first semiconductor portion 8A located above the template substrate TS.
  • the first semiconductor portion 8A has a first base portion B1 located on the first seed region S1, and a first wing portion F1 connected to the first base portion B1 and facing the growth inhibition region DA via a first gap J1.
  • the first wing portion F1 includes an edge (wing end) E1 located above the growth inhibition region DA.
  • the first gap J1 has a ratio of the width WJ in the first direction X1 to the thickness TJ (aspect ratio of the gap) of 5.0 or more. In this way, a wide device layer (functional layer) can be formed on the first wing portion F1.
  • the thickness TJ may be the thickness below the wing end E1 in the first gap J1 (the length in the c-axis direction between the lower surface of the wing end E1 and the surface of the template substrate TS).
  • the width of the first wing portion F1 in the first direction X1 may be 5.0 times or more the thickness TJ of the first gap J1.
  • the template substrate TS may have a mask pattern 6 including a mask portion 5 functioning as a growth inhibition region DA and a first opening K1 functioning as a first seed region S1 (exposing the upper surface of the seed 3 as the first seed region S1). Specifically, the surface (upper surface) of the mask portion 5 becomes the growth inhibition region DA.
  • the template substrate TS may include a main substrate 1 (heterogeneous substrate) having a lattice constant different from that of the first semiconductor portion 8A, and a seed portion 3.
  • the template substrate TS may have a ridge portion R on the upper surface side, and the first seed region S1 may be located on the upper surface of the ridge portion R. Specifically, the surface (upper surface) of the seed portion 3 becomes the first seed region S1.
  • the first gap J1 is the space between the growth inhibition area DA and the first wing portion F1.
  • the direction from the main substrate 1 to the first semiconductor portion 8A is referred to as "upward.” Viewing an object with a line of sight parallel to the normal direction of the semiconductor substrate 10 (including see-through viewing) is referred to as "planar view.”
  • the first seed region S1 (surface of the seed portion 3) and the growth inhibition area DA (surface of the mask portion 5) are at different positions in the thickness direction of the substrate (up and down direction), but they only need to be aligned in the first direction X1 (direction perpendicular to the thickness direction of the substrate) in a planar view.
  • the first semiconductor portion 8A contains a nitride semiconductor as a main component.
  • a GaN-based semiconductor is a semiconductor that contains gallium atoms (Ga) and nitrogen atoms (N), and typical examples include GaN, AlGaN, AlGaInN, and InGaN.
  • the first semiconductor portion 8A may be doped (e.g., n-type containing a donor) or non-doped.
  • a semiconductor substrate means a substrate containing a semiconductor, and the main substrate 1 of the template substrate TS may contain a semiconductor (e.g., silicon, silicon carbide) or may not contain a semiconductor.
  • An example of a main substrate 1 that does not contain a semiconductor is a sapphire substrate.
  • the main substrate 1 may be a free-standing substrate (wafer).
  • the main substrate 1 and the seed portion 3 may be collectively referred to as a base substrate.
  • the template substrate TS including the base substrate and mask pattern 6 may be referred to as a growth substrate.
  • the first direction X1 may be the a-axis direction ( ⁇ 11-20> direction) of the first semiconductor portion 8A (a nitride semiconductor such as GaN).
  • the second direction X2 may be the m-axis direction ( ⁇ 1-100> direction) of the first semiconductor portion 8A.
  • the thickness direction Z of the semiconductor substrate 10 may be the c-axis direction ( ⁇ 0001> direction) of the first semiconductor portion 8A.
  • the first semiconductor portion 8A can be formed by the ELO (Epitaxial Lateral Overgrowth) method, starting from the seed portion 3 exposed below the first opening K1.
  • ELO Epi Lateral Overgrowth
  • the base portion B1 located above the first opening K1 becomes a dislocation inheritance portion with many threading dislocations
  • the first wing portion F1 located above the mask portion 5 becomes a low-defect portion with a lower threading dislocation density compared to the dislocation inheritance portion.
  • the second semiconductor portion 8C grows laterally on the mask portion 5, starting from the seed portion 3 exposed below the second opening K2, and the growth is stopped before it meets with the first semiconductor portion 8A.
  • the upper layer portion may have, for example, a nitride semiconductor layer (including the active layer).
  • the semiconductor substrate 10 may include a second semiconductor portion 8C located above the template substrate TS.
  • the template substrate TS may have a second seed region S2 adjacent to the first seed region S1 through a growth inhibition region DA in a planar view.
  • the second semiconductor portion 8C has a second base portion B2 located on the second seed region S2 and a second wing portion F2 connected to the second base portion B2 and facing the growth inhibition region DA through a second gap J2, the first wing portion F1 and the second wing portion F2 are aligned in the first direction X1 through a gap GP, and the ratio of the width WJ in the first direction X1 to the thickness TJ of the second gap J2 may be 5.0 or more.
  • the thickness TJ may be the thickness below the wing end E2 in the second gap J2.
  • the first semiconductor portion 8A and the second semiconductor portion 8C may be collectively referred to as the semiconductor portion (semiconductor layer) 8
  • the first wing portion F1 and the second wing portion F2 may be collectively referred to as the wing portion F
  • the first base portion B1 and the second base portion B2 may be collectively referred to as the base portion B
  • the first gap J1 and the second gap J2 may be collectively referred to as the gap J
  • the first opening K1 and the second opening K2 of the mask pattern 6 may be collectively referred to as the opening K
  • the first seed region S1 and the second seed region S2 may be collectively referred to as the seed region S.
  • the ratio of the width to the thickness of the first wing portion F1 in the first direction X1 may be 2.0 or more, 5.0 or more, 10 or more, 20 or more, 50 or more, 100 or more, or 200 or more.
  • the ratio of the thickness to the width of the first wing portion F1 may be 1/2 or less, the deviation between the c-axis direction of the first base portion B1 and the c-axis direction of the tip of the first wing portion F1 can be 0.2° or less.
  • the width of the first wing portion F1 in the first direction X1 may be 7.0 [ ⁇ m] or more, 10.0 [ ⁇ m] or more, 20.0 [ ⁇ m] or more, 40.0 [ ⁇ m], or 100 [ ⁇ m] or more.
  • the width of the first wing portion F1 in the first direction X1 is preferably 80.0 [ ⁇ m] or less. This can reduce the risk that the semiconductor portion 8 will be warped toward the substrate due to gravity.
  • the thickness of the first wing portion F1 may be, for example, 10.0 [ ⁇ m] or less, 5.0 [ ⁇ m] or less, or 2.0 [ ⁇ m] or less.
  • the width of the gap GP may be greater than the thickness of the first gap J1.
  • the ratio of the width of the first wing portion F1 to the width of the first base portion B1 may be 3.0 or more.
  • the thickness of the first gap J1 may be 3.0 [ ⁇ m] or less.
  • the thicknesses of the first wing portion F1 and the first base portion B1 may be the same.
  • the thickness of the mask portion 5 may be 1 [ ⁇ m] or less, or may be 50 [nm] or less.
  • the seed portion 3 may be composed of a nitride semiconductor (AlN, AlON, GaN-based semiconductor, etc.) containing argon or oxygen at 2 ⁇ 10 18 /cm 3 or more.
  • each of the first seed region S1 and the growth inhibition region DA may have a shape whose longitudinal direction is a second direction X2 perpendicular to the first direction X1.
  • the main substrate 1 may be a silicon substrate, a sapphire substrate, or a silicon carbide substrate, and the first semiconductor portion 8A may include a nitride semiconductor (e.g., a GaN-based semiconductor).
  • the template substrate TS may have a ridge portion R on its upper surface side, and the seed portion 3 may be included in the ridge portion R.
  • the upper surface of the ridge portion R may be composed of the seed portion 3, and the side surface of the ridge portion R may be composed of the mask portion 5. That is, the upper surface of the ridge portion R may have the seed portion 3, and the side surface of the ridge portion R may have the mask portion 5. Also, the upper surface of the ridge portion R may have the seed portion 3, and the side surface of the ridge portion R may be composed of the mask portion 5, and may not have the seed portion 3.
  • the seed portion 3 may be locally disposed on the ridge portion R, and may not be disposed under the mask portion 5.
  • the main substrate 1 may include a protrusion Q on the upper surface side, and the seed portion 3 may be located on the protrusion Q.
  • the side of the ridge portion R may not be in contact with the first wing portion F1.
  • the side of the ridge portion R may face the first gap J1 as a whole. This reduces the contact area between the ridge portion R and the wing portion F1, and reduces defects in the wing portion F1.
  • the seed portion 3 may not be disposed under the mask portion 5.
  • the nitride semiconductor included in the first semiconductor portion 8A may be a GaN-based semiconductor, and the first gap J1 may have a width-to-thickness ratio of 20.0 or more.
  • the first semiconductor portion 8A may have two paired first wing portions F1 extending from the first base portion B1 in the first direction X1 and the opposite direction.
  • FIG. 3 is a cross-sectional view showing the configuration of a semiconductor substrate according to this embodiment.
  • the ridge portion R may include a buffer portion 2 and a seed portion 3.
  • the base portion consisting of the buffer portion 2 and the seed portion 3 may be arranged in a stripe pattern.
  • FIG. 4 is a cross-sectional view showing the configuration of the semiconductor substrate according to this embodiment.
  • the first wing portion F1 may be thicker than the first base portion B1.
  • the side surface of the ridge portion R (mask portion 5) may be in contact with the first wing portion F1. If the first wing portion F1 does not contact the growth inhibition area DA (mask portion 5), a gap J1 is formed, so there is no problem.
  • FIG. 5 is a cross-sectional view showing the configuration of a semiconductor substrate according to this embodiment. As shown in FIG. 5, the ridge portion R may be located on the flat upper surface of the main substrate 1.
  • FIG. 6 is a cross-sectional view showing the configuration of a semiconductor substrate according to this embodiment.
  • the buffer portion 2 includes a lower portion 2a and an upper portion 2b, the lower portion 2a is planar, and the seed portion 3 and the upper portion 2b are not arranged under the mask portion 5, but only the lower portion 2a may be arranged.
  • the ridge portion R may include the upper portion 2b of the buffer portion 2.
  • FIG. 7 is a cross-sectional view showing the configuration of a semiconductor substrate according to this embodiment. As shown in FIG. 7, the first wing portion F1 may be separated into multiple parts PA aligned in a second direction X2 perpendicular to the first direction X1.
  • FIG. 8 is a cross-sectional view showing the configuration of a semiconductor substrate according to this embodiment.
  • FIG. 9 is a plan view showing the configuration of a semiconductor substrate according to this embodiment.
  • the semiconductor substrate 10 may include an upper layer portion 9 located above the first semiconductor portion 8A and including an active layer and a p-type layer.
  • An anode EA and a cathode EC may be provided on the upper layer portion 9.
  • the method for manufacturing a semiconductor substrate according to the present embodiment includes a step S10 of preparing a template substrate TS including a first seed region S1 and a growth inhibition region DA aligned in a first direction X1, and a step S20 of growing a first semiconductor portion 8A having a first base portion B1 located on the first seed region S1 and a first wing portion F1 connected to the first base portion B1 and facing the growth inhibition region DA through a first gap J1, such that the width of the first wing portion F1 in the first direction X1 is 5.0 times or more the thickness of the first gap J1.
  • a step S30 of stopping the growth of the first wing portion F1 and the second wing portion F2 may be performed before the first wing portion F1 and the second wing portion F2 growing in a direction approaching the first wing portion F1 meet.
  • the template substrate TS has a seed portion 3 including the first seed region S1, and the seed portion 3 may be formed by a sputtering method.
  • FIG 10B is a flow chart showing a method for manufacturing a semiconductor substrate according to this embodiment.
  • step S20B may be performed in which a first semiconductor portion 8A having a first base portion B1 located on the first seed region S1 and a first wing portion F1 connected to the first base portion B1 and facing the growth inhibition region DA via a first gap J1 is grown such that the width (Ws) of the first semiconductor portion 8A (as a whole including both wings) in the first direction X1 is 5.0 times or more the thickness (Th) of the first semiconductor portion 8A.
  • FIG. 11 is a block diagram showing a semiconductor substrate manufacturing apparatus according to this embodiment.
  • Semiconductor substrate manufacturing apparatus 50 includes an apparatus M10 that performs step S10 in FIG. 10, an apparatus M20 that performs step S20A in FIG. 10A (step S20B in FIG. 10B), and a control device MC that controls apparatus M10 and apparatus M20.
  • Apparatus M20 may be an MOCVD apparatus, and control device MC may perform step S30 via apparatus M20.
  • the main substrate 1 may be a silicon substrate, a silicon carbide substrate (4H-SiC, 6H-SiC substrate), a sapphire substrate, a nitride substrate (GaN, AlN substrate, etc.), a ScMgAlO substrate, or the like.
  • the seed portion 3 is formed above the main substrate 1 and serves as the starting point for the growth of the semiconductor portion 8.
  • the seed portion 3 only needs to be formed in at least a part of the opening K (of the mask pattern 6), and may be planar or patterned (e.g., striped).
  • the seed portion 3 may be a GaN layer, an AlN layer, an AlGaN layer, an AlInN layer, AlGaInN, Al, or the like formed at a low temperature (500°C or less).
  • the thickness of the seed portion 3 is about 10 nm to 500 nm.
  • the buffer section 2 may be formed between the main substrate 1 and the seed section 3 (e.g., a GaN layer), and the buffer section 2 improves the crystallinity and flatness of the seed section 3.
  • the buffer section 2 may be planar, or may have a pattern (e.g., stripe) that matches the seed section 3.
  • the buffer section 2 may be made of a GaN layer, an AlN layer, an AlGaN layer, an AlInN layer, AlGaInN, Al, or the like formed at a low temperature (500°C or less).
  • the thickness of the buffer section 2 is about 10 nm to 500 nm.
  • the layer between the main substrate 1 and the semiconductor portion 8 may be referred to as the underlayer (including at least one of the buffer portion 2 and the seed portion 3).
  • a GaN layer may be formed as the underlayer (e.g., the seed portion 3) by sputtering.
  • a sputtering target whose main component is gallium nitride (containing 25 atm% or more of gallium) and whose oxygen content is 5 atm% or less may be used, and the sputtering gas pressure may be set to less than 0.3 Pa.
  • the sputtering method may be appropriately selected from DC sputtering, RF sputtering, AC sputtering, DC magnetron sputtering, ECR (Electron Cyclotron Resonance) sputtering, RF magnetron sputtering, PSD (Pulse Sputter Deposition), Laser Ablation, etc.
  • the sputtering target used may have an oxygen content of 5 atm% or less, 3 atm% or less, or 1 atm% or less in order to improve the crystallinity of the entire film.
  • the purity is also preferably as high as possible, and the content of metal impurities may be less than 0.1% or less than 0.01%.
  • the use of a gallium nitride target with a low oxygen content provides effects such as surface flatness, improved crystallinity, and suppression of the occurrence of surface hillocks (protrusions).
  • the degree of vacuum before film formation in the apparatus may be 3 ⁇ 10 ⁇ 5 Pa or less or 1 ⁇ 10 ⁇ 5 Pa or less.
  • the underlayer (main substrate, main substrate with buffer, etc.) may be pretreated to remove organic layers and irregularities on the underlayer surface, enabling epitaxial growth. Specific examples of pretreatment include reverse sputtering, acid treatment, UV treatment, etc., but reverse sputtering is preferable from the viewpoint of preventing re-adhesion of impurities after treatment. Reverse sputtering is a method of cleaning the underlayer surface by colliding plasmatized atoms with the underlayer side.
  • the substrate temperature during film formation may be room temperature, but the film quality can be further improved by performing the process while the substrate is heated (for example, 400° to 1000°).
  • the power density during discharge may be 5 W/ cm2 or less or 1.5 W/ cm2 or less.
  • the lower limit of the power density may be 0.1 W/ cm2 or 0.3 W/ cm2 .
  • the power density is the power applied during discharge divided by the area of the sputtering target. If the power density is too high, the raw material may be sputtered from the target in a clustered state.
  • Example 1 a base layer (e.g., a seed portion) that is a GaN layer was formed by RF sputtering.
  • a gallium nitride target (oxygen content: 0.4 atom%) was used, the film formation pressure was set to 0.1 Pa, and 20 to 40 sccm of nitrogen gas was introduced.
  • argon gas was not used in Example 1, argon gas may of course be introduced.
  • the discharge density was 125 W/ cm2 , and the film formation temperature was room temperature.
  • the internal stress can be controlled from compressive stress to tensile stress depending on the film formation conditions, making it possible to control the stress on the semiconductor section 8.
  • the internal stress can also be controlled by the amount of argon taken into the underlayer.
  • the stress on the semiconductor section 8 may be controlled by forming the underlayer locally (in a pattern) on the undersubstrate.
  • the mask pattern 6 is formed on the base substrate using a material that suppresses the vertical growth (growth in the c-axis direction) of the nitride semiconductor, and realizes lateral growth (for example, growth in the a-axis direction).
  • the opening K (exposed portion of the seed portion 3) of the mask pattern 6 is the growth starting point of the semiconductor portion 8.
  • Materials for the mask portion 5 of the mask pattern 6 include silicon nitride, silicon carbide, silicon carbonitride, diamond-like carbon, silicon oxide, silicon oxynitride, etc., titanium nitride, molybdenum nitride, tungsten nitride, tantalum carbide, etc.
  • the mask portion 5 may be a single layer film made of one of these materials, or a multilayer film that combines a plurality of these materials.
  • the thickness of the mask portion 5 may be about 5 nm to 2 ⁇ m.
  • FIG. 12 is a cross-sectional view showing the configuration of a semiconductor substrate according to the first embodiment.
  • a silicon substrate is used as the main substrate 1, and a seed portion 3 is formed on a part of the upper surface of the main substrate 1.
  • a ridge portion R including the seed portion 3 and the main substrate 1 is formed in a stripe shape.
  • a mask portion 5 is formed on the side of the ridge portion R and on the surface of the main substrate 1.
  • the mask pattern 6 has a first opening K1 on at least a part of the upper surface of the ridge portion R.
  • a first semiconductor portion 8A is formed on the first opening K1, and a first gap J1 is located below the first wing portion F1. In other words, the first wing portion F1 is separated from the mask portion 5 (growth inhibition region DA).
  • the width WJ of the first gap J1 is the distance in the first direction X1 from the side of the ridge R to the edge E of the first semiconductor portion 8A.
  • the thickness (height) TJ of the first gap is the distance from the upper surface of the mask portion 5 to the lower surface (rear surface) of the first semiconductor portion 8A.
  • the ridge width WR was 5 ⁇ m
  • the ridge pitch width PR was 55 ⁇ m.
  • FIG. 13 is a cross-sectional view showing a method for manufacturing a semiconductor substrate according to Example 1.
  • the semiconductor substrate of Example 1 can be manufactured as follows. A silicon substrate (Si(111) surface) is used as the main substrate 1, and an AlN film (seed portion 3) is formed on the silicon substrate by sputtering. By using a parallel plate type, magnetron sputtering, pulse sputtering, or the like as the sputtering method, low-temperature and low-cost film formation is possible. Note that by using the MOCVD method, an AlN film with high crystallinity can be formed.
  • the thickness of the seed portion 3 is 100 nm. At high temperatures, silicon and gallium can react with each other (a phenomenon known as meltback), so to prevent this, the thickness of the seed portion 3 may be set to 50 to 500 nm.
  • the deposition temperature of the seed portion 3 was 400° C., a mixed gas of argon gas and nitrogen gas (gas ratio was about 1:1), the input power was 500 W, and the back pressure during deposition was 0.3 Pa.
  • a sapphire substrate is used, AlN is deposited directly, but when depositing an AlN layer on a silicon substrate, an Al layer (buffer portion 2) of about several nm is formed first, and then the AlN layer is formed, so that a high-quality AlN layer can be formed without nitriding the silicon substrate.
  • the Al target is sputtered with only Ar gas (without introducing nitrogen). In this way, the Al layer and the AlN layer can be continuously deposited without taking the substrate in and out of the same chamber.
  • a photolithography process is used to form a stripe-shaped resist Z with a width of about 3 ⁇ m on top of the seed portion 3, and a dry etching process is used to form the ridge portion R.
  • the seed portion 3 and a part of the main substrate 1 are etched.
  • the ridge R is formed with an etching thickness of 100 nm for the seed portion 3 (AlN layer) and an etching thickness of about 300 nm for the main substrate, the ridge height will be about 400 nm.
  • the resist Z is not removed, and a silicon nitride film SF (e.g., 10 nm) that will become the mask portion 5 is formed on the resist Z.
  • the thickness of the mask portion needs to be at least 100 nm, and interference between the mask portion and the ELO layer can impair the surface flatness of the ELO layer.
  • the wing portion F is suspended in midair and does not come into contact with the mask portion 5, so even if the mask portion 5 is made very thin, the growth of the wing portion F is not inhibited.
  • Making the mask portion 5 thin improves the flatness of the back surface of the wing portion F.
  • Making the mask portion 5 thicker than 50 nm improves flatness, and it can also be set to 30 nm or less.
  • the resist Z is removed to lift off the silicon nitride film SF on the ridge portion R, and a first opening K1 is formed to form the template substrate TS (selective growth substrate).
  • a first opening K1 is formed to form the template substrate TS (selective growth substrate).
  • Ga does not adhere to the silicon substrate surface.
  • MOCVD apparatus used for forming a GaN layer
  • Ga in the furnace may adhere to the silicon substrate surface and melt back during the heating process before the film formation, which causes a problem of reduced yield.
  • maintenance of the MOCVD apparatus e.g., cleaning of the internal parts of the apparatus such as the tray and cover
  • becomes frequent which causes high costs.
  • this embodiment is a method in which the semiconductor portion 8 is formed in an MOCVD apparatus, and the AlN layer (underlayer) and mask layer are formed in a sputtering apparatus different from that apparatus, and when introduced into the MOCVD apparatus, the silicon substrate surface is covered with AlN (underlayer) and the mask portion, and there is no reduction in yield due to melt back, which has a great industrial merit.
  • the template substrate TS is transported into the MOCVD apparatus, and the semiconductor portion 8 is formed on the template substrate TS by the ELO method.
  • the semiconductor portion 8 is a GaN layer
  • the growth temperature is 1000-1200 degrees
  • the V/III ratio is 500-20000
  • the growth pressure is 50 kPa.
  • SiH 4 may be flowed for doping. Even if SiH 4 is not intentionally introduced, it is possible to use a material containing Si, such as SiO 2 or SiN, in the mask portion and perform Si doping with the Si evaporated from the material. It is preferable to set the film formation conditions in at least two stages.
  • the film formation temperature is set to about 1030° C.
  • V/III is set to about 2000
  • a growth nucleus (vertical growth portion) of the ELO layer (semiconductor portion 8) is formed on the opening K.
  • the thickness (height) of the growth nucleus is about 0.2 to 3.0 ⁇ m, and its width may be about the same as the width of the ridge R or may be a size that protrudes slightly in the a-axis direction ( ⁇ 11-20> direction).
  • the film formation temperature is raised by about 100° C.
  • the semiconductor substrate 10 (with the semiconductor parts 8 exposed) obtained as described above may be removed from the MOCVD apparatus and stored, or an upper layer including an active layer may be formed in the MOCVD apparatus.
  • Example 1 it was found that even if the crystallinity above the opening K is poor, the poor crystallinity is unlikely to be inherited by the wing portion F above the gap (above the mask portion), and the crystallinity of the wing portion F increases (the defect density becomes significantly lower). Furthermore, if a nitride semiconductor layer is formed on a seed layer formed by sputtering without using the ELO method, the defects in the seed layer are inherited entirely by the nitride semiconductor layer, making it difficult to obtain a high-quality device.
  • FIG. 14 shows Raman spectra of the base and wing of the ELO layer according to the comparative example.
  • the ELO layer according to the comparative example is formed on a seed layer formed by MOCVD.
  • FIG. 15 shows Raman spectra of the base and wing of the ELO layer (semiconductor portion) according to the first embodiment.
  • the seed layer is formed by sputtering. From FIG. 14, it is found that in the comparative example, the half-width of the spectrum of GaN in the base is 2.2 cm ⁇ 1 , and the half-width of the spectrum of GaN on the wing is 2.0 cm ⁇ 1 . From FIG.
  • the half-width of the spectrum of GaN in the base is 2.8 cm ⁇ 1
  • the half-width of the spectrum of GaN on the wing is 2.0 cm ⁇ 1
  • the wing is a very high quality crystal, not different from the comparative example (seed portion formed by MOCVD).
  • a high-quality semiconductor portion can be obtained using a low-cost template substrate including an inexpensive silicon substrate and a base portion (a seed portion or a stack of a buffer portion and a seed portion) formed using a non-MOCVD apparatus such as a sputtering apparatus or an EB apparatus.
  • the template substrate TS is formed without using an MOCVD apparatus, and there is also the advantage that the semiconductor portion 8 and the upper layer 9 can be formed continuously in the MOCVD apparatus.
  • FIG. 16 is a plan view of a semiconductor substrate including an upper layer.
  • FIG. 17 is a cross-sectional view of a semiconductor substrate including an upper layer.
  • the upper layer 9 may be formed on the semiconductor portion 8 by changing the deposition conditions (e.g., lowering the deposition temperature by about 100° C.) after the growth of the semiconductor portion 8 is stopped.
  • the upper layer 9 may include at least one of a p-type layer, an n-type layer, and an electron blocking layer in addition to the active layer. Even when the upper layer 9 is formed on the semiconductor substrate 10, the backside phenomenon in which the upper layer material is supplied to the back side of the semiconductor portion 8 is greatly suppressed, and problems such as light absorption caused by the backside phenomenon are also eliminated.
  • the anode EA and the cathode EC are formed above the wing portion F of the semiconductor portion 8.
  • the active region (light-emitting region) is directly below the anode EA, which is made of a transparent electrode such as ITO (indium tin oxide).
  • ITO indium tin oxide
  • the back-transfer phenomenon is suppressed, so that the problem of the light emitted from the active region being absorbed by the back surface of the wing portion F is eliminated.
  • At least a part of the anode EA may be located above the wing portion F, or the entire anode EA may be located above the wing portion F.
  • the cathode EC may be formed above the ridge R.
  • the anode EA and the cathode EC are formed above the same wing portion F, but this is not limited to this.
  • the anode EA may be formed above one of the two wing portions F facing each other across the ridge portion R, and the cathode EC may be formed above the other.
  • Example 1 In conventional ELO methods, cracks can occur in the semiconductor layer due to the difference in thermal expansion coefficient between the heterogeneous substrate and the semiconductor layer.
  • adjacent semiconductor portions 8 do not meet (have a gap GP), and the semiconductor portions 8 are located in an air gap and are physically separated from the mask portion 5. This effectively relieves internal stress while using a heterogeneous substrate (Si substrate, SiC substrate, etc.), and suppresses the occurrence of cracks.
  • the width of the wing portion F for example, to 7 ⁇ m or more
  • the width WJ of the gap J is 20 ⁇ m
  • the ridge height is 300 nm
  • the width of the gap GP is 10 ⁇ m. Since the back surface of the semiconductor portion 8 is at the same level as the top surface of the ridge R, the thickness of the gap J is 300 nm, and the aspect ratio of the gap J is 66.6. An upper layer portion 9 was formed on the semiconductor portion 8, but no lamination of active layer material or the like on the back surface of the semiconductor portion 8 was confirmed, and it was found that the backside rotation phenomenon was suppressed.
  • the width WR of the ridge portion R which is the starting point of growth, may be 1 ⁇ m to 20 ⁇ m, or 2 ⁇ m to 10 ⁇ m.
  • the thickness TJ of the gap may be 5 ⁇ m or less, 2 ⁇ m or less, 1 ⁇ m or less, 0.6 ⁇ m or less, or 0.3 ⁇ m or less.
  • the thickness TJ of the gap may be 0.05 ⁇ m (50 nm) or more. This makes it easier to remove the mask portion 5.
  • the pitch PR of the ridge portion may be 20 ⁇ m or more.
  • the thickness TJ of the gap may be less than 0.5 ⁇ m (500 nm). This reduces the formation of morphology on the back surface, and improves the quality of the device formed on the wing portion F.
  • the aspect ratio of the gap J may be 5.0 or more, 10 or more, 20 or more, 30 or more, 50 or more, or 100 or more.
  • the upper layer 9 can be formed on the wide wing portion F while suppressing the back-turning phenomenon, and a high-quality (e.g., high light extraction efficiency) semiconductor element can be formed.
  • the aspect ratio of the gap J may be, for example, 100 to 1000. This reduces the risk of the semiconductor portion 8 warping upward due to gravity.
  • the width of the gap GP to 30 ⁇ m or less, or 10 ⁇ m or less, the backside rotation phenomenon can be more effectively suppressed. In other words, there is no lamination of active layer material on the back side of the wing portion F formed in this manner.
  • the width of the gap GP can be 1/5 to 1/100 of the width of the wing portion F. This allows a wide wing portion F to be formed while suppressing the backside rotation phenomenon, thereby increasing the degree of freedom of the device.
  • FIG. 18 is a plan view showing a method of element isolation in Example 1.
  • FIG. 19 is a cross-sectional view showing a method of element isolation in Example 1.
  • the element body 20 (including the wing portion F, the upper layer portion 9, the anode EA, and the cathode EC) is separated from the template substrate.
  • an adhesive pressing body YS adheresive plate, adhesive sheet, etc.
  • the base portion of the element body 20 (the connection portion with the template substrate TS) easily breaks, and the element body 20 is separated from the template substrate TS.
  • the element body 20 is peeled off from the template substrate TS while being held by the pressing body YS. In this way, the gap J functions effectively in element isolation, and the element body 20 can be peeled off without damaging the element body 20.
  • the element body 20 include light-emitting diodes (LEDs), semiconductor lasers, Schottky diodes, photodiodes, transistors (including power transistors and high electron mobility transistors), etc.
  • LEDs light-emitting diodes
  • semiconductor lasers semiconductor lasers
  • Schottky diodes Schottky diodes
  • photodiodes transistors (including power transistors and high electron mobility transistors), etc.
  • FIG. 20 is a schematic diagram showing the configuration of an electronic device according to Example 1.
  • the electronic device 30 includes an element body 20, a drive board 23 on which the element body 20 is mounted, and a control circuit 25 that controls the drive board 23.
  • the control circuit 25 may include a processor.
  • Examples of the electronic device 30 include a display device, a laser emission device (including a Fabry-Perot type and a surface emission type), a lighting device, a communication device, an information processing device, a sensing device, a power control device, and the like.
  • the element body 20 is bonded and electrically connected to the drive substrate 23 in a state where it has been peeled off from the template substrate TS, but it may also be bonded and electrically connected to the drive substrate 23 in an unpeeled state (the template substrate TS and the element body 20 thereon).
  • Example 2 the semiconductor substrate 10 of FIG. 3 was formed. Specifically, a silicon substrate was used as the main substrate 1, an Al layer (not shown) was formed to a thickness of 3 nm on the main substrate 1, and then an AlN layer having a thickness of 200 nm was formed as the buffer portion 2 by sputtering.
  • the film formation temperature was set to 400° C., and a mixed gas of argon gas and nitrogen gas was used. The gas ratio was approximately 1:1, the input power was 500 W, and the back pressure during film formation was 0.3 Pa.
  • a GaN target was used to form a GaN layer, which is the seed portion 3, on the buffer portion 2 (AlN layer) by sputtering to a thickness of 400 nm.
  • a ridge portion R and a SiN film were formed by the above-mentioned method, and the SiN film on the ridge portion was lifted off to form a template substrate TS (selective growth substrate) including a mask pattern 6.
  • the bottom surface of the ridge portion R reached the main substrate 1, and the main substrate 1 was dug down by about 400 nm.
  • the semiconductor portion 8 was formed on the template substrate TS by MOCVD, thereby obtaining the semiconductor substrate 10.
  • the width of the ridge portion R is 3 ⁇ m
  • the pitch width of the ridge portion is 40 ⁇ m
  • the width of the gap GP is 5 ⁇ m
  • the width WJ of the void J is 16 ⁇ m. Since the height of the top surface of the ridge portion R and the back surface of the semiconductor portion 8 are the same, the thickness TJ of the void J is 1 ⁇ m, and the aspect ratio of the void J is 16.0.
  • Example 2 by changing the deposition conditions of the ELO method (for example, by changing the partial pressure of nitrogen and hydrogen for the gas flow and increasing the amount of hydrogen), it is possible to obtain the configuration shown in Figure 4, in which the height of the back surface of the wing portion F is lower than the upper surface of the ridge portion R.
  • deposition ended when the back surface of the wing portion F was about 600 nm lower than the upper surface of the ridge portion R, so the thickness TJ of the gap J was 400 nm.
  • the width of the ridge portion R was 8 ⁇ m
  • the pitch width of the ridge portion was 78 ⁇ m
  • the width of the gap GP was 30 ⁇ m.
  • the width WJ of the gap J was 20 ⁇ m
  • the aspect ratio of the gap J was 50.
  • Example 3 the semiconductor substrate 10 of FIG. 2 was formed. Specifically, a sapphire substrate was used as the main substrate 1, and a 200 nm thick AlN layer was formed on the main substrate 1 as the seed portion 3 by sputtering.
  • the film formation temperature was 500° C., and a mixed gas of argon gas and nitrogen gas was used. The gas ratio was approximately 1:1, the input power was 500 W, and the back pressure during film formation was 0.3 Pa.
  • the ridge portion R and the SiN film were formed by the above-mentioned method, and the SiN film on the ridge portion was lifted off to form a template substrate TS (selective growth substrate) including a mask pattern 6.
  • the bottom surface of the ridge portion R reached the main substrate 1 (sapphire substrate), and the main substrate 1 was dug down by about 10 nm.
  • a semiconductor portion 8 was formed on the template substrate TS by MOCVD.
  • the width of the ridge portion R was 2 ⁇ m
  • the pitch width of the ridge portion was 30 ⁇ m
  • the width of the gap GP was 2 ⁇ m
  • the width WJ of the void J was 13 ⁇ m. Since the heights of the upper surface of the ridge portion R and the back surface of the semiconductor portion 8 were the same, the thickness TJ of the void J was 200 nm, and the aspect ratio of the void J was 65.
  • the upper layer 9 was formed on the semiconductor portion 8, no lamination of active layer material or the like on the back surface of the semiconductor portion 8 was confirmed, and it was found that the backside rotation phenomenon had been suppressed.
  • Example 4 21 is a cross-sectional view showing the configuration of a semiconductor substrate of Example 4.
  • a seed portion 3 having a two-layer structure of an AlGaN layer (2 ⁇ m) and a GaN layer (1.5 ⁇ m) was formed by MOCVD on an AlN layer (200 nm) that is a buffer portion 2.
  • the height of the ridge portion R is 300 nm, and the bottom surface of the ridge portion R is in the GaN layer (the layer below the seed portion 3).
  • a semiconductor portion 8 was formed on the template substrate TS by MOCVD.
  • Example 4 the width WR of the ridge portion R was 3 ⁇ m, the pitch width PR of the ridge portion was 55 ⁇ m, the width of the gap GP was 10 ⁇ m, and the width WJ of the void J was 21 ⁇ m.
  • the back surface of the wing portion F was about 50 nm lower than the top surface of the ridge portion R, and the thickness TJ of the void J was 250 nm, so the aspect ratio of the void J was 84.
  • FIG. 22 is a graph showing the results of an XRD reflection scan measurement of the ELO layer of the comparative example.
  • the ELO layer of the comparative example was grown laterally so as to be in contact with the mask part.
  • FIG. 23 is a graph showing the results of an XRD reflection scan measurement of the semiconductor part of Example 1.
  • three peaks corresponding to the base part and both wing parts (paired wing parts) sandwiching it are detected.
  • the central peak is the peak of the base part, and the crystal axis (c-axis) of the c-plane is substantially perpendicular to the surface of the mask part.
  • the angle difference ⁇ between the peaks from both wing parts is 1.1 degrees.
  • Example 5 24 is a plan view showing the configuration of the semiconductor substrate of Example 5.
  • FIG. 24 is a cross-sectional view showing the configuration of the semiconductor substrate of Example 5.
  • the template substrate TS includes a first seed region S1 and a growth inhibition region (non-seed portion) DA aligned in the first direction X1, and a first semiconductor portion 8A located above the template substrate TS.
  • the first semiconductor portion 8A has a first base portion B1 located above the first seed region S1 and a first wing portion F1 connected to the first base portion B1 and facing the growth inhibition region DA through a first gap J1.
  • the first wing portion F1 includes a wing end (edge) E1 located above the growth inhibition region DA, and the ratio of the width in the first direction X1 to the thickness TJ of the first gap J1 is 5.0 or more. In this way, a wide device layer (functional layer) can be formed on the first wing portion F1.
  • the thickness TJ of the first gap J1 may be the thickness below the wing end E1 in the first gap J1.
  • the template substrate TS includes a main substrate 1 and an underlayer 4, and in the first seed region S1, the underlayer 4 is unmodified, while in the growth inhibition region DA, the underlayer 4 is modified.
  • the first semiconductor portion 8A includes a first raised portion R1 located on the first seed region S1, and a growth inhibition film 7 is provided in contact with the first raised portion R1.
  • the first raised portion R1 is formed in a mesa shape on the first seed region S1 and is connected to the first base portion B1.
  • the growth inhibition film 7 may be in contact with the side and top surfaces of the first raised portion R1, and may be located on the growth inhibition region DA.
  • FIG. 26 is a cross-sectional view showing a method for manufacturing the semiconductor substrate of FIG. 25.
  • FIG. 26 includes the steps of preparing a template substrate TS including a first seed region S1 and a growth inhibition region DA, forming a first raised portion R1 from the first region S1 above the template substrate TS, forming a growth inhibition film 7 in contact with the first raised portion R1, and forming a first base portion B1 located above the first raised portion R1 and a first wing portion F1 connected to the first base portion B1, separated from the growth inhibition region DA, and located above the gap J1.
  • the first base B1 and the first wing F1 may be formed with the corner RC of the first raised portion R1 as the growth starting point.
  • the corner RC may be used as the growth starting point, but this is not limited to this. It is also possible to form a defect (e.g., a tiny opening) in the growth inhibition film 7 on the first raised portion R1, and use the defect in the growth inhibition film 7 as the growth starting point for the first base B1 and the first wing F1.
  • the first protrusion R1, the growth suppression film 7, and the first base B1 and the first wing F1 may be continuously formed using an MOCVD apparatus.
  • the first protrusion R1 may include a GaN-based semiconductor
  • the growth suppression film 7 may be silicon nitride
  • the first protrusion R1 may be formed by supplying a raw material serving as a gallium source (organic raw material such as trimethylgallium (TMG) or triethylgallium (TEG)) and a raw material serving as a nitrogen source (ammonia gas (NH 3 ))
  • the growth suppression film 7 may be formed by stopping the supply of the raw material serving as a gallium source and supplying a silicon-based material (e.g., SiH 4 ) while maintaining the supply of the raw material serving as the nitrogen source.
  • the first base B1 and the first wing F1 may include a GaN-based semiconductor, and the first base B1 and the first wing F1 may be formed by stopping the supply of the silicon-based material and supplying a raw material serving as a gallium source while maintaining the supply of the raw material serving as the nitrogen source. Also, the supply of a small amount of silicon-based material may be continued at a doping level. Since the first protrusion R1 is made of the same GaN-based semiconductor as the first wing portion F1, lattice defects caused by the difference in lattice constant between the first protrusion R1 and the first wing portion F1 are reduced.
  • the film can be continuously formed while forming the first gap J1 under the wing portion F without removing it from the MOCVD apparatus, thereby reducing manufacturing time and costs.
  • the first gap J1 and forming the wing portion F so that it does not come into contact with the underlayer 4 (growth inhibition area DA), stresses from the main substrate 1 and underlayer 4 acting on the semiconductor portion 8 can be effectively alleviated.
  • FIG. 27 is a cross-sectional view showing a method for manufacturing the template substrate of FIG. 25.
  • the template substrate TS of FIG. 25 may be obtained by performing the steps of forming an underlayer 4 containing an underlayer material, depositing a resist RZ on the underlayer 4, patterning the resist RZ, subjecting the exposed underlayer material to plasma processing, and removing the resist RZ.
  • the underlayer 4 may be formed by a sputtering method.
  • argon plasma is irradiated onto the exposed surface 4D of the underlayer 4 to modify the surface of the irradiated area, forming a growth inhibition area DA.
  • the plasma treatment can use oxygen plasma, nitrogen plasma, hydrogen plasma, or a mixture of these plasmas in addition to argon plasma.
  • the growth inhibition area DA can contain argon, oxygen, nitrogen, etc. as impurities.
  • the underlayer material can be aluminum nitride and the growth inhibition area DA can be aluminum oxynitride.
  • the underlayer material can be AlScN (aluminum scandium nitride) and the growth inhibition area DA can be AlScON (aluminum scandium oxynitride).
  • FIG. 28 is a cross-sectional view showing a method for manufacturing a template substrate.
  • the steps of patterning a resist RZ on an underlayer 4 e.g., an AlN layer
  • a film CM e.g., a silicon nitride film of about 10 nm
  • a film CM e.g., a silicon nitride film of about 10 nm
  • removing the resist RZ lift-off patterning of the film CM
  • annealing the film CM and the underlayer 4 e.g., heating at 1000° C.
  • removing the film CM e.g., removing the silicon nitride film by BHF
  • a growth inhibition area DA located under the film CM can be formed on the surface of the underlayer 4 due to the mutual diffusion phenomenon of the film CM and the underlayer 4 during annealing.
  • the underlayer material may be AlScN, ScN, ZnO, CrN, etc., including a different material (e.g., a metal element other than group III) such as Sc (scandium), Zn, or Cr.
  • the underlayer 4 may have a single layer structure or a multilayer structure. It may also have a multilayer structure including a periodic structure.
  • FIG. 29 is a cross-sectional view showing a method for manufacturing a template substrate.
  • a process of patterning and forming a resist RZ on an underlayer 4 e.g., an AlN layer
  • a process of implanting impurity ions into the exposed underlayer material and a process of removing the resist RZ may be performed.
  • impurities include Si (silicon), Fe (iron), and Mg (magnesium).
  • impurity ions are embedded in the exposed surface 4D of the underlayer 4 to modify the surface and form a growth inhibition region DA.
  • the underlayer material may be AlScN, ScN, ZnO, CrN, or the like, including a different material (e.g., a metal element other than group III) such as Sc (scandium), Zn, or Cr.
  • the underlayer 4 may have a single layer structure or a multilayer structure. It may also have a multilayer structure including a periodic structure.
  • Example 6 30 and 31 are cross-sectional views showing the configuration of a semiconductor substrate of Example 6.
  • the semiconductor substrate 1 includes a template substrate TS including a first seed region S1 and a growth inhibition region (non-seed portion) DA aligned in a first direction X1, and a first semiconductor portion 8A located above the template substrate TS.
  • the first semiconductor portion 8A has a first base portion B1 located above the first seed region S1 and a first wing portion F1 connected to the first base portion B1 and facing the growth inhibition region DA through a first gap J1.
  • the first wing portion F1 includes a wing end (edge) E1 located above the growth inhibition region DA, and the ratio of the width (WJ) in the first direction X1 to the thickness TJ of the first gap J1 is 5.0 or more.
  • the width (one wing width Wf) of the first wing portion F1 in the first direction X1 may be 5.0 times or more the thickness TJ of the first gap J1.
  • the thickness TJ may be the thickness below the wing end E1 in the first gap J1, or may be the distance (spacing) from the growth inhibition region DA to the wing end E1. In this way, a wide device layer (upper layer, functional layer) can be formed on the first wing portion F1.
  • the threading dislocation density of the first wing portion F1 may be 5 ⁇ 10 6 [dislocations/cm 2 ] or less.
  • the ratio of the width in the first direction X1 (one wing width Wf) to the thickness Th (wing thickness) of the first wing portion F1 may be 5.0 or more.
  • the template substrate TS in FIG. 30 includes a main substrate 1, a buffer portion (planar buffer layer) 2, and a seed portion 3.
  • the buffer portion 2 is a growth suppression layer (a layer that suppresses the growth of nitride semiconductor crystals) and includes a ridge portion (convex portion) R1.
  • the buffer portion 2 may include at least one of a 4H-SiC layer, a 6H-SiC layer, a 3C-SiC layer, a sapphire layer, a diamond layer, and a ScAlMgO layer.
  • a seed portion 3 (e.g., AlN) including a first seed region S1 is formed on the ridge portion R1, and a region of the upper surface of the buffer portion 2 that does not overlap with the seed portion 3 functions as a growth suppression region DA.
  • a silicon substrate, a silicon carbide substrate, a sapphire substrate, or the like can be used as the main substrate 1.
  • the template substrate TS in FIG. 31 includes a main substrate 1 and a seed portion 3.
  • the main substrate 1 is a growth-inhibiting substrate (a substrate that inhibits the growth of nitride semiconductor crystals) and includes a ridge portion (convex portion) R1.
  • the main substrate 1 may be a 4H-SiC substrate, a 6H-SiC substrate, a 3C-SiC substrate, a sapphire substrate, a diamond substrate, or a ScAlMgO substrate.
  • a seed portion 3 (e.g., AlN) including a first seed region S1 is formed on the ridge portion R1, and the region of the upper surface of the main substrate 1 that does not overlap with the seed portion 3 functions as a growth-inhibiting region DA.
  • Example 7 Fig. 32 is a cross-sectional view showing the configuration of a semiconductor substrate of Example 7.
  • the semiconductor substrate 10 of Fig. 32 includes a template substrate TS including a first seed region S1 and a first semiconductor portion 8 located above the template substrate TS, the first semiconductor portion 8 has a first base portion B1 located on the first seed region S1 and a first wing portion F1 adjacent to the first base portion B1 in the first direction X1 and connected to the first base portion B1, the template substrate TS includes a growth inhibition region DA facing the first wing portion F1 via a first gap J1, the first wing portion F1 includes a wing end (edge) E1 located above the growth inhibition region DA, and a ratio of a length WJ of the first gap J1 in the first direction X1 to a thickness TJ of the first gap J1 is 5.0 or more.
  • the template substrate TS includes a main substrate 1 having a lattice constant different from that of the first semiconductor portion 8, and a seed portion 3 located above the main substrate 1, the upper surface of the seed portion 3 being the first seed region S1, and the side surface of the seed portion 3 may be covered with the same material as the growth inhibition region DA.
  • a flat buffer portion 2 (e.g., a planar AlN layer) may be formed on the main substrate 1, and a mesa-shaped seed portion 3 (ridge portion R1) including a first seed region S1 may be formed on the buffer portion 2.
  • the seed portion 3 may be a GaN-based semiconductor.
  • the thickness TJ under the wing end in the first gap J1 is 482 [nm]
  • the width of the first gap J1 is 20.1 [ ⁇ m]
  • the width of the opening K is 3.06 [ ⁇ m]
  • the width (length in the first direction) Ws of the entire first semiconductor portion 8 including both wings is 44.1 [ ⁇ m]
  • the thickness (wing thickness) Th of the first semiconductor portion 8 is 2.22 [ ⁇ m].
  • the thickness below the base of the wing may differ from the thickness below the end of the wing by approximately 0 to 5%.
  • the thickness of the first gap J1 may be the thickness below the end of the wing (TJ) or the minimum thickness over the entire first gap J1.
  • FIG. 33 is a flow chart showing a method for manufacturing a semiconductor device according to the eighth embodiment.
  • FIG. 34 is a cross-sectional view showing a method for manufacturing a semiconductor device according to the eighth embodiment.
  • a step S60 of preparing a semiconductor substrate 10, a step S70 of forming an upper layer 9 above a first wing portion F1, and a step S80 of peeling the first wing F1 from a template substrate TS while the first wing portion F1 and the upper layer 9 are held on a transfer substrate PS may be performed to obtain an element body 20 (semiconductor device), or a semiconductor device 21 including the element body 20 and a transfer substrate PS.
  • the upper layer 9 does not need to be formed below (on the back surface) of the first wing F1.
  • the upper layer 9 (functional layer) may be, for example, a nitride semiconductor layer (for example, a GaN-based semiconductor layer) including an active layer, and an electrode, an insulating film, or the like may be provided on the upper layer 9.
  • the semiconductor devices (20 and 21) may include an electrode, an insulating film, or the like.
  • the growth suppression film 7 is located on the first raised portion R1, so the bond between the first raised portion R1 and the first wing portion F1 is weak, and the first wing portion F1 can be easily peeled off. Since the first raised portion R1 and the first base portion B1 are nitride semiconductor crystals, they may be cleaved at the boundary between them.

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Abstract

第１方向に並ぶ第１シード領域および成長抑制領域を含むテンプレート基板と、前記テンプレート基板の上方に位置する第１半導体部とを備え、前記第１半導体部は、前記第１シード領域上に位置する第１基部と、前記第１基部に接続し、第１空隙を介して前記成長抑制領域と向かい合う第１ウィング部とを有し、前記第１ウィング部は、前記成長抑制領域の上方に位置するウィング端を含み、前記第１空隙は、前記第１方向の幅の、前記ウィング端下の厚さに対する比が５．０以上である。

Description

半導体基板、半導体基板の製造方法および製造装置、半導体デバイスの製造方法
　本開示は、半導体基板等に関する。
　ＧａＮ（窒化ガリウム）を用いた半導体素子をシリコン基板やサファイア基板上に形成する技術の開発が進んでいる。しかし、異種基板上にＧａＮ層を成膜すると、サファイア基板上では１０８ｃｍ－２台、シリコン基板上では１０９ｃｍ－２台の欠陥密度で異種材料界面（基板と成膜した膜の界面）から貫通転位が発生し、その上に形成されたデバイスの特性や信頼性を低下させていた。そのため、異種基板上で、低欠陥密度のＧａＮ層を形成するための技術としてＥＬＯ（Epitaxial Lateral Overgrowth）法が検討されてきた。例えば、異種基板およびシード層（ＧａＮ層等）を含むベース基板にＧａＮ層が成長しないマスクパターンを形成し、マスク部がない開口部に露出したシード層を成長起点として、マスク部上にＧａＮ層を横方向成長させることで、マスク部上のＧａＮ層の欠陥密度を低減させることができる（特許文献１）。しかし、横方向成長するＧａＮ層がマスク部と接触することで、成膜条件によっては、ＧａＮ層の平坦性が低下する問題がある。
　特許文献２では、空隙上に半導体層を横方向成長させ、半導体層の下面（裏面）にもデバイス層（半導体積層膜）を形成している。
特開２０１３－２５１３０４号公報 特表２０１７－５３５０５１号公報
　特許文献２の技術では、幅広のデバイス層を形成することが難しいという問題がある。
　本開示にかかる半導体基板は、第１方向に並ぶ第１シード領域および成長抑制領域を含むテンプレート基板と、前記テンプレート基板の上方に位置する第１半導体部とを備え、前記第１半導体部は、前記第１シード領域上に位置する第１基部と、前記第１基部に接続し、第１空隙を介して前記成長抑制領域と向かい合う第１ウィング部とを有し、前記第１ウィング部は、前記成長抑制領域の上方に位置するウィング端を含み、前記第１空隙は、前記第１方向の幅の、前記ウィング端下の厚さに対する比が５．０以上である。
　幅広のデバイス層（機能層）を形成することができる。
本実施形態に係る半導体基板の構成を示す平面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態に係る半導体基板の構成を示す平面図である。 本実施形態に係る半導体基板の製造方法を示すフローチャートである。 本実施形態に係る半導体基板の製造方法を示すフローチャートである。 本実施形態に係る半導体基板の製造装置を示すブロック図である。 実施例１に係る半導体基板の構成を示す断面図である。 実施例１に係る半導体基板の製造方法を示す断面図である。 比較例に係るＥＬＯ層の基部およびウィング部のラマンスペクトラムである。 実施例１に係るＥＬＯ層（半導体部）の基部およびウィング部のラマンスペクトラムである。 上層部を含む半導体基板の平面図である。 上層部を含む半導体基板の断面図である。 実施例１における素子分離の方法を示す平面図である。 実施例１における素子分離の方法を示す断面図である。 実施例１に係る電子機器の構成を示す模式図である。 実施例４の半導体基板の構成を示す断面図である。 比較例のＥＬＯ層に対するＸＲＤ反射スキャン測定の結果を示すグラフである。 実施例１の半導体部に対するＸＲＤ反射スキャン測定の結果を示すグラフである。 実施例５の半導体基板の構成を示す平面図である。 実施例５の半導体基板の構成を示す断面図である。 図２５の半導体基板の製造方法を示す断面図である。 図２５のテンプレート基板の製造方法を示す断面図である。 テンプレート基板の製造方法を示す断面図である。 テンプレート基板の製造方法を示す断面図である。 実施例６の半導体基板の構成を示す断面図である。 実施例６の半導体基板の構成を示す断面図である。 実施例７の半導体基板の構成を示す断面図である。 実施例８の半導体デバイスの製造方法を示すフローチャートである。 実施例８の半導体デバイスの製造方法を示す断面図である。
　図１は、本実施形態に係る半導体基板の構成を示す平面図である。図２は、本実施形態に係る半導体基板の構成を示す断面図である。図１および図２に示すように、半導体基板１０は、第１方向Ｘ１に並ぶ第１シード領域Ｓ１および成長抑制領域（非シード領域）ＤＡを含むテンプレート基板ＴＳと、テンプレート基板ＴＳの上方に位置する第１半導体部８Ａとを備える。第１半導体部８Ａは、第１シード領域Ｓ１上に位置する第１基部Ｂ１と、第１基部Ｂ１に繋がり、第１空隙Ｊ１を介して成長抑制領域ＤＡと向かい合う第１ウィング部Ｆ１とを有する。第１ウィング部Ｆ１は、成長抑制領域ＤＡの上方に位置するエッジ（ウィング端）Ｅ１を含む。第１空隙Ｊ１は、第１方向Ｘ１の幅ＷＪの厚さＴＪに対する比（空隙のアスペクト比）が５．０以上である。こうすれば、第１ウィング部Ｆ１上に幅広のデバイス層（機能層）を形成することができる。厚さＴＪは、第１空隙Ｊ１におけるウィング端Ｅ１下の厚さ（ウィング端Ｅ１の下面とテンプレート基板ＴＳ表面とのｃ軸方向の長さ）であってよい。第１ウィング部Ｆ１の第１方向Ｘ１の幅が、第１空隙Ｊ１の厚さＴＪの５．０倍以上であってもよい。
　テンプレート基板ＴＳは、成長抑制領域ＤＡとして機能するマスク部５と、第１シード領域Ｓ１として機能する（シード３の上面を第１シード領域Ｓ１として露出させる）第１開口部Ｋ１とを含むマスクパターン６を有してよい。具体的には、マスク部５の表面（上面）が成長抑制領域ＤＡとなる。テンプレート基板ＴＳは、第１半導体部８Ａと格子定数が異なる主基板１（異種基板）と、シード部３とを含んでよい。テンプレート基板ＴＳは上面側にリッジ部Ｒを有し、リッジ部Ｒの上面に第１シード領域Ｓ１が位置してよい。具体的には、シード部３の表面（上面）が第１シード領域Ｓ１となる。
　第１空隙Ｊ１とは、成長抑制領域ＤＡと第１ウィング部Ｆ１とで挟まれた空間である。主基板１から第１半導体部８Ａへの向きを「上向き」とする。半導体基板１０の法線方向と平行な視線で対象物を視る（透視的な場合を含む）ことを「平面視」と呼ぶ。第１シード領域Ｓ１（シード部３の表面）および成長抑制領域ＤＡ（マスク部５の表面）は、基板の厚さ方向（上下方向）の位置が異なるが、平面視において第１方向Ｘ１（基板の厚さ方向と直交する方向）に並んでいればよい。
　第１半導体部８Ａは、主成分として窒化物半導体を含む。窒化物半導体は、例えば、ＡｌｘＧａyＩｎｚＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）と表すことができ、具体例として、ＧａＮ系半導体、ＡｌＮ（窒化アルミニウム）、ＩｎＡｌＮ（窒化インジウムアルミニウム）、ＩｎＮ（窒化インジウム）を挙げることができる。ＧａＮ系半導体とは、ガリウム原子（Ｇａ）および窒素原子（Ｎ）を含む半導体であり、典型的な例として、ＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮを挙げることができる。
　第１半導体部８Ａは、ドープ型（例えば、ドナーを含むｎ型）でもノンドープ型でもよい。半導体基板とは、半導体を含む基板という意味であり、テンプレート基板ＴＳの主基板１は、半導体（例えば、シリコン、炭化シリコン）を含んでもよいし、半導体を含まなくてもよい。半導体を含まない主基板１として、例えばサファイア基板がある。主基板１は、自立基板（ウェハ）であってよい。主基板１およびシード部３を含めてベース基板と呼びことがある。ベース基板およびマスクパターン６を含むテンプレート基板ＴＳを成長用基板と呼ぶことがある。
　第１方向Ｘ１は、第１半導体部８Ａ（ＧａＮ等の窒化物半導体）のａ軸方向（＜１１－２０＞方向）であってよい。第２方向Ｘ２は、第１半導体部８Ａのｍ軸方向（＜１－１００＞方向）であってよい。半導体基板１０の厚さ方向Ｚが第１半導体部８Ａのｃ軸方向（＜０００１＞方向）であってよい。
　第１半導体部８Ａは、第１開口部Ｋ１下に露出したシード部３を起点として、ＥＬＯ（Epitaxial Lateral Overgrowth）法によって形成することができる。第１半導体部８Ａのうち、第１開口部Ｋ１の上方に位置する基部Ｂ１は、貫通転位が多い転位継承部となり、マスク部５の上方に位置する第１ウィング部Ｆ１は、転位継承部と比較して貫通転位密度が小さい低欠陥部となる。第２半導体部８Ｃは、第２開口部Ｋ２下に露出したシード部３を起点として、マスク部５上を横方向に成長し、第１半導体部８Ａと会合する前に成長が止められる。
　このように、成長抑制領域ＤＡの上方に第１ウィング部Ｆ１のエッジＥ１を形成し、第１空隙Ｊ１のアスペクト比（第１方向Ｘ１の幅Ｗ１の厚さＴＪに対する比）を５．０以上とすることで、結晶性が高く（欠陥密度が低く）幅広の第１ウィングＦ１を速やかに形成することができるとともに、第１ウィングＦ１の平坦性が高められる。また、第１半導体部８Ａ上に活性層を含む上層部（デバイス層、機能層）を形成する場合に、上層部材料が第１ウィング部Ｆ１の裏面に廻り込む現象を抑制することができる。上層部は、例えば窒化物半導体層（活性層含む）を有してよい。
　半導体基板１０は、テンプレート基板ＴＳの上方に位置する第２半導体部８Ｃを備えてよい。テンプレート基板ＴＳは、平面視において成長抑制領域ＤＡを介して第１シード領域Ｓ１と隣り合う第２シード領域Ｓ２を有してよい。第２半導体部８Ｃは、第２シード領域Ｓ２上に位置する第２基部Ｂ２と、第２基部Ｂ２に繋がり、第２空隙Ｊ２を介して成長抑制領域ＤＡと向かい合う第２ウィング部Ｆ２とを有し、第１ウィング部Ｆ１および第２ウィング部Ｆ２がギャップＧＰを介して第１方向Ｘ１に並び、第２空隙Ｊ２は、第１方向Ｘ１の幅ＷＪの厚さＴＪに対する比が５．０以上であってよい。厚さＴＪは、第２空隙Ｊ２におけるウィング端Ｅ２下の厚さであってよい。
　以下では、第１半導体部８Ａおよび第２半導体部８Ｃの総称を半導体部（半導体層）８、第１ウィング部Ｆ１および第２ウィング部Ｆ２の総称をウィング部Ｆ、第１基部Ｂ１および第２基部Ｂ２の総称を基部Ｂ、第１空隙Ｊ１および第２空隙Ｊ２の総称を空隙Ｊ、マスクパターン６の第１開口部Ｋ１および第２開口部Ｋ２の総称を開口部Ｋ、第１シード領域Ｓ１および第２シード領域Ｓ２の総称をシード領域Ｓと表現する場合がある。
　第１ウィング部Ｆ１は、第１方向Ｘ１の幅の厚さに対する比が、２．０以上、５．０以上、１０以上、２０以上、５０以上、１００以上あるいは２００以上であってよい。第１ウィング部Ｆ１の幅に対する厚みの比を１／２以下とすることで、第１基部Ｂ１のｃ軸方向と、第１ウィング部Ｆ１の先端のｃ軸方向とのズレを０．２°以下とすることができる。第１ウィング部Ｆ１は、第１方向Ｘ１の幅が７．０〔μｍ〕以上、１０．０〔μｍ〕以上、２０．０〔μｍ〕以上、４０．０〔μｍ〕または１００〔μｍ〕以上であってよい。第１ウィング部Ｆ１は、第１方向Ｘ１の幅が、８０．０〔μｍ〕以下であるとよい。これにより、重力により半導体部８が基板方向に反ってしまうおそれを低減できる。第１ウィング部Ｆ１の厚さは、例えば１０．０〔μｍ〕以下、５．０〔μｍ〕以下、または２．０〔μｍ〕以下であってよい。図２に示すように、ギャップＧＰの幅が第１空隙Ｊ１の厚さよりも大きくてもよい。第１ウィング部Ｆ１の幅の第１基部Ｂ１の幅に対する比が、３．０以上であってよい。第１空隙Ｊ１の厚さは、３．０〔μｍ〕以下であってよい。第１ウィング部Ｆ１および第１基部Ｂ１の厚さが同じであってよい。マスク部５の厚さは、１〔μｍ〕以下であってよく、５０〔ｎｍ〕以下であってもよい。シード部３は、アルゴンまたは酸素を２×１０１８／ｃｍ３以上含む窒化物半導体（ＡｌＮ、ＡｌＯＮ、ＧａＮ系半導体等）で構成されていてよい。
　図１に示すように、第１シード領域Ｓ１および成長抑制領域ＤＡそれぞれが、第１方向Ｘ１と直交する第２方向Ｘ２を長手方向とする形状であってよい。主基板１は、シリコン基板、サファイア基板あるいは炭化シリコン基板であり、第１半導体部８Ａは窒化物半導体（例えば、ＧａＮ系半導体）を含んでよい。
　図２に示すように、テンプレート基板ＴＳは上面側にリッジ部Ｒを有し、シード部３はリッジ部Ｒに含まれていてもよい。リッジ部Ｒの上面がシード部３で構成され、リッジ部Ｒの側面はマスク部５で構成されてよい。すなわち、リッジ部Ｒの上面がシード部３を有し、リッジ部Ｒの側面がマスク部５を有していてもよい。また、リッジ部Ｒの上面にシード部３を有し、かつ、リッジ部Ｒの側面はマスク部５で構成されて、シード部３を有していなくてもよい。シード部３は、リッジ部Ｒに局所配置され、マスク部５下に配されていなくてよい。
　主基板１は上面側に凸部Ｑを含み、シード部３は凸部Ｑ上に位置してよい。リッジ部Ｒの側面は、第１ウィング部Ｆ１と接触していなくてよい。リッジ部Ｒの側面は、全体が第１空隙Ｊ１に面していてもよい。これにより、リッジ部Ｒとウィング部Ｆ１との接触面積が低減し、ウィング部Ｆ１の欠陥を低減させることができる。シード部３は、マスク部５下に配されていなくてもよい。第１半導体部８Ａに含まれる窒化物半導体はＧａＮ系半導体であり、第１空隙Ｊ１は、幅の厚さに対する比が２０．０以上であってよい。第１半導体部８Ａは、第１基部Ｂ１から第１方向Ｘ１およびその逆方向に伸びる、対となる２つの第１ウィング部Ｆ１を有してよい。
　図３は、本実施形態に係る半導体基板の構成を示す断面図である。図３に示すように、リッジ部Ｒがバッファ部２およびシード部３を含んでもよい。この場合、バッファ部２およびシード部３からなる下地部がストライプ状に配置されていてよい。
　図４は、本実施形態に係る半導体基板の構成を示す断面図である。図４に示すように、第１ウィング部Ｆ１は、第１基部Ｂ１よりも厚さが大きくてもよい。リッジ部Ｒの側面（マスク部５）は、第１ウィング部Ｆ１と接触してもよい。第１ウィング部Ｆ１が成長抑制領域ＤＡ（マスク部５）に接触しなければ、空隙Ｊ１が形成できるため問題はない。
　図５は、本実施形態に係る半導体基板の構成を示す断面図である。図５に示すように、リッジ部Ｒは、主基板１の平坦な上面の上に位置してよい。
　図６は、本実施形態に係る半導体基板の構成を示す断面図である。図６に示すように、バッファ部２が下部２ａと上部２ｂを含み、下部２ａが面状であり、マスク部５下には、シード部３および上部２ｂは配されず、下部２ａが配されていてもよい。リッジ部Ｒがバッファ部２の上部２ｂを含んでいてよい。
　図７は、本実施形態に係る半導体基板の構成を示す断面図である。図７に示すように、第１ウィング部Ｆ１は、第１方向Ｘ１と直交する第２方向Ｘ２に並ぶ複数のパートＰＡに分離されていてよい。
　図８は、本実施形態に係る半導体基板の構成を示す断面図である。図９は、本実施形態に係る半導体基板の構成を示す平面図である。図８および図９に示すように、半導体基板１０は、第１半導体部８Ａの上方に位置し、活性層およびｐ型層を含む上層部９を備えてよい。上層部９上にアノードＥＡおよびカソードＥＣを設けてもよい。
　図１０Ａは、本実施形態に係る半導体基板の製造方法を示すフローチャートである。本実施形態に係る半導体基板の製造方法は、第１方向Ｘ１に並ぶ第１シード領域Ｓ１および成長抑制領域ＤＡを含むテンプレート基板ＴＳを準備する工程Ｓ１０と、第１シード領域Ｓ１上に位置する第１基部Ｂ１と、第１基部Ｂ１に繋がり、第１空隙Ｊ１を介して成長抑制領域ＤＡと向かい合う第１ウィング部Ｆ１とを有する第１半導体部８Ａを、第１ウィング部Ｆ１の第１方向Ｘ１の幅が第１空隙Ｊ１の厚さの５．０倍以上になるように成長させる工程Ｓ２０とを含む。第１ウィング部Ｆ１と、第１ウィング部Ｆ１に近づく方向に成長する第２ウィング部Ｆ２とが会合するまでに、第１ウィング部Ｆ１および第２ウィング部Ｆ２の成長を止める工程Ｓ３０を行ってもよい。テンプレート基板ＴＳは、第１シード領域Ｓ１を含むシード部３を有し、シード部３を、スパッタリング法で形成してもよい。
　図１０Ｂは、本実施形態に係る半導体基板の製造方法を示すフローチャートである。図１０Ｂに示すように、工程Ｓ１０の後に、第１シード領域Ｓ１上に位置する第１基部Ｂ１と、第１基部Ｂ１に繋がり、第１空隙Ｊ１を介して成長抑制領域ＤＡと向かい合う第１ウィング部Ｆ１とを有する第１半導体部８Ａを、第１半導体部８Ａ（両翼を含む全体）の第１方向Ｘ１の幅（Ｗｓ）が第１半導体部８Ａの厚さ（Ｔｈ）の５．０倍以上になるように成長させる工程Ｓ２０Ｂを行ってもよい。
　図１１は、本実施形態に係る半導体基板の製造装置を示すブロック図である。半導体基板の製造装置５０は、図１０の工程Ｓ１０を行う装置Ｍ１０と、図１０Ａの工程Ｓ２０Ａ（図１０Ｂの工程Ｓ２０Ｂ）を行う装置Ｍ２０と、装置Ｍ１０および装置Ｍ２０を制御する制御装置ＭＣとを備える。装置Ｍ２０がＭＯＣＶＤ装置であってよく、制御装置ＭＣが装置Ｍ２０を介して工程Ｓ３０を行ってもよい。
　〔実施例１〕
　主基板１として、シリコン基板、シリコンカーバイド基板（４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ基板）、サファイア基板、窒化物基板（ＧａＮ、ＡｌＮ基板など）、ＳｃＭｇＡｌＯ基板などを用いることができる。
　シード部３は、主基板１の上方に形成され、半導体部８が成長する起点となる。シード部３は、少なくとも（マスクパターン６の）開口部Ｋの一部に形成されていればよく、面状であってもパターン状（例えば、ストライプ状）であってもよい。シード部３として、低温（５００℃以下）形成されたＧａＮ層、ＡｌＮ層、ＡｌＧａＮ層、ＡｌＩｎＮ層、ＡｌＧａＩｎＮ、Ａｌ等を用いてもよい。シード部３の厚さは、１０ｎｍ～５００ｎｍ程度である。
　主基板１とシード部３（例えばＧａＮ層）との間にバッファ部２を形成してもよく、バッファ部２は、シード部３の結晶性、平坦性を向上させる。バッファ部２は、面状であってもよいし、シード部３に合わせたパターン状（例えば、ストライプ状）であってもよい。バッファ部２として、低温（５００℃以下）形成されたＧａＮ層、ＡｌＮ層、ＡｌＧａＮ層、ＡｌＩｎＮ層、ＡｌＧａＩｎＮ、Ａｌ等を用いてもよい。バッファ部２の厚さは、１０ｎｍ～５００ｎｍ程度である。主基板１にシリコン基板を用いる場合は、メルトバック抑制のため、シリコン基板に接するバッファ部２がガリウムを含んでいないことが望ましい。
　主基板１と半導体部８との間の層を下地層（バッファ部２およびシード部３の少なくとも一方を含む）と称することがある。下地層（例えばシード部３）としてＧａＮ層をスパッタリング法で形成してもよい。この場合、例えば、窒化ガリウムを主成分とする（ガリウムを２５ａｔｍ％以上含有している）、酸素含有量が５ａｔｍ％以下であるスパッタリングターゲットを用い、スパッタガス圧を０．３Ｐａ未満としてもよい。スパッタリングの方式としては、ＤＣスパッタリング、ＲＦスパッタリング、ＡＣスパッタリング、ＤＣマグネトロンスパッタリング、ＥＣＲ（Electron cyclotron Resonance）スパッタリング、ＲＦマグネトロンスパッタリング法、ＰＳＤ（Pulse sputter deposition）法、Laser ablation法などを適宜選択することができる。
　使用するスパッタリングターゲットは、膜全体の結晶性を高めるために、酸素含有量が
 ５ａｔｍ％以下、３ａｔｍ％以下、もしくは１ａｔｍ％以下であってよい。純度についてもなるべく高い方が望ましく、金属不純物の含有量は０．１％未満もしくは０．０１％未満であってよい。スパッタリング法でＧａＮ層を形成する場合は、酸素含有量の少ない窒化ガリウムターゲットを用いることで、表面平坦性、結晶性改善、表面ヒロック（突起）の発生抑制等の効果が見られる。
　下地層として、窒化物半導体（ＡｌＮ、ＧａＮ等）をスパッタリング形成する場合、装置内の成膜前の真空度を、３×１０－５Ｐａ以下あるいは１×１０－５Ｐａ以下としてよい。成膜前に下地基板（主基板、バッファ付の主基板等）に前処理を施すことで、下地基板表面の有機物層や凹凸を除去し、エピタキシャル成長を可能にしてもよい。前処理の具体例として、逆スパッタ処理、酸処理、ＵＶ処理等を挙げることができるが、処理後に不純物などの再付着を防止する観点においては逆スパッタ処理がよい。逆スパッタ処理とは下地基板側にプラズマ化した原子を衝突させることで、下地基板表面をクリーニングする方法である。成膜時の基板温度は室温でもよいが、基板を加熱した状態（例えば、４００°～１０００°）で行うことで膜質をさらに向上させることができる。
　放電時の電力密度は、５Ｗ／ｃｍ２以下もしくは１．５Ｗ／ｃｍ２以下としてよい。電力密度の下限としては、０．１Ｗ／ｃｍ２もしくは０．３Ｗ／ｃｍ２であってよい。電力密度とは放電時にかける電力をスパッタリングターゲットの面積で除したものである。電力密度が高過ぎると、ターゲットから原料がクラスター化した状態でスパッタされる場合がある。
　実施例１では、ＲＦスパッタリング方式でＧａＮ層である下地層（例えば、シード部）を形成した。窒化ガリウムターゲット（酸素含有量：０．４ａｔｏｍ％）を用いて成膜圧力を０．１Ｐａとし、２０～４０ｓｃｃｍの窒素ガスを導入した。実施例１ではアルゴンガスは用いていないが、無論アルゴンガスを導入してもよい。放電密度は、１２５Ｗ/ｃｍ２であり、成膜温度は室温であった。
　スパッタリング法、レーザアブレーション法（Laser ablation法）等を用いて下地層（バッファ部２およびシード部３の少なくとも一方を含む）を形成する場合、成膜条件によって、内部応力を圧縮応力から引っ張り応力まで制御することができるため、半導体部８への応力の制御が可能となる。下地層内に取り込まれるアルゴン量によっても内部応力を制御することができる。下地基板上に下地層を局所的に（パターン状に）形成することで半導体部８への応力を制御してもよい。
　マスクパターン６は、ベース基板上に、窒化物半導体の縦成長（ｃ軸方向の成長）を抑制する材料を用いて形成され、横方向成長（例えば、ａ軸方向の成長）を実現するものである。マスクパターン６の開口部Ｋ（シード部３の露出部）が半導体部８の成長起点となる。マスクパターン６のマスク部５の材料として、シリコン窒化物、シリコン炭化物、シリコン炭窒化物、ダイヤモンドライクカーボン、シリコン酸化物、シリコン酸窒化物等、シリコンを含まない、チタン窒化物、モリブデン窒化物、タングステン窒化物、タンタルカーバイド等、更には、高融点金属（モリブデン、タングステン、プラチナ等）、を挙げることができる。マスク部５は、これら材料の１つからなる単層膜でもよいし、これら材料を複数組み合わせた多層膜であってもよい。マスク部５の厚さは、５ｎｍ～２μｍ程度であってよい。
　図１２は、実施例１に係る半導体基板の構成を示す断面図である。図１２では、シリコン基板を主基板１として、主基板１の上面の一部に、シード部３が形成されている。シード部３と主基板１を含むリッジ部Ｒがストライプ状に形成されている。リッジ部Ｒの側面と主基板１の表面にマスク部５が形成されている。マスクパターン６は、少なくともリッジ部Ｒの上面の一部に第１開口部Ｋ１を有している。第１開口部Ｋ１上に第１半導体部８Ａが形成されており、第１ウィング部Ｆ１の下には、第１空隙Ｊ１が位置する。つまり、第１ウィング部Ｆ１は、マスク部５（成長抑制領域ＤＡ）から離間している。第１空隙Ｊ１の幅ＷＪは、リッジＲの側面から第１半導体部８ＡのエッジＥまでの第１方向Ｘ１の距離である。第１空隙の厚さ（高さ）ＴＪは、マスク部５の上面から第１半導体部８Ａの下面（裏面）までの距離である。リッジ幅ＷＲは５μｍ、リッジのピッチ幅ＰＲは５５μｍであった。
　図１３は、実施例１に係る半導体基板の製造方法を示す断面図である。実施例１の半導体基板は、以下のように製造することができる。主基板１にはシリコン基板（Ｓｉ（１１１）面）を用い、スパッタ法を用いて、シリコン基板上にＡｌＮ膜（シード部３）を成膜する。スパッタ法として、並行平板型、マグネトロンスパッタ、パルススパッタなどを用いることで、低温かつ低コストの成膜が可能となる。なお、ＭＯＣＶＤ法を用いることで、結晶性の高いＡｌＮ膜を形成することができる。
　シード部３の厚さは１００ｎｍとする。高温下ではシリコンとガリウムが相互反応する（いわゆるメルトバック）問題があり、それを抑制するために、シード部３の厚さを５０～５００ｎｍとしてよい。
　シード部３の成膜温度は４００℃、アルゴンガスと窒素ガスの混合ガス（ガス比率は１：１程度）を用い、投入電力は５００Ｗ、成膜時の背圧は０．３Ｐａであった。サファイア基板を用いた場合は直接ＡｌＮを成膜するが、シリコン基板上にＡｌＮ層を成膜する際には、数ｎｍ程度のＡｌ層（バッファ部２）を先に形成してから、ＡｌＮ層を形成することで、シリコン基板を窒化することなく、高品質なＡｌＮ層を形成することができる。Ａｌ層の形成においては、Ａｌターゲットを（窒素を導入することなく）Ａｒガスのみでスパッタする。こうすれば、同一チャンバー内で基板を出し入れすることなく、Ａｌ層およびＡｌＮ層の連続成膜が可能となる。なお、ＭＯＣＶＤ装置でＡｌ層およびＡｌＮ層を形成する場合、まずはＴＭＡ（トリメチルアルミニウム）だけを導入して数ｎｍのＡｌ層をシリコン基板上に形成し、その後にＮＨ３を導入することで、Ｓｉ基板／Ａｌ層／ＡｌＮ層の積層構造を得ることができる。
　次に、フォトリソグラフィプロセスを用いて、幅３〔μｍ〕程度のストライプ状のレジストＺをシード部３の上部に形成し、ドライエッチプロセスで、リッジ部Ｒを形成する。この際、シード部３と主基板１の一部をエッチングする。例えば、シード部３（ＡｌＮ層）のエッチング厚を１００〔ｎｍ〕、主基板のエッチング厚を３００〔ｎｍ〕程度として、リッジＲを形成すれば、リッジ高さは４００ｎｍ程度となる。ここでは、レジストＺは除去せず、レジストＺ上に、マスク部５となるシリコン窒化膜ＳＦ（例えば、１０ｎｍ）を形成する。
　ＥＬＯ層が、マスク部（成長抑制領域）と接触する場合、マスク部の厚さは少なくとも１００ｎｍ必要であり、マスク部とＥＬＯ層の干渉によってＥＬＯ層の表面平坦性を損ねることがある。しかしながら実施例１では、ウィング部Ｆが中空に浮いており、マスク部５と接触しないため、このようにマスク部５を非常に薄くしてもウィング部Ｆの成長を阻害することがない。マスク部５を薄くすることで、ウィング部Ｆの裏面の平坦性が向上する。マスク部５の厚さを５０〔ｎｍ〕以下にすると平坦性が向上し、３０〔ｎｍ〕以下に設定することもできる。
　次に、レジストＺを除去してリッジ部Ｒ上のシリコン窒化膜ＳＦをリフトオフし、第１開口部Ｋ１を形成することでテンプレート基板ＴＳ（選択成長基板）が形成される。このように、ＭＯＣＶＤ法を用いることなくテンプレート基板ＴＳを作製することで、大幅なコスト削減が実現でき、産業上のメリットが非常に大きい。
　さらに、スパッタリング法でＡｌＮ層（下地層）を成膜する場合には、シリコン基板表面にＧａが付着することがない。ＧａＮ層の成膜に用いるＭＯＣＶＤ装置でＡｌＮ層を成膜する場合、成膜前の昇温過程において、炉内のＧａがシリコン基板表面に付着してメルトバックすることがあり、これが歩留まり低下の問題となる。そのため、ＭＯＣＶＤ装置のメンテナンス（例えば、トレイおよびカバーといった装置内部の部品の洗浄等）が高頻度となり、高コストの原因となっていた。一方、本実施例は、半導体部８をＭＯＣＶＤ装置で成膜し、その装置とは異なるスパッタリング装置でＡｌＮ層（下地層）およびマスク層を形成する手法であって、ＭＯＣＶＤ装置に導入される際にはシリコン基板表面がＡｌＮ（下地層）とマスク部で覆われ、メルトバックによる歩留まり低下が起こらないため、産業上のメリットが大きい。
　次に、テンプレート基板ＴＳを、ＭＯＣＶＤ装置内に搬送し、テンプレート基板ＴＳ上に半導体部８をＥＬＯ法で形成する。実施例１では半導体部８をＧａＮ層とし、成長温度を１０００－１２００度、Ｖ／ＩＩＩ比を５００－２００００、成長圧力を５０ｋＰａとした。なお、半導体部８をｎ型とするために、ＳｉＨ４を流してドーピングしてもよい。あえてＳｉＨ４を導入しなくても、マスク部にＳｉを含有する材料、例えばＳｉＯ２やＳｉＮを用いることで、そこから蒸発したＳｉでＳｉドーピングを行うことも可能である。成膜条件は、少なくとも２段階に分けて設定することが好ましい。第１段階では、成膜温度を１０３０℃程度とし、Ｖ／ＩＩＩは２０００程度として、開口部Ｋ上にＥＬＯ層（半導体部８）の成長核（縦成長部）を形成する。成長核の厚さ（高さ）は０．２～３．０〔μｍ〕程度とし、その幅はリッジＲの幅と同程度あるいは少しａ軸方向（＜１１－２０＞方向）にはみ出したサイズとしてよい。第２段階では、成膜温度を１００℃程度上げて、ＧａＮ層を成長核から横方向（ａ軸方向）に成長させ、空隙上を逆方向に成長する半導体部８（ＧａＮ層）同士のギャップＧＰの幅が規定値（１０μｍ以下）になった時点で成長を止めた。以上により得られた半導体基板１０（半導体部８が露出した状態）については、ＭＯＣＶＤ装置から取り出してストックしてもよいし、引き続いてＭＯＣＶＤ装置内で活性層等を含む上層部を形成してもよい。
　実施例１では、開口部Ｋ上の結晶性が悪くても、空隙上（マスク部上方）のウィング部Ｆには、その結晶性の悪さが引き継がれ難く、ウィング部Ｆの結晶性が高まる（欠陥密度が著しく低くなる）ことがわかった。なお、スパッタ法で形成したシード層上にＥＬＯ法を用いることなく窒化物半導体層を形成した場合、シード層の欠陥が全面的に窒化物半導体層に引き継がれるため、高品質なデバイスを得ることが難しい。
　図１４は、比較例に係るＥＬＯ層の基部およびウィング部のラマンスペクトラムである。比較例のＥＬＯ層は、ＭＯＣＶＤ法で形成したシード層上に形成されている。図１５は、実施例１に係るＥＬＯ層（半導体部）の基部およびウィング部のラマンスペクトラムである。シード層はスパッタ法で形成されている。図１４から、比較例では、基部のＧａＮのスペクトルの半値幅が２．２ｃｍ－１、ウィング部上のＧａＮのスペクトルの半値幅が２．０ｃｍ－１となっていることが分かった。図１５から、実施例１では、基部のＧａＮのスペクトルの半値幅が２．８ｃｍ－１、ウィング部上のＧａＮのスペクトルの半値幅が２．０ｃｍ－１となっており、ウィング部は、比較例（シード部をＭＯＣＶＤ法で形成）と変わらない非常に高品質な結晶であることが分かった。これは、非常に産業上有意義な発見である。安価なシリコン基板と、スパッタ装置、ＥＢ装置等の非ＭＯＣＶＤ装置で形成した下地部（シード部またはバッファ部とシード部の積層部）とを含む低コストのテンプレート基板を用いて高品質な半導体部が得られるからである。
　半導体部８上に形成する上層部９（デバイス層、機能層）については、少なくとも活性領域（例えば、発光領域）をウィング部の上方に形成することで、非常に高品質な素子を作製することができる。実施例１では、ＭＯＣＶＤ装置を用いることなくテンプレート基板ＴＳを形成し、半導体部８および上層部９については、ＭＯＣＶＤ装置にて連続形成することができるというメリットもある。
　図１６は、上層部を含む半導体基板の平面図である。図１７は、上層部を含む半導体基板の断面図である。上層部９は、半導体部８の成長を止めた後に、成膜条件を変更して（例えば、成膜温度を１００℃程度下げて）半導体部８上に形成してもよい。上層部９は、活性層以外に、ｐ型層、ｎ型層、および電子ブロック層の少なくとも１つを含んでよい。半導体基板１０上に上層部９を形成する場合でも、半導体部８の裏面側に上層部材料が供給される裏廻り現象が大きく抑制されており、裏廻り現象に起因する光吸収などの問題も解消される。
　図１６および図１７に記載の半導体基板１０では、半導体部８のウィング部Ｆの上方にアノードＥＡおよびカソードＥＣが形成されており、一般的なＬＥＤでは、ＩＴＯ（インジウム錫酸化物）などの透明電極で構成されるアノードＥＡの直下が活性領域（発光領域）になる。実施例１では裏廻り現象が抑制されるため、活性領域から出射された光がウィング部Ｆの裏面で吸収されるといった問題は解消される。アノードＥＡの少なくとも一部はウィング部Ｆの上方に位置してよく、アノードＥＡの全部がウィング部Ｆの上方に位置してもよい。カソードの直下は一般的に活性領域でないため、カソードＥＣをリッジＲの上方に形成してもよい。図１６および図１７では、アノードＥＡおよびカソードＥＣを同一ウィング部Ｆの上方に形成しているがこれに限定されない。図８のように、リッジ部Ｒを挟んで向かい合う２つのウィング部Ｆの一方の上方にアノードＥＡを形成し、他方の上方にカソードＥＣを形成してもよい。
　従来のＥＬＯ法では、異種基板と半導体層の熱膨張係数の違いによって半導体層にクラックが発生することがある。一方、実施例１では、隣り合う半導体部８が会合していない（ギャップＧＰを有する）こと、半導体部８が空隙上に位置し、マスク部５から物理的に離れているという２点によって、異種基板（Ｓｉ基板、ＳｉＣ基板等）を用いながら効果的に内部応力が緩和され、クラックの発生が抑制される。ウィング部Ｆの幅を広げる（例えば、７μｍ以上とする）ことで、ウィング部Ｆによる応力緩和を図ることができる。
　実施例１では、空隙Ｊの幅ＷＪが２０μｍ、リッジ高さが３００ｎｍ、ギャップＧＰの幅は１０μｍである。半導体部８の裏面はリッジＲの上面と同レベルであったため、空隙Ｊの厚さは３００ｎｍであり、空隙Ｊのアスペクト比は６６．６となる。半導体部８上に上層部９を形成したが、半導体部８の裏面への活性層材料等の積層は確認されず、裏廻り現象が抑制されていたことが分かった。
　成長の起点となるリッジ部Ｒの幅ＷＲは、１μｍ～２０μｍ、または２μｍ～１０μｍであってよい。空隙の厚さＴＪは５μｍ以下、２μｍ以下、１μｍ以下、０．６μｍ以下、または０．３μｍ以下であってよい。空隙の厚さＴＪは、０．０５μｍ（５０ｎｍ）以上であるとよい。これにより、マスク部５を除去し易くすることができる。リッジ部のピッチＰＲは２０μｍ以上であってよい。空隙の厚さＴＪは、０．５μｍ（５００ｎｍ）未満であるとよい。これにより、裏面のモフォロジー形成を低減でき、ウィング部Ｆ上に形成するデバイスの品質を高めることができる。空隙Ｊのアスペクト比は５．０以上、１０以上、２０以上、３０以上、５０以上、１００以上とすることができる。こうすれば、裏廻り現象を抑えながら幅広ウィング部Ｆ上に上層部９を形成することができ、高品質な（例えば、光取り出し効率の高い）半導体素子を形成することができる。空隙Ｊのアスペクト比は、例えば１００～１０００であってもよい。これにより、重力により半導体部８が上方向に反ってしまうおそれが低減する。また、ギャップＧＰの幅を３０μｍ以下、または１０μｍ以下にすることで、裏廻り現象をより効果的に抑制することができる。言い換えると、このように形成されたウィング部Ｆの裏面には、活性層材料の積層がない。このため、ウィング部Ｆ上に形成するデバイスに電流リークが生じるおそれが小さい。ギャップＧＰの幅は、ウィング部Ｆの幅の1/５～1/１００とすることができる。これにより、裏回り現象を抑制しつつ幅広のウィング部Ｆを形成でき、デバイスの自由度を高めることができる。
　図１８は、実施例１における素子分離の方法を示す平面図である。図１９は、実施例１における素子分離の方法を示す断面図である。図１８および図１９に示すように、テンプレート基板から、素子体２０（ウィング部Ｆ、上層部９、アノードＥＡおよびカソードＥＣを含む）を分離する。ウィング部Ｆ下には空隙Ｊがあるため、粘着性のある押圧体ＹＳ（粘着プレート、粘着シート等）で素子体２０に下方圧力をかけることで、素子体２０の付け根部分（テンプレート基板ＴＳとの接続部分）が容易に割れ、素子体２０がテンプレート基板ＴＳから分離される。具体的には、素子体２０が押圧体ＹＳに保持された状態でテンプレート基板ＴＳから剥離される。このように、空隙Ｊは、素子体分離においても有効に機能し、素子体２０にダメージを与えることなく素子体２０を剥離することができる。
　素子体２０の具体例として、発光ダイオード（ＬＥＤ）、半導体レーザ、ショットキーダイオード、フォトダイオード、トランジスタ（パワートランジスタ、高電子移動度トランジスタを含む）等を挙げることができる。
　図２０は、実施例１に係る電子機器の構成を示す模式図である。電子機器３０は、素子体２０と、素子体２０が実装される駆動基板２３と、駆動基板２３を制御する制御回路２５とを含む。制御回路２５がプロセッサを含んでもよい。電子機器３０としては、表示装置、レーザ出射装置（ファブリペロータイプ、面発光タイプを含む）、照明装置、通信装置、情報処理装置、センシング装置、電力制御装置等を挙げることができる。
　図２０では、素子体２０がテンプレート基板ＴＳから剥離された状態で駆動基板２３に接合および電気的に接続されているが、剥離されていない状態で（テンプレート基板ＴＳおよびその上の素子体２０が）、駆動基板２３に接合および電気的に接続されていてもよい。
　〔実施例２〕
　実施例２では、図３の半導体基板１０を形成した。具体的には、主基板１にシリコン基板を用い、主基板１上にＡｌ層（図示せず）を３ｎｍ形成し、その後、バッファ部２として、厚さ２００ｎｍのＡｌＮ層をスパッタ法を用いて成膜する。成膜温度は４００℃とし、アルゴンガスと窒素ガスの混合ガスを用いている。ガス比率はおおよそ１：１程度、投入電力は５００Ｗ、成膜時の背圧は０．３Ｐａであった。次いで、ＧａＮターゲットを用い、スパッタ法にて、バッファ部２（ＡｌＮ層）上に、シード部３であるＧａＮ層を４００ｎｍの厚さで成膜した。その後、上述した方法でリッジ部ＲおよびＳｉＮ膜を形成し、リッジ部上のＳｉＮ膜をリフトオフすることでマスクパターン６を含むテンプレート基板ＴＳ（選択成長基板）とした。リッジ部Ｒの底面は、主基板１まで到達し、主基板１は４００ｎｍ程度掘り込まれている。その後、ＭＯＣＶＤ法を用いてテンプレート基板ＴＳ上に半導体部８を形成することで、半導体基板１０を得た。
　実施例２では、リッジ部Ｒの高さは、２００ｎｍ（ＡｌＮ層の厚さ）＋４００ｎｍ（ＧａＮ層の厚さ）＋４００ｎｍ（主基板の掘り込み深さ）＝１０００ｎｍ（１．０μｍと）なっている。リッジ部Ｒの幅が３μｍ、リッジ部のピッチ幅が４０μｍ、ギャップＧＰの幅は５μｍ、空隙Ｊの幅ＷＪは１６μｍとなった。リッジ部Ｒの上面と半導体部８裏面の高さが同じであったため、空隙Ｊの厚さＴＪは１μｍであり、空隙Ｊのアスペクト比は１６．０であった。
　実施例２では、ＥＬＯ法の成膜条件を変える（例えば、ガス流用の窒素と水素分圧を変化させ、水素の分量を増加させる）ことで、ウィング部Ｆの裏面の高さが、リッジ部Ｒの上面から下がっている図４の構成とすることができる。この場合は、ウィング部Ｆの裏面が、リッジ部Ｒの上面から６００ｎｍ程度下がった位置で成膜が終わったため、空隙Ｊの厚さＴＪは４００ｎｍとなった。リッジ部Ｒの幅が８μｍ、リッジ部のピッチ幅が７８μｍ、ギャップＧＰの幅は３０μｍであった。このため、空隙Ｊの幅ＷＪは２０μｍ、空隙Ｊのアスペクト比は５０となった。
　〔実施例３〕
　実施例３では、図２の半導体基板１０を形成した。具体的には、主基板１にサファイア基板を用い、主基板１上に、シード部３として、厚さ２００ｎｍのＡｌＮ層をスパッタ法を用いて成膜する。成膜温度は５００℃とし、アルゴンガスと窒素ガスの混合ガスを用いている。ガス比率はおおよそ１：１程度、投入電力は５００Ｗ、成膜時の背圧は０．３Ｐａであった。その後、上述した方法でリッジ部ＲおよびＳｉＮ膜を形成し、リッジ部上のＳｉＮ膜をリフトオフすることでマスクパターン６を含むテンプレート基板ＴＳ（選択成長基板）とした。リッジ部Ｒの底面は、主基板１（サファイア基板）まで到達し、主基板１は１０ｎｍ程度掘り込まれている。その後、ＭＯＣＶＤ法を用いてテンプレート基板ＴＳ上に半導体部８を形成した。
　実施例３では、リッジ部Ｒの高さは、２００ｎｍ（ＡｌＮ層の厚さ）＋１０ｎｍ（主基板の掘り込み深さ）＝２１０ｎｍなっている。リッジ部Ｒの幅が２μｍ、リッジ部のピッチ幅が３０μｍ、ギャップＧＰの幅は２μｍ、空隙Ｊの幅ＷＪは１３μｍとなった。リッジ部Ｒの上面と半導体部８裏面の高さが同じであったため、空隙Ｊの厚さＴＪは２００ｎｍであり、空隙Ｊのアスペクト比は６５であった。半導体部８上に上層部９を形成したが、半導体部８の裏面への活性層材料等の積層は確認されず、裏廻り現象が抑制されていたことが分かった。
　〔実施例４〕
　図２１は、実施例４の半導体基板の構成を示す断面図である。実施例４では、テンプレート基板ＴＳにおいて、バッファ部２であるＡｌＮ層（２００ｎｍ）上に、ＡｌＧａＮ層（２μｍ）およびＧａＮ層（１．５μｍ）の２層構造のシード部３をＭＯＣＶＤ法で形成した。リッジ部Ｒの高さは３００ｎｍであり、リッジ部Ｒの底面はＧａＮ層（シード部３の下層）内にある。テンプレート基板ＴＳ上には、ＭＯＣＶＤ法を用いて半導体部８を形成した。
　実施例４では、リッジ部Ｒの幅ＷＲが３μｍ、リッジ部のピッチ幅ＰＲが５５μｍ、ギャップＧＰの幅は１０μｍ、空隙Ｊの幅ＷＪは２１μｍとなった。ウィング部Ｆの裏面は、リッジ部Ｒの上面よりも５０ｎｍ程度低く、空隙Ｊの厚さＴＪは２５０ｎｍであるため、空隙Ｊのアスペクト比は８４であった。
　図２２は、比較例のＥＬＯ層に対するＸＲＤ反射スキャン測定の結果を示すグラフである。比較例のＥＬＯ層は、マスク部と接触するように横方向成長させたものである。図２３は、実施例１の半導体部に対するＸＲＤ反射スキャン測定の結果を示すグラフである。図２２では、基部およびこれを挟む両ウィング部（対となるウィング部）に対応する３ピークが検出される。中央のピークは基部のピークであり、ｃ面の結晶軸（ｃ軸）は、マスク部表面に対して実質的に垂直となる。図２２では、両ウィング部からのピークの角度差Δが１．１度となった。この結果から、比較例では、両ウィング部のｃ軸がおよそ０．５度づつ中心から逆側にずれていることが分かる。このようなｃ軸の傾きはＥＬＯ層の平坦性の低さを示すものである。一方、図２３では、両ウィング部からのピークの角度差Δは０．１７度であり、比較例の１／５以下となった。この結果から、実施例１では、半導体部８の平坦性が比較例よりも大幅に向上していることが分かった。なお、他の実施例においてもΔ＝０．２度以下の値を得ることができた。これは、ウィング部Ｆを空隙Ｊ上に成長させたこと、隣り合う半導体部８同士を会合させずにギャップＧＰを形成したことが要因であるものと考えられる。幅広（例えば、７μｍ以上）のウィング部Ｆにおいてこのような良好な平坦性が得られたことで、上層部９の形成において（例えば図１７参照）、Ｉｎ（インジウム）の取り込みが面内で均一化され、素子体２０の品質（例えば、発光効率）および歩留まりが大幅に向上することが分かった。
　〔実施例５〕
　図２４は、実施例５の半導体基板の構成を示す平面図である。図２４は、実施例５の半導体基板の構成を示す断面図である。図２４および図２５に示すように、第１方向Ｘ１に並ぶ第１シード領域Ｓ１および成長抑制領域（非シード部）ＤＡを含むテンプレート基板ＴＳと、テンプレート基板ＴＳの上方に位置する第１半導体部８Ａとを備え、第１半導体部８Ａは、第１シード領域Ｓ１の上方に位置する第１基部Ｂ１と、第１基部Ｂ１に接続し、第１空隙Ｊ１を介して成長抑制領域ＤＡと向かい合う第１ウィング部Ｆ１とを有し、第１ウィング部Ｆ１は、成長抑制領域ＤＡの上方に位置するウィング端（エッジ）Ｅ１を含み、第１空隙Ｊ１は、第１方向Ｘ１の幅の、厚さＴＪに対する比が５．０以上である。こうすれば、第１ウィング部Ｆ１上に幅広のデバイス層（機能層）を形成することができる。第１空隙Ｊ１の厚さＴＪは、第１空隙Ｊ１におけるウィング端Ｅ１下の厚さであってよい。
　半導体基板１０では、テンプレート基板ＴＳが主基板１および下地層４を含み、第１シード領域Ｓ１では、下地層４が非改質とされ、成長抑制領域ＤＡでは、下地層４が改質されている。さらに、第１半導体部８Ａが、第１シード領域Ｓ１上に位置する第１隆起部Ｒ１を含み、第１隆起部Ｒ１に接する成長抑制膜７が設けられている。第１隆起部Ｒ１は、第１シード領域Ｓ１上にメサ状に形成されて第１基部Ｂ１に接続する。成長抑制膜７は、第１隆起部Ｒ１の側面および上面に接してよく、成長抑制領域ＤＡ上に位置してもよい。
　図２６は、図２５の半導体基板の製造方法を示す断面図である。図２６では、第１シード領域Ｓ１および成長抑制領域ＤＡを含むテンプレート基板ＴＳを準備する工程と、テンプレート基板ＴＳの上方に、第１領域Ｓ１から第１隆起部Ｒ１を形成する工程と、第１隆起部Ｒ１に接する成長抑制膜７を形成する工程と、第１隆起部Ｒ１の上方に位置する第１基部Ｂ１と、第１基部Ｂ１に繋がり、成長抑制領域ＤＡから分離されて空隙Ｊ１上に位置する第１ウィング部Ｆ１とを形成する工程とを含む。
　図２６に示すように、第１隆起部Ｒ１の角部ＲＣを成長起点として、第１基部Ｂ１および第１ウィング部Ｆ１が形成されてよい。このように角部ＲＣを成長起点としてもよいが、これに限定されない。第１隆起部Ｒ１上の成長抑制膜７に欠陥部（例えば、微小な開口）を形成し、成長抑制膜７の欠陥部を第１基部Ｂ１および第１ウィング部Ｆ１の成長起点とすることもできる。
　第１隆起部Ｒ１、成長抑制膜７、並びに前記第１基部Ｂ１および第１ウィング部Ｆ１を、ＭＯＣＶＤ装置を用いて連続形成してよい。第１隆起部Ｒ１がＧａＮ系半導体を含み、成長抑制膜７がシリコン窒化物であり、ガリウム源となる原料（トリメチルガリウム（ＴＭＧ）、トリエチルガリウム（ＴＥＧ）などの有機原料）および窒素源となる原料（アンモニアガス（ＮＨ３））を供給することで、第１隆起部Ｒ１を形成し、窒素源となる原料の供給は維持しつつ、ガリウム源となる原料の供給を止めてシリコン系材料（例えばＳｉＨ４）を供給することで、成長抑制膜７を形成してもよい。第１基部Ｂ１および第１ウィング部Ｆ１がＧａＮ系半導体を含み、窒素源となる原料の供給は維持しつつ、シリコン系材料の供給を止めてガリウム源となる原料を供給することで、第１基部Ｂ１および第１ウィング部Ｆ１を形成してよい。また、ドーピングレベルで少量のシリコン系材料の供給を続けてもよい。第１隆起部Ｒ１が第１ウィング部Ｆ１と同じＧａＮ系半導体であることにより、第１隆起部Ｒ１および第１ウィング部Ｆ１間の格子定数差に起因する格子欠陥が低減する。
　このように成長抑制膜７を形成することで、ＭＯＣＶＤ装置から取り出すことなく、ウィング部Ｆ下に第１空隙Ｊ１を形成しながら、連続的に成膜することができ、製造時間、製造コストを低減することできる。第１空隙Ｊ１を形成し、下地層４（成長抑制領域ＤＡ）と接触しないようにウィング部Ｆを形成することで、半導体部８にかかる、主基板１および下地層４からの応力などを効果的に緩和することができる。
　図２７は、図２５のテンプレート基板の製造方法を示す断面図である。図２７に示すように、下地材料を含む下地層４を形成する工程と、下地層４上にレジストＲＺを成膜する工程と、レジストＲＺをパターニングする工程と、露出した下地材料にプラズマ処理を施す工程と、レジストＲＺを除去する工程とを行うことで、図２５のテンプレート基板ＴＳを得てもよい。下地層４を、スパッタリング法で形成してもよい。
　プラズマ処置では、例えば、アルゴンプラズマを下地層４の露出表面４Ｄに照射することによって照射領域の表面改質を行い、成長抑制領域ＤＡを形成する。チャンバー内にアルゴンガスだけでなく、酸素ガス、窒素ガス、水素ガスなどを導入することにより、プラズマ処置には、アルゴンプラズマのほかに、酸素プラズマ、窒素プラズマ、水素プラズマまたはこれらの混合プラズマを用いることもできる。これにより、成長抑制領域ＤＡは、不純物としてアルゴン、酸素または窒素等が含まれていてもよい。このような場合、下地材料が窒化アルミニウムであり、かつ成長抑制領域ＤＡが酸窒化アルミニウムであってよい。また、下地材料がＡｌＳｃＮ（窒化アルミニウムスカンジウム）であり、かつ成長抑制領域ＤＡが、ＡｌＳｃＯＮ（酸窒化アルミニウムスカンジウム）であってもよい。
　図２８は、テンプレート基板の製造方法を示す断面図である。図２８に示すように、下地層４（例えば、ＡｌＮ層）上にレジストＲＺをパターニング形成する工程と、下地層４およびレジストＲＺを覆う被膜ＣＭ（例えば、１０ｎｍ程度の窒化シリコン膜）を形成する工程と、レジストＲＺを除去（被膜ＣＭをリフトオフパターニング）する工程と、被膜ＣＭおよび下地層４をアニール処理（例えば１０００℃の加熱処理）する工程と、被膜ＣＭを除去する（例えば、ＢＨＦによって窒化シリコン膜を除去する）工程とを行ってよい。こうすれば、アニール中の被膜ＣＭおよび下地層４の相互拡散現象により、下地層４の表面に、被膜ＣＭ下に位置する成長抑制領域ＤＡを形成することができる。なお、被膜ＣＭをスパッタリング形成することで、アニール処理を経ることなく、被膜ＣＭ下の表面改質を行うこともできる。下地材料は、Ｓｃ（スカンジウム）、Ｚｎ、Ｃｒ等の異種材料（例えば、III族以外の金属元素）を含む、ＡｌＳｃＮ、ＳｃＮ、ＺｎＯ、ＣｒＮ等であってよい。下地層４は、単層構造でもよいし、多層構造でもよい。周期構造を含む多層構造であってもよい。
　図２９は、テンプレート基板の製造方法を示す断面図である。図２９に示すように、下地層４（例えば、ＡｌＮ層）上にレジストＲＺをパターニング形成する工程と、露出した下地材料に不純物イオンのインプランテーション処理を施す工程と、レジストＲＺを除去する工程とを行ってもよい。不純物としては、Ｓｉ（シリコン）、Ｆｅ（鉄）、Ｍｇ（マグネシウム）等を挙げることができる。インプランテーション処理では、下地層４の露出表面４Ｄに不純物イオンを埋め込むことで表面改質を行い、成長抑制領域ＤＡを形成する。下地材料は、Ｓｃ（スカンジウム）、Ｚｎ、Ｃｒ等の異種材料（例えば、III族以外の金属元素）を含む、ＡｌＳｃＮ、ＳｃＮ、ＺｎＯ、ＣｒＮ等であってよい。下地層４は、単層構造でもよいし、多層構造でもよい。周期構造を含む多層構造であってもよい。
　〔実施例６〕
　図３０および図３１は、実施例６の半導体基板の構成を示す断面図である。図３０および図３１に示すように、第１方向Ｘ１に並ぶ第１シード領域Ｓ１および成長抑制領域（非シード部）ＤＡを含むテンプレート基板ＴＳと、テンプレート基板ＴＳの上方に位置する第１半導体部８Ａとを備え、第１半導体部８Ａは、第１シード領域Ｓ１の上方に位置する第１基部Ｂ１と、第１基部Ｂ１に接続し、第１空隙Ｊ１を介して成長抑制領域ＤＡと向かい合う第１ウィング部Ｆ１とを有し、第１ウィング部Ｆ１は、成長抑制領域ＤＡの上方に位置するウィング端（エッジ）Ｅ１を含み、第１空隙Ｊ１は、第１方向Ｘ１の幅（ＷＪ）の厚さＴＪに対する比が５．０以上である。第１ウィング部Ｆ１の第１方向Ｘ１の幅（片翼幅Ｗｆ）が、第１空隙Ｊ１の厚さＴＪの５．０倍以上であってもよい。厚さＴＪは、第１空隙Ｊ１におけるウィング端Ｅ１下の厚さであってもよいし、成長抑制領域ＤＡからウィング端Ｅ１までの距離（間隔）であってもよい。こうすれば、第１ウィング部Ｆ１上に幅広のデバイス層（上層部、機能層）を形成することができる。第１ウィング部Ｆ１の貫通転位密度が５×１０６〔個／ｃｍ２〕以下であってよい。第１ウィング部Ｆ１は、第１方向Ｘ１の幅（片翼幅Ｗｆ）の、厚さＴｈ（ウィング厚さ）に対する比が５．０以上であってよい。
　図３０のテンプレート基板ＴＳは、主基板１、バッファ部（面状のバッファ層）２およびシード部３を含む。バッファ部２は成長抑制層（窒化物半導体結晶の成長を抑制する層）であり、リッジ部（凸部）Ｒ１を含む。バッファ部２は、４Ｈ－ＳｉＣ層，６Ｈ－ＳｉＣ層，３Ｃ－ＳｉＣ層，サファイア層、ダイヤモンド層、およびＳｃＡｌＭｇＯ層の少なくとも１つを含んでよい。リッジ部Ｒ１上に、第１シード領域Ｓ１を含むシード部３（例えば、ＡｌＮ）が形成され、バッファ部２の上面のうちシード部３と重ならない領域が成長抑制領域ＤＡとして機能する。主基板１には、シリコン基板、炭化シリコン基板、サファイア基板等を用いることができる。
　図３１のテンプレート基板ＴＳは、主基板１およびシード部３を含む。主基板１は、成長抑制基板（窒化物半導体結晶の成長を抑制する基板）であり、リッジ部（凸部）Ｒ１を含む。主基板１は、４Ｈ－ＳｉＣ基板，６Ｈ－ＳｉＣ基板，３Ｃ－ＳｉＣ基板，サファイア基板、ダイヤモンド基板、またはＳｃＡｌＭｇＯ基板であってよい。リッジ部Ｒ１上に、第１シード領域Ｓ１を含むシード部３（例えば、ＡｌＮ）が形成され、主基板１の上面のうちシード部３と重ならない領域が成長抑制領域ＤＡとして機能する。
　〔実施例７〕
　図３２は、実施例７の半導体基板の構成を示す断面図である。図３２の半導体基板１０は、第１シード領域Ｓ１を含むテンプレート基板ＴＳと、テンプレート基板ＴＳの上方に位置する第１半導体部８とを備え、第１半導体部８は、第１シード領域Ｓ１上に位置する第１基部Ｂ１と、第１基部Ｂ１に対して第１方向Ｘ１に隣接し、第１基部Ｂ１に繋がる第１ウィング部Ｆ１とを有し、テンプレート基板ＴＳは、第１空隙Ｊ１を介して第１ウィング部Ｆ１と向かい合う成長抑制領域ＤＡを含み、第１ウィング部Ｆ１は、成長抑制領域ＤＡの上方に位置するウィング端（エッジ）Ｅ１を含み、第１空隙Ｊ１の厚さＴＪに対する、第１空隙Ｊ１の第１方向Ｘ１の長さＷＪの比が５．０以上である。
　テンプレート基板ＴＳは、第１半導体部８と格子定数が異なる主基板１と、主基板１よりも上方に位置するシード部３とを含み、シード部３の上面が第１シード領域Ｓ１であり、シード部３の側面は、成長抑制領域ＤＡと同一の材料で覆われていてよい。
　図３２のように、主基板１上に平坦なバッファ部２（例えば、面状のＡｌＮ層）を形成し、バッファ部２上に、第１シード領域Ｓ１を含むメサ状のシード部３（リッジ部Ｒ１）を形成してよい。シード部３はＧａＮ系半導体であってよい。シード部３が第１半導体部８と同じＧａＮ系半導体であることにより、シード部３および第１半導体部８間の格子定数差に起因する格子欠陥が低減する。図３２に示す一例では、第１空隙Ｊ１におけるウィング端下の厚さＴＪ＝４８２〔ｎｍ〕、第１空隙Ｊ１の幅＝２０．１〔μｍ〕、開口Ｋの幅＝３．０６〔μｍ〕、両翼を含む第１半導体部８全体の幅（第１方向の長さ）Ｗｓ＝４４．１〔μｍ〕、第１半導体部８の厚さ（ウイング厚さ）Ｔｈ＝２．２２〔μｍ〕である。第１空隙Ｊ１の厚さについては、ウィング根元下の厚さが、ウィング端下の厚さに対して０～５％程度異なっていてもよく、この場合の第１空隙Ｊ１の厚さは、ウィング端下の厚さ（ＴＪ）であってもよいし、第１空隙Ｊ１全体にわたっての最小厚さであってもよい。
　〔実施例８〕
　図３３は、実施例８の半導体デバイスの製造方法を示すフローチャートである。図３４は、実施例８の半導体デバイスの製造方法を示す断面図である。図３３および図３４に示すように、半導体基板１０を準備する工程Ｓ６０と、第１ウィング部Ｆ１の上方に上層部９を形成する工程Ｓ７０と、第１ウィング部Ｆ１および上層部９を転写基板ＰＳに保持させた状態で、第１ウィングＦ１をテンプレート基板ＴＳから剥離する工程Ｓ８０とを行うことで、素子体２０（半導体デバイス）を得てもよいし、素子体２０および転写基板ＰＳを含む半導体デバイス２１を得てもよい。工程Ｓ７０では、第１ウィングＦ１の下方（裏面）に上層部９を形成しなくてよい。上層部９（機能層）は、例えば活性層を含む窒化物半導体層（例えば、ＧａＮ系半導体層）であってよく、上層部９の上に電極、絶縁膜等が設けられてよい。半導体デバイス（２０・２１）が電極、絶縁膜等を含んでよい。
　図３５の半導体基板１０では、第１隆起部Ｒ１上に成長抑制膜７が位置するため、第１隆起部Ｒ１と第１ウィング部Ｆ１との結合が弱く、第１ウィング部Ｆ１の剥離が容易である。第１隆起部Ｒ１および第１基部Ｂ１は窒化物半導体結晶であるため、両者の境界で劈開してもよい。
　（附記）
　以上の開示は例示および説明を目的とするものであり、限定を目的とするものではない。これら例示および説明に基づけば、多くの変形形態が当業者にとって自明となるのであるから、これら変形形態も実施形態に含まれることに留意されたい。
　１　主基板
　２　バッファ部
　３　シード部
　４　下地層
　５　マスク部
　６　マスクパターン
　８Ａ　第１半導体部
　８Ｃ　第２半導体部
　９　上層部
　１０　半導体基板
　２０　素子体（半導体デバイス）
　２１　半導体デバイス
　５０　半導体基板の製造装置
　Ｒ　リッジ部
　Ｅ１　エッジ
　Ｂ１　第１基部
　Ｂ２　第２基部
　Ｆ１　第１ウィング部
　Ｆ２　第２ウィング部
　Ｊ１　第１空隙
　Ｊ２　第２空隙
　Ｓ１　第１シード領域
　Ｓ２　第２シード領域
　ＤＡ　成長抑制領域
　ＴＳ　テンプレート基板

Claims (39)

  1. 　第１方向に並ぶ第１シード領域および成長抑制領域を含むテンプレート基板と、前記テンプレート基板の上方に位置する第１半導体部とを備え、
    　前記第１半導体部は、前記第１シード領域上に位置する第１基部と、前記第１基部に接続し、第１空隙を介して前記成長抑制領域と向かい合う第１ウィング部とを有し、
    　前記第１ウィング部は、前記成長抑制領域の上方に位置するウィング端を含み、
    　前記第１空隙は、前記第１方向の幅の、前記ウィング端下の厚さに対する比が５．０以上である、半導体基板。
  2. 　前記第１ウィング部は、前記第１方向の幅の厚さに対する比が５．０以上である、請求項１に記載の半導体基板。
  3. 　前記第１ウィング部は、前記第１方向の幅が７．０〔μｍ〕以上である、請求項１または２に記載の半導体基板。
  4. 　前記テンプレート基板の上方に位置する第２半導体部を備え、
    　前記テンプレート基板は、平面視において前記成長抑制領域を介して前記第１シード領域と隣り合う第２シード領域を有し、
    　前記第２シード領域は、前記成長抑制領域よりも上側に位置し、
    　前記第２半導体部は、前記第２シード領域上に位置する第２基部と、前記第２基部に繋がり、第２空隙を介して前記成長抑制領域と向かい合う第２ウィング部とを有し、
    　前記第２ウィング部は、前記成長抑制領域の上方に位置するウィング端を含み、
    　前記第１ウィング部および前記第２ウィング部がギャップを介して前記第１方向に並んでおり、
    　前記第２空隙は、前記第１方向の幅の、前記ウィング端下の厚さに対する比が５．０以上である、請求項１～３のいずれか１項に記載の半導体基板。
  5. 　前記ギャップの幅が、前記第１空隙の前記ウィング端下の厚さよりも大きい、請求項４に記載の半導体基板。
  6. 　前記テンプレート基板は上面側にリッジ部を有し、
    　前記リッジ部の上面に前記第１シード領域が位置する、請求項１～５のいずれか１項に記載の半導体基板。
  7. 　前記第１ウィング部の幅の前記第１基部の幅に対する比が、３．０以上である、請求項１～６のいずれか１項に記載の半導体基板。
  8. 　前記第１ウィング部および前記第１基部の厚さが同じである、請求項１～７のいずれか１項に記載の半導体基板。
  9. 　前記第１ウィング部は、前記第１基部よりも厚さが大きい、請求項１～７のいずれか１項に記載の半導体基板。
  10. 　前記第１空隙の前記ウィング端下の厚さは、３．０〔μｍ〕以下である、請求項１～９のいずれか１項に記載の半導体基板。
  11. 　前記第１シード領域および前記成長抑制領域それぞれが、前記第１方向と直交する第２方向を長手方向とする形状である、請求項１～１０のいずれか１項に記載の半導体基板。
  12. 　前記テンプレート基板は、前記第１半導体部と格子定数が異なる主基板と、シード部とを含む、請求項１～１１のいずれか１項に記載の半導体基板。
  13. 　前記主基板は、シリコン基板、サファイア基板あるいは炭化シリコン基板であり、前記第１半導体部は窒化物半導体を含む、請求項１２に記載の半導体基板。
  14. 　前記テンプレート基板は、前記成長抑制領域として機能するマスク部と、前記第１シード領域として機能する開口部とを含むマスクパターンを有する、請求項１２または１３に記載の半導体基板。
  15. 　前記テンプレート基板は上面側にリッジ部を有し、
    　前記シード部は前記リッジ部に含まれる、請求項１４に記載の半導体基板。
  16. 　前記シード部は、前記マスク部下に配されていない、請求項１５に記載の半導体基板。
  17. 　前記リッジ部の上面が前記シード部で構成され、前記リッジ部の側面は前記マスク部で構成される、請求項１５または１６に記載の半導体基板。
  18. 　前記主基板は上面側に凸部を含み、前記シード部は前記凸部上に位置する、請求項１５～１７のいずれか１項に記載の半導体基板。
  19. 　前記リッジ部は、前記主基板の平坦な上面の上に位置する、請求項１５～１７のいずれか１項に記載の半導体基板。
  20. 　前記リッジ部の側面は、前記第１ウィング部と接触していない、請求項１７に記載の半導体基板。
  21. 　前記リッジ部の側面は、前記第１ウィング部と接触している、請求項１７に記載の半導体基板。
  22. 　前記マスク部の厚さは、５０〔ｎｍ〕以下である、請求項１４～２１のいずれか１項に記載の半導体基板。
  23. 　前記シード部は、アルゴンまたは酸素を２×１０１８／ｃｍ３以上含む窒化物半導体で構成される、請求項１２～２２のいずれか１項に記載の半導体基板。
  24. 　前記窒化物半導体はＧａＮ系半導体であり、
    　前記第１空隙は、前記幅の厚さに対する比が２０．０以上である、請求項１３に記載の半導体基板。
  25. 　前記第１ウィング部は、前記第１方向と直交する第２方向に並ぶ複数のパートに分離されている、請求項１１に記載の半導体基板。
  26. 　前記第１半導体部は、前記第１基部から第１方向およびその逆方向に伸びる、対となる２つの第１ウィング部を有する、請求項１～２５のいずれか１項に記載の半導体基板。
  27. 　前記第１半導体部の上方に位置し、活性層およびｐ型層を含む上層部を備える、請求項１～２６のいずれか１項に記載の半導体基板。
  28. 　前記第１半導体部は、前記第１シード領域上に位置する隆起部を含み、
    　前記隆起部に接する成長抑制膜が設けられている、請求項１～２７のいずれか１項に記載の半導体基板。
  29. 　前記テンプレート基板は、主基板および下地層を含み、
    　前記第１シード領域では、前記下地層が非改質とされ、
    　前記成長抑制領域では、前記下地層が改質されている、請求項１～１１のいずれか１項に記載の半導体基板。
  30. 　前記テンプレート基板は、主基板およびバッファ部と、前記バッファ部の上方に位置するシード部とを含み、
    　前記シード部が前記第１シード領域を含み、
    　前記バッファ部の上面のうち前記シード部と重ならない領域が前記成長抑制領域として機能する、請求項１～１１のいずれか１項に記載の半導体基板。
  31. 　前記テンプレート基板は、主基板と、主基板の上方に位置するシード部とを含み、
    　前記シード部が前記第１シード領域を含み、
    　前記主基板の上面のうち前記シード部と重ならない領域が前記成長抑制領域として機能する、請求項１～１１のいずれか１項に記載の半導体基板。
  32. 　第１方向に並ぶ第１シード領域および成長抑制領域を含むテンプレート基板を準備する工程と、
    　前記第１シード領域上に位置する第１基部と、前記第１基部に繋がり、第１空隙を介して前記成長抑制領域と向かい合う第１ウィング部とを有する第１半導体部を、前記第１ウィング部の前記第１方向の幅が前記第１空隙におけるウィング端下の厚さの５．０倍以上になるように成長させる工程とを含む、半導体基板の製造方法。
  33. 　前記第１ウィング部と、前記第１ウィング部に近づく方向に成長する第２ウィング部とが会合するまでに、前記第１ウィング部および前記第２ウィング部の成長を止める工程を含む、請求項３２に記載の半導体基板の製造方法。
  34. 　前記第１ウィング部の幅に対する厚みの比を１／２以下とすることで、第１基部のｃ軸方向と、前記第１ウィング部の先端のｃ軸方向とのズレを０．２°以下とする、請求項３３に記載の半導体基板の製造方法。
  35. 　前記テンプレート基板は、第１シード領域を含むシード部を有し、
    　前記シード部を、スパッタリング法で形成する、請求項３２～３４のいずれか１項に記載の半導体基板の製造方法。
  36. 　スパッタリング装置を用いて、主基板であるシリコン基板の表面を、ガリウムを含まない前記シード部と前記成長抑制領域と機能するマスク部とで覆った後に、前記シリコン基板並びに前記シード部および前記マスク部を含む前記テンプレート基板をＭＯＣＶＤ装置に導入してＧａＮ系半導体を含む前記第１半導体部を形成する、請求項３５に記載の半導体基板の製造方法。
  37. 　請求項３２に記載の各工程を行う、半導体基板の製造装置。
  38. 　請求項１～３１のいずれか１項に記載の半導体基板を準備する工程と、
    　前記第１ウィング部の上方に上層部を形成する工程と、
    　前記第１ウィング部および前記上層部を転写基板に保持させた状態で、前記第１ウィング部を前記テンプレート基板から剥離する工程とを含む、半導体素子の製造方法。
  39. 　前記第１ウィング部の下方に前記上層部を形成しない、請求項３８に記載の半導体素子の製造方法。
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