WO2024085243A1 - 半導体基板、テンプレート基板、並びにテンプレート基板の製造方法および製造装置 - Google Patents

半導体基板、テンプレート基板、並びにテンプレート基板の製造方法および製造装置 Download PDF

Info

Publication number
WO2024085243A1
WO2024085243A1 PCT/JP2023/037960 JP2023037960W WO2024085243A1 WO 2024085243 A1 WO2024085243 A1 WO 2024085243A1 JP 2023037960 W JP2023037960 W JP 2023037960W WO 2024085243 A1 WO2024085243 A1 WO 2024085243A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
semiconductor
layer
nitride layer
metal layer
Prior art date
Application number
PCT/JP2023/037960
Other languages
English (en)
French (fr)
Inventor
克明 正木
剛 神川
一真 武内
龍生 多田
Original Assignee
京セラ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京セラ株式会社 filed Critical 京セラ株式会社
Publication of WO2024085243A1 publication Critical patent/WO2024085243A1/ja

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2015—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate the substrate being of crystalline semiconductor material, e.g. lattice adaptation, heteroepitaxy

Definitions

  • the present disclosure relates to a semiconductor substrate, a template substrate, and a method and apparatus for manufacturing a template substrate.
  • Patent Document 1 describes a technique for forming an aluminum nitride (AlN) layer as a buffer layer using a silicon (Si) substrate on which a selective growth mask having openings is formed, and then selectively growing a gallium nitride (GaN) layer.
  • AlN aluminum nitride
  • Si silicon
  • GaN gallium nitride
  • the AlN layer and the GaN layer are formed using a metal-organic chemical vapor deposition (MOCVD) method.
  • MOCVD metal-organic chemical vapor deposition
  • the semiconductor substrate comprises a template substrate including a first seed region and a growth inhibition region, and a first semiconductor portion having a first base portion located above the first seed region and a first wing portion connected to the first base portion and located above the growth inhibition region, the template substrate having a main substrate, a metal layer located above the main substrate, and an aluminum-based nitride layer containing argon located above the metal layer, and the first semiconductor portion includes a nitride semiconductor.
  • the semiconductor substrate comprises a template substrate including a first seed region and a growth inhibition region, and a first semiconductor portion having a first base portion located above the first seed region and a first wing portion connected to the first base portion and located above the growth inhibition region, the template substrate having a main substrate and an aluminum-based nitride layer containing argon, the nitrogen polarity surface of which is bonded to the main substrate, and the first semiconductor portion includes a nitride semiconductor.
  • the template substrate comprises a main substrate, a metal layer located above the main substrate, and an aluminum-based nitride layer containing argon located above the metal layer.
  • a method for manufacturing a template substrate includes a main substrate, and includes the steps of forming a metal layer above the main substrate and forming an aluminum-based nitride layer above the metal layer by using a sputtering method.
  • a method for manufacturing a template substrate includes a main substrate, and includes the steps of forming a metal layer on a temporary substrate, forming an aluminum-based nitride layer above the metal layer by using a sputtering method, and transferring the aluminum-based nitride layer from the temporary substrate to the main substrate.
  • FIG. 1 is a plan view illustrating a schematic configuration of a semiconductor substrate according to an embodiment of the present disclosure.
  • 1 is a cross-sectional view illustrating a schematic configuration of a semiconductor substrate according to an embodiment of the present disclosure.
  • 1 is a flowchart illustrating an example of a method for manufacturing a semiconductor substrate according to an embodiment of the present disclosure.
  • FIG. 11 is a cross-sectional view illustrating a schematic configuration of a semiconductor substrate according to another embodiment of the present disclosure.
  • 10 is a flowchart illustrating an example of a method for manufacturing a semiconductor substrate according to another embodiment of the present disclosure.
  • FIG. 2 is a block diagram showing an example of a manufacturing apparatus according to an embodiment of the present disclosure.
  • FIG. 4A to 4C are cross-sectional views showing a method for manufacturing a template substrate in Example 1.
  • 1 is a cross-sectional view illustrating a schematic configuration of a semiconductor substrate according to a first embodiment.
  • 1 is a cross-sectional view showing an example of lateral growth of a semiconductor portion.
  • 10 is a plan view showing another example of the configuration of the semiconductor substrate in the first embodiment;
  • FIG. 4 is a cross-sectional view showing another example of the configuration of the semiconductor substrate in the first embodiment.
  • FIG. 4 is a cross-sectional view showing another example of the configuration of the semiconductor substrate in the first embodiment.
  • FIG. 4 is a cross-sectional view showing another example of the configuration of the semiconductor substrate in the first embodiment.
  • FIG. 4 is a cross-sectional view showing another example of the configuration of the semiconductor substrate in the first embodiment.
  • FIG. 4 is a cross-sectional view showing another example of the configuration of the semiconductor substrate in the first embodiment.
  • FIG. 10 is a plan view showing another example of the configuration of the semiconductor substrate in the first embodiment;
  • FIG. 3A to 3C are plan views showing a method of element isolation in the first embodiment.
  • 4A to 4C are cross-sectional views showing a method of element isolation in the first embodiment.
  • 10 is a plan view showing another example of the configuration of the semiconductor substrate in the first embodiment;
  • FIG. 11 is a plan view illustrating a schematic configuration of a semiconductor substrate according to a second embodiment.
  • FIG. 11 is a cross-sectional view illustrating a schematic configuration of a semiconductor substrate according to a second embodiment.
  • 10A to 10C are cross-sectional views showing an example of a method for manufacturing a semiconductor substrate in Example 2.
  • FIG. 11 is a cross-sectional view showing another example of the configuration of the semiconductor substrate in the second embodiment.
  • FIG. 11 is a cross-sectional view showing another example of the configuration of the semiconductor substrate in the second embodiment.
  • FIG. 11 is a cross-sectional view showing another example of the configuration of the semiconductor substrate in the second embodiment.
  • FIG. 11 is a cross-sectional view showing another example of the configuration of the semiconductor substrate in the second embodiment.
  • 11A to 11C are cross-sectional views showing an example of a method for manufacturing a semiconductor substrate in Example 3.
  • 13A to 13C are cross-sectional views showing an example of a method for manufacturing a template substrate having another configuration example in the third embodiment.
  • 13A to 13C are cross-sectional views showing an example of a method for manufacturing a template substrate having another configuration example in the third embodiment.
  • 11A to 11C are cross-sectional views showing an example of a method for manufacturing a semiconductor substrate in Example 4.
  • FIG. 1 is a plan view that shows a schematic configuration of a semiconductor substrate 10 according to an embodiment of the present disclosure.
  • Fig. 2 is a cross-sectional view that shows a schematic configuration of a semiconductor substrate 10 according to an embodiment of the present disclosure. Note that, as in Fig. 1 and the like in the present disclosure, in order to clarify the illustration, each member may be hatched even in the plan view, and this is the same in the other drawings described below.
  • the semiconductor substrate 10 comprises a template substrate TS including a first seed region S1 and a growth inhibition region DA, and a first semiconductor portion 8A located above the template substrate TS.
  • the first semiconductor portion 8A has a first base portion B1 located above the first seed region S1, and a first wing portion F1 connected to the first base portion B1 and located above the growth inhibition region DA.
  • the template substrate TS has a main substrate 1, a metal layer ML located above the main substrate 1, and an aluminum-based nitride layer (Al-based nitride layer) 2 containing argon located above the metal layer ML.
  • the first semiconductor portion 8A includes a nitride semiconductor.
  • the template substrate TS may have a mask pattern 6, and the mask pattern 6 may include a mask portion 5 that functions as a growth inhibition region DA and a first opening K1 that corresponds to the first seed region S1.
  • the surface (top surface) of the mask portion 5 may be the growth inhibition region DA.
  • the first semiconductor portion 8A may contain a nitride semiconductor as a main component.
  • a GaN-based semiconductor is a semiconductor that contains gallium atoms (Ga) and nitrogen atoms (N), and typical examples include GaN, AlGaN, AlGaInN, and InGaN.
  • the first semiconductor portion 8A may be doped (e.g., n-type containing a donor) or non-doped.
  • a semiconductor substrate means a substrate containing a nitride semiconductor.
  • the main substrate 1, metal layer ML, and Al-based nitride layer 2 may be collectively referred to as a base substrate.
  • the main substrate 1 is a heterogeneous substrate having a different lattice constant from the first semiconductor portion 8A
  • the Al-based nitride layer 2 is a seed layer including a first seed region S1 and may be in contact with the first base portion B1.
  • the Al-based nitride layer 2 may be, for example, an AlN layer.
  • the first semiconductor portion 8A does not contain argon.
  • the surface (top surface) of the Al-based nitride layer 2 may be the first seed region S1.
  • the first semiconductor portion 8A can be formed on the template substrate TS by the ELO (Epitaxial Lateral Overgrowth) method.
  • ELO Epiaxial Lateral Overgrowth
  • a heterogeneous substrate having a different lattice constant from the nitride semiconductor is used as the main substrate 1
  • an inorganic compound film is used as the mask portion 5
  • the first seed region S1 exposed in the first opening K1 can be used as the starting point for crystal growth. This allows an initial growth layer to be formed on the first seed region S1, and then the first semiconductor portion 8A including the nitride semiconductor can be grown laterally from the initial growth layer onto the mask portion 5.
  • the first base portion B1 located above the first opening K1 becomes a dislocation inheritance portion with many threading dislocations
  • the first wing portion F1 located above the mask portion 5 becomes a low-defect portion with a lower threading dislocation density compared to the dislocation inheritance portion.
  • the template substrate TS may have a second seed region S2 adjacent to the first seed region S1 in the first direction X1 via a growth inhibition region DA.
  • the mask pattern 6 may include a second opening K2 corresponding to the second seed region S2.
  • the template substrate TS may have a shape in which the first seed region S1 and the growth inhibition region DA aligned in the first direction X1 each have a longitudinal direction that is a second direction X2 perpendicular to the first direction X1.
  • the semiconductor substrate 10 in this embodiment may include a second semiconductor portion 8C including a nitride semiconductor.
  • the second semiconductor portion 8C is located above the second seed region S2 and above the growth inhibition region DA.
  • the second semiconductor portion 8C may have a second base portion B2 located above the second seed region, and a second wing portion F2 connected to the second base portion B2 and located above the growth inhibition region DA.
  • the first wing portion F1 and the second wing portion F2 may be aligned in the first direction X1 with a gap GP between them.
  • the second semiconductor portion 8C grows laterally on the mask portion 5 starting from the second seed region S2 exposed in the second opening K2, and the growth may be stopped before it meets with the first semiconductor portion 8A. This causes the semiconductor substrate 10 to have a gap GP between the first semiconductor portion 8A and the second semiconductor portion 8C. As described above for the first semiconductor portion 8A, the second base portion B2 of the second semiconductor portion 8C located above the second opening K2 becomes a dislocation inheritance portion, and the second wing portion F2 located above the mask portion 5 becomes a low defect portion.
  • the first semiconductor portion 8A and the second semiconductor portion 8C may be collectively referred to as semiconductor portion 8, the first base portion B1 and the second base portion B2 as base portion B, and the first wing portion F1 and the second wing portion F2 as wing portion F.
  • the first opening K1 and the second opening K2 of the mask pattern 6 may be collectively referred to as opening K, and the first seed region S1 and the second seed region S2 as seed region S.
  • the semiconductor portion 8 may be a semiconductor layer 8
  • the mask portion 5 may be a mask layer 5.
  • the direction from the main substrate 1 to the semiconductor portion 8 is referred to as "upward," and viewing an object with a line of sight parallel to the normal direction of the semiconductor substrate 10 (including perspective) may be referred to as "planar view.”
  • the seed region S and the growth inhibition region DA may be aligned in a first direction X1 (a direction perpendicular to the thickness direction of the substrate) in a planar view.
  • the seed region S e.g., the surface of the Al-based nitride layer 2
  • the growth inhibition region DA e.g., the surface of the mask portion 5
  • the first direction X1 may be the a-axis direction ( ⁇ 11-20> direction) of the semiconductor portion 8 (nitride semiconductor crystal such as GaN).
  • the second direction X2 perpendicular to the first direction X1 may be the m-axis direction ( ⁇ 1-100> direction) of the semiconductor portion 8.
  • the thickness direction of the semiconductor substrate 10 may be the c-axis direction ( ⁇ 0001> direction) of the semiconductor portion 8.
  • the semiconductor substrate 10 has a metal layer ML above the main substrate 1 and an Al-based nitride layer 2 formed on the metal layer ML, which can reduce warping of the semiconductor substrate 10, for example. This will be explained briefly together with an overview of the findings of this disclosure.
  • a conventional template substrate (hereinafter, for convenience of explanation, referred to as "conventional template substrate C") has a base substrate having, for example, a silicon substrate, an AlN layer serving as a buffer layer, an AlGaN layer serving as a strain relief layer, and a GaN underlayer, in that order.
  • Conventional template substrate C also has a mask pattern formed on the base substrate.
  • the AlN layer is provided to prevent melting (meltback) between the silicon substrate and the GaN underlayer, and to improve the quality of the GaN underlayer.
  • the AlN layer is formed by MOCVD from the viewpoint of improving the quality as a buffer layer, etc.
  • a semiconductor substrate manufactured by loading a conventional template substrate C into an MOCVD apparatus and depositing a GaN layer using the ELO method is prone to warping when the temperature is lowered from the deposition temperature due to the difference in thermal expansion coefficient between the silicon substrate and the GaN layer.
  • Conventional template substrate C uses an inexpensive silicon substrate while being formed using the MOCVD method, making it difficult to reduce manufacturing costs.
  • an AlN layer can also be formed on a silicon substrate using a sputtering method (physical vapor deposition method) instead of the MOCVD method.
  • a sputtering method physical vapor deposition method
  • MOCVD metal vapor deposition method
  • the inventors have discovered that the quality of the AlN layer can be improved by forming a relatively thick metal layer ML above a main substrate 1 such as a silicon substrate, and then forming an AlN layer on the metal layer ML by the sputtering method.
  • a main substrate 1 such as a silicon substrate
  • the reason why the quality of the AlN layer is improved by using a thicker metal layer ML as the base for growth than before is thought to be that the crystal state of the metal layer ML (lattice distortion, residual stress, etc.) may affect the quality of the AlN layer. It was also found that the quality of Al-based nitrides, which have a structure similar to AlN, can be improved by using a thicker metal layer ML as the base for growth than before.
  • the metal layer ML may include a layer whose main component is Al (Al-based metal layer).
  • the main component here refers to the metal element whose molar content is the largest.
  • the metal layer ML may include one or more metals selected from the group consisting of aluminum, platinum, palladium, silver, gold, hafnium, scandium, yttrium, titanium, and zirconium, and may include any metal selected from the above group as a main component.
  • the metal layer ML includes at least one metal whose (111) plane of a face-centered cubic lattice or body-centered cubic lattice or the (0001) plane of a hexagonal close-packed lattice is oriented on the main surface 1a of the main substrate 1.
  • the metal layer ML may be an alloy.
  • the metal layer ML may be formed by a sputtering method, in which case the metal layer ML contains argon.
  • the film formation process is carried out at a high temperature that exceeds the melting point of the Al film used as the metal layer, for example, making it difficult to manufacture a template substrate TS having a metal layer ML.
  • the sputtering method makes it easy to manufacture a template substrate TS having a metal layer ML because the film formation temperature can be lowered.
  • the metal layer ML may be positioned so as to overlap the entire upper surface (main surface 1a) of the main substrate 1 in a plan view seen in the normal direction of the main substrate 1.
  • the Al-based nitride layer 2 may be positioned so as to overlap the mask portion 5.
  • the thickness of the metal layer ML may be 20 nm or more, and may be 100 nm or more and 2000 nm or less.
  • the Al-based nitride layer 2 contains at least aluminum and nitrogen.
  • the Al-based nitride layer 2 may contain a metal other than aluminum, for example, scandium (Sc) or zirconium (Zr).
  • the Al-based nitride layer 2 may be, for example, AlScN or AlZrN.
  • the Al-based nitride layer 2 may contain multiple metal species, in which case the aluminum content may be the highest among the multiple metal species, or the aluminum content may be greater than the total content of the metal species other than aluminum.
  • the Al-based nitride layer 2 may be positioned so as to overlap the entire upper surface of the main substrate 1 in a plan view seen in the normal direction of the main substrate 1.
  • the Al-based nitride layer 2 may also be positioned so as to overlap the entire upper surface (surface MLS) of the metal layer ML in a plan view.
  • the thickness of the Al-based nitride layer 2 may be, for example, 30 nm or more.
  • the thickness of the Al-based nitride layer 2 may be greater than the metal layer ML, and may be, for example, 30 nm or more and 500 nm or less.
  • the internal stress of the Al-based nitride layer 2 can be adjusted by adjusting the processing conditions of the sputtering method.
  • the Al-based nitride layer 2 contains argon that is mixed in when it is formed by the sputtering method. Therefore, by changing the content of argon, the stress state of the Al-based nitride layer 2 at room temperature can be changed.
  • the Al-based nitride layer 2 may be in a compressive stress state and the semiconductor part 8 (first semiconductor part 8A) may be in a tensile stress state at room temperature.
  • the overall warping of the semiconductor substrate 10 can be reduced, which is effective for subsequent processes (device layer formation, peeling, etc.).
  • the Al-based nitride layer 2 and the semiconductor part 8 may be in a tensile stress state at room temperature.
  • the lattice constant of the Al-based nitride layer 2 is smaller than that of the semiconductor part 8, the lattice spacing in the plane perpendicular to the c-axis is expanded due to the Al-based nitride layer 2 being in a tensile stress state, and the effect of the difference in lattice constant between the Al-based nitride layer 2 and the semiconductor part 8 is mitigated.
  • the metal layer ML and the Al-based nitride layer 2 may be in a tensile stress state.
  • the Al-based nitride layer 2 is an aluminum nitride layer (AlN layer)
  • the ratio of impurity metal elements other than aluminum to the total metal elements in the AlN layer may be less than 0.5 atm%.
  • the normal temperature is typically room temperature, for example, 20°C or 25°C.
  • the above stress state (compressive stress state and tensile stress state) is defined based on the generation state of internal stress in a plane with the first direction X1 and the second direction X2 as in-plane directions.
  • the stress state in the height direction of the semiconductor substrate 10 and the stress state in the above plane with the first direction X1 and the second direction X2 as in-plane directions may be different from each other.
  • the semiconductor substrate 10 can be manufactured by manufacturing a template substrate TS on which a relatively high-quality Al-based nitride layer 2 is formed using a sputtering method, and then forming a semiconductor portion 8 on the template substrate TS.
  • the semiconductor portion 8 can be of the same quality as when it is formed on a conventional template substrate C having an AlN layer formed using an MOCVD method.
  • the internal stress of the semiconductor substrate 10 is relieved by the Al-based nitride layer 2 located between the main substrate 1 and the semiconductor portion 8. This makes it possible to effectively reduce warping that occurs in the semiconductor substrate 10 at room temperature.
  • the semiconductor substrate 10 may be such that the nitride semiconductor included in the semiconductor portion 8 is a GaN-based semiconductor, and the main substrate 1 of the template substrate TS is a silicon substrate, a silicon carbide substrate, or a glass substrate.
  • the Al-based nitride layer 2 may have a thermal expansion coefficient at 1000°C that is greater than that of the main substrate 1 and smaller than that of the semiconductor portion 8 (first semiconductor portion 8A).
  • the glass substrate is not specifically limited as long as it is made of a material that is heat resistant to the film formation temperature when the semiconductor portion 8 is formed by the ELO method.
  • Method for manufacturing semiconductor substrate 3 is a flowchart showing an example of a method for manufacturing the semiconductor substrate 10 in this embodiment.
  • the flowchart shown in FIG. 3 also includes an example of a method for manufacturing the template substrate TS.
  • a template substrate TS is formed.
  • the method for manufacturing the template substrate TS includes a step (S10) of forming a metal layer ML above the main substrate 1, and a step (S20) of forming an Al-based nitride layer 2 above the metal layer ML using a sputtering method.
  • a step (S30) of forming a mask pattern 6 including a mask portion 5 that functions as a growth inhibition region DA above the Al-based nitride layer 2 may be performed.
  • a step (S40) of forming a semiconductor portion 8 is performed, thereby manufacturing the semiconductor substrate 10.
  • the metal layer ML may be an aluminum layer, and the aluminum layer may be formed using a sputtering method.
  • Fig. 4 is a cross-sectional view that shows a schematic configuration of a semiconductor substrate 10 according to another embodiment of the present disclosure.
  • Fig. 5 is a flow chart showing an example of a manufacturing method of a semiconductor substrate 10 according to another embodiment of the present disclosure.
  • the template substrate TS does not need to have a metal layer ML, and such a template substrate TS can be formed by forming the metal layer ML and the Al-based nitride layer 2 on a substrate (temporary substrate) different from the main substrate 1, and transferring the Al-based nitride layer 2 onto the main substrate 1.
  • a substrate made of a material suitable for forming the metal layer ML and the Al-based nitride layer 2 can be used.
  • the semiconductor substrate 10 comprises a template substrate TS including a first seed region S1 and a growth inhibition region DA, and a first semiconductor portion 8A
  • the template substrate TS has a main substrate 1 and an Al-based nitride layer 2.
  • the Al-based nitride layer 2 has a nitrogen polarity surface bonded to the main substrate 1 and contains argon.
  • the first semiconductor portion 8A contains a nitride semiconductor.
  • the upper surface (growth surface) of the Al-based nitride layer 2 formed on the metal layer ML is referred to as the first surface 2a
  • the surface located opposite the first surface 2a, i.e., the surface on the side where growth from the metal layer ML begins is referred to as the second surface 2b.
  • the Al-based nitride layer 2 formed above the temporary substrate is transferred to the main substrate 1, so that the first surface 2a is the surface facing the main substrate 1, and the second surface 2b is located on the side farther from the main substrate 1.
  • the second surface 2b of the Al-based nitride layer 2 exposed at the opening K serves as the seed region S.
  • the first surface (upper surface) 2a of the Al-based nitride layer 2 grown in the c-plane on the metal layer ML may be an aluminum polar surface (Al polar surface).
  • Al polar surface aluminum polar surface
  • N polar surface nitrogen polar surface
  • the Al-based nitride layer 2 is formed on the temporary substrate by a sputtering method, the first surface 2a may be an N polar surface, and after transfer to the main substrate 1, the N polar surface may be bonded to the main substrate 1.
  • the method for manufacturing the template substrate TS includes a step (S100) of forming a metal layer ML above a temporary substrate, a step (S200) of forming an Al-based nitride layer 2 above the metal layer ML using a sputtering method, and a step (S250) of transferring the Al-based nitride layer 2 from the temporary substrate to the main substrate 1.
  • the main substrate 1 and the Al-based nitride layer 2 can be surface-activatedly bonded.
  • the main substrate 1 and the Al-based nitride layer 2 can be separated from the temporary substrate.
  • a step (S300) of forming a mask pattern 6 above the Al-based nitride layer 2 may be performed.
  • a step (S400) of forming a semiconductor portion 8 is performed to manufacture the semiconductor substrate 10.
  • the metal layer ML may be an aluminum layer, and the aluminum layer may be formed using a sputtering method.
  • a semiconductor device can be formed by performing a step of forming electrodes instead of the steps S300 and S400.
  • the Al-based nitride layer 2 is transferred from the temporary substrate to the main substrate 1, and therefore does not inherit the crystal structure of the main substrate 1 at the interface with the main substrate 1.
  • the semiconductor substrate 10 may have a bonding trace at the interface between the Al-based nitride layer 2 and the main substrate 1. This bonding trace may be a trace of bonding between the main substrate 1 and the Al-based nitride layer 2 that shows a difference between the Al-based nitride layer 2 when epitaxially grown on the main substrate 1 and the Al-based nitride layer 2 transferred to the main substrate 1.
  • the bonding trace is not particularly limited, but for example, based on the XRD measurement result, it can be determined that the bonding trace is present when the surface orientation of the main substrate 1 and the surface orientation of the first surface 2a of the Al-based nitride layer 2 are not aligned with each other.
  • FIG. 6 is a block diagram showing an example of a manufacturing apparatus 50 according to an embodiment of the present disclosure.
  • the manufacturing apparatus 50 for the semiconductor substrate 10 shown in FIG. 6 includes an apparatus A10 for performing the above-mentioned step S10, an apparatus A20 for performing the above-mentioned step S20, an apparatus A30 for performing the above-mentioned step S30, an apparatus A40 for performing the above-mentioned step S40, and an apparatus A50 for controlling the apparatuses A10 to A40.
  • the apparatus A10 may perform the above-mentioned step S100, and the apparatus A20 may perform the above-mentioned step S200.
  • the manufacturing apparatus 50 may include an apparatus A25 for performing the above-mentioned step S250.
  • the apparatus A50 may control the apparatus A25.
  • the apparatus A30 may perform the above-mentioned step S300, and the apparatus A40 may perform the above-mentioned step S400.
  • Each of the devices A10 and A20 may include a sputtering device.
  • the manufacturing device 50 may have a single device A12 having the functions of the devices A10 and A20, and the device A12 may include a sputtering device.
  • the device A50 may control the device A12.
  • the device A50 may include a processor and a memory.
  • the device A50 may be configured to control the devices A10 and A20 by executing a program stored in, for example, an internal memory, a communication device capable of communication, or an accessible network, and this program and a recording medium on which this program is stored are also included in this embodiment.
  • the semiconductor portion 8 in the semiconductor substrate 10 has wing portions F which are low-defect portions.
  • a semiconductor device can be formed using the wing portions F.
  • Specific examples of semiconductor devices include light emitters (LED chips, semiconductor laser chips, etc.), light-emitting elements in which light emitters are submounted, and light-emitting modules in which light-emitting elements are packaged.
  • the semiconductor device is not limited to light-emitting semiconductor devices, and may be, for example, a light-receiving element (photo diode).
  • the metal layer ML may be a single layer or multiple layers containing the above-mentioned types of metal. When the metal layer ML is multiple layers, at least one layer may contain aluminum as a main component, and the layer in contact with the Al-based nitride layer 2 (the uppermost layer) may contain aluminum as a main component.
  • the metal layer ML may include a first layer made of a metal material and a second layer made of a metal material different from the first layer. Each of the first layer and the second layer may contain one or more metals selected from the group consisting of aluminum, platinum, palladium, silver, gold, hafnium, scandium, yttrium, titanium, and zirconium.
  • the seed region S may be a region that serves as the starting point for the growth of the semiconductor portion 8, and the template substrate TS may have the seed region S above the main substrate 1 and may also have a growth inhibition region DA.
  • the template substrate TS may not have, for example, a mask portion 5.
  • the semiconductor substrate 10 may include a metal nitride layer located between the metal layer ML and the Al-based nitride layer 2.
  • the semiconductor substrate 10 has a semiconductor portion 8 formed by the ELO method, but is not limited to this.
  • the template substrate TS does not need to have a mask pattern 6.
  • the template substrate TS can be used to manufacture semiconductor devices other than optical devices, such as transistors such as HEMTs (High Electron Mobility Transistors) and elements for MEMS (Micro Electro Mechanical Systems) such as BAW (Bulk Acoustic Wave) filters.
  • the semiconductor substrate 10 may have a gap between the wing portion F and the mask portion 5 which is the growth inhibition region DA, and for example, the seed region S may be located above the growth inhibition region DA in the thickness direction of the semiconductor substrate 10.
  • the semiconductor portions 8 that grow laterally in opposite directions from the first opening K1 and the second opening K2 adjacent to each other in the first direction X1 may be in contact (meet) with each other on the mask portion 5.
  • the semiconductor substrate 10 may not have a gap GP.
  • Example 1 In the following, first, the template substrate TS before the semiconductor portion 8 is formed will be described, and then the semiconductor substrate 10 will be described.
  • Fig. 7 is a cross-sectional view showing a schematic configuration of the template substrate TS in Example 1.
  • the template substrate TS in Example 1 may have the same schematic configuration as the template substrate TS in the above-described embodiment 1.
  • the template substrate TS may have a base substrate BS including a main substrate 1, a metal layer ML, and an Al-based nitride layer 2, and a mask pattern 6 may be formed on the base substrate BS.
  • the main substrate 1 may be a silicon substrate or may be any of various glass substrates.
  • the surface orientation of the main substrate 1 is, for example, the (111) surface of a silicon substrate.
  • the main substrate 1 in Example 1 may have a material and a surface orientation that satisfy the following two conditions, and the specific material and surface orientation of the main substrate 1 are not necessarily limited. That is, the main substrate 1 may be, first, capable of manufacturing a base substrate BS by forming a metal layer ML and an Al-based nitride layer 2 above the main substrate 1.
  • the main substrate 1 may be, secondly, capable of growing a semiconductor portion 8 by the ELO method using a template substrate TS manufactured by forming a mask pattern 6 above the base substrate BS including the main substrate 1.
  • the manufacturing costs of the template substrate TS and the semiconductor substrate 10 can be effectively reduced.
  • a silicon carbide (SiC) substrate can also be used as the heterogeneous substrate, the main substrate 1.
  • the surface orientation of the main substrate 1 may be the 6H-SiC (0001) or 4H-SiC (0001) surface of the SiC substrate.
  • the main substrate 1 may also be 3C-SiC. If using an inexpensive substrate is not important, the main substrate 1 may be a sapphire substrate or a nitride substrate (such as a GaN substrate).
  • the metal layer ML may be formed on the main substrate 1.
  • the metal layer ML may also be formed above the main substrate 1, and a heterogeneous layer made of a material different from that of the main substrate 1 and the metal layer ML may be interposed between the main substrate 1 and the metal layer ML.
  • the metal layer ML may overlap the entire main surface 1a of the main substrate 1 in a plan view.
  • the metal layer ML may be an Al layer, and the thickness of the metal layer ML is, for example, 20 nm or more. This can improve the quality of the Al-based nitride layer 2 formed on the metal layer ML.
  • the Al layer as the metal layer ML may be formed by growing Al having a face-centered cubic structure in the ⁇ 111> direction from the main surface 1a of the main substrate 1 (for example, the (111) surface of a silicon substrate), and in this case, the surface MLS of the metal layer ML on the side farther from the main substrate 1 becomes the (111) surface in the face-centered cubic structure.
  • the Al-based nitride layer 2 has a wurtzite structure.
  • the (111) plane in the face-centered cubic structure corresponds to the atomic arrangement of a hexagonal crystal system, so the Al-based nitride layer 2 can be epitaxially grown in the c-axis direction from the surface MLS of the metal layer ML.
  • the surface MLS and the second surface 2b have corresponding plane orientations.
  • Such an Al-based nitride layer 2 can be said to inherit the crystal structure of the metal layer ML.
  • the metal layer ML may contain at least one metal whose (111) plane of a face-centered cubic lattice or a body-centered cubic lattice, or whose (0001) plane of a hexagonal close-packed lattice is oriented on the main surface 1a of the main substrate 1.
  • metals include, for example, platinum, palladium, silver, gold, hafnium, scandium, yttrium, titanium, and zirconium.
  • the surface MLS of the metal layer ML to be the (111) plane of a face-centered cubic lattice or a body-centered cubic lattice, or the (0001) plane of a hexagonal close-packed lattice, making it easier to grow the Al-based nitride layer 2 from the surface MLS.
  • the quality (e.g., orientation) of the Al-based nitride layer 2 can be improved by increasing the thickness of the metal layer ML.
  • the quality of the Al-based nitride layer 2 can be evaluated, for example, by measuring the X-ray rocking curve of the Al-based nitride layer 2 after deposition.
  • the thickness of the metal layer ML is about 1000 nm, the effect of the thickness of the metal layer ML on the quality of the Al-based nitride layer 2 can be blunted.
  • the thickness of the metal layer ML may be 20 nm or more and 2000 nm or less, or 100 nm or more and 2000 nm or less.
  • the thickness of the Al film can be set by considering the balance between the manufacturing cost and the quality of the AlN layer.
  • the Al-based nitride layer 2 may be an AlN layer, and the thickness of the AlN layer may be, for example, 30 nm or more.
  • the thickness of the AlN layer may be greater than the thickness of the Al film as the metal layer ML, and may be, for example, 30 nm or more and 500 nm or less.
  • the metal layer ML and the Al-based nitride layer 2 can be formed continuously in a sputtering device using a sputtering method.
  • the sputtering method can be appropriately selected from DC sputtering, RF sputtering, AC sputtering, DC magnetron sputtering, ECR (Electron Cyclotron Resonance) sputtering, RF magnetron sputtering, PSD (Pulse Sputter Deposition), Laser ablation, and the like.
  • the metal layer ML formed by the sputtering method may contain argon derived from the argon gas introduced into the sputtering device. Depending on the metal species contained in the metal layer ML, argon may be detected by SIMS (secondary ion mass spectrometry).
  • SIMS secondary ion mass spectrometry
  • the degree of vacuum before the film formation in the sputtering device may be 3 ⁇ 10 ⁇ 5 Pa or less or 1 ⁇ 10 ⁇ 5 Pa or less.
  • the main substrate 1 may be pretreated to remove the organic layer and unevenness on the main surface 1a of the main substrate 1, thereby enabling the epitaxial growth of the metal layer ML.
  • Specific examples of the pretreatment include reverse sputtering, acid treatment, UV treatment, etc.
  • Reverse sputtering is a method of cleaning the main surface 1a of the main substrate 1 by colliding plasma atoms with the main substrate 1 side, and has the advantage of easily preventing re-adhesion of impurities after the process.
  • the substrate temperature during film formation may be room temperature, but the film quality can be further improved by performing the film formation process while the main substrate 1 is heated.
  • the heating temperature can be adjusted according to the material of the metal layer ML, and the heating temperature may be, for example, 700° C. to 900° C.
  • the Al-based nitride layer 2 is formed on the metal layer ML by sputtering, and therefore has higher quality than if it were formed directly on the main substrate 1 by sputtering.
  • the Al-based nitride layer 2 contains argon derived from the argon gas introduced into the sputtering device.
  • the argon content of the Al-based nitride layer 2 may be, for example, 0.01 atm% or more and 1.0 atm% or less.
  • the internal stress of the metal layer ML and the Al-based nitride layer 2 can be controlled by adjusting the film formation conditions.
  • the internal stress can be changed from compressive stress to tensile stress by controlling the amount of argon incorporated into the film. This makes it possible to adjust the mutual stress relationship between the semiconductor portion 8 formed on the template substrate TS and the template substrate TS in the semiconductor substrate 10. As a result, warping of the semiconductor substrate 10 can be reduced.
  • the mask pattern 6 is formed on the base substrate BS using a material that suppresses the vertical growth (growth in the c-axis direction) of the nitride semiconductor, and realizes the lateral growth (e.g., growth in the a-axis direction) of the nitride semiconductor.
  • Materials for the mask portion 5 of the mask pattern 6 include, for example, silicon nitride, silicon carbide, silicon carbonitride, diamond-like carbon, silicon oxide, silicon oxynitride, etc.
  • Materials for the mask portion 5 include titanium nitride, molybdenum nitride, tungsten nitride, tantalum carbide, etc. that do not contain silicon, and furthermore, high melting point metals (molybdenum, tungsten, platinum, etc.).
  • the mask portion 5 may be a single layer film made of one of these materials, or a multilayer film combining a plurality of these materials.
  • the thickness of the mask portion 5 may be, for example, about 100 nm to 4 ⁇ m.
  • the width Wm (size in the first direction X1) of the mask portion 5 may be, for example, 10 ⁇ m to 200 ⁇ m. In the first embodiment, the width Wm of the mask portion 5 may be smaller than the size in the first direction X1 of the metal layer ML or the Al-based nitride layer 2.
  • the openings K (exposed portions of the seed regions S) of the mask pattern 6 are the growth starting points of the semiconductor portion 8.
  • the openings K may be elongated with the first direction X1 as the width direction and the second direction X2 (see FIG. 1) as the length direction.
  • the mask pattern 6 may have multiple openings K lined up in the first direction X1.
  • the openings K may be tapered (having a shape that narrows downward).
  • the width WK of the openings K (size in the first direction X1) may be, for example, about 0.1 ⁇ m to 20 ⁇ m.
  • the width WK of the openings K may be smaller than the width Wm of the mask portion 5.
  • (Method of Manufacturing Template Substrate) 8 is a cross-sectional view showing a manufacturing method of the template substrate TS in Example 1.
  • a silicon substrate (Si (111) surface) is used as the main substrate 1.
  • an Al target is sputtered while introducing Ar gas, thereby forming an Al film on the silicon substrate.
  • the thickness of the Al film can be 100 nm
  • the film formation temperature of the Al film can be 400° C.
  • the input power can be 500 W
  • the back pressure during film formation can be 0.3 Pa.
  • a mixed gas of argon gas and nitrogen gas (for example, with a gas ratio of about 1:1) is introduced into the sputtering device while sputtering the Al target, thereby forming an AlN film on the Al film.
  • a mixed gas of argon gas and nitrogen gas for example, with a gas ratio of about 1:1
  • nitrogen gas for example, with a gas ratio of about 1:1
  • the AlN film when an AlN film is epitaxially grown on a sapphire substrate, for example, the AlN film grows in the [0001] direction, and the outermost surface becomes an Al polarity surface.
  • the first surface 2a of the AlN film in the template substrate TS in Example 1, can be an N polarity surface. This is thought to be because the AlN film as the Al-based nitride layer 2 can grow epitaxially in the [000-1] direction from the surface MLS on the Al film as the metal layer ML.
  • the first surface 2a of the Al-based nitride layer 2 can be an N polarity surface, or a surface in which the Al polarity surface and the N polarity surface are mixed (mixed polarity).
  • a mask layer MF (e.g., SiN) having a thickness of 300 nm is formed on the Al-based nitride layer 2 by sputtering.
  • a resist is then applied to the entire surface of the mask layer MF, and the resist is then patterned by photolithography to form a resist Z having multiple stripe-shaped openings with a width of about 3 ⁇ m.
  • a portion of the mask layer MF is removed by a wet etchant such as hydrofluoric acid (HF) or buffered hydrofluoric acid (BHF) to form multiple openings K, and the resist Z is removed by organic cleaning to form the mask pattern 6.
  • a wet etchant such as hydrofluoric acid (HF) or buffered hydrofluoric acid (BHF)
  • the Al-based nitride layer 2 is formed by the MOCVD method, a GaN layer may also be formed in the MOCVD apparatus. Therefore, Ga may be present in the MOCVD apparatus, and in this case, Ga may adhere to the main substrate 1. If meltback occurs due to the adhered Ga, the yield will decrease. Therefore, maintenance of the MOCVD apparatus and cleaning of the internal parts of the apparatus (tray, cover, etc.) must be performed frequently, which results in increased costs.
  • the Al-based nitride layer 2 is formed by the sputtering method, the surface of the main substrate 1 is covered with the metal layer ML, the Al-based nitride layer 2, and the mask pattern 6 at the time of loading into the MOCVD apparatus to form the semiconductor portion 8. Therefore, the possibility of Ga adhering to the surface of the main substrate 1 can be reduced, and the possibility of a decrease in manufacturing yield due to the occurrence of meltback can be reduced. This is of great industrial advantage.
  • Fig. 9 is a cross-sectional view that shows a schematic configuration of a semiconductor substrate 10 in Example 1.
  • Fig. 10 is a cross-sectional view that shows an example of lateral growth of a semiconductor portion 8.
  • Fig. 10 shows an example in which a mask portion 5 in a mask pattern 6 has a tapered opening K.
  • the semiconductor substrate 10 in Example 1 has a first semiconductor portion 8A and a second semiconductor portion 8C formed by the ELO method above a template substrate TS.
  • the base B of the semiconductor portion 8 contacts the first surface 2a of the Al-based nitride layer 2 at the opening K (first opening K1, second opening K2).
  • the semiconductor portion 8 may have an initial growth portion SL in the portion that contacts the first surface 2a.
  • the initial growth portion SL may be an initial growth layer SL.
  • the semiconductor portion 8 formed by the ELO method can be grown laterally as follows. As shown in FIG. 10, an initial growth portion SL may be formed on the seed region S exposed from the opening K, and then the semiconductor portion 8 may be grown laterally from the initial growth portion SL.
  • the initial growth portion SL serves as the starting point for the lateral growth of the semiconductor portion 8.
  • the deposition of the initial growth portion SL may be stopped just before the edge of the initial growth portion SL rises onto the upper surface of the mask portion 5 (at the stage where it is in contact with the upper end of the side surface of the mask portion 5) or just after it rises onto the upper surface of the mask portion 5 (i.e., at this timing, the ELO deposition conditions may be switched from the c-axis deposition conditions to the a-axis deposition conditions).
  • the initial growth portion SL By growing the initial growth portion SL laterally from a state in which it slightly protrudes from the mask portion 5, the growth of the semiconductor portion 8 in the c-axis direction (thickness direction) is suppressed, and the semiconductor portion 8 can be grown laterally at high speed with high crystallinity, and the consumption of raw materials is also reduced. This allows the semiconductor portion 8 (crystal of a nitride semiconductor such as GaN) to be formed thinly and broadly with low defects at low cost.
  • the initial growth portion SL may be formed to a thickness of, for example, 30 nm to 1000 nm, 50 nm to 400 nm, or 70 nm to 350 nm.
  • the semiconductor portions 8 that grow laterally in opposite directions from the two adjacent first openings K1 and second openings K2 do not come into contact (meet) with each other on the mask portion 5, and have a gap (gap) GP, which reduces the internal stress of the semiconductor portion 8. This reduces cracks and defects (dislocations) that occur in the semiconductor portion 8.
  • the width of the gap GP (size in the first direction X1) can be 5 ⁇ m or less, 3 ⁇ m or less, or 2 ⁇ m or less.
  • the base part B which is a part located on the initial growth part SL, becomes a dislocation inheritance part with many threading dislocations
  • the wing part F which is a part located on the mask part 5
  • the threading dislocation is a dislocation (defect) extending in the c-axis direction ( ⁇ 0001> direction) in the semiconductor part 8.
  • the threading dislocation density can be obtained, for example, by subjecting the surface of the semiconductor part 8 to CL (Cathode Luminescence) measurement and counting the number of black spots in the CL measurement image.
  • the threading dislocation density of the wing part F can be, for example, 5 ⁇ 10 6 [pieces/cm 2 ] or less.
  • an active part (active layer) including a light emitting part is formed above the semiconductor part 8
  • the light emitting part can be arranged above the wing part F (so as to overlap with the wing part F in a plan view).
  • the ratio (WF/d1) of the width WF (size in the first direction X1) to the thickness d1 can be, for example, 2.0 or more.
  • WF/d1 can be 2.0 or more, 4.0 or more, 5.0 or more, 7.0 or more, or 10.0 or more.
  • the width WF of the wing portion F can be, for example, 7.0 ⁇ m or more, 10.0 ⁇ m or more, 20.0 ⁇ m or more, or 40.0 ⁇ m or more.
  • the thickness d1 can be 10.0 ⁇ m or less, 5.0 ⁇ m or less, or 2.0 ⁇ m or less.
  • the density of basal plane dislocations in base B may be 5 ⁇ 10 8 /cm 2 or less.
  • the basal plane dislocations may extend in the in-plane direction of the c-plane of semiconductor portion 8.
  • the basal plane dislocation density here can be determined, for example, by dividing semiconductor portion 8 to expose the side surface of base B and measuring the dislocation density of this side surface by CL measurement.
  • the semiconductor portion 8 may not contain argon.
  • the semiconductor portion 8 not containing argon means that the argon content in the semiconductor portion 8 is less than 0.01 atm%.
  • the base portion B or the initial growth portion SL in the semiconductor portion 8 may contain a small amount of argon diffused from the Al-based nitride layer 2 due to being connected to the Al-based nitride layer 2.
  • the wing portion F may not contain argon diffused from the Al-based nitride layer 2. If the wing portion F also contains argon, the argon concentration in the wing portion F may decrease the farther it is from the base portion B. For example, even if the semiconductor portion 8 contains a small amount of argon diffused from the Al-based nitride layer 2, the argon content in the semiconductor portion 8 is less than 0.01 atm% (the semiconductor portion 8 does not contain argon).
  • Example 1 the semiconductor portion 8 was a GaN layer, and an MOCVD apparatus was used to perform ELO deposition of gallium nitride (GaN) on the template substrate 7.
  • doping may be performed by flowing SiH 4.
  • Si evaporated from the mask portion 5 can be used for Si doping by using a material containing silicon (e.g., SiO 2 or SiN) for the mask portion 5.
  • a material containing silicon e.g., SiO 2 or SiN
  • the width Wm of the mask portion 5 was 50 ⁇ m
  • the width WK of the opening K was 5 ⁇ m
  • the horizontal width of the semiconductor portion 8 was 53 ⁇ m
  • the width WF of the wing portion F was 24 ⁇ m
  • the layer thickness of the semiconductor portion 8 was 5 ⁇ m.
  • the temperature at which the semiconductor portion 8 is formed by the ELO method is preferably 1150°C or lower, rather than a high temperature exceeding 1200°C.
  • the semiconductor portion 8 can also be formed at a low temperature below 1000°C, which is more preferable in terms of reducing mutual reactions.
  • mutual diffusion may occur between the Al film as the metal layer ML and the main substrate 1 or the Al-based nitride layer 2.
  • the main substrate 1 may have an alloy layer (not shown) formed by mutual reaction with the metal layer ML under the ELO film formation conditions.
  • the main substrate 1 may have a higher Al concentration in the main surface 1a than in the back surface 1b located opposite the main surface 1a.
  • the Al-based nitride layer 2 may have an Al-rich composition.
  • the semiconductor portion 8 contains carbon, it is possible to reduce the reaction with the mask portion 5 and reduce adhesion between the mask portion 5 and the semiconductor portion 8. Therefore, in low-temperature film formation of the semiconductor portion 8, for example, by reducing the amount of ammonia supplied and forming the film at a low V/III ( ⁇ 1000), carbon elements in the raw material or chamber atmosphere can be incorporated into the semiconductor portion 8 and the reaction with the mask portion 5 can be reduced.
  • V/III ⁇ 1000
  • the first surface 2a of the Al-based nitride layer 2 may be an N-polarity surface, or a surface in which an Al-polarity surface and an N-polarity surface are mixed (mixed polarity), and the first surface 2a may be the seed region S.
  • the upper surface 8S which is the growth surface of the semiconductor portion 8 can be made into a gallium polarity surface (Ga polarity surface) by polarity reversal due to various factors.
  • the upper surface 8S may be an aluminum polarity surface (Al polarity surface). The polarity of the upper surface 8S can be adjusted to form the semiconductor portion 8 so as to be suitable for the device structure to be manufactured using the semiconductor substrate 10.
  • FIG. 11 is a plan view showing another example of the configuration of the semiconductor substrate 10 in the first embodiment.
  • the semiconductor portion 8 of the semiconductor substrate 10 may be separated into a plurality of parts PA arranged in a second direction X2 perpendicular to the first direction X1.
  • a trench TR may be formed between adjacent parts PA in the second direction X2.
  • the mask portion 5 and the Al-based nitride layer 2 may be exposed in the trench TR.
  • the template substrate TS may have openings K that are periodically divided in the second direction X2, and in this case, the semiconductor portion 8 may also be divided in the second direction X2.
  • the template substrate TS in the semiconductor substrate 10 may have a metal nitride layer NL between the metal layer ML and the Al-based nitride layer 2.
  • the metal nitride layer NL includes a nitride of a metal other than aluminum.
  • the metal nitride layer NL may include a material whose crystal structure is similar to that of the Al-based nitride layer 2, in which case the Al-based nitride layer 2 can be easily epitaxially grown.
  • the metal nitride layer NL may include, for example, titanium nitride (TiN), zirconium nitride (ZrN), scandium nitride (ScN), or hafnium nitride (HfN).
  • TiN titanium nitride
  • ZrN zirconium nitride
  • ScN scandium nitride
  • HfN hafnium nitride
  • the metal nitride layer NL may be formed by a sputtering method, in which case the metal nitride layer NL may include argon.
  • the argon content of the metal nitride layer NL may be, for example, 0.01 atm% or more and 1.0 atm% or less.
  • FIG. 13 is a cross-sectional view showing another example of the configuration of the semiconductor substrate 10 in the first embodiment.
  • the template substrate TS in the semiconductor substrate 10 may include a plurality of different metal layers as the metal layer ML, and the metal layer ML may be a multilayer film.
  • the template substrate TS may include, for example, a first metal layer ML1 located on the main substrate 1 and a second metal layer ML2 located on the first metal layer ML1.
  • the first metal layer ML1 may be formed from a material that has a high affinity with the main substrate 1
  • the second metal layer ML2 may be formed from a material that has a high affinity with the Al-based nitride layer 2. This makes it easier to improve the quality of the Al-based nitride layer 2.
  • the metal layer ML may include three or more types of metal layers. By appropriately switching targets within the sputtering device, multiple metal layers can be formed continuously.
  • FIG. 14 is a cross-sectional view showing another example of the configuration of the semiconductor substrate 10 in Example 1.
  • the template substrate TS in the semiconductor substrate 10 may have a seed portion 3 between the Al-based nitride layer 2 and the mask pattern 6, and in this case, the surface of the seed portion 3 exposed in the opening K may be the seed region S.
  • the seed portion 3 may be a seed layer.
  • the seed portion 3 may be formed in at least a part of the opening K (of the mask pattern 6) and may be planar or patterned (e.g., striped).
  • the seed portion 3 may be a GaN layer, an AlN layer, an AlGaN layer, an AlInN layer, AlGaInN, Al, or the like formed at a low temperature (500°C or less).
  • the seed portion 3 may be formed of a material different from the Al-based nitride layer 2.
  • the seed portion 3 may be formed by a sputtering method, in which case the seed portion 3 may contain argon.
  • the argon content of the seed portion 3 may be, for example, 0.01 atm% or more and 1.0 atm% or less.
  • the thickness of the seed portion 3 may be about 10 nm to 500 nm.
  • the deposition pressure is set to 0.1 Pa, 20 to 40 sccm of nitrogen gas is introduced, the discharge density is set to 5 W/cm 2 , and the deposition temperature is set to room temperature.
  • the introduced gas may contain argon gas.
  • FIG. 15 is a cross-sectional view showing another example of the configuration of the semiconductor substrate in Example 1.
  • FIG. 16 is a plan view showing another example of the configuration of the semiconductor substrate in Example 1.
  • the semiconductor substrate 10 may include an upper layer portion 9 located above the semiconductor portion 8 and including an active layer and a p-type layer.
  • the semiconductor substrate 10 may be removed from the MOCVD apparatus with the semiconductor portion 8 exposed and stored. In this case, the stored semiconductor substrate 10 can be loaded into the MOCVD apparatus to form the upper layer portion 9.
  • the semiconductor portion 8 may be formed in the MOCVD apparatus, and then the upper layer portion 9 may be formed in the MOCVD apparatus.
  • the upper layer portion 9 may be formed on the semiconductor portion 8 by changing the film formation conditions (e.g., by lowering the film formation temperature by about 100°C) after the growth of the semiconductor portion 8 is stopped.
  • the upper layer portion 9 may include at least one of a p-type layer, an n-type layer, and an electron blocking layer in addition to the active layer.
  • the semiconductor substrate 10 may have an anode EA and a cathode EC located on the upper layer 9.
  • the anode EA may be in contact with a p-type layer in the upper layer 9, and the cathode EC may be in contact with an n-type layer in the upper layer 9. Without being limited to this, the cathode EC may be in contact with the upper surface 8S of the semiconductor portion 8.
  • at least a portion of the anode EA may be positioned so as to overlap with the wing portion F, or the entire anode EA may be positioned so as to overlap with the wing portion F.
  • the device structure including the semiconductor portion 8 and the upper layer portion 9 is called the laminate LB.
  • the semiconductor substrate 10 has a plurality of bar-shaped laminates LB.
  • the upper layer portion 9 (device layer) formed on the semiconductor portion 8 by forming at least the active region (e.g., the light-emitting region) above the wing portion F, a very high quality element can be fabricated.
  • the template substrate TS is formed without using an MOCVD apparatus, and the semiconductor portion 8 and the upper layer portion 9 can be formed continuously in the MOCVD apparatus.
  • FIG. 17 is a plan view showing a method of element isolation in Example 1.
  • FIG. 18 is a cross-sectional view showing a method of element isolation in Example 1.
  • the semiconductor substrate 10 may have a plurality of element bodies 20 separated by a plurality of trenches TR on a base substrate BS.
  • the element bodies 20 may include a wing portion F, an upper layer portion 9, an anode EA, and a cathode EC.
  • the semiconductor substrate 10 may have multiple element bodies 20 formed by forming multiple trenches TR in the laminate LB by etching.
  • the semiconductor substrate 10 may also be divided into multiple parts PA (see FIG. 11) by forming multiple trenches TR in the semiconductor portion 8, and then the upper layer 9, anode EA, and cathode EC may be formed on the parts PA.
  • the semiconductor substrate 10 may have multiple element bodies 20 formed by cleaving the laminate LB.
  • the mask portion 5 is removed by etching using hydrofluoric acid, buffered hydrofluoric acid (BHF), or the like.
  • BHF buffered hydrofluoric acid
  • the element body 20 may be bonded to the support substrate SK via bonding layers H1 and H2.
  • the bond between the seed region S and the semiconductor portion 8 is broken, so that the element body 20 can be peeled off from the base substrate BS.
  • the support substrate SK may have a conductive pad in contact with the bonding layer H1 and a conductive pad in contact with the bonding layer H2.
  • the bonding layers H1 and H2 may be formed of a solder material.
  • the element body 20 include light-emitting diodes (LEDs), semiconductor lasers, Schottky diodes, photodiodes, transistors (including power transistors and high electron mobility transistors), etc.
  • LEDs light-emitting diodes
  • semiconductor lasers semiconductor lasers
  • Schottky diodes Schottky diodes
  • photodiodes transistors (including power transistors and high electron mobility transistors), etc.
  • FIG. 19 is a plan view showing another example of the configuration of the semiconductor substrate 10 in the first embodiment.
  • the semiconductor substrate 10 may have the anode EA and the cathode EC formed above the same wing portion F (e.g., the first wing portion F1).
  • a trench TR may be formed in the portion of the laminate LB located above the seed region S.
  • Fig. 20 is a plan view that shows a schematic configuration of the semiconductor substrate 10 in Example 2.
  • Fig. 21 is a cross-sectional view that shows a schematic configuration of the semiconductor substrate 10 in Example 2.
  • the black dots shown at the positions indicated by the lead lines of the symbols J1 and J2 indicate spaces (gap) between the wing portions F and the template substrate TS.
  • the template substrate TS may have a ridge portion R on the upper surface side, and a first seed region S1 may be located on the upper surface of the ridge portion R.
  • a first gap J1 may be present between the first semiconductor portion 8A and the mask portion 5.
  • the first gap J1 can also be said to be a space sandwiched between the growth inhibition region DA and the first wing portion F1.
  • the first wing portion F1 is spaced apart from the mask portion 5 that functions as the growth inhibition region DA.
  • the first seed region S1 (the surface) is located above the growth inhibition region DA, and the first semiconductor portion 8A has a first base portion B1 located on the first seed region S1, and a first wing portion F1 that is connected to the first base portion B1 and faces the growth inhibition region DA via the first gap J1.
  • the Al-based nitride layer 2 does not have to overlap with the mask portion 5 in a plan view.
  • at least a portion of the metal layer ML may be included in the ridge portion R.
  • the metal layer ML and the Al-based nitride layer 2 may be included in the ridge portion R.
  • the upper surface (first seed region S1) of the ridge portion R may be formed of the Al-based nitride layer 2, and the side of the ridge portion R may be covered by the mask portion 5.
  • the template substrate TS may include a part of the mask portion 5 on the side of the ridge portion R.
  • the metal layer ML and the Al-based nitride layer 2 may not be exposed on the side of the ridge portion R.
  • the side of the ridge portion R may not be in contact with the first wing portion F1.
  • the entire side of the ridge portion R may face the first gap J1. This reduces the contact area between the ridge portion R and the first wing portion F1, and as a result, the defect density of the first wing portion F1 can be reduced.
  • the first semiconductor portion 8A can be formed by the ELO (Epitaxial Lateral Overgrowth) method, starting from the Al-based nitride layer 2 exposed under the first opening K1.
  • the Al-based nitride layer 2 may be a seed layer including a first seed region S1.
  • the second semiconductor portion 8C grows laterally on the mask portion 5, starting from the Al-based nitride layer 2 exposed under the second opening K2. Growth may be stopped before the first semiconductor portion 8A and the second semiconductor portion 8C meet, in which case an edge E1 of the first wing portion F1 can be formed above the growth inhibition region DA.
  • the aspect ratio of the first gap J1 (the ratio of the width WJ in the first direction X1 to the thickness TJ) can be set to 5.0 or more, in which case a wide first wing portion F1 with high crystallinity (low defect density) can be quickly formed. In addition, the flatness of the first wing portion F1 is improved.
  • the width WJ of the first gap J1 is the distance in the first direction X1 from the side of the ridge R to the edge E of the first semiconductor portion 8A.
  • the thickness (height) TJ of the first gap is the distance from the upper surface of the mask portion 5 that forms the growth inhibition region DA to the lower surface (rear surface) of the first semiconductor portion 8A.
  • the first wing portion F1 may have a ratio of width in the first direction X1 to thickness of 2.0 or more.
  • the first wing portion F1 may have a width in the first direction X1 of 7.0 ⁇ m or more, for example, 10.0 ⁇ m or more, 20.0 ⁇ m or more, or 40.0 ⁇ m or more.
  • the first wing portion F1 may have a width in the first direction X1 of 80.0 ⁇ m or less. This reduces the possibility that the semiconductor portion 8 will warp toward the substrate due to gravity.
  • the first wing portion F1 may have a thickness in the first direction X1 of, for example, 10.0 ⁇ m or less, 5.0 ⁇ m or less, or 2.0 ⁇ m or less. As shown in FIG. 21, the width of the gap GP may be greater than the thickness TJ of the first gap J1.
  • the semiconductor substrate 10 may have a second gap J2 between the second semiconductor portion 8C and the mask portion 5, and the second gap J2 may have the same configuration as the first gap J1. Therefore, a repeated explanation of the second gap J2 will be omitted.
  • FIG. 22 is a cross-sectional view showing an example of a method for manufacturing the semiconductor substrate 10 in Example 2.
  • the semiconductor substrate 10 in Example 2 can be manufactured, for example, as follows.
  • a silicon substrate (Si(111) surface) is used as the main substrate 1
  • an Al film is formed on the silicon substrate as the metal layer ML
  • an AlN film is formed on the Al film as the Al-based nitride layer 2.
  • a sputtering method is used to form the metal layer ML and the Al-based nitride layer 2.
  • a stripe-shaped resist Z with a width of about 3 ⁇ m is formed on the top of the Al-based nitride layer 2 using photolithography, and a ridge portion R is formed by a dry etching process.
  • the Al-based nitride layer 2 and a part of the metal layer ML are etched.
  • the resist Z is not removed, and a mask layer MF (e.g., a SiN film with a thickness of 10 nm) that will become the mask portion 5 is formed on the main substrate 1 and on the resist Z.
  • a mask layer MF e.g., a SiN film with a thickness of 10 nm
  • Example 2 when the semiconductor portion 8 comes into contact with the mask portion 5 on the growth inhibition region DA, the mask portion 5 must be at least about 100 nm thick. If the semiconductor portion 8 comes into contact with the mask portion 5, this may interfere with the ELO growth and affect the surface flatness of the semiconductor portion 8. In contrast, in Example 2, the wing portion F is suspended in midair, so that the wing portion F and the mask portion 5 do not come into contact with each other above the growth inhibition region DA. Therefore, even if the mask portion 5 is made very thin, the growth of the wing portion F is not hindered, and the internal stress of the semiconductor portion 8 can be reduced. As a result, it is easier to reduce the warping of the semiconductor substrate 10.
  • the thickness of the mask portion 5 may be, for example, 1 ⁇ m or less, or 50 nm or less. If the thickness of the mask portion 5 is set to 50 nm or less, the flatness is improved, and it can also be set to 30 nm or less.
  • the resist Z is removed to lift off the mask layer MF on the ridge portion R, and a first opening K1 is formed to form a template substrate TS (selective growth substrate).
  • a template substrate TS selective growth substrate
  • the template substrate TS is transported into the MOCVD apparatus, and the semiconductor portion 8 is formed on the template substrate TS by the ELO method.
  • the semiconductor portion 8 is a GaN layer
  • the growth temperature is 1000 to 1200 degrees
  • the V/III ratio is 500 to 20000
  • the growth pressure is 50 kPa.
  • Si may be doped as in the first embodiment. It is preferable to set the film formation conditions in at least two stages. In the first stage, the film formation temperature is about 1030°C, the V/III is about 2000, and a growth nucleus (vertical growth portion) of the ELO layer (semiconductor portion 8) is formed on the opening K.
  • the thickness (height) of the growth nucleus is about 0.2 ⁇ m to 3 ⁇ m, and the width may be about the same as the width of the ridge R or a size that protrudes slightly in the a-axis direction ( ⁇ 11-20> direction).
  • the film formation temperature is raised by about 100°C, and the GaN layer is grown laterally (in the a-axis direction) from the growth nucleus. Growth is stopped when the width of the gap GP between the semiconductor parts 8 (GaN layers) growing in the opposite directions on the void reaches a specified value (10 ⁇ m or less).
  • the semiconductor substrate 10 (with the semiconductor part 8 exposed) obtained in this manner may be removed from the MOCVD apparatus and stored, or an upper layer including an active layer may be subsequently formed in the MOCVD apparatus.
  • FIG. 23 is a cross-sectional view showing another example of the configuration of the semiconductor substrate 10 in Example 2.
  • the main substrate 1 may include a protrusion Q on the main surface 1a, and at least a portion of the protrusion Q may be included in the ridge portion R.
  • the metal layer ML and the Al-based nitride layer 2 may be located on the protrusion Q.
  • the protrusion Q can be formed by removing a portion of the main substrate 1 when forming the ridge portion R by a dry etching process.
  • the first gap J1 can be formed more reliably, making it easier to reduce warping of the semiconductor substrate 10.
  • FIG. 24 is a cross-sectional view showing another example of the configuration of the semiconductor substrate 10 in Example 2.
  • the metal layer ML may include a protrusion MQ on the surface facing the Al-based nitride layer 2, and the Al-based nitride layer 2 may be located on the protrusion MQ. At least a part of the metal layer ML may be located between the main substrate 1 and the mask portion 5. When the ridge portion R is formed by the dry etching process, a part of the metal layer ML on the main substrate 1 remains without being removed, thereby forming the protrusion MQ.
  • FIG. 25 is a cross-sectional view showing another example of the configuration of the semiconductor substrate 10 in Example 2.
  • a metal layer ML is located on the entire surface of the main substrate 1, and an Al-based nitride layer 2 may be located locally on the metal layer ML.
  • the metal layer ML does not need to be included in the ridge portion R.
  • FIG. 26 is a cross-sectional view showing another example of the configuration of the semiconductor substrate 10 in Example 2.
  • the side surface (mask portion 5) of the ridge portion R of the semiconductor substrate 10 may be in contact with the first wing portion F1. If the first wing portion F1 does not contact the mask portion 5 in the growth inhibition region DA, the first gap J1 can be formed, so there is no problem.
  • Example 3 In the above-mentioned Examples 1 and 2, the Al-based nitride layer 2 was formed on the main substrate 1, but this is not limited to this.
  • the Al-based nitride layer 2 can be formed on a substrate other than the main substrate 1 (hereinafter referred to as the temporary substrate 1T), and then the Al-based nitride layer 2 can be transferred to the main substrate 1.
  • FIG. 27 is a cross-sectional view showing an example of a method for manufacturing a semiconductor substrate 10 in Example 3.
  • a metal layer ML and an Al-based nitride layer 2 are formed above a temporary substrate 1T by using a sputtering method.
  • the temporary substrate 1T may be made of any material that is capable of forming the metal layer ML and the Al-based nitride layer 2, and is not particularly limited. Since the temporary substrate 1T is reusable as described below, even if a relatively expensive substrate is used, the impact on manufacturing costs is small.
  • a 4H-SiC substrate can be used as the temporary substrate 1T.
  • a silicon substrate can be used as the main substrate 1.
  • a metal layer ML can be formed on the entire surface of the temporary substrate 1T, and an Al-based nitride layer 2 can be formed on the metal layer ML.
  • an AlN film is formed on a 4H-SiC substrate by sputtering.
  • an Al-based nitride layer 2 is formed on the temporary substrate 1T via a metal layer ML, an Al-based nitride layer 2 of higher quality than conventional can be formed.
  • the first surface 2a of the Al-based nitride layer 2 and the main surface 1a of the main substrate 1 are each subjected to plasma treatment to clean the surfaces. This makes it possible to activate the surfaces (a state in which dangling bonds are present on the surface). Thereafter, the first surface 2a of the Al-based nitride layer 2 and the main surface 1a of the main substrate 1 are brought into contact with each other, thereby enabling the Al-based nitride layer 2 and the main substrate 1 to be surface-activatedly bonded together.
  • the metal layer ML is removed and the temporary substrate 1T is separated, so that the Al-based nitride layer 2 can be transferred to the main substrate 1.
  • Subsequent processing can be the same as in the above-mentioned Example 1, where a mask pattern 6 is formed on the Al-based nitride layer 2, and the semiconductor portion 8 can be formed using the ELO method.
  • Example 3 even if the metal layer ML is formed relatively thick, no problem occurs because the metal layer ML is removed during transfer. This makes it easier to improve the quality of the Al-based nitride layer 2.
  • the temporary substrate 1T can be used repeatedly by removing the metal layer ML on the surface.
  • Example 3 for example, a high-quality Al-based nitride layer 2 formed on a 4H-SiC substrate can be transferred onto a silicon substrate as the main substrate 1.
  • a template substrate TS having an Al-based nitride layer 2 of higher quality than conventional ones can be created on a silicon substrate.
  • a semiconductor substrate 10 can be manufactured using such a template substrate TS. Therefore, the characteristics of various devices can be improved using the semiconductor substrate 10.
  • the main substrate 1 may be, for example, a silicon substrate, and the surface orientation of the main surface 1a may be a (100) surface.
  • electronic circuits and the like can be formed on a Si(100) surface, so by using, for example, a silicon substrate (Si(100) surface) as the main substrate 1, it becomes possible to integrate light-emitting elements and electronic circuits in a semiconductor device formed using the semiconductor substrate 10.
  • the first surface 2a of the Al-based nitride layer 2 facing the principal surface 1a of the main substrate 1 may be, for example, an N-polarity surface, in which case the second surface 2b of the Al-based nitride layer 2 may be an Al-polarity surface.
  • the plane orientation of the principal surface 1a of the main substrate 1 is a (100) plane
  • the first surface 2a of the Al-based nitride layer 2 has a hexagonal crystal structure, and therefore the principal surface 1a and the first surface 2a have different crystal atomic arrangement patterns in the in-plane direction.
  • the x-axis and y-axis directions of the unit cell in the atomic arrangement of the main surface 1a may be different from the x-axis and y-axis directions of the unit cell in the atomic arrangement of the first surface 2a of the Al-based nitride layer 2.
  • the presence of such a bond trace which is a difference between the main surface 1a and the first surface 2a, makes it possible to distinguish between the AlN film epitaxially grown on the main substrate 1 and the Al-based nitride layer 2 transferred onto the main substrate 1.
  • the above bond trace can be confirmed, for example, based on the results of X-ray measurement, etc.
  • FIG. 28 is a cross-sectional view showing an example of a method for manufacturing a template substrate TS of another configuration example in Example 3.
  • a 4H-SiC substrate is used as a temporary substrate 1T, and an Al film (film thickness: 100 nm) is formed as a metal layer ML.
  • an Al-based nitride layer 2 is formed on the Al film.
  • the Al-based nitride layer 2 may be a ScAlN film (film thickness: 1000 nm).
  • a silicon substrate is used as the main substrate 1, and an intermediate layer IL is formed on the main substrate 1.
  • the intermediate layer IL may be, for example, a molybdenum film (film thickness: 1000 nm), and can be formed using a sputtering method.
  • the surface of the intermediate layer IL is cleaned, and the intermediate layer IL and the Al-based nitride layer 2 are activated and bonded.
  • the metal layer ML is removed, and the Al-based nitride layer 2 is transferred onto the intermediate layer IL of the main substrate 1.
  • a template substrate TS including a main substrate 1, an intermediate layer IL on the main substrate 1, and an Al-based nitride layer 2 on the intermediate layer IL.
  • a template substrate TS can be used to manufacture, for example, a BAW filter, in which the Al-based nitride layer 2 serves as a piezoelectric layer and the intermediate layer IL serves as an elastic wave reflector.
  • FIG. 29 is a cross-sectional view showing an example of a method for manufacturing a template substrate TS of another configuration example in Example 3.
  • a 4H-SiC substrate is used as a temporary substrate 1T, and an Al film (film thickness: 100 nm) is formed as the metal layer ML.
  • an AlN film film thickness: 200 nm is formed as the Al-based nitride layer 2 on the Al film.
  • a GaN film film thickness: 1000 nm
  • an AlGaN film film thickness: 10 nm
  • the metal layer ML, the Al-based nitride layer 2, the first layer L1, and the second layer L2 are each formed using a sputtering method.
  • the second layer L2 is temporarily bonded to the support substrate 1S.
  • the material of the support substrate 1S is not particularly limited, and any known method can be used for the temporary bonding.
  • the second surface 2b of the Al-based nitride layer 2 and the main surface 1a of the main substrate 1 are each plasma-treated, and the second surface 2b is brought into contact with the main surface 1a, thereby surface-activating bonding the Al-based nitride layer 2 and the main substrate 1.
  • the temporary bond between the second layer L2 and the support substrate 1S is removed, allowing the Al-based nitride layer 2, the first layer L1, and the second layer L2 to be transferred to the main substrate 1.
  • a template substrate TS including a main substrate 1, an Al-based nitride layer 2 on the main substrate 1, a first layer L1 on the Al-based nitride layer 2, and a second layer L2 on the first layer L1.
  • a template substrate TS can be used, for example, in the manufacture of a HEMT, in which the first layer L1 is an electron passing layer and the second layer L2 is an electron generating layer.
  • Example 4 Fig. 30 is a cross-sectional view showing an example of a method for manufacturing the semiconductor substrate 10 in Example 4. As shown in Fig. 30, the semiconductor substrate 10 can be formed into a structure having a ridge portion R (ridge structure) as in Example 2 by using the template substrate TS of Example 3 described above.
  • a striped resist Z is formed on the Al-based nitride layer 2.
  • a part of the Al-based nitride layer 2 is etched by a dry etching process.
  • a mask layer MF e.g., a 10 nm thick SiN film
  • a mask layer MF that will become the mask portion 5 is formed on the main substrate 1 and the resist Z.
  • the template substrate TS and the semiconductor substrate 10 can be manufactured by carrying out the same process as described above in Example 2.
  • the template substrate TS has a ridge portion R on the upper surface side in which the first seed region S1 is located.
  • a first gap J1 exists between the first semiconductor portion 8A and the growth inhibition region DA.
  • the growth inhibition region DA may be a modified region of the Al-based nitride layer 2
  • the first seed region S1 may be a non-modified region of the Al-based nitride layer 2.
  • the Al-based nitride layer 2 can be modified by, for example, performing a plasma treatment on the Al-based nitride layer 2.
  • argon plasma is irradiated onto a predetermined region of the Al-based nitride layer 2 to modify the surface of the irradiated region, forming a growth inhibition region DA.
  • the plasma treatment can use oxygen plasma, nitrogen plasma, hydrogen plasma, or a mixture of these plasmas in addition to argon plasma.
  • the growth inhibition region DA may contain argon, oxygen, nitrogen, etc. as impurities.
  • the Al-based nitride layer 2 may be aluminum nitride
  • the growth inhibition region DA may be aluminum oxynitride.
  • the Al-based nitride layer 2 may be AlScN (aluminum scandium nitride)
  • the growth inhibition region DA may be AlScON (aluminum scandium oxynitride).

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

半導体基板は、第１シード領域および成長抑制領域を含むテンプレート基板と、前記第１シード領域の上方に位置する第１基部および前記第１基部に繋がるとともに前記成長抑制領域の上方に位置する第１ウイング部を有する第１半導体部とを備える。テンプレート基板は、主基板と、前記主基板の上方に位置する金属層と、前記金属層の上方に位置し、アルゴンを含むアルミニウム系窒化物層とを有する。前記第１半導体部は、窒化物半導体を含む。

Description

半導体基板、テンプレート基板、並びにテンプレート基板の製造方法および製造装置
　本開示は、半導体基板、テンプレート基板、並びにテンプレート基板の製造方法および製造装置に関する。
　特許文献１には、開口部を有する選択成長用マスクが形成されたシリコン（Ｓｉ）基板を用いて、バッファ層である窒化アルミニウム（ＡｌＮ）層を形成し、その後、窒化ガリウム（ＧａＮ）層を選択成長させる技術について記載されている。特許文献１に記載の手法では、有機金属化学気相成長（ＭＯＣＶＤ）法を用いてＡｌＮ層およびＧａＮ層を形成している。
日本国特開２００８－２３５７０９号公報
　本開示の一態様における半導体基板は、第１シード領域および成長抑制領域を含むテンプレート基板と、前記第１シード領域の上方に位置する第１基部および前記第１基部に繋がるとともに前記成長抑制領域の上方に位置する第１ウイング部を有する第１半導体部とを備え、前記テンプレート基板は、主基板と、前記主基板の上方に位置する金属層と、前記金属層の上方に位置し、アルゴンを含むアルミニウム系窒化物層とを有し、前記第１半導体部は、窒化物半導体を含む。
　本開示の一態様における半導体基板は、第１シード領域および成長抑制領域を含むテンプレート基板と、前記第１シード領域の上方に位置する第１基部および前記第１基部に繋がるとともに前記成長抑制領域の上方に位置する第１ウイング部を有する第１半導体部とを備え、前記テンプレート基板は、主基板と、窒素極性面が前記主基板に接合し、かつアルゴンを含むアルミニウム系窒化物層とを有し、前記第１半導体部は、窒化物半導体を含む。
　本開示の一態様におけるテンプレート基板は、主基板と、前記主基板の上方に位置する金属層と、前記金属層の上方に位置し、アルゴンを含むアルミニウム系窒化物層とを備える。
　本開示の一態様におけるテンプレート基板の製造方法は、主基板を含むテンプレート基板の製造方法であって、主基板の上方に金属層を形成する工程と、前記金属層の上方に、スパッタリング法を用いてアルミニウム系窒化物層を形成する工程とを含む。
　本開示の一態様におけるテンプレート基板の製造方法は、主基板を含むテンプレート基板の製造方法であって、仮基板上に金属層を形成する工程と、前記金属層の上方に、スパッタリング法を用いてアルミニウム系窒化物層を形成する工程と、前記アルミニウム系窒化物層を、前記仮基板から主基板に転写する工程とを含む。
本開示の一実施形態における半導体基板の構成を概略的に示す平面図である。 本開示の一実施形態における半導体基板の構成を概略的に示す断面図である。 本開示の一実施形態における半導体基板の製造方法の一例を示すフローチャートである。 本開示の別の一実施形態における半導体基板の構成を概略的に示す断面図である。 本開示の別の一実施形態における半導体基板の製造方法の一例を示すフローチャートである。 本開示の一実施形態における製造装置の一例を示すブロック図である。 実施例１におけるテンプレート基板の構成を概略的に示す断面図である。 実施例１におけるテンプレート基板の製造方法を示す断面図である。 実施例１における半導体基板の構成を概略的に示す断面図である。 半導体部の横方向成長の一例を示す断面図である。 実施例１における半導体基板の別構成例を示す平面図である。 実施例１における半導体基板の別構成例を示す断面図である。 実施例１における半導体基板の別構成例を示す断面図である。 実施例１における半導体基板の別構成例を示す断面図である。 実施例１における半導体基板の別構成例を示す断面図である。 実施例１における半導体基板の別構成例を示す平面図である。 実施例１における素子分離の方法を示す平面図である。 実施例１における素子分離の方法を示す断面図である。 実施例１における半導体基板の別構成例を示す平面図である。 実施例２における半導体基板の構成を概略的に示す平面図である。 実施例２における半導体基板の構成を概略的に示す断面図である。 実施例２における半導体基板の製造方法の一例を示す断面図である。 実施例２における半導体基板の別構成例を示す断面図である。 実施例２における半導体基板の別構成例を示す断面図である。 実施例２における半導体基板の別構成例を示す断面図である。 実施例２における半導体基板の別構成例を示す断面図である。 実施例３における半導体基板の製造方法の一例を示す断面図である。 実施例３における別構成例のテンプレート基板の製造方法の一例を示す断面図である。 実施例３における別構成例のテンプレート基板の製造方法の一例を示す断面図である。 実施例４における半導体基板の製造方法の一例を示す断面図である。
　以下、本開示の実施の形態について図面を参照して説明する。但し、以下の記載は本開示の趣旨をよりよく理解させるためのものであり、特に指定のない限り、本開示を限定するものではない。本出願における各図面に記載した構成の形状および寸法（長さ、幅等）は、実際の形状および寸法を必ずしも反映させたものではなく、図面の明瞭化および簡略化のために適宜変更している。
　〔半導体基板〕
　図１は、本開示の一実施形態における半導体基板１０の構成を概略的に示す平面図である。図２は、本開示の一実施形態における半導体基板１０の構成を概略的に示す断面図である。なお、本開示における図１等のように、図示の平明化のために、平面図においても各部材にハッチングを付している場合があり、このことは以下に説明する他の図面においても同じである。
　図１および図２に示すように、半導体基板１０は、第１シード領域Ｓ１および成長抑制領域ＤＡを含むテンプレート基板ＴＳと、テンプレート基板ＴＳの上方に位置する第１半導体部８Ａとを備える。第１半導体部８Ａは、第１シード領域Ｓ１の上方に位置する第１基部Ｂ１と、第１基部Ｂ１に繋がるとともに成長抑制領域ＤＡの上方に位置する第１ウイング部Ｆ１とを有する。テンプレート基板ＴＳは、主基板１と、主基板１よりも上方に位置する金属層ＭＬと、金属層ＭＬよりも上方に位置し、アルゴンを含むアルミニウム系窒化物層（Ａｌ系窒化物層）２とを有する。第１半導体部８Ａは、窒化物半導体を含む。
　本実施形態における半導体基板１０では、テンプレート基板ＴＳは、マスクパターン６を有していてよく、マスクパターン６は、成長抑制領域ＤＡとして機能するマスク部５と、第１シード領域Ｓ１に対応する第１開口部Ｋ１とを含んでいてよい。具体的には、マスク部５の表面（上面）が成長抑制領域ＤＡとなっていてよい。
　第１半導体部８Ａは、主成分として窒化物半導体を含んでいてよい。窒化物半導体は、例えば、ＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）と表すことができ、具体例として、ＧａＮ系半導体、ＡｌＮ、ＩｎＡｌＮ（窒化インジウムアルミニウム）、ＩｎＮ（窒化インジウム）を挙げることができる。ＧａＮ系半導体とは、ガリウム原子（Ｇａ）および窒素原子（Ｎ）を含む半導体であり、典型的な例として、ＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮを挙げることができる。
　第１半導体部８Ａは、ドープ型（例えば、ドナーを含むｎ型）でもノンドープ型でもよい。半導体基板とは、窒化物半導体を含む基板という意味である。主基板１、金属層ＭＬ、およびＡｌ系窒化物層２を含めてベース基板と称することがある。
　主基板１は、第１半導体部８Ａと格子定数が異なる異種基板であり、Ａｌ系窒化物層２は、第１シード領域Ｓ１を含むシード層であって、第１基部Ｂ１に接触していてよい。Ａｌ系窒化物層２は、例えばＡｌＮ層であってよい。第１半導体部８Ａはアルゴンを含まない。具体的には、Ａｌ系窒化物層２の表面（上面）が第１シード領域Ｓ１となっていてよい。
　第１半導体部８Ａは、テンプレート基板ＴＳ上に、ＥＬＯ（Epitaxial Lateral Overgrowth）法によって形成することができる。ＥＬＯ法では、例えば、主基板１として窒化物半導体と格子定数の異なる異種基板を用い、マスク部５に無機化合物膜を用いて、第１開口部Ｋ１において露出する第１シード領域Ｓ１を結晶成長の起点とすることができる。これにより、第１シード領域Ｓ１上に初期成長層（イニシャル成長層）を形成し、その後、イニシャル成長層からマスク部５上に窒化物半導体を含む第１半導体部８Ａを横方向成長させることができる。
　第１半導体部８Ａのうち、第１開口部Ｋ１の上方に位置する第１基部Ｂ１は、貫通転位が多い転位継承部となり、マスク部５の上方に位置する第１ウイング部Ｆ１は、転位継承部と比較して貫通転位密度が小さい低欠陥部となる。
　テンプレート基板ＴＳは、成長抑制領域ＤＡを介して第１シード領域Ｓ１と第１方向Ｘ１に隣り合う第２シード領域Ｓ２を有していてよい。マスクパターン６は、第２シード領域Ｓ２に対応する第２開口部Ｋ２を含んでいてよい。テンプレート基板ＴＳは、第１方向Ｘ１に並ぶ第１シード領域Ｓ１および成長抑制領域ＤＡそれぞれが、第１方向Ｘ１と直交する第２方向Ｘ２を長手方向とする形状であってよい。
　本実施形態における半導体基板１０は、窒化物半導体を含む第２半導体部８Ｃを備えていてよい。第２半導体部８Ｃは、第２シード領域Ｓ２の上方および成長抑制領域ＤＡの上方に位置する。第２半導体部８Ｃは、前記第２シード領域の上方に位置する第２基部Ｂ２と、第２基部Ｂ２に繋がるとともに成長抑制領域ＤＡの上方に位置する第２ウイング部Ｆ２とを有していてよい。第１ウイング部Ｆ１および第２ウイング部Ｆ２がギャップＧＰを介して第１方向Ｘ１に並んでいてよい。
　第２半導体部８Ｃは、第２開口部Ｋ２において露出する第２シード領域Ｓ２を起点として、マスク部５上を横方向に成長し、第１半導体部８Ａと会合する前に成長が止められてよい。これにより、半導体基板１０は、第１半導体部８Ａと第２半導体部８Ｃとの間にギャップＧＰを有する。第１半導体部８Ａについて上記したことと同じく、第２半導体部８Ｃのうち、第２開口部Ｋ２の上方に位置する第２基部Ｂ２は転位継承部となり、マスク部５の上方に位置する第２ウイング部Ｆ２は低欠陥部となる。
　以下では、第１半導体部８Ａおよび第２半導体部８Ｃの総称を半導体部８、第１基部Ｂ１および第２基部Ｂ２の総称を基部Ｂ、第１ウイング部Ｆ１および第２ウイング部Ｆ２の総称をウイング部Ｆと表現することがある。また、マスクパターン６の第１開口部Ｋ１および第２開口部Ｋ２の総称を開口部Ｋ、第１シード領域Ｓ１および第２シード領域Ｓ２の総称をシード領域Ｓと表現することがある。半導体部８は半導体層８であってよく、マスク部５はマスク層５であってよい。
　また、以下では、主基板１から半導体部８への向きを「上向き」とし、半導体基板１０の法線方向と平行な視線で対象物を視る（透視的な場合を含む）ことを「平面視」と称することがある。シード領域Ｓおよび成長抑制領域ＤＡは、平面視において第１方向Ｘ１（基板の厚さ方向と直交する方向）に並んでいてよい。シード領域Ｓ（例えばＡｌ系窒化物層２の表面）および成長抑制領域ＤＡ（例えばマスク部５の表面）は、半導体基板１０の厚さ方向（上下方向）における位置（高さ）が互いに異なっていてよく、互いに同一または略同一であってもよい。
　第１方向Ｘ１は、半導体部８（ＧａＮ等の窒化物半導体結晶）のａ軸方向（＜１１－２０＞方向）であってよい。第１方向Ｘ１と直交する第２方向Ｘ２は、半導体部８のｍ軸方向（＜１－１００＞方向）であってよい。半導体基板１０の厚さ方向が半導体部８のｃ軸方向（＜０００１＞方向）であってよい。
　本実施形態における半導体基板１０は、主基板１の上方に金属層ＭＬを有するとともに金属層ＭＬ上にＡｌ系窒化物層２が形成されていることにより、例えば、半導体基板１０の反りを低減することができる。このことについて本開示の知見の概要と併せて概略的に説明する。
　従来のテンプレート基板（以下、説明の便宜上、「従来のテンプレート基板Ｃ」と称する）は、例えば、シリコン基板と、バッファ層であるＡｌＮ層と、歪み緩和層であるＡｌＧａＮ層と、ＧａＮ下地層と、をこの順に有するベース基板を有する。そして、従来のテンプレート基板Ｃは、ベース基板上に形成されたマスクパターンを有する。上記ＡｌＮ層は、シリコン基板とＧａＮ下地層との溶融（メルトバック）を防ぐとともにＧａＮ下地層の品質を高めるために設けられる。一般に、上記ＡｌＮ層は、バッファ層としての品質を高める観点等からＭＯＣＶＤ法により形成される。
　従来のテンプレート基板ＣをＭＯＣＶＤ装置内に装入し、ＥＬＯ法を用いてＧａＮ層を成膜することにより製造された半導体基板は、成膜温度から温度を低下させると、シリコン基板とＧａＮ層との熱膨張係数の違いに起因して反りが生じ易い。従来のテンプレート基板Ｃは、安価なシリコン基板を用いている一方でＭＯＣＶＤ法を用いて形成されていることから、製造コストを低減することが難しい。
　ところで、シリコン基板上に、ＭＯＣＶＤ法ではなくスパッタリング法（物理気相成長法）を用いてＡｌＮ層を形成することもできる。しかし、従来、シリコン基板上に、高い品質を有するＡｌＮ層をスパッタリング法により形成することは困難であった。本発明者らは、鋭意検討の結果、シリコン基板等の主基板１の上方に比較的厚い金属層ＭＬを形成し、当該金属層ＭＬ上にスパッタリング法を用いてＡｌＮ層を形成する場合、ＡｌＮ層の品質を高めることができるという知見を得た。スパッタリング法によりＡｌＮ層を形成する下地として、５ｎｍを超える程度の厚さを有する金属層ＭＬを用いるテンプレート基板はこれまで存在せず、そのようなテンプレート基板の意義については未知であった。
　従来よりも厚い金属層ＭＬを成長の下地とすることによってＡｌＮ層の品質が向上する理由について、金属層ＭＬの結晶の状態（格子歪み、残留応力等）が、ＡｌＮ層の品質に影響し得ると考えられる。そして、ＡｌＮと同等の構造を有するＡｌ系窒化物についても、従来よりも厚い金属層ＭＬを成長の下地とすることによって品質を向上させることができることがわかった。
　金属層ＭＬは、主成分がＡｌである層（Ａｌ系金属層）を含んでいてよい。ここでの主成分とは、含有モル数が最大である金属元素をいう。また、金属層ＭＬは、アルミニウム、プラチナ、パラジウム、銀、金、ハフニウム、スカンジウム、イットリウム、チタン、およびジルコニウムからなる群から選ばれる１種以上の金属を含んでいてよく、上記群から選ばれる何れかの金属を主成分として含んでいてよい。金属層ＭＬは、面心立方格子または体心立方格子の（１１１）面あるいは六方最密格子の（０００１）面が主基板１の主面１ａに配向している金属を少なくとも１種以上含む。金属層ＭＬは、合金であってもよい。
　金属層ＭＬは、スパッタリング法により形成されていてよく、この場合、金属層ＭＬは、アルゴンを含有する。スパッタ装置内で金属層ＭＬおよびＡｌ系窒化物層２を連続的に形成することによれば、テンプレート基板ＴＳの製造効率を高めることができる。
　従来のようにＭＯＣＶＤ法を用いてＡｌＮ層を成膜する場合、例えば金属層としてのＡｌ膜の融点を上回る高温にて成膜処理が行われることになり、金属層ＭＬを有するテンプレート基板ＴＳを製造することは困難である。これに対して、スパッタリング法では、成膜温度を低くできることから、金属層ＭＬを有するテンプレート基板ＴＳを製造し易い。
　金属層ＭＬは、主基板１の法線方向に視る平面視において、主基板１の上面（主面１ａ）全体と重なるように位置していてよい。Ａｌ系窒化物層２は、マスク部５と重なるように位置していてよい。金属層ＭＬの厚さは、２０ｎｍ以上であってよく、１００ｎｍ以上２０００ｎｍ以下であってよい。
　Ａｌ系窒化物層２は、少なくともアルミニウムおよび窒素を含む。Ａｌ系窒化物層２は、アルミニウム以外の金属を含んでいてよく、例えば、スカンジウム（Ｓｃ）またはジルコニウム（Ｚｒ）を含んでいてよい。Ａｌ系窒化物層２は、例えば、ＡｌＳｃＮまたはＡｌＺｒＮであってよい。Ａｌ系窒化物層２は複数の金属種を含んでいてもよく、この場合、複数の金属種のうちアルミニウムの含有量が最も多くなっていてよく、或いは、アルミニウムの含有量が、アルミニウム以外の金属種の合計の含有量よりも多くなっていてよい。
　Ａｌ系窒化物層２は、主基板１の法線方向に視る平面視において、主基板１の上面全体と重なるように位置していてよい。また、Ａｌ系窒化物層２は、平面視において、金属層ＭＬの上面（表面ＭＬＳ）全体と重なるように位置していてよい。Ａｌ系窒化物層２の厚さは、例えば３０ｎｍ以上であってよい。Ａｌ系窒化物層２の厚さは、金属層ＭＬよりも大きくてよく、例えば３０ｎｍ以上５００ｎｍ以下であってよい。
　本実施形態における半導体基板１０では、スパッタリング法の処理条件を調整することによってＡｌ系窒化物層２の内部応力を調整できる。例えば、Ａｌ系窒化物層２は、スパッタリング法により形成される際に混入するアルゴンを含む。そのため、アルゴンの含有量を変化させることによって、室温におけるＡｌ系窒化物層２の応力状態を変化させることができる。例えば、半導体基板１０では、常温において、Ａｌ系窒化物層２は圧縮応力状態であり、半導体部８（第１半導体部８Ａ）は引張応力状態であってよい。この場合、半導体基板１０の全体の反りを低減することができるため、後のプロセス（デバイス層形成、剥離等）に有効である。また、半導体基板１０では、常温において、Ａｌ系窒化物層２および半導体部８（第１半導体部８Ａ）が引張応力状態であってもよい。Ａｌ系窒化物層２の格子定数が半導体部８の格子定数よりも小さい場合、Ａｌ系窒化物層２が引張応力状態であることでｃ軸に直交する面内の格子間隔が広がり、Ａｌ系窒化物層２と半導体部８の格子定数差の影響が緩和される。その結果、半導体部８（特にシード領域Ｓ上の基部）の結晶性を高めることができる。金属層ＭＬおよびＡｌ系窒化物層２が引張応力状態であってもよい。Ａｌ系窒化物層２が窒化アルミニウム層（ＡｌＮ層）である場合に、ＡｌＮ層における、アルミニウム以外の不純物金属元素の金属元素全体に対する割合が、０．５ａｔｍ％未満であってもよい。常温とは、典型的には室温であり、例えば２０℃または２５℃である。上記応力状態（圧縮応力状態および引張応力状態）は、第１方向Ｘ１および第２方向Ｘ２を面内方向とする平面における内部応力の発生状態に基づいて規定される。半導体基板１０の高さ方向における応力状態と、第１方向Ｘ１および第２方向Ｘ２を面内方向とする上記平面における応力状態とは、互いに異なり得る。
　スパッタリング法を用いて比較的高品質のＡｌ系窒化物層２が形成されたテンプレート基板ＴＳを製造し、その後、テンプレート基板ＴＳ上に半導体部８を成膜することにより、半導体基板１０を製造できる。半導体部８は、ＭＯＣＶＤ法を用いて形成されたＡｌＮ層を有する従来のテンプレート基板Ｃ上に形成された場合と同程度の品質とすることができる。半導体基板１０は、主基板１と半導体部８との間に位置するＡｌ系窒化物層２によって内部応力が緩和される。これにより、室温状態にて半導体基板１０に生じる反りを効果的に低減することができる。
　半導体基板１０は、半導体部８に含まれる窒化物半導体がＧａＮ系半導体であり、テンプレート基板ＴＳの主基板１がシリコン基板若しくは炭化シリコン基板またはガラス基板であってよい。Ａｌ系窒化物層２は、１０００℃における熱膨張係数が、主基板１よりも大きく半導体部８（第１半導体部８Ａ）よりも小さくてよい。
　上記ガラス基板は、ＥＬＯ法によって半導体部８を形成する際の成膜温度に対する耐熱性を有する材質により形成されていればよく、当該材質は具体的に限定されない。主基板１として安価な異種基板を用いて、スパッタリング法によりテンプレート基板ＴＳを形成することによれば、テンプレート基板ＴＳの製造コストを効果的に低減できる。
　〔半導体基板の製造方法〕
　図３は、本実施形態における半導体基板１０の製造方法の一例を示すフローチャートである。図３に示すフローチャートにはテンプレート基板ＴＳの製造方法の一例も含まれる。
　図３に示すように、半導体基板１０の製造方法では、先ず、テンプレート基板ＴＳを形成する。テンプレート基板ＴＳの製造方法は、主基板１の上方に金属層ＭＬを形成する工程（Ｓ１０）と、金属層ＭＬの上方に、スパッタリング法を用いてＡｌ系窒化物層２を形成する工程（Ｓ２０）とを含む。次いで、Ａｌ系窒化物層２の上方に、成長抑制領域ＤＡとして機能するマスク部５を含むマスクパターン６を形成する工程（Ｓ３０）が行われてよい。その後、半導体部８を形成する工程（Ｓ４０）を行うことにより、半導体基板１０を製造できる。例えば、金属層ＭＬはアルミニウム層であってよく、アルミニウム層をスパッタリング法を用いて形成してよい。
　〔別の実施形態〕
　図４は、本開示の別の一実施形態における半導体基板１０の構成を概略的に示す断面図である。図５は、本開示の別の一実施形態における半導体基板１０の製造方法の一例を示すフローチャートである。図４および図５に示すように、テンプレート基板ＴＳは、金属層ＭＬを有していなくてもよく、このようなテンプレート基板ＴＳは、主基板１とは別の基板（仮基板）上において金属層ＭＬおよびＡｌ系窒化物層２を形成し、当該Ａｌ系窒化物層２を主基板１上に転写することにより形成できる。上記仮基板としては、金属層ＭＬおよびＡｌ系窒化物層２の成膜に適した材質の基板を用いることができる。
　図４に示す例では、半導体基板１０は、第１シード領域Ｓ１および成長抑制領域ＤＡを含むテンプレート基板ＴＳと、第１半導体部８Ａとを備え、テンプレート基板ＴＳは、主基板１と、Ａｌ系窒化物層２とを有する。Ａｌ系窒化物層２は、窒素極性面が主基板１に接合し、かつアルゴンを含む。第１半導体部８Ａは、窒化物半導体を含む。
　本明細書において、金属層ＭＬ上に形成されるＡｌ系窒化物層２の上側表面（成長面）を第１面２ａと称し、第１面２ａとは反対側に位置する面、すなわち金属層ＭＬからの成長を開始した側の面を第２面２ｂと称する。図４に示す例では、仮基板の上方にて形成されたＡｌ系窒化物層２を主基板１に転写していることにより、第１面２ａが主基板１に対向する対向面となっており、第２面２ｂが主基板１から遠い側に位置している。そして、開口部Ｋにおいて露出するＡｌ系窒化物層２の第２面２ｂがシード領域Ｓとなっている。
　金属層ＭＬ上にｃ面成長したＡｌ系窒化物層２の第１面（上側表面）２ａは、アルミニウム極性面（Ａｌ極性面）であり得る。また、金属層ＭＬ上においてＡｌ系窒化物層２が－ｃ面成長した場合、第１面２ａは窒素極性面（Ｎ極性面）であってよい。例えば、Ａｌ系窒化物層２は、仮基板上にスパッタリング法で形成された状態において、第１面２ａがＮ極性面であってよく、主基板１に転写後において、Ｎ極性面が主基板１に接合していていよい。これらのことについて、より詳しくは後述の実施例にて説明する。
　図５に示す例では、テンプレート基板ＴＳの製造方法は、仮基板の上方に金属層ＭＬを形成する工程（Ｓ１００）と、金属層ＭＬの上方に、スパッタリング法を用いてＡｌ系窒化物層２を形成する工程（Ｓ２００）と、Ａｌ系窒化物層２を仮基板から主基板１に転写する工程（Ｓ２５０）とを含む。例えば、主基板１とＡｌ系窒化物層２とを表面活性化接合させることができる。金属層ＭＬを除去することによって、主基板１およびＡｌ系窒化物層２を仮基板から分離することができる。そして、Ａｌ系窒化物層２の上方に、マスクパターン６を形成する工程（Ｓ３００）が行われてよい。その後、半導体部８を形成する工程（Ｓ４００）を行うことにより、半導体基板１０を製造できる。例えば、金属層ＭＬはアルミニウム層であってよく、アルミニウム層をスパッタリング法を用いて形成してよい。なお、上記Ｓ２５０の工程の後、上記Ｓ３００およびＳ４００の工程の代わりに電極形成等の工程を行うことによって半導体デバイスを形成することもできる。
　図５に示す例の製造方法により製造されるテンプレート基板ＴＳでは、Ａｌ系窒化物層２は、仮基板から主基板１に転写されていることにより、主基板１との界面において、主基板１の結晶構造を継承していない。半導体基板１０は、Ａｌ系窒化物層２と主基板１との界面に接合跡を有していてよい。この接合跡としては、仮に主基板１上にエピタキシャル成長した場合のＡｌ系窒化物層２と、主基板１に転写されたＡｌ系窒化物層２との相違を示すような、主基板１とＡｌ系窒化物層２との接合の痕跡であればよい。接合跡は、具体的には特に限定されないが、例えば、ＸＲＤ測定結果等に基づいて、主基板１の表面の面方位と、Ａｌ系窒化物層２の第１面２ａの面方位とが互いに揃っていない場合、上記接合跡を有すると判定できる。
　〔半導体基板の製造装置〕
　図６は、本開示の一実施形態における製造装置５０の一例を示すブロック図である。図６に示す半導体基板１０の製造装置５０は、上記Ｓ１０の工程を行う装置Ａ１０と、上記Ｓ２０の工程を行う装置Ａ２０と、上記Ｓ３０の工程を行う装置Ａ３０と、上記Ｓ４０の工程を行う装置Ａ４０と、装置Ａ１０～Ａ４０を制御する装置Ａ５０と、を備える。また、装置Ａ１０は、上記Ｓ１００の工程を行ってよく、装置Ａ２０は、上記Ｓ２００の工程を行ってよい。製造装置５０は、上記Ｓ２５０の工程を行う装置Ａ２５を備えていてよい。装置Ａ５０は、装置Ａ２５を制御してよい。装置Ａ３０は、上記Ｓ３００の工程を行ってよく、装置Ａ４０は、上記Ｓ４００の工程を行ってよい。
　装置Ａ１０および装置Ａ２０は、それぞれスパッタリング装置を含んでいてよい。また、製造装置５０は、装置Ａ１０および装置Ａ２０の機能を有する単一の装置Ａ１２を有していてよく、装置Ａ１２はスパッタリング装置を含んでいてよい。装置Ａ５０は、装置Ａ１２を制御してよい。装置Ａ５０が、プロセッサおよびメモリを含んでいてよい。装置Ａ５０は、例えば、内蔵メモリ、通信可能な通信装置、またはアクセス可能なネットワーク上に格納されたプログラムを実行することで装置Ａ１０および装置Ａ２０を制御する構成でもよく、このプログラムおよびこのプログラムが格納された記録媒体等も本実施形態に含まれる。
　〔半導体デバイス〕
　半導体基板１０における半導体部８は、低欠陥部であるウイング部Ｆを有する。ウイング部Ｆを用いて半導体デバイスを形成することができる。半導体デバイスの具体例として、発光体（ＬＥＤチップ、半導体レーザチップ等）、発光体がサブマウントされた発光素子、発光素子がパッケージングされた発光モジュール等を挙げることができる。半導体デバイスとしては、発光系の半導体デバイスに限定されず、例えば受光素子（Photo diode）であってもよい。
　〔その他の実施形態〕
　本開示の他の実施形態について概略的に説明すれば以下のとおりである。より詳しくは、後述する実施例において説明する。
　（ａ）金属層ＭＬは、前述の種類の金属を含む、単層または複層であってよい。金属層ＭＬが複層の場合、少なくとも１層がアルミニウムを主成分として含んでいてよく、Ａｌ系窒化物層２と接する層（最上層）がアルミニウムを主成分としてよい。金属層ＭＬは、金属材料からなる第１層と、前記第１層とは異なる金属材料からなる第２層とを含んでいてもよい。第１層および第２層のそれぞれが、アルミニウム、プラチナ、パラジウム、銀、金、ハフニウム、スカンジウム、イットリウム、チタン、およびジルコニウムからなる群から選ばれる１種以上の金属を含んでよい。
　（ｂ）テンプレート基板ＴＳにおいて、シード領域Ｓは、半導体部８の成長の起点となる領域であればよく、テンプレート基板ＴＳは、主基板１の上方にシード領域Ｓを有するとともに成長抑制領域ＤＡを有していればよい。テンプレート基板ＴＳは、例えば、マスク部５を有していなくてもよい。
　（ｃ）一構成例における半導体基板１０は、金属層ＭＬとＡｌ系窒化物層２との間に位置する金属窒化物層を備えていてよい。
　（ｄ）上述の実施形態における半導体基板１０は、ＥＬＯ法により形成された半導体部８を有していたが、これに限定されない。本開示の別の一態様における半導体基板１０では、テンプレート基板ＴＳはマスクパターン６を有していなくてよい。テンプレート基板ＴＳは、光学系以外の半導体デバイスの製造に用いることができ、そのような半導体デバイスとして、例えば、ＨＥＭＴ（High Electron Mobility Transistor）等のトランジスタ、およびＢＡＷ（Bulk Acoustic Wave）フィルタ等のＭＥＭＳ（Micro Electro Mechanical Systems）用の素子が挙げられる。
　（ｅ）本開示の一態様における半導体基板１０は、ウイング部Ｆと成長抑制領域ＤＡであるマスク部５との間に空隙を有していてもよく、例えば、半導体基板１０の厚さ方向においてシード領域Ｓが成長抑制領域ＤＡよりも上方に位置していてよい。
　（ｆ）本開示の一態様における半導体基板１０は、第１方向Ｘ１に隣り合う第１開口部Ｋ１および第２開口部Ｋ２のそれぞれから逆向きに横方向成長した半導体部８同士がマスク部５上で接触（会合）していてもよい。半導体基板１０は、ギャップＧＰを有していなくてもよい。
　〔実施例１〕
　以下では、先ず、半導体部８を形成する前のテンプレート基板ＴＳについて説明し、その後、半導体基板１０について説明する。
　（テンプレート基板）
　図７は、実施例１におけるテンプレート基板ＴＳの構成を概略的に示す断面図である。図７に示すように、実施例１におけるテンプレート基板ＴＳは、上記実施形態１におけるテンプレート基板ＴＳと同じ概略構成を有していてよい。テンプレート基板ＴＳは、主基板１と、金属層ＭＬと、Ａｌ系窒化物層２とを含むベース基板ＢＳを有し、ベース基板ＢＳ上にマスクパターン６が形成されていてよい。
　主基板１は、シリコン基板であってよく、各種のガラス基板であってもよい。主基板１の面方位は、例えば、シリコン基板の（１１１）面である。但し、これらは例示であって、実施例１における主基板１は、下記２点の条件を満たす材質および面方位を有していればよく、主基板１の具体的な材質および面方位は必ずしも限定されない。すなわち、主基板１は、第１に、主基板１の上方に金属層ＭＬおよびＡｌ系窒化物層２を形成してベース基板ＢＳを製造可能であればよい。そして、主基板１は、第２に、主基板１を含むベース基板ＢＳの上方にマスクパターン６を形成することによって製造されるテンプレート基板ＴＳを用いて、ＥＬＯ法により半導体部８を成長可能であればよい。主基板１として安価な基板を用いることにより、テンプレート基板ＴＳおよび半導体基板１０の製造コストを効果的に低減できる。
　異種基板である主基板１としては、炭化シリコン（ＳｉＣ）基板を用いることも可能であり、この場合、主基板１の面方位は、ＳｉＣ基板の６Ｈ－ＳｉＣ（０００１）または４Ｈ－ＳｉＣ（０００１）面であってよい。主基板１は、３Ｃ－ＳｉＣであってもよい。主基板１は、仮に、安価な基板を用いることを重視しない場合には、サファイア基板であってよく、窒化物基板（ＧａＮ基板等）であってもよい。
　金属層ＭＬは、主基板１上に形成されていてよい。また、金属層ＭＬは、主基板１の上方に形成されていてよく、主基板１と金属層ＭＬとの間に、主基板１および金属層ＭＬとは異なる材質の異種層が介在していてもよい。実施例１では、金属層ＭＬは、平面視において、主基板１の主面１ａの全面に重なっていてよい。テンプレート基板ＴＳは、金属層ＭＬおよびＡｌ系窒化物層２を有することにより、主基板１としてシリコン基板等を用いる場合であっても、高温下においてシリコンとガリウムとが相互反応する（いわゆるメルトバック）問題が生じる可能性を低減できる。
　実施例１において、金属層ＭＬはＡｌ層であってよく、金属層ＭＬの厚さは、例えば、２０ｎｍ以上である。これにより、金属層ＭＬ上に形成されるＡｌ系窒化物層２の品質を高めることができる。金属層ＭＬとしてのＡｌ層は、主基板１の主面１ａ（例えばシリコン基板の（１１１）面）から、面心立方構造を有するＡｌが＜１１１＞方向に成長することにより形成されてよく、この場合、金属層ＭＬにおける主基板１から遠い側の表面ＭＬＳは、面心立方構造における（１１１）面となる。
　Ａｌ系窒化物層２は、ウルツ鉱構造を有する。面心立方構造における（１１１）面は、六方晶系の原子配列に対応するので、金属層ＭＬの表面ＭＬＳから、Ａｌ系窒化物層２をｃ軸方向にエピタキシャル成長させることができる。Ａｌ系窒化物層２と金属層ＭＬとの界面では、表面ＭＬＳと第２面２ｂとが互いに対応する面方位を有している。このようなＡｌ系窒化物層２は、金属層ＭＬの結晶構造を継承していると表現することができる。
　金属層ＭＬは、面心立方格子若しくは体心立方格子の（１１１）面、または六方最密格子の（０００１）面が主基板１の主面１ａに配向している金属を少なくとも１種以上含んでいてよい。そのような金属として、アルミニウムの他、例えば、プラチナ、パラジウム、銀、金、ハフニウム、スカンジウム、イットリウム、チタン、およびジルコニウム等が挙げられる。これにより、金属層ＭＬの表面ＭＬＳを、面心立方格子若しくは体心立方格子の（１１１）面、または六方最密格子の（０００１）面とすることができ、表面ＭＬＳからＡｌ系窒化物層２を成長させ易くできる。
　金属層ＭＬの層厚が２０ｎｍ以上の範囲において、金属層ＭＬの厚さを大きくすることにより、Ａｌ系窒化物層２の品質（例えば配向性）を向上させることができる。Ａｌ系窒化物層２の品質は、例えば、成膜後のＡｌ系窒化物層２についてＸ線ロッキングカーブを測定することにより評価できる。金属層ＭＬの厚さが１０００ｎｍ程度になると、金属層ＭＬの厚さがＡｌ系窒化物層２の品質に及ぼす影響が鈍化し得る。金属層ＭＬの厚さは、２０ｎｍ以上２０００ｎｍ以下であってよく、１００ｎｍ以上２０００ｎｍ以下であってよい。
　本発明者らの検討によれば、例えば、金属層ＭＬとしてのＡｌ膜上に、Ａｌ系窒化物層２としてのＡｌＮ層を形成し、Ａｌ膜の膜厚と、ＡｌＮ層のＸ線ロッキングカーブ測定結果の半値幅との関係を調査すると、Ａｌ膜の膜厚が大きいほど、上記半値幅が小さくなりＡｌＮ層の品質は向上する傾向にあった。Ａｌ膜の成膜時間（すなわちＡｌ膜の膜厚）は製造コストに関係するため、製造コストとＡｌＮ層の品質とのバランスを考慮して、Ａｌ膜の膜厚を設定することができる。
　実施例１において、Ａｌ系窒化物層２はＡｌＮ層であってよく、ＡｌＮ層の厚さは、例えば、３０ｎｍ以上であってよい。ＡｌＮ層の厚さは、金属層ＭＬとしてのＡｌ膜よりも大きくてよく、例えば３０ｎｍ以上５００ｎｍ以下であってよい。
　実施例１では、金属層ＭＬおよびＡｌ系窒化物層２は、スパッタリング法を用いてスパッタ装置内で連続的に形成することができる。スパッタリングの方式としては、ＤＣスパッタリング、ＲＦスパッタリング、ＡＣスパッタリング、ＤＣマグネトロンスパッタリング、ＥＣＲ（Electron Cyclotron Resonance）スパッタリング、ＲＦマグネトロンスパッタリング法、ＰＳＤ（Pulse Sputter Deposition）法、Laser ablation法などを適宜選択することができる。
　スパッタリング法により形成された金属層ＭＬは、スパッタ装置内に導入したアルゴンガスに由来するアルゴンを含んでいてよい。金属層ＭＬに含まれる金属種によっては、ＳＩＭＳ（二次イオン質量分析法）によってアルゴンが検出され得る。
　例えばスパッタ装置内の成膜前の真空度を、３×１０－５Ｐａ以下または１×１０－５Ｐａ以下としてよい。成膜処理を開始する前に主基板１に前処理を施すことで、主基板１の主面１ａの有機物層および凹凸を除去し、金属層ＭＬのエピタキシャル成長を可能にしてもよい。前処理の具体例として、逆スパッタ処理、酸処理、ＵＶ処理等を挙げることができる。逆スパッタ処理とは主基板１側にプラズマ化した原子を衝突させることで、主基板１の主面１ａをクリーニングする方法であり、処理後に不純物などの再付着を防止し易い利点がある。成膜時の基板温度は室温でもよいが、主基板１を加熱した状態で成膜処理を行うことにより、膜質をさらに向上させることができる。主基板１を加熱する場合、金属層ＭＬの材質に対応して加熱温度を調整でき、例えば、加熱温度は７００℃～９００℃であってよい。
　Ａｌ系窒化物層２は、金属層ＭＬ上にスパッタリング法を用いて形成されることにより、仮に主基板１上に直接的にスパッタリング法を用いて形成された場合よりも、高い品質を有する。Ａｌ系窒化物層２は、スパッタ装置内に導入したアルゴンガスに由来するアルゴンを含む。Ａｌ系窒化物層２のアルゴン含有量は、例えば０．０１ａｔｍ％以上１．０ａｔｍ％以下であってよい。
　スパッタリング法を用いて金属層ＭＬおよびＡｌ系窒化物層２を形成する場合、成膜条件によって、金属層ＭＬおよびＡｌ系窒化物層２の内部応力を制御できる。例えば、膜中に取り込まれるアルゴン量を制御することにより、内部応力を圧縮応力から引張応力まで変化させることができる。これにより、半導体基板１０において、テンプレート基板ＴＳ上に形成される半導体部８と、テンプレート基板ＴＳとの相互の応力関係を調整することができる。そのため、半導体基板１０の反りを低減できる。
　マスクパターン６は、ベース基板ＢＳ上に、窒化物半導体の縦成長（ｃ軸方向の成長）を抑制する材料を用いて形成され、窒化物半導体の横方向成長（例えば、ａ軸方向の成長）を実現するものである。
　マスクパターン６のマスク部５の材料として、例えば、シリコン窒化物、シリコン炭化物、シリコン炭窒化物、ダイヤモンドライクカーボン、シリコン酸化物、シリコン酸窒化物等を挙げることができる。また、マスク部５の材料として、シリコンを含まない、チタン窒化物、モリブデン窒化物、タングステン窒化物、タンタルカーバイド等、更には、高融点金属（モリブデン、タングステン、プラチナ等）、を挙げることができる。マスク部５は、これら材料の１つからなる単層膜でもよいし、これら材料を複数組み合わせた多層膜であってもよい。マスク部５の厚さは、例えば、１００ｎｍ～４μｍ程度であってよい。マスク部５の幅Ｗｍ（第１方向Ｘ１のサイズ）は、例えば、１０μｍ～２００μｍとすることができる。実施例１では、マスク部５の幅Ｗｍは、金属層ＭＬまたはＡｌ系窒化物層２における第１方向Ｘ１のサイズよりも小さくてよい。
　マスクパターン６の開口部Ｋ（シード領域Ｓの露出部）が半導体部８の成長起点となる。開口部Ｋは、第１方向Ｘ１を幅方向、第２方向Ｘ２（図１参照）を長手方向とする長手形状であってよい。マスクパターン６は、複数の開口部Ｋが、第１方向Ｘ１に並んでいてもよい。開口部Ｋはテーパ形状（下方に向けて幅が狭くなる形状）でもよい。開口部Ｋの幅ＷＫ（第１方向Ｘ１のサイズ）は、例えば、０．１μｍ～２０μｍ程度とすることができる。開口部Ｋの幅ＷＫは、マスク部５の幅Ｗｍよりも小さくてよい。
　（テンプレート基板の製造方法）
　図８は、実施例１におけるテンプレート基板ＴＳの製造方法を示す断面図である。例えば、主基板１としてシリコン基板（Ｓｉ（１１１）面）を用いる。スパッタリング装置内において、Ａｒガスを導入しつつＡｌターゲットをスパッタすることにより、シリコン基板上にＡｌ膜を形成できる。例えば、Ａｌ膜の厚さは１００ｎｍとすることができ、Ａｌ膜の成膜温度は４００℃、投入電力は５００Ｗ、成膜時の背圧は０．３Ｐａとすることができる。
　次いで、スパッタリング装置内にアルゴンガスと窒素ガスとの混合ガス（例えばガス比率は１：１程度）を導入しつつ、Ａｌターゲットをスパッタすることにより、Ａｌ膜上にＡｌＮ膜を形成できる。このように、同一チャンバー内において、基板を出し入れすることなくＡｌ膜およびＡｌＮ膜を連続成膜できる。
　ここで、一般に、例えばサファイア基板上にＡｌＮ膜をエピタキシャル成長させると、ＡｌＮ膜は［０００１］方向に成長し、最表面はＡｌ極性面になる。これに対して、実施例１におけるテンプレート基板ＴＳでは、ＡｌＮ膜の第１面２ａは、Ｎ極性面であり得る。これは、金属層ＭＬとしてのＡｌ膜上において、表面ＭＬＳからＡｌ系窒化物層２としてのＡｌＮ膜が［０００－１］方向にエピタキシャル成長可能であるためと考えられる。また、Ａｌ系窒化物層２の第１面２ａは、Ｎ極性面であってよく、Ａｌ極性面とＮ極性面とが混在（混在極性）した面であってよい。
　次に、Ａｌ系窒化物層２上に、スパッタリング法を用いて、厚さ３００ｎｍのマスク層ＭＦ（例えば、ＳｉＮ）を形成する。そして、マスク層ＭＦの全面にレジストを塗布し、その後、フォトリソグラフィ法を用いてレジストをパターニングすることにより、幅３μｍ程度のストライプ状の複数の開口部を有するレジストＺを形成する。その後、フッ酸（ＨＦ）、バッファードフッ酸（ＢＨＦ）等のウェットエッチャントによってマスク層ＭＦの一部を除去して複数の開口部Ｋとし、レジストＺを有機洗浄で除去することでマスクパターン６が形成される。
　仮に、Ａｌ系窒化物層２をＭＯＣＶＤ法により成膜する場合、ＭＯＣＶＤ装置内でＧａＮ層も成膜することがある。そのため、ＭＯＣＶＤ装置内にＧａが存在することがあり、この場合、主基板１にＧａが付着し得る。付着したＧａによってメルトバックが生じると歩留りが低下する。よって、ＭＯＣＶＤ装置のメンテナンス並びに装置内部の部品（トレイおよびカバー等）の洗浄等の作業を、高い頻度で行う必要があり、その結果、コストが増大する。これに対して、Ａｌ系窒化物層２をスパッタリング法により成膜する場合、半導体部８を形成するためにＭＯＣＶＤ装置に装入される時点において、主基板１の表面は、金属層ＭＬ、Ａｌ系窒化物層２、マスクパターン６で覆われている。そのため、主基板１の表面にＧａが付着する可能性を低減でき、メルトバックの発生によって製造歩留まりが低下する可能性を低減できる。このことは、産業上の利点が大きい。
　（半導体基板）
　図９は、実施例１における半導体基板１０の構成を概略的に示す断面図である。図１０は、半導体部８の横方向成長の一例を示す断面図である。図１０では、マスクパターン６におけるマスク部５が、テーパ形状の開口部Ｋを有する例を示している。実施例１における半導体基板１０は、テンプレート基板ＴＳの上方に、ＥＬＯ法により形成された第１半導体部８Ａおよび第２半導体部８Ｃを有している。
　図９に示す例では、半導体部８（第１半導体部８Ａ、第２半導体部８Ｃ）の基部Ｂは、開口部Ｋ（第１開口部Ｋ１、第２開口部Ｋ２）において、Ａｌ系窒化物層２の第１面２ａに接している。半導体部８は、第１面２ａと接する部分にイニシャル成長部（初期成長部）ＳＬを有していてよい。イニシャル成長部ＳＬは、イニシャル成長層ＳＬであってよい。
　ＥＬＯ法によって形成される半導体部８は、以下のように横方向成長させることができる。図１０に示すように、開口部Ｋから露出するシード領域Ｓ上に、イニシャル成長部ＳＬを形成し、その後、イニシャル成長部ＳＬから半導体部８を横方向成長させてよい。イニシャル成長部ＳＬは、半導体部８の横方向成長の起点となる。ＥＬＯ成膜条件を適宜制御することによって、半導体部８を、窒化物半導体のｃ軸方向に成長させたり、ａ軸方向（第１方向Ｘ１）に成長させたりする制御が可能である。
　例えば、イニシャル成長部ＳＬのエッジが、マスク部５の上面に乗りあがる直前（マスク部５の側面上端に接している段階）、またはマスク部５の上面に乗り上がった直後のタイミングでイニシャル成長部ＳＬの成膜を止めてもよい（すなわち、このタイミングで、ＥＬＯ成膜条件を、ｃ軸方向成膜条件からａ軸方向成膜条件に切り替えてもよい）。イニシャル成長部ＳＬがマスク部５からわずかに突出している状態から横方向成長させることで、半導体部８のｃ軸方向（厚み方向）への成長を抑え、半導体部８を高速にかつ高結晶性をもって横方向成長させることができ、消費原料も低減する。これにより、薄く広く低欠陥の半導体部８（ＧａＮ等の窒化物半導体の結晶体）を低コストで形成することができる。イニシャル成長部ＳＬは、例えば、３０ｎｍ～１０００ｎｍあるいは５０ｎｍ～４００ｎｍ、または７０ｎｍ～３５０ｎｍの厚さに形成することができる。
　隣り合う２つの第１開口部Ｋ１および第２開口部Ｋ２のそれぞれから逆向きに横方向成長した半導体部８同士がマスク部５上で接触（会合）せず、ギャップ（間隙）ＧＰをもつことで、半導体部８の内部応力を低減することができる。これにより、半導体部８に生じるクラック、欠陥（転位）を低減することができる。ギャップＧＰの幅（第１方向Ｘ１のサイズ）は、５μｍ以下、３μｍ以下、または２μｍ以下とすることができる。
　半導体部８のうち、イニシャル成長部ＳＬ上に位置する部分である基部Ｂは、貫通転位が多い転位継承部となり、マスク部５上に位置する部分であるウイング部Ｆは、転位継承部と比較して貫通転位密度が１／５以下である低欠陥部となる。貫通転位とは、半導体部８中を、そのｃ軸方向（＜０００１＞方向）に延びる転位（欠陥）である。貫通転位密度は、例えば、半導体部８の表面をＣＬ（Cathode Luminescence）測定し、ＣＬ測定画像における黒点の数をカウントすることにより求めることができる。ウイング部Ｆの貫通転位密度は、例えば、５×１０６〔個／ｃｍ２〕以下とすることができる。後述のように、半導体部８の上方に発光部を含む活性部（活性層）を形成する場合は、ウイング部Ｆの上方に（平面視でウイング部Ｆと重なるように）発光部を配することができる。
　ウイング部Ｆについては、厚みｄ１に対する幅ＷＦ（第１方向Ｘ１のサイズ）の比（ＷＦ／ｄ１）を、例えば２．０以上とすることができる。ＷＦ／ｄ１は、２．０以上、４．０以上、５．０以上、７．０以上、または１０．０以上とすることができる。半導体基板１０は、ＷＦ／ｄ１を２．０以上とすることにより、半導体部８の内部応力を低減し易い。その結果、半導体基板１０の反りを低減できる。ウイング部Ｆの幅ＷＦは，例えば、７．０μｍ以上であってよく、１０．０μｍ以上、２０．０μｍ以上、または４０．０μｍ以上であってよい。厚みｄ１は、１０．０μｍ以下、５．０μｍ以下、または２．０μｍ以下であってよい。
　基部Ｂの基底面転位の密度が５×１０８／ｃｍ２以下であってもよい。基底面転位が、半導体部８のｃ面の面内方向に伸びる転位であってもよい。ここでの基底面転位密度は、例えば、半導体部８を分割して基部Ｂの側面を出し、この側面の転位密度をＣＬ測定することにより求めることができる。
　半導体部８は、アルゴンを含んでいなくてよい。半導体部８がアルゴンを含まないとは、半導体部８におけるアルゴン含有量が０．０１ａｔｍ％未満であることを意味する。ここで、半導体部８における基部Ｂまたはイニシャル成長部ＳＬは、Ａｌ系窒化物層２に接続していることにより、Ａｌ系窒化物層２から拡散した微量のアルゴンを含んでいてもよい。ウイング部ＦはＡｌ系窒化物層２から拡散したアルゴンを含んでいなくてもよい。仮にウイング部Ｆにもアルゴンが含まれる場合、ウイング部Ｆは、基部Ｂから遠い位置ほどアルゴン濃度が小さくなっていてよい。例えばＡｌ系窒化物層２から拡散した微量のアルゴンを半導体部８が含む場合であっても、半導体部８は、アルゴン含有量が０．０１ａｔｍ％未満となっている（半導体部８はアルゴンを含まない）。
　実施例１では、半導体部８をＧａＮ層とし、ＭＯＣＶＤ装置を用いて前述のテンプレート基板７上に窒化ガリウム（ＧａＮ）のＥＬＯ成膜を行った。ＥＬＯ成膜条件の一例として、基板温度：１１２０℃、成長圧力：５０ｋＰａ、ＴＭＧ（トリメチルガリウム）：２２ｓｃｃｍ、ＮＨ３：１５ｓｌｍ、Ｖ／ＩＩＩ＝６０００（ＩＩＩ族原料の供給量に対する、Ｖ族原料の供給量の比）を採用することができる。半導体部８をｎ型とするために、ＳｉＨ４を流してドーピングしてもよい。或いは、マスク部５にシリコンを含有する材料（例えばＳｉＯ２やＳｉＮ）を用いることにより、マスク部５から蒸発したＳｉを利用してＳｉドーピングを行うこともできる。マスク部５の幅Ｗｍは５０μｍ、開口部Ｋの幅ＷＫは５μｍ、半導体部８の横幅は５３μｍ、ウイング部Ｆの幅ＷＦは２４μｍ、半導体部８の層厚は５μｍであった。半導体部８のアスペクト比は、５３μｍ／５μｍ＝１０．６となり、非常に高いアスペクト比が実現された。
　ＥＬＯ法による半導体部８の成膜温度については、１２００℃を超える高温よりも、１１５０℃以下の温度が好ましい。１０００℃を下回るような低温においても半導体部８の形成は可能であり、相互反応低減の観点ではより好ましいといえる。実施例１では、金属層ＭＬとしてのＡｌ膜と、主基板１またはＡｌ系窒化物層２との間で相互拡散が生じ得る。半導体基板１０において、主基板１は、ＥＬＯ成膜条件下で金属層ＭＬとの相互反応により生じた合金層（図示省略）を有していてもよい。或いは、主基板１は、主面１ａにおけるＡｌ濃度が、主面１ａとは反対側に位置する裏面１ｂにおけるＡｌ濃度よりも高くなっていてよい。半導体基板１０において、Ａｌ系窒化物層２は、Ａｌリッチな組成となっていてよい。
　半導体部８が炭素（カーボン）を含む場合、マスク部５との反応を低減し、マスク部５と半導体部８との癒着などを低減できることがわかっている。そこで、半導体部８の低温成膜では、例えば、アンモニアの供給量を減らし、低Ｖ／ＩＩＩ（＜１０００）程度で成膜することで、原料またはチャンバー雰囲気内の炭素元素を半導体部８に取り込み、マスク部５との反応を低減することができる。１０００℃を下回るような低温成膜では、ガリウム原料ガスとしてトリエチルガリウム（ＴＥＧ）を用いることが好ましい。ＴＥＧはトリメチルガリウム（ＴＭＧ）に比べ、低温で有機原料が効率よく分解するため、横方向成膜レートを高めることができる。
　実施例１では、Ａｌ系窒化物層２の第１面２ａがＮ極性面、またはＡｌ極性面とＮ極性面とが混在（混在極性）した面であるとともに第１面２ａがシード領域Ｓであってよく、このような場合にも、半導体部８の成長面である上面８Ｓは、様々な要因による極性反転によってガリウム極性面（Ｇａ極性面）にすることができる。或いは、上面８Ｓは、アルミニウム極性面（Ａｌ極性面）となっていてもよい。半導体基板１０を用いて製造しようとするデバイス構造に適するように、上面８Ｓの極性を調整して半導体部８を形成することができる。
　図１１は、実施例１における半導体基板１０の別構成例を示す平面図である。図１１に示すように、半導体基板１０の半導体部８は、第１方向Ｘ１と直交する第２方向Ｘ２に並ぶ複数のパートＰＡに分離されていてよい。第２方向Ｘ２に隣り合うパートＰＡの間にトレンチＴＲが形成されていてよい。トレンチＴＲにはマスク部５およびＡｌ系窒化物層２が露出していてもよい。
　また、別の一例における半導体基板１０では、テンプレート基板ＴＳは、第２方向Ｘ２において周期的に分断された開口部Ｋを有していてもよく、この場合、半導体部８も第２方向Ｘ２において分断されていてよい。
　図１２は、実施例１における半導体基板１０の別構成例を示す断面図である。図１２に示すように、半導体基板１０におけるテンプレート基板ＴＳは、金属層ＭＬとＡｌ系窒化物層２との間に金属窒化物層ＮＬを有していてもよい。金属窒化物層ＮＬは、アルミニウム以外の金属の窒化物を含む。金属窒化物層ＮＬは、結晶構造がＡｌ系窒化物層２と近い材質を含んでいてよく、この場合、Ａｌ系窒化物層２をエピタキシャル成長させ易くできる。金属窒化物層ＮＬは、例えば、窒化チタン（ＴｉＮ）、窒化ジルコニウム（ＺｒＮ）、窒化スカンジウム（ＳｃＮ）、窒化ハフニウム（ＨｆＮ）を含んでいてよい。金属窒化物層ＮＬはスパッタリング法により形成されていてよく、この場合、金属窒化物層ＮＬはアルゴンを含んでいてよい。金属窒化物層ＮＬのアルゴン含有量は、例えば０．０１ａｔｍ％以上１．０ａｔｍ％以下であってよい。
　図１３は、実施例１における半導体基板１０の別構成例を示す断面図である。図１３に示すように、半導体基板１０におけるテンプレート基板ＴＳは、金属層ＭＬとして、異なる複数の金属層を含んでいてよく、金属層ＭＬは多層膜であってよい。テンプレート基板ＴＳは、例えば、主基板１上に位置する第１金属層ＭＬ１と、当該第１金属層ＭＬ１上に位置する第２金属層ＭＬ２とを含んでいてよい。例えば、主基板１との親和性の高い材料により第１金属層ＭＬ１を形成し、Ａｌ系窒化物層２との親和性の高い材料により第２金属層ＭＬ２を形成してよい。これにより、Ａｌ系窒化物層２の品質を高め易くすることができる。
　金属層ＭＬは、３種以上の金属層を含んでいてもよい。スパッタリング装置内でターゲットを適宜切り替えることにより、複数の金属層を連続的に形成することができる。
　図１４は、実施例１における半導体基板１０の別構成例を示す断面図である。図１４に示すように、半導体基板１０におけるテンプレート基板ＴＳは、Ａｌ系窒化物層２とマスクパターン６との間にシード部３を有していてもよく、この場合、開口部Ｋにおいて露出するシード部３の表面がシード領域Ｓとなっていてよい。シード部３はシード層であってよい。
　シード部３は、少なくとも（マスクパターン６の）開口部Ｋの一部に形成されていればよく、面状であってもパターン状（例えば、ストライプ状）であってもよい。シード部３として、低温（５００℃以下）形成されたＧａＮ層、ＡｌＮ層、ＡｌＧａＮ層、ＡｌＩｎＮ層、ＡｌＧａＩｎＮ、Ａｌ等を用いてもよい。シード部３は、Ａｌ系窒化物層２とは異なる材料により形成されていてよい。シード部３は、スパッタリング法により形成されていてよく、この場合、シード部３は、アルゴンを含有していてよい。シード部３のアルゴン含有量は、例えば０．０１ａｔｍ％以上１．０ａｔｍ％以下であってよい。シード部３の厚さは、１０ｎｍ～５００ｎｍ程度であってよい。
　例えば、ＲＦスパッタリング方式でＧａＮ層であるシード部３を形成する場合、窒化ガリウムターゲット（酸素含有量：０．４ａｔｏｍ％）を用いて成膜圧力を０．１Ｐａとし、２０～４０ｓｃｃｍの窒素ガスを導入し、放電密度を５Ｗ/ｃｍ２、成膜温度を室温とすることができる。導入ガスにアルゴンガスを含んでいてもよい。
　図１５は、実施例１における半導体基板の別構成例を示す断面図である。図１６は、実施例１における半導体基板の別構成例を示す平面図である。図１５および図１６に示すように、半導体基板１０は、半導体部８の上方に位置し、活性層およびｐ型層を含む上層部９を備えてよい。
　半導体基板１０は、ＭＯＣＶＤ装置内において半導体部８を形成した後、半導体部８が露出した状態でＭＯＣＶＤ装置から取り出してストックしてもよく、この場合、ストックしていた半導体基板１０をＭＯＣＶＤ装置内に装入して、上層部９を形成することができる。或いは、ＭＯＣＶＤ装置内において半導体部８を形成した後、引き続いてＭＯＣＶＤ装置内で上層部９が形成されてもよい。例えば、上層部９は、半導体部８の成長を止めた後に、成膜条件を変更して（例えば、成膜温度を１００℃程度下げて）半導体部８上に形成してもよい。上層部９は、活性層以外に、ｐ型層、ｎ型層、および電子ブロック層の少なくとも１つを含んでよい。
　半導体基板１０は、上層部９上に位置するアノードＥＡおよびカソードＥＣを有していてよい。アノードＥＡは、上層部９におけるｐ型層に接していてよく、カソードＥＣは、上層部９におけるｎ型層に接していてよい。これに限定されず、カソードＥＣは、半導体部８の上面８Ｓに接していてもよい。平面視において、アノードＥＡの少なくとも一部はウイング部Ｆと重なるように位置していてよく、アノードＥＡの全てがウイング部Ｆと重なるように位置していてよい。
　半導体部８と上層部９とを含むデバイス構造体を積層体ＬＢと称する。半導体基板１０は、複数のバー状（バー形状）の積層体ＬＢを有している。半導体部８上に形成する上層部９（デバイス層）については、少なくとも活性領域（例えば、発光領域）をウイング部Ｆの上方に形成することで、非常に高品質な素子を作製することができる。実施例１では、ＭＯＣＶＤ装置を用いることなくテンプレート基板ＴＳを形成し、半導体部８および上層部９については、ＭＯＣＶＤ装置内にて連続的に形成することができる。
　図１７は、実施例１における素子分離の方法を示す平面図である。図１８は、実施例１における素子分離の方法を示す断面図である。図１７および図１８に示すように、半導体基板１０は、ベース基板ＢＳ上に、複数のトレンチＴＲによって分断された複数の素子体２０を有していてよい。素子体２０は、ウイング部Ｆ、上層部９、アノードＥＡおよびカソードＥＣを含んでいてよい。
　半導体基板１０は、エッチングによって積層体ＬＢに複数のトレンチＴＲを形成することにより、複数の素子体２０が形成されてよい。また、半導体基板１０は、半導体部８に複数のトレンチＴＲを形成することで複数のパートＰＡ（図１１参照）に分割し、その後、パートＰＡ上に上層部９、アノードＥＡ、カソードＥＣが形成されていてもよい。或いは、半導体基板１０は、積層体ＬＢを劈開することによって複数の素子体２０が形成されていてもよい。
　図１７および図１８に示す例では、マスク部５をフッ酸、バッファードフッ酸（ＢＨＦ）などを用いるエッチングによって除去している。これにより、素子体２０をベース基板ＢＳから離隔し易くできる。例えば、素子体２０は、接合層Ｈ１・Ｈ２を介して支持基板ＳＫに接合されてよい。次いで、シード領域Ｓと半導体部８との接合を破断させることにより、ベース基板ＢＳから素子体２０を剥離することができる。支持基板ＳＫが、接合層Ｈ１と接する導電パッドおよび接合層Ｈ２と接する導電パッドを有していてもよい。接合層Ｈ１・Ｈ２がはんだ材で形成されていてもよい。
　素子体２０の具体例として、発光ダイオード（ＬＥＤ）、半導体レーザ、ショットキーダイオード、フォトダイオード、トランジスタ（パワートランジスタ、高電子移動度トランジスタを含む）等を挙げることができる。
　図１９は、実施例１における半導体基板１０の別構成例を示す平面図である。図１９に示すように、半導体基板１０は、アノードＥＡおよびカソードＥＣが同一のウイング部Ｆ（例えば第１ウイング部Ｆ１）の上方に形成されていてもよい。積層体ＬＢにおける、シード領域Ｓの上方に位置する部分にトレンチＴＲを形成してもよい。
　〔実施例２〕
　図２０は、実施例２における半導体基板１０の構成を概略的に示す平面図である。図２１は、実施例２における半導体基板１０の構成を概略的に示す断面図である。図２１中、符号Ｊ１、Ｊ２の引き出し線が指し示す位置に図示している中黒点は、ウイング部Ｆとテンプレート基板ＴＳとの間の空間（空隙）を意味している。
　図２０および図２１に示すように、実施例２における半導体基板１０では、テンプレート基板ＴＳは、上面側にリッジ部Ｒを有しており、リッジ部Ｒの上面に第１シード領域Ｓ１が位置していてよい。そして、第１半導体部８Ａとマスク部５との間に第１空隙Ｊ１が存在していてよい。第１空隙Ｊ１は、成長抑制領域ＤＡと第１ウイング部Ｆ１とで挟まれた空間であるとも言える。第１ウイング部Ｆ１は、成長抑制領域ＤＡとして機能するマスク部５から離間している。第１シード領域Ｓ１（の表面）は、成長抑制領域ＤＡよりも上側に位置し、第１半導体部８Ａは、第１シード領域Ｓ１上に位置する第１基部Ｂ１と、第１基部Ｂ１に繋がり、第１空隙Ｊ１を介して成長抑制領域ＤＡと向かい合う第１ウイング部Ｆ１とを有する。
　テンプレート基板ＴＳは、平面視において、Ａｌ系窒化物層２がマスク部５と重なっていなくてよい。テンプレート基板ＴＳは、金属層ＭＬの少なくとも一部がリッジ部Ｒに含まれていてよい。実施例２におけるテンプレート基板ＴＳでは、金属層ＭＬおよびＡｌ系窒化物層２はリッジ部Ｒに含まれていてよい。
　リッジ部Ｒの上面（第１シード領域Ｓ１）はＡｌ系窒化物層２によって構成されてよく、リッジ部Ｒの側面はマスク部５によって覆われていてよい。テンプレート基板ＴＳは、リッジ部Ｒの側面に、マスク部５の一部が含まれていてよい。リッジ部Ｒの側面において、金属層ＭＬおよびＡｌ系窒化物層２が露出していなくてよい。リッジ部Ｒの側面は、第１ウイング部Ｆ１と接触していなくてよい。リッジ部Ｒの側面は、全体が第１空隙Ｊ１に面していてもよい。これにより、リッジ部Ｒと第１ウイング部Ｆ１との接触面積が低減し、その結果、第１ウイング部Ｆ１の欠陥密度を低減させることができる。
　第１半導体部８Ａは、第１開口部Ｋ１下に露出したＡｌ系窒化物層２を起点として、ＥＬＯ（Epitaxial Lateral Overgrowth）法によって形成することができる。Ａｌ系窒化物層２は、第１シード領域Ｓ１を含むシード層であってよい。また、第２半導体部８Ｃは、第２開口部Ｋ２下に露出したＡｌ系窒化物層２を起点として、マスク部５上を横方向に成長する。第１半導体部８Ａと第２半導体部８Ｃとが会合する前に成長が止められてよく、この場合、成長抑制領域ＤＡの上方に第１ウイング部Ｆ１のエッジＥ１を形成することができる。
　第１空隙Ｊ１のアスペクト比（第１方向Ｘ１の幅ＷＪの、厚さＴＪに対する比）を５．０以上とすることができ、この場合、結晶性が高く（欠陥密度が低く）、幅広の第１ウイング部Ｆ１を速やかに形成することができる。また、第１ウイング部Ｆ１の平坦性が高められる。第１空隙Ｊ１の幅ＷＪは、リッジＲの側面から第１半導体部８ＡのエッジＥまでの第１方向Ｘ１の距離である。第１空隙の厚さ（高さ）ＴＪは、成長抑制領域ＤＡを形成するマスク部５の上面から第１半導体部８Ａの下面（裏面）までの距離である。
　第１ウイング部Ｆ１は、第１方向Ｘ１の幅の、厚さに対する比が２．０以上であってよい。第１ウイング部Ｆ１は、第１方向Ｘ１の幅が７．０〔μｍ〕以上であってよく、例えば１０．０μｍ以上、２０．０μｍ以上または４０．０μｍ以上であってよい。第１ウイング部Ｆ１は、第１方向Ｘ１の幅が、８０．０μｍ以下であるとよい。これにより、重力により半導体部８が基板方向に反る可能性を低減できる。第１ウイング部Ｆ１は、第１方向Ｘ１の厚さが、例えば１０．０μｍ以下、５．０μｍ以下、または２．０μｍ以下であってよい。図２１に示すように、ギャップＧＰの幅が第１空隙Ｊ１の厚さＴＪよりも大きくてもよい。
　半導体基板１０は、第２半導体部８Ｃとマスク部５との間に第２空隙Ｊ２が存在していてよく、第２空隙Ｊ２は、第１空隙Ｊ１と同じ構成を有していてよい。そのため、第２空隙Ｊ２について繰り返して説明することは省略する。
　図２２は、実施例２における半導体基板１０の製造方法の一例を示す断面図である。実施例２の半導体基板１０は、例えば、以下のように製造することができる。主基板１にはシリコン基板（Ｓｉ（１１１）面）を用い、シリコン基板上に金属層ＭＬとしてのＡｌ膜を形成し、次いで、Ａｌ膜上にＡｌ系窒化物層２としてのＡｌＮ膜を成膜する。金属層ＭＬおよびＡｌ系窒化物層２の成膜にはスパッタリング法を用いる。
　次に、フォトリソグラフィ法を用いて、幅３μｍ程度のストライプ状のレジストＺをＡｌ系窒化物層２の上部に形成し、ドライエッチングプロセスによりリッジ部Ｒを形成する。この際、Ａｌ系窒化物層２および金属層ＭＬの一部をエッチングする。ここでは、レジストＺは除去せず、主基板１上およびレジストＺ上に、マスク部５となるマスク層ＭＦ（例えば、厚さ１０ｎｍのＳｉＮ膜）を形成する。
　前述の実施例１のように、半導体部８が成長抑制領域ＤＡ上でマスク部５と接触する場合、マスク部５は少なくとも１００ｎｍ程度の厚さを要する。そして、半導体部８がマスク部５と接触して、ＥＬＯ成長に干渉することによって、半導体部８の表面平坦性に影響を及ぼすことがある。これに対して、実施例２では、ウイング部Ｆが中空に浮いていることにより、成長抑制領域ＤＡの上方においてウイング部Ｆとマスク部５とが互いに接触しない。そのため、マスク部５を非常に薄くしてもウイング部Ｆの成長を阻害することがなく、半導体部８の内部応力を低減することができる。その結果、半導体基板１０の反りを低減し易い。
　また、マスク部５を薄くすることでウイング部Ｆの裏面の平坦性が向上する。マスク部５の厚さは、例えば、１μｍ以下であってよく、５０ｎｍ以下であってもよい。マスク部５の厚さを５０ｎｍ以下にすると平坦性が向上し、３０ｎｍ以下に設定することもできる。
　次に、レジストＺを除去してリッジ部Ｒ上のマスク層ＭＦをリフトオフし、第１開口部Ｋ１を形成することでテンプレート基板ＴＳ（選択成長基板）が形成される。ＭＯＣＶＤ法を用いることなくテンプレート基板ＴＳを作製することによれば、大幅なコスト削減が実現でき、産業上のメリットが非常に大きい。
　次に、テンプレート基板ＴＳを、ＭＯＣＶＤ装置内に搬送し、テンプレート基板ＴＳ上に半導体部８をＥＬＯ法で形成する。実施例２では半導体部８をＧａＮ層とし、成長温度を１０００～１２００度、Ｖ／ＩＩＩ比を５００～２００００、成長圧力を５０ｋＰａとした。なお、半導体部８をｎ型とするために、前述の実施例１と同様に、Ｓｉをドーピングしてもよい。成膜条件は、少なくとも２段階に分けて設定することが好ましい。第１段階では、成膜温度を１０３０℃程度とし、Ｖ／ＩＩＩは２０００程度として、開口部Ｋ上にＥＬＯ層（半導体部８）の成長核（縦成長部）を形成する。成長核の厚さ（高さ）は０．２μｍ～３μｍ程度とし、その幅はリッジＲの幅と同程度あるいは少しａ軸方向（＜１１－２０＞方向）にはみ出したサイズとしてよい。第２段階では、成膜温度を１００℃程度上げて、ＧａＮ層を成長核から横方向（ａ軸方向）に成長させ、空隙上を逆方向に成長する半導体部８（ＧａＮ層）同士のギャップＧＰの幅が規定値（１０μｍ以下）になった時点で成長を止めた。以上により得られた半導体基板１０（半導体部８が露出した状態）については、ＭＯＣＶＤ装置から取り出してストックしてもよいし、引き続いてＭＯＣＶＤ装置内で活性層等を含む上層部を形成してもよい。
　図２３は、実施例２における半導体基板１０の別構成例を示す断面図である。図２３に示すように、半導体基板１０では、主基板１は、主面１ａに凸部Ｑを含んでいてよく、凸部Ｑの少なくとも一部がリッジ部Ｒに含まれていてよい。金属層ＭＬおよびＡｌ系窒化物層２は、凸部Ｑ上に位置していてよい。ドライエッチングプロセスによりリッジ部Ｒを形成する際に、主基板１の一部を除去することにより、凸部Ｑを形成することができる。図２３に示す例では、第１空隙Ｊ１をより確実に形成することができるため、半導体基板１０の反りを低減し易くできる。
　図２４は、実施例２における半導体基板１０の別構成例を示す断面図である。図２４に示すように、半導体基板１０では、金属層ＭＬがＡｌ系窒化物層２側の面に凸部ＭＱを含んでいてよく、Ａｌ系窒化物層２は凸部ＭＱ上に位置していてよい。主基板１とマスク部５との間に金属層ＭＬの少なくとも一部が位置していてよい。ドライエッチングプロセスによりリッジ部Ｒを形成する際に、主基板１上の金属層ＭＬの一部が除去されずに残存することにより、凸部ＭＱを形成することができる。
　図２５は、実施例２における半導体基板１０の別構成例を示す断面図である。図２５に示すように、半導体基板１０では、主基板１上の全面に金属層ＭＬが位置しており、金属層ＭＬ上に局所的にＡｌ系窒化物層２が位置していてよい。図２５に示す例では、金属層ＭＬはリッジ部Ｒに含まれていなくてよい。
　図２６は、実施例２における半導体基板１０の別構成例を示す断面図である。図２６に示すように、半導体基板１０は、リッジ部Ｒの側面（マスク部５）が第１ウイング部Ｆ１と接触していてもよい。成長抑制領域ＤＡのマスク部５に第１ウイング部Ｆ１が接触しなければ、第１空隙Ｊ１を形成できるため問題はない。
　〔実施例３〕
　上記実施例１および実施例２では、主基板１上にてＡｌ系窒化物層２を形成していたが、これに限定されず、主基板１とは別の基板（以下、仮基板１Ｔと称する）上にてＡｌ系窒化物層２を形成し、その後、Ａｌ系窒化物層２を主基板１に転写することができる。
　図２７は、実施例３における半導体基板１０の製造方法の一例を示す断面図である。図２７に示すように、先ず、仮基板１Ｔの上方に、スパッタリング法を用いて、金属層ＭＬおよびＡｌ系窒化物層２を形成する。仮基板１Ｔは、金属層ＭＬおよびＡｌ系窒化物層２を形成することが可能な材質であればよく、特に限定されない。仮基板１Ｔは、後述するように再利用可能であるため、比較的高価な基板を用いても、製造コストに対する影響が小さい。仮基板１Ｔとして、例えば、４Ｈ－ＳｉＣ基板を用いることができる。また、主基板１としてはシリコン基板を用いることができる。
　仮基板１Ｔの全面に金属層ＭＬを形成し、金属層ＭＬ上にＡｌ系窒化物層２を形成することができる。一般に、スパッタリング法により、４Ｈ－ＳｉＣ基板上にＡｌＮ膜を形成することがある。図２７に示す例のように、仮基板１Ｔ上に金属層ＭＬを介してＡｌ系窒化物層２を形成することにより、従来よりも高い品質のＡｌ系窒化物層２を形成することができる。
　次いで、例えば、真空中で、Ａｌ系窒化物層２の第１面２ａと、主基板１の主面１ａとをそれぞれプラズマ処理することにより、表面を清浄化する。これにより、表面を活性化することができる（表面にダングリングボンドが存在する状態となる）。その後、Ａｌ系窒化物層２の第１面２ａと、主基板１の主面１ａとを接触させることにより、Ａｌ系窒化物層２と主基板１とを表面活性化接合することができる。
　その後、金属層ＭＬを除去して仮基板１Ｔを離隔することにより、主基板１にＡｌ系窒化物層２を転写させることができる。その後の処理は前述の実施例１と同様であってよく、Ａｌ系窒化物層２上にマスクパターン６を形成し、ＥＬＯ法を用いて半導体部８を形成することができる。
　実施例３では、金属層ＭＬを比較的厚く形成しても、転写時に金属層ＭＬは除去されるため問題が生じない。そのため、Ａｌ系窒化物層２の品質を高め易い。また、仮基板１Ｔは、表面の金属層ＭＬを除去することによって、繰返し使用することができる。
　以上のように、実施例３では、例えば、４Ｈ－ＳｉＣ基板上にて形成した高品質なＡｌ系窒化物層２を、主基板１としてのシリコン基板上に転写することができる。その結果、シリコン基板上に、従来よりも高品質なＡｌ系窒化物層２を有するテンプレート基板ＴＳを作成することができる。このようなテンプレート基板ＴＳを用いて半導体基板１０を製造することができる。したがって、半導体基板１０を用いて様々なデバイスの特性を向上させることができる。
　また、実施例３では、主面１ａ上にＡｌ系窒化物層２がエピタキシャル成長可能でなくてもよいことから、主基板１は例えばシリコン基板であってよく、主面１ａの面方位が（１００）面であってよい。一般に、Ｓｉ（１００）面には電子回路等を形成可能であることから、主基板１として例えばシリコン基板（Ｓｉ（１００）面）を用いることによれば、半導体基板１０を用いて形成される半導体デバイスにおいて、発光素子と電子回路との集積化が可能となる。
　主基板１の主面１ａに対向するＡｌ系窒化物層２の第１面２ａは例えばＮ極性面であってよく、この場合、Ａｌ系窒化物層２の第２面２ｂはＡｌ極性面であってよい。主基板１の主面１ａにおける面方位が（１００）面である場合、Ａｌ系窒化物層２の第１面２ａは六方晶構造であることから、主面１ａと第１面２ａとは面内方向において互いに結晶の原子配列パターンが異なる。
　また、主基板１の主面１ａにおける面方位が（１１１）面である場合には、主面１ａの原子配列における単位格子のｘ軸およびｙ軸方向と、Ａｌ系窒化物層２の第１面２ａの原子配列における単位格子のｘ軸およびｙ軸方向とが異なっていてよい。このような主面１ａと第１面２ａとの違いである接合跡が存在することにより、主基板１上にエピタキシャル成長させたＡｌＮ膜と、主基板１上に転写させたＡｌ系窒化物層２とを区別することができる。上記接合跡は、例えば、Ｘ線測定等の結果に基づいて確認することができる。
　図２８は、実施例３における別構成例のテンプレート基板ＴＳの製造方法の一例を示す断面図である。図２８に示すように、仮基板１Ｔとして４Ｈ－ＳｉＣ基板を用いて、金属層ＭＬとしてのＡｌ膜（膜厚：１００ｎｍ）を形成する。そして、Ａｌ膜上にＡｌ系窒化物層２を形成する。Ａｌ系窒化物層２は、ＳｃＡｌＮ膜（膜厚：１０００ｎｍ）であってよい。
　主基板１としてシリコン基板を用いるとともに、主基板１上に中間層ＩＬを形成する。中間層ＩＬは、例えばモリブデン膜（膜厚：１０００ｎｍ）であってよく、スパッタリング法を用いて形成することができる。中間層ＩＬの表面を清浄化して、中間層ＩＬとＡｌ系窒化物層２とを活性化接合させる。金属層ＭＬを除去することにより、主基板１の中間層ＩＬ上にＡｌ系窒化物層２を転写させる。
　これにより、主基板１と、主基板１上の中間層ＩＬと、中間層ＩＬ上のＡｌ系窒化物層２とを含むテンプレート基板ＴＳを製造できる。このようなテンプレート基板ＴＳは、Ａｌ系窒化物層２を圧電層とし、中間層ＩＬを弾性波反射板とする、例えばＢＡＷフィルタの製造に用いることができる。
　図２９は、実施例３における別構成例のテンプレート基板ＴＳの製造方法の一例を示す断面図である。図２９に示すように、仮基板１Ｔとして４Ｈ－ＳｉＣ基板を用いて、金属層ＭＬとしてのＡｌ膜（膜厚：１００ｎｍ）を形成する。そして、Ａｌ膜上にＡｌ系窒化物層２としてのＡｌＮ膜（膜厚：２００ｎｍ）を形成する。さらに、Ａｌ系窒化物層２上に第１層Ｌ１としてＧａＮ膜（膜厚：１０００ｎｍ）を形成し、第１層Ｌ１上に第２層Ｌ２としてＡｌＧａＮ膜（膜厚：１０ｎｍ）を形成する。金属層ＭＬ、Ａｌ系窒化物層２、第１層Ｌ１、および第２層Ｌ２はそれぞれスパッタリング法を用いて形成する。
　次いで、支持基板１Ｓに第２層Ｌ２を仮接合させる。支持基板１Ｓの材質は特に限定されるものではなく、仮接合の手法も公知の手段を適宜用いることができる。金属層ＭＬを除去することにより、支持基板１Ｓ上にＡｌ系窒化物層２、第１層Ｌ１および第２層Ｌ２を転写させる。
　その後、例えば、真空中で、Ａｌ系窒化物層２の第２面２ｂと、主基板１の主面１ａとをそれぞれプラズマ処理し、第２面２ｂと主面１ａとを接触させることにより、Ａｌ系窒化物層２と主基板１とを表面活性化接合する。そして、第２層Ｌ２と支持基板１Ｓとの仮接合を除去することにより、主基板１にＡｌ系窒化物層２、第１層Ｌ１、および第２層Ｌ２を転写させることができる。
　これにより、主基板１と、主基板１上のＡｌ系窒化物層２と、Ａｌ系窒化物層２上の第１層Ｌ１と、第１層Ｌ１上の第２層Ｌ２とを含むテンプレート基板ＴＳを製造できる。このようなテンプレート基板ＴＳは、第１層Ｌ１を電子通過層とし、第２層Ｌ２を電子発生層とする、例えばＨＥＭＴの製造に用いることができる。
　〔実施例４〕
　図３０は、実施例４における半導体基板１０の製造方法の一例を示す断面図である。図３０に示すように、半導体基板１０は、前述の実施例３のテンプレート基板ＴＳを用いて、実施例２のようなリッジ部Ｒを有する構造（リッジ構造）とすることができる。
　主基板１と、主基板１上に位置するＡｌ系窒化物層２とを有するテンプレート基板ＴＳを用いて、先ず、Ａｌ系窒化物層２上にストライプ状のレジストＺを形成する。ドライエッチングプロセスによりＡｌ系窒化物層２の一部をエッチングする。主基板１上およびレジストＺ上に、マスク部５となるマスク層ＭＦ（例えば、厚さ１０ｎｍのＳｉＮ膜）を形成する。
　その後、実施例２において前述したことと同じ処理を行うことにより、テンプレート基板ＴＳおよび半導体基板１０を製造することができる。テンプレート基板ＴＳは、上面側に、第１シード領域Ｓ１が位置するリッジ部Ｒを有する。半導体基板１０は、第１半導体部８Ａと成長抑制領域ＤＡとの間に第１空隙Ｊ１が存在する。
　テンプレート基板ＴＳにおいて、成長抑制領域ＤＡは、Ａｌ系窒化物層２の改質領域であり、第１シード領域Ｓ１は、Ａｌ系窒化物層２の非改質領域であってよい。Ａｌ系窒化物層２に対して、例えばプラズマ処理を施すことでＡｌ系窒化物層２を改質することができる。
　プラズマ処置では、例えば、アルゴンプラズマをＡｌ系窒化物層２の所定領域に照射することによって照射領域の表面改質を行い、成長抑制領域ＤＡを形成する。チャンバー内にアルゴンガスだけでなく、酸素ガス、窒素ガス、水素ガスなどを導入することにより、プラズマ処置には、アルゴンプラズマのほかに、酸素プラズマ、窒素プラズマ、水素プラズマまたはこれらの混合プラズマを用いることもできる。これにより、成長抑制領域ＤＡは、不純物としてアルゴン、酸素または窒素等が含まれていてもよい。このような場合、Ａｌ系窒化物層２が窒化アルミニウムであり、かつ成長抑制領域ＤＡが酸窒化アルミニウムであってよい。また、Ａｌ系窒化物層２がＡｌＳｃＮ（窒化アルミニウムスカンジウム）であり、かつ成長抑制領域ＤＡが、ＡｌＳｃＯＮ（酸窒化アルミニウムスカンジウム）であってもよい。
　〔附記事項〕
　以上、本開示に係る発明について、諸図面および実施例に基づいて説明してきた。しかし、本開示に係る発明は上述した各実施形態および実施例に限定されるものではない。すなわち、本開示に係る発明は本開示で示した範囲で種々の変更が可能であり、異なる実施形態および実施例にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本開示に係る発明の技術的範囲に含まれる。つまり、当業者であれば本開示に基づき種々の変形または修正を行うことが容易であることに注意されたい。また、これらの変形または修正は本開示の範囲に含まれることに留意されたい。
　１　主基板
　２　Ａｌ系窒化物層
　５　マスク部
　６　マスクパターン
　８　半導体部
　８Ａ　第１半導体部
　８Ｃ　第２半導体部
　１０　半導体基板
　Ｂ　基部
　ＤＡ　成長抑制領域
　Ｆ　ウイング部
　ＧＰ　ギャップ
　Ｋ　開口部
　ＭＬ　金属層
　Ｓ　シード領域
　ＴＳ　テンプレート基板

Claims (37)

  1. 　第１シード領域および成長抑制領域を含むテンプレート基板と、前記第１シード領域の上方に位置する第１基部および前記第１基部に繋がるとともに前記成長抑制領域の上方に位置する第１ウイング部を有する第１半導体部とを備え、
    　前記テンプレート基板は、主基板と、前記主基板の上方に位置する金属層と、前記金属層の上方に位置し、アルゴンを含むアルミニウム系窒化物層とを有し、
    　前記第１半導体部は、窒化物半導体を含む、半導体基板。
  2. 　前記アルミニウム系窒化物層は、窒化アルミニウム層であり、
    　前記主基板は、前記第１半導体部と格子定数が異なる異種基板であり、
    　前記窒化アルミニウム層は、前記第１シード領域を含むシード層であって前記第１基部に接触し、
    　前記第１半導体部はアルゴンを含まない、請求項１に記載の半導体基板。
  3. 　前記金属層は、アルゴンおよび水素の少なくとも一方を含有する、請求項１または２に記載の半導体基板。
  4. 　前記金属層は、アルミニウム、プラチナ、パラジウム、銀、金、ハフニウム、スカンジウム、イットリウム、チタン、およびジルコニウムからなる群から選ばれる１種以上の金属を含む、請求項１～３のいずれか１項に記載の半導体基板。
  5. 　前記金属層は、面心立方格子または体心立方格子の（１１１）面あるいは六方最密格子の（０００１）面が前記主基板の主面に配向している金属を少なくとも１種以上含む、請求項１～３のいずれか１項に記載の半導体基板。
  6. 　前記金属層は、金属材料からなる第１層と、前記第１層とは異なる金属材料からなる第２層とを含む、請求項１～５のいずれか１項に記載の半導体基板。
  7. 　前記金属層は、前記主基板の法線方向に視る平面視において、前記主基板の上面全体と重なる、請求項１～６のいずれか１項に記載の半導体基板。
  8. 　前記金属層と前記アルミニウム系窒化物層との間に位置する金属窒化物層を備える、請求項１～７のいずれか１項に記載の半導体基板。
  9. 　前記金属層の厚さは、２０〔ｎｍ〕以上である、請求項１～８のいずれか１項に記載の半導体基板。
  10. 　前記アルミニウム系窒化物層は、１０００℃における熱膨張係数が、前記主基板よりも大きく、前記第１半導体部よりも小さい、請求項１～９のいずれか１項に記載の半導体基板。
  11. 　常温において、前記アルミニウム系窒化物層は圧縮応力状態であり、前記第１半導体部は引張応力状態である、請求項１～１０のいずれか１項に記載の半導体基板。
  12. 　前記テンプレート基板は、前記成長抑制領域として機能するマスク部と、前記第１シード領域に対応する開口部とを含むマスクパターンを有する、請求項１～１１のいずれか１項に記載の半導体基板。
  13. 　前記アルミニウム系窒化物層は前記マスク部と重なる、請求項１２に記載の半導体基板。
  14. 　前記アルミニウム系窒化物層は前記マスク部と重ならない、請求項１２に記載の半導体基板。
  15. 　前記テンプレート基板は、上面側に、前記第１シード領域が位置するリッジ部を有し、
    　前記第１半導体部と前記マスク部との間に空隙が存在する、請求項１２に記載の半導体基板。
  16. 　前記金属層の少なくとも一部が前記リッジ部に含まれる、請求項１５に記載の半導体基板。
  17. 　前記主基板は、上面側に凸部を有し、
    　前記凸部の少なくとも一部が前記リッジ部に含まれる、請求項１５または１６に記載の半導体基板。
  18. 　前記リッジ部の側面に、前記マスク部の一部が含まれる、請求項１５～１７のいずれか１項に記載の半導体基板。
  19. 　第１シード領域および成長抑制領域を含むテンプレート基板と、前記第１シード領域の上方に位置する第１基部および前記第１基部に繋がるとともに前記成長抑制領域の上方に位置する第１ウイング部を有する第１半導体部とを備え、
    　前記テンプレート基板は、主基板と、窒素極性面が前記主基板に接合し、かつアルゴンを含むアルミニウム系窒化物層とを有し、
    　前記第１半導体部は、窒化物半導体を含む、半導体基板。
  20. 　前記アルミニウム系窒化物層は、前記主基板との界面において前記主基板の結晶構造を継承していない、請求項１９に記載の半導体基板。
  21. 　前記アルミニウム系窒化物層および前記主基板の界面に接合跡を有する、請求項１９または２０に記載の半導体基板。
  22. 　前記テンプレート基板は、上面側に、前記第１シード領域が位置するリッジ部を有し、
    　前記第１半導体部と前記成長抑制領域との間に空隙が存在する、請求項１９～２１のいずれか１項に記載の半導体基板。
  23. 　第１方向に並ぶ前記第１シード領域および前記成長抑制領域それぞれが、前記第１方向と直交する第２方向を長手方向とする形状である、請求項１～２２のいずれか１項に記載の半導体基板。
  24. 　窒化物半導体を含む第２半導体部を備え、
    　前記テンプレート基板は、前記成長抑制領域を介して前記第１シード領域と第１方向に隣り合う第２シード領域を有し、
    　前記第２半導体部は、前記第２シード領域の上方に位置する第２基部および前記第２基部に繋がるとともに前記成長抑制領域の上方に位置する第２ウイング部を有し、
    　前記第１ウイング部および前記第２ウイング部がギャップを介して前記第１方向に並ぶ、請求項１～２３のいずれか１項に記載の半導体基板。
  25. 　前記窒化物半導体はＧａＮ系半導体であり、
    　前記主基板は、シリコン基板若しくは炭化シリコン基板またはガラス基板である、請求項１～２４のいずれか１項に記載の半導体基板。
  26. 　常温において、前記アルミニウム系窒化物層および第１半導体部それぞれが引張応力状態である、請求項１～１０のいずれか１項に記載の半導体基板。
  27. 　前記成長抑制領域は、前記アルミニウム系窒化物層の改質領域であり、
    　前記第１シード領域は、前記アルミニウム系窒化物層の非改質領域である、請求項１～１１のいずれか１項に記載の半導体基板。
  28. 　前記窒化アルミニウム層は、アルミニウム以外の不純物金属元素の金属元素全体に対する割合が、０．５ａｔｍ％未満である、請求項２に記載の半導体基板。
  29. 　主基板と、
    　前記主基板の上方に位置する金属層と、
    　前記金属層の上方に位置し、アルゴンを含むアルミニウム系窒化物層とを備える、テンプレート基板。
  30. 　主基板を含むテンプレート基板の製造方法であって、
    　主基板の上方に金属層を形成する工程と、
    　前記金属層の上方に、スパッタリング法を用いてアルミニウム系窒化物層を形成する工程とを含む、テンプレート基板の製造方法。
  31. 　主基板を含むテンプレート基板の製造方法であって、
    　仮基板上に金属層を形成する工程と、
    　前記金属層の上方に、スパッタリング法を用いてアルミニウム系窒化物層を形成する工程と、
    　前記アルミニウム系窒化物層を、前記仮基板から主基板に転写する工程とを含む、テンプレート基板の製造方法。
  32. 　前記アルミニウム系窒化物層は、スパッタリング法で形成した際は表面が窒素極性面であり、転写後に表面がＡｌ極性面になっていることを特徴とする、請求項３１に記載のテンプレート基板の製造方法。
  33. 　前記金属層を除去することで、前記主基板およびアルミニウム系窒化物層を前記仮基板から分離する、請求項３１または３２に記載のテンプレート基板の製造方法。
  34. 　前記仮基板が炭化シリコン基板であり、前記主基板がシリコン基板である、請求項３１～３３のいずれか１項に記載のテンプレート基板の製造方法。
  35. 　前記金属層はアルミニウム層であり、
    　前記アルミニウム層をスパッタリング法を用いて形成する、請求項３０～３４のいずれか１項に記載のテンプレート基板の製造方法。
  36. 　前記主基板の上方に、成長抑制領域として機能するマスク部を含むマスクパターンを形成する、請求項３０に記載のテンプレート基板の製造方法。
  37. 　請求項３０または３１に記載の各工程を行う、テンプレート基板の製造装置。
PCT/JP2023/037960 2022-10-20 2023-10-20 半導体基板、テンプレート基板、並びにテンプレート基板の製造方法および製造装置 WO2024085243A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPPCT/JP2022/039142 2022-10-20
PCT/JP2022/039142 WO2024084664A1 (ja) 2022-10-20 2022-10-20 半導体基板、テンプレート基板、並びにテンプレート基板の製造方法および製造装置

Publications (1)

Publication Number Publication Date
WO2024085243A1 true WO2024085243A1 (ja) 2024-04-25

Family

ID=90737170

Family Applications (2)

Application Number Title Priority Date Filing Date
PCT/JP2022/039142 WO2024084664A1 (ja) 2022-10-20 2022-10-20 半導体基板、テンプレート基板、並びにテンプレート基板の製造方法および製造装置
PCT/JP2023/037960 WO2024085243A1 (ja) 2022-10-20 2023-10-20 半導体基板、テンプレート基板、並びにテンプレート基板の製造方法および製造装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/039142 WO2024084664A1 (ja) 2022-10-20 2022-10-20 半導体基板、テンプレート基板、並びにテンプレート基板の製造方法および製造装置

Country Status (1)

Country Link
WO (2) WO2024084664A1 (ja)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000357843A (ja) * 1999-06-15 2000-12-26 Nichia Chem Ind Ltd 窒化物半導体の成長方法
JP2002289539A (ja) * 2001-03-27 2002-10-04 Sony Corp 窒化物半導体素子及びその作製方法
JP2007317752A (ja) * 2006-05-23 2007-12-06 Mitsubishi Cable Ind Ltd テンプレート基板
JP2009283785A (ja) * 2008-05-23 2009-12-03 Showa Denko Kk Ｉｉｉ族窒化物半導体積層構造体およびその製造方法
JP2013194320A (ja) * 2012-03-19 2013-09-30 Takashi Harumoto ＡｌＮ薄膜の製造方法
WO2016009577A1 (ja) * 2014-07-18 2016-01-21 キヤノンアネルバ株式会社 窒化物半導体層の成膜方法及び半導体装置の製造方法
JP2019197873A (ja) * 2018-05-11 2019-11-14 株式会社サイオクス 窒化物半導体テンプレート、および、それを用いて製造されたデバイス
JP2021075742A (ja) * 2019-11-06 2021-05-20 國家中山科學研究院 窒化アルミニウムセラミック基板の表面改質方法
JP2022049679A (ja) * 2020-09-16 2022-03-29 エスピーティーエス テクノロジーズ リミティド 成膜方法
WO2022145454A1 (ja) * 2020-12-29 2022-07-07 京セラ株式会社 半導体基板、半導体デバイス、電子機器
WO2022181686A1 (ja) * 2021-02-26 2022-09-01 京セラ株式会社 半導体基板並びにその製造方法および製造装置、テンプレート基板

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000357843A (ja) * 1999-06-15 2000-12-26 Nichia Chem Ind Ltd 窒化物半導体の成長方法
JP2002289539A (ja) * 2001-03-27 2002-10-04 Sony Corp 窒化物半導体素子及びその作製方法
JP2007317752A (ja) * 2006-05-23 2007-12-06 Mitsubishi Cable Ind Ltd テンプレート基板
JP2009283785A (ja) * 2008-05-23 2009-12-03 Showa Denko Kk Ｉｉｉ族窒化物半導体積層構造体およびその製造方法
JP2013194320A (ja) * 2012-03-19 2013-09-30 Takashi Harumoto ＡｌＮ薄膜の製造方法
WO2016009577A1 (ja) * 2014-07-18 2016-01-21 キヤノンアネルバ株式会社 窒化物半導体層の成膜方法及び半導体装置の製造方法
JP2019197873A (ja) * 2018-05-11 2019-11-14 株式会社サイオクス 窒化物半導体テンプレート、および、それを用いて製造されたデバイス
JP2021075742A (ja) * 2019-11-06 2021-05-20 國家中山科學研究院 窒化アルミニウムセラミック基板の表面改質方法
JP2022049679A (ja) * 2020-09-16 2022-03-29 エスピーティーエス テクノロジーズ リミティド 成膜方法
WO2022145454A1 (ja) * 2020-12-29 2022-07-07 京セラ株式会社 半導体基板、半導体デバイス、電子機器
WO2022181686A1 (ja) * 2021-02-26 2022-09-01 京セラ株式会社 半導体基板並びにその製造方法および製造装置、テンプレート基板

Also Published As

Publication number Publication date
WO2024084664A1 (ja) 2024-04-25

Similar Documents

Publication Publication Date Title
JP5371430B2 (ja) 半導体基板並びにハイドライド気相成長法により自立半導体基板を製造するための方法及びそれに使用されるマスク層
JP5133927B2 (ja) 化合物半導体基板
US20240072198A1 (en) Semiconductor substrate, semiconductor device, and electronic device
EP4300605A1 (en) Semiconductor substrate, method for producing same, apparatus for producing same, and template substrate
JP5412093B2 (ja) 半導体ウェハ製造方法及び半導体装置製造方法
JP2010056555A (ja) 半導体構造物及びそれを製造する方法
KR20140107797A (ko) 질화물 기판 제조 방법
JP6138974B2 (ja) 半導体基板
JP2023139075A (ja) 半導体デバイスの製造方法および半導体デバイス並びにテンプレート基板
WO2024085243A1 (ja) 半導体基板、テンプレート基板、並びにテンプレート基板の製造方法および製造装置
KR20050033911A (ko) 질화갈륨계 단결정 기판의 제조방법
TWI841952B (zh) 半導體基板及其製造方法、以及其製造裝置、ＧａＮ系晶體、半導體裝置、電子機器
JP2003124124A (ja) 半導体素子、エピタキシャル基板、半導体素子の製造方法、及びエピタキシャル基板の製造方法
WO2024085214A1 (ja) 半導体基板、半導体基板の製造方法および製造装置、半導体デバイスの製造方法
WO2022220124A1 (ja) 半導体基板並びにその製造方法および製造装置、ＧａＮ系結晶体、半導体デバイス、電子機器
US20240234141A9 (en) Semiconductor substrate, method for manufacturing the same, apparatus for manufacturing the same, and template substrate
TWI838676B (zh) 半導體基板、半導體裝置、電子機器
TWI845987B (zh) 模片基板及其製造方法、以及其製造裝置、半導體基板及其製造方法、以及其製造裝置、半導體裝置、電子機器
EP4362115A1 (en) Semiconductor device manufacturing method and manufacturing device, semiconductor device and electronic device
US20240234137A9 (en) Semiconductor substrate, and manufacturing method and manufacturing apparatus of semiconductor substrate
US20240136177A1 (en) Semiconductor substrate, and manufacturing method and manufacturing apparatus of semiconductor substrate
WO2023189872A1 (ja) 半導体基板、テンプレート基板、半導体基板の製造方法および製造装置
WO2023002865A1 (ja) テンプレート基板並びにその製造方法および製造装置、半導体基板並びにその製造方法および製造装置、半導体デバイス、電子機器
JP4748925B2 (ja) エピタキシャル基板、半導体積層構造及びｉｉｉ族窒化物層群の転位低減方法
CN116802350A (zh) 氮化物半导体基板及其制造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23879885

Country of ref document: EP

Kind code of ref document: A1