JP2017535051A - 自立シリコンメサ上のｉｉｉ−ｎエピタキシャル素子構造 - Google Patents

自立シリコンメサ上のｉｉｉ−ｎエピタキシャル素子構造 Download PDF

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Abstract

シリコン基板のメサから横方向に過成長させたＩＩＩ−Ｎエピタキシャル島上のＩＩＩ−Ｎ半導体ヘテロ構造が提供される。ＩＣは、シリコンメサから突出するＩＩＩ−Ｎエピタキシャル島に配置されているＩＩＩ−Ｎ半導体素子を含んでいてもよく、ＩＩＩ−Ｎ素子とモノリシックに一体化されたシリコン系ＭＯＳＦＥＴを更に含んでいてもよい。シリコンメサからの横方向エピタキシャル過成長は、トランジスタ又は他の活性半導体素子を製作することができる、結晶品質が良好なＩＩＩ−Ｎ半導体領域を提供することができる。ＩＩＩ−Ｎ島の表面が突出していることにより、異なる極性面に複数の素子層を提供することができる。個別のＩＩＩ−Ｎ島間に間隔を設けることにより、ＩＩＩ−Ｎ半導体素子を含むＩＣに機械的コンプライアンスを提供することができる。シリコンメサをアンダーカットすることにより、ＩＩＩ−Ｎエピタキシャル島を別の基板に転写することができる。

Description

本発明の実施形態は、概して、立体基板上にヘテロエピタキシャルに形成されたウルツ鉱材料内の欠陥を制御することに関し、より具体的には、シリコンメサから横方向に過成長させたＩＩＩ−Ｎ半導体ヘテロ構造に関する。
携帯用電子機器に応用するための集積回路（ＩＣ）の需要が、より高いレベルでの半導体素子の集積の動機付けとなってきた。開発中の多くの先端的な半導体素子には、非シリコン半導体材料が使用されており、その中には、ウルツ鉱結晶性を示すものがある。例示的なウルツ鉱材料としては、ＡｇＩ、ＺｎＯ、ＣｄＳ、ＣｄＳｅ、α−ＳｉＣ、ＢＮ、ＧａＮ、ＡｌＮが挙げられ、最後の２つは、ＩＩＩ−Ｎ材料系として同じグループに入れることができる。ＩＩＩ−Ｎ材料系は、電力管理ＩＣ及びＲＦ電力増幅器等の高電圧及び高周波応用に、特に有望である。高電子移動度トランジスタ（ＨＥＭＴ）及び金属酸化膜半導体（ＭＯＳ）ＨＥＭＴ等のＩＩＩ−Ｎヘテロ構造電界効果トランジスタ（ＨＦＥＴ）には、例えば、ＡｌＧａＮ又はＡｌＩｎＮ等の、ＧａＮ半導体及び別のＩＩＩ−Ｎ半導体合金の界面に、１つ又は複数のヘテロ接合を有する半導体ヘテロ構造が使用されている。ＧａＮ系のＨＦＥＴ素子には、バンドギャップが比較的広い（約３．４ｅＶ）という利点があるため、Ｓｉ系ＭＯＳＦＥＴよりも高い絶縁破壊電圧並びに高いキャリア移動度が可能となる。また、ＩＩＩ−Ｎ材料系は、光工学機器（例えば、ＬＥＤ）、光起電力機器、及びセンサに有用であり、これらの１つ又は複数は、電子デバイスプラットフォームへの組み込みに有用であり得る。
シリコン系素子をウルツ鉱半導体材料に基づく素子と集積化するために、マルチチップ集積法が使用されている。こうしたマルチチップ法には、スケーリング及び性能に限界がある。シリコン系素子（例えば、ＣＭＯＳ電界効果トランジスタ）を、ウルツ鉱材料系が使用されている素子とモノリシックに一体化することは、格子不整合が大きく（例えば、ＧａＮとＳｉとでは、約４１％）、熱膨張係数の不整合が大きい（例えば、ＳｉとＧａＮとでは、約１１６％）ため難しい。こうした不整合は、シリコン基板にエピタキシャルに成長したウルツ鉱半導体薄膜に多数の欠陥をもたらす場合がある。欠陥の伝搬を制御する能力がなければ、欠陥密度が十分に低い領域を使用して、高機能半導体素子を形成することはできない。モノリシック一体化の１つの技術は、例えば、３〜１０ミクロン又はそれ以上の厚い緩衝層に依存する。しかしながら、そのような厚い緩衝層は、高価であり、シリコンＣＭＯＳ集積化が複雑になる。したがって、ＣＭＯＳ互換性基板に厚い緩衝層を設けずにヘテロエピタキシャルに形成されたウルツ鉱材料系の欠陥伝搬を制御するための構造及び技術が有利である。
本明細書に記載の材料が、添付の図面に図示されているが、これは例示であり、限定ではない。説明を簡略及び明確にするため、図面に示されている要素は、必ずしも縮尺通りに図示されているとは限らない。例えば、幾つかの要素の寸法は、わかりやすくするために、他の要素よりも誇張されている場合がある。更に、適切であると考えられる場合、対応する要素又は類似の要素を示すために、図面にわたって符号が繰り返されている。図面は、以下の通りである。
実施形態による、１組のシリコンメサの上部表面上に配置されている１組のＩＩＩ−Ｎ半導体島を含む半導体ヘテロ構造の断面図である。 更なる実施形態による、図１Ａに示されている半導体ヘテロ構造の平面図である。 更なる実施形態による、シリコン系トランジスタ及び図１Ａに示されている半導体ヘテロ構造が組み込まれているＩＩＩ−Ｎ系トランジスタを含むＳｏＣの断面図である。 更なる実施形態による、図２Ａに示されているＳｏＣの平面図である。 実施形態による、図２Ａに示されているＳｏＣの断面図であり、薄型化基板の歪みが更に示されている。 実施形態による、アンダーカットシリコンメサの上部表面上に配置されているＩＩＩ−Ｎ半導体島を含む半導体ヘテロ構造の断面図である。 実施形態による、転写基板上に配置されている複数のＩＩＩ−Ｎ半導体島を含む半導体ヘテロ構造の断面図である。 実施形態による、転写基板に配置されている半導体ヘテロ構造の断面図である。 実施形態による、ＩＩＩ−Ｎ半導体島の過成長周辺の複数の極性面上に配置されているＩＩＩ−Ｎ半導体層の等角投影図である。 実施形態による、分極層、及び分極層上に配置されている第２のＩＩＩ−Ｎ素子層を含むＩＩＩ−Ｎ半導体ヘテロ構造の断面図である。 実施形態による、図６Ａに示されているＩＩＩ−Ｎ半導体ヘテロ構造が組み込まれているＩＩＩ−Ｎ半導体系マルチチャネルトランジスタの断面図である。 実施形態による、シリコン系トランジスタ及びＩＩＩ−Ｎ半導体系ＬＥＤを含むＳｏＣの断面図である。 実施形態による、転写ＩＩＩ−Ｎ半導体系マルチチャネルトランジスタの断面図である。 実施形態による、転写ＩＩＩ−Ｎ半導体系マルチチャネルトランジスタの断面図である。 実施形態による、転写ＩＩＩ−Ｎ半導体系マルチチャネルトランジスタの断面図である。 実施形態により、１組のＩＩＩ−Ｎ半導体島を含むＩＩＩ−Ｎ半導体ヘテロ構造を、１組のシリコンメサの上部表面から形成するための方法を示すフローチャートである。 実施形態により、可撓性転写ＩＩＩ−Ｎ半導体ヘテロ構造素子を形成するための方法を示すフローチャートである。 実施形態により、ＩＩＩ−Ｎ半導体系マルチチャネル素子を形成するための方法を示すフローチャートである。 実施形態による、例示的な方法において選択した作業を実施するに伴って出現するＳｏＣの断面図である。 実施形態による、例示的な方法において選択した作業を実施するに伴って出現するＳｏＣの断面図である。 実施形態による、例示的な方法において選択した作業を実施するに伴って出現するＳｏＣの断面図である。 本発明の実施形態による、シリコンメサ上にシリコンＭＯＳＦＥＴ及びＧａＮ ＨＦＥＴを含むＳｏＣが使用されているモバイルコンピュータプラットフォーム及びデータサーバマシンを示す図である。 本発明の実施形態による、電子計算デバイスの機能ブロックダイヤグラムである。
添付の図面を参照して、１つ又は複数の実施形態が説明されている。特定の構成及び配置が詳細に図示及び考察されているが、それは説明のために過ぎないことが理解されるべきである。当業者であれば、本明細書の趣旨及び範囲から逸脱せずに、他の構成及び配置が可能であることを認識するだろう。当業者であれば、本明細書に記載の技術及び／又は構成を、本明細書に詳細に記載されているもの以外の様々な他のシステム及び応用に使用することができることは明らかであろう。
以下の詳細な記載では、その一部を形成し、例示的実施形態が示されている添付の図面が参照されている。更に、他の実施形態を使用することができ、特許請求の主題の範囲から逸脱せずに、構造及び／又は理論に変更をなすことができることが理解されるべきである。また、方向及び指示、例えば、上、下、上部、及び底部等は、図面に示されている特徴の説明を容易にするために使用されているに過ぎない場合があることに留意すべきである。したがって、以下の詳細な記載は、限定の意味に解釈されるべきではなく、特許請求の主題の範囲は、もっぱら添付の特許請求の範囲及びそれらの均等物により規定される。
以下の記載には、多数の詳細が示されている。しかしながら、本発明は、そうした特定の詳細を用いずに実施することができることは、当業者であれば明らかであろう。幾つかの場合では、周知の方法及びデバイスが、かなり詳細にブロックダイヤグラム形態で示されているが、それは、本発明が不明瞭になることを回避するためである。本明細書の全体にわたって参照されている「一実施形態」又は「１つの実施形態」は、その実施形態に関して記載されている特定の特徴、構造、機能、又は特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書の全体にわたって種々の箇所に出現する語句「一実施形態では」、「１つの実施形態では」は、必ずしも本発明の同一の実施形態を指すとは限らない。更に、特定の特徴、構造、機能、又は特性は、１つ又は複数の実施形態において任意の好適な様式で組み合わせることができる。例えば、第１の実施形態は、２つの実施形態に関連する特定の特徴、構造、機能、又は特性が相互に排他的でない限り、第２の実施形態と組み合わせることができる。
本発明の記載及び添付の特許請求の範囲で使用される場合、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、状況が明らかにそうではないと示さない限り、複数形も同様に含むことが意図されている。また、用語「及び／又は」は、本明細書で使用される場合、関連する列挙項目の１つ又は複数のありとあらゆる考え得る組み合わせを指し、それらを包含することが理解されるだろう。
用語「連結されている（ｃｏｕｐｌｅｄ）」及び「接続されている（ｃｏｎｎｅｃｔｅｄ）」並びにそれらの派生語は、本明細書では、部品間の機能的又は構造的関係性を記述するために使用される。これら用語を互いに同義語とする意図はないことが理解されるべきである。むしろ、特定の実施形態では、「接続されている」は、２つ以上の要素が、物理的、光学的、又は電気的に互いに直接的に接触していることを示すために使用され場合がある。「連結されている」は、２つ以上の要素が、直接的又は間接的（それらの間に他の要素が介在する）のいずれかで、物理的又は電気的に互いに接触していること、及び／又は２つ以上の要素が、互いに協動又は相互作用する（例えば、因果関係にある）ことを示すために使用される場合がある。
用語「上方に（ｏｖｅｒ）」、「下方に（ｕｎｄｅｒ）」、「間に（ｂｅｔｗｅｅｎ）」、及び「上に（ｏｎ）」は、本明細書で使用される場合、そのような物理的関係性が注目に値する場合、他の部品又は物質に対する１つの部品又は物質の相対的位置を指す。例えば、物質の状況では、別の物質の上方に又は下方に配置されている１つの物質又は物質は、直接接触していてもよく、又は１つ若しくは複数の介在物質を有していてもよい。更に、２つの物質又は物質間に配置されている１つの物質は、２つの層と直接接触していてもよく、又は１つ若しくは複数の介在層を有していてもよい。対照的に、第２の物質又は物質「上の」第１の物質又は物質は、その第２の物質／物質と直接接触している。部品構築体の状況でも、同様の区別がなされるものとする。
本明細書及び特許請求の範囲全体にわたって使用される場合、用語「〜の少なくとも１つ」又は「〜の１つ又は複数」により接続されている項目のリストは、そのリストの項目のあらゆる組み合わせを意味することができる。例えば、語句「Ａ、Ｂ、又はＣの少なくとも１つ」は、Ａ；Ｂ；Ｃ；Ａ及びＢ；Ａ及びＣ；Ｂ及びＣ；又はＡ、Ｂ、及びＣを意味することができる。
本明細書には、ＩＩＩ−Ｎトランジスタに使用される欠陥密度が十分に低い周辺ＩＩＩ−Ｎ領域を含む、シリコンメサ（例えば、柱状体）の上部に配置されているＩＩＩ−Ｎ（例えば、ＧａＮ）ヘテロ構造が記載されている。本明細書の実施形態によるヘテロ構造には、厚い緩衝層（例えば、１μｍ以上の）を必要とせず、結晶品質が良好な領域が設けられる。また、こうした同じエピ−メサ構造は、高品質の領域を有するヘテロエピタキシャルＩＩＩ−Ｎ島を、シリコン成長基板から他の基板へと層転写するために使用することができる。更なる実施形態では、シリコン半導体系よりも脆性である従来の緩衝層に基づく系よりも高い機械的コンプライアンスを有する島状ＩＩＩ−Ｎヘテロ構造が生成される。そのため、本明細書に記載のＩＩＩ−Ｎヘテロ構造及び素子は、可撓性の電子機器に使用することができ、例えば、ウエアラブルＳｏＣ製品に使用することができるという利点がある。更なる実施形態では、メサ構造及びメサ上のＩＩＩ−Ｎヘテロ構造は、その後、第２の基板領域にシリコン系ＭＯＳＦＥＴを製作する前に、第１の基板領域を調製するように製作してもよい。その後、シリコン系ＭＯＳＦＥＴ及びＩＩＩ−Ｎ系ＨＦＥＴ処理を、実質的に平坦な基板上で同時に進行させることができる。
図１Ａは、一実施形態による、第１及び第２のシリコンメサ１０６の上部表面上に配置されている１組のＩＩＩ−Ｎ半導体エピタキシャル島１１５を含む半導体ヘテロ構造１００の断面図である。図示されているように、各メサ１０６は、第２の基板領域１０２の上部表面に対してｚ高さＨ１だけ陥凹している第１の基板領域１０３に配置されている。各メサ１０６は、基板１０５と同じ結晶性を有する、基板１０５の部分又は延長部分である。基板１０５は、これらに限定されないが、シリコン、ゲルマニウム、及びＳｉＧｅを含む、様々な材料であってもよい。例示的実施形態では、基板１０５はシリコンであり、それは、基板領域１０３のＩＩＩ−Ｎ素子と、基板領域１０２に配置される従来のシリコンＭＯＳＦＥＴとのモノリシック一体化に有利である。実質的に単結晶性の基板１０５の結晶方位は、（１００）、（１１１）、又は（１１０）のいずれであってもよい。また、他の結晶方位が可能である。１つの例示的なシリコン基板実施形態では、基板１０５は、（１００）シリコンである。（１００）シリコン基板１０５の場合、半導体表面は、六方晶結晶性／ウルツ鉱結晶性を有するＩＩＩ−Ｎ半導体島１１５の核生成を促進するために、例えば、［１１０］に向かって２〜１０°、ミスカット又はオフカットされていてもよい。
各メサ１０６は、基板１０５からｚ高さＨ２だけ伸長し、最小横幅（つまり、最小ＣＤ）Ｌ１を有する。例示的実施形態では、Ｌ１は、２００ｎｍ〜５μｍ、であり、有利には、１μｍ未満であり、より有利には５００ｎｍ〜１μｍである。柱状体の実施形態では、メサ１０６は、第２の次元（例えば、図１Ａではｙ次元）におけるＣＤを有し、それも、Ｌ１又はおよそＬ１である。線形の実施形態では、メサ１０６は、少なくともＬ１の何倍かであり、Ｌ１の何十倍かでさえあってもよい、第２の次元におけるＣＤを有する。メサの方位性は、基板の結晶方位に依存していてもよい。（１００）シリコン基板の１つの例示的実施形態では、ＩＩＩ−Ｎ ＨＦＥＴ及びシリコンＭＯＳＦＥＴのモノリシック一体化を容易にするために、線形メサは、［１１０］方向に配向されていてもよい。メサ高さＨ２は、基板領域１０２及び１０３の上部表面間の平面性がより高くなるように、凹部深さＨ１未満であることが有利である。図１Ａに示されている例示的実施形態では、メサ高さＨ２は、少なくともＩＩＩ−Ｎ島のｚ厚さＨ３だけ、凹部深さＨ１よりも小さい。メサ高さＨ２は、実施形態によって様々であってもよいが、Ｌ１が５００ｎｍ〜１μｍであり、Ｈ３が少なくとも５００ｎｍである１つの例示的実施形態では、有利には７５０ｎｍ〜５μｍである。
各ＩＩＩ−Ｎエピタキシャル島１１５は、上部メサ表面に対して実質的に直交する六方晶／ウルツ鉱ｃ軸を有する、緩和した実質的に単結晶性のＩＩＩ−Ｎ半導体である。ｃ軸直交性が有利であるが、基板１０５がある程度ミスカットされると、ｃ軸は、直交性から数度の逸脱を起こす場合がある。例示的実施形態では、ＩＩＩ−Ｎ島１１５は、ＧａＮである。ＩＩＩ−Ｎエピタキシャル島１１５とシリコンメサ１０６との間の不整合性が著しいため、エピタキシャル島１１５は、最小角度で［０００１］方向に伸びる幾つかの欠陥１１８（例えば、貫通転位）を含む、メサ１０６の上方に配置されているコア領域１２２を有する。ＩＩＩ−Ｎ島１１５が、典型的なシリコン−ＩＩＩ−Ｎ緩衝構造の最大厚さよりもはるかに薄い最大厚さＨ３を有する例示的実施形態では、欠陥１１８は、ＩＩＩ−Ｎ島１１５のｚ厚さ全体にわたって伸長する。例示的実施形態では、Ｈ３は、１．３μｍ未満であり、有利なＧａＮ実施形態では、Ｈ３は、５００ｎｍ以下である。
ＩＩＩ−Ｎエピタキシャル島１１５は、コア領域１２２を取り囲む周辺領域１２０を更に含む。周辺領域１２０は、シリコンメサ１０６の側壁を越えて、突出長さＬ２だけ横方向に伸長する。Ｌ２は、横方向エピタキシャル過成長（ＬＥＯ）の継続期間に応じて様々であってもよいが、例示的実施形態では、Ｌ２は、隣接メサ１０６間のギャップ間隔Ｇ１の２分の１未満であり、隣接するＩＩＩ−Ｎエピタキシャル島１１５の側壁間のギャップ間隔Ｇ１がゼロでないことが保証される。Ｌ１が５００ｎｍ以下である１つの有利な実施形態では、Ｈ３は、５００ｎｍ〜１μｍであり、Ｌ２は、少なくとも５００ｎｍである。ＩＩＩ−Ｎエピタキシャル島１５５が、メサ１０６の上部表面と直交するｃ軸を有する実施形態では、周辺領域１２０は、ｎ平面側壁を有する。周辺領域１２０の結晶性は、欠陥密度が、そのような欠陥がｃ軸に平行な滑り面及びｎ軸に沿った横方向成長に限定され、したがってより高い結晶品質がもたらされる結果として、著しく低いということを除いて、コア１２２と実質的に同じである。したがって、ＩＩＩ−Ｎ−オン−シリコンのブランケットウエハ成長に典型的な複雑な緩衝層工学を使用せず、高い／深いシリコンメサ構造上に、同等か又はより低い欠陥密度のＧａＮ膜を設けることができる。１つの実施形態では、周辺領域１２０内の貫通転位密度は、コア領域１２２内の貫通転位密度よりも少なくとも１桁低い。１つのそのような実施形態では、欠陥密度は、ｌｅ９ｃｍ−２以下である。図示されていないが、ＩＩＩ−Ｎ材料は、メサ１０６を取り囲む基板１０５の領域の上方にも配置されてもよい。このＩＩＩ−Ｎ材料は、低品質であり、メサ１０６からのシーディングという利点はないが、メサ１０６の側壁全体を上に向かって伸長することはないだろう。
１つ又は複数のＩＩＩ−Ｎエピタキシャル半導体素子層１５０が、ＩＩＩ−Ｎエピタキシャル島１１５の上方に配置されている。ＩＩＩ−Ｎエピタキシャル半導体素子層１５０は、周辺領域１２０の少なくとも（０００１）面及び（０００−１）面を覆っている。図１Ａに示されている例示的実施形態では、ＩＩＩ−Ｎエピタキシャル半導体素子層１５０は、ｎ平面側壁に更に配置されている。ＩＩＩ−Ｎエピタキシャル半導体素子層１５０は、ＩＩＩ−Ｎ島１１５の組成とは異なる組成の１つ又は複数の材料層を含む。ＩＩＩ−Ｎ島１１５がＧａＮである１つの例示的実施形態では、ＩＩＩ−Ｎエピタキシャル半導体素子層１５０は、周辺領域１２０の第１のチャネル領域に２Ｄ電子ガス（２ＤＥＧ）１３５を誘導する組成を有する１つ又は複数の分極層を含む。ＧａＮエピタキシャル島１１５の場合、分極層材料の非限定的な例としては、ＡｌＮ、ＡｌＩｎＮ、又はＡｌＧａＮの１つ又は複数が挙げられる。分極層（複数可）の例示的な厚さは、２０〜１００ｎｍの範囲である。他の実施形態では、ＩＩＩ−Ｎエピタキシャル半導体素子層１５０は、これらに限定されないが、ＬＥＤデバイスに好適な任意の量子井戸積層体等の、多層ヘテロエピタキシャル積層体を含む。
図１Ｂは、更なる実施形態による半導体ヘテロ構造１００が更に図示されている平面図である。図１Ｂに示されているように、メサ１０６は、コア領域１２２を取り囲む周辺領域１２０を含むＩＩＩ−Ｎエピタキシャル島１１５を有する、公称幅がＬ１である柱状体である。実施形態では、ＩＩＩ−Ｎ半導体素子は、半導体ヘテロ構造１００を含む。素子は、周辺領域１２０内の１つ又は複数の半導体素子層と連結されている１つ又は複数の素子端子を更に含む。基板領域１０３を占めるＩＩＩ−Ｎ半導体素子は、基板領域１０２内のシリコン系トランジスタと更に一体化され、ＳｏＣを形成してもよい。図２Ａは、実施形態による、シリコン系トランジスタ２０２、及び半導体ヘテロ構造１００（図１Ａ）が組み込まれているＩＩＩ−Ｎ系トランジスタ２０３を含む例示的ＳｏＣ２００の断面図である。図２Ｂは、更なる実施形態によるＳｏＣ２００の平面図である。
図２Ａに示されているように、シリコン系トランジスタ２０２は、チャネル領域を含む非平面半導体本体２４３の上方に配置されているゲート積層体のゲート電極２４１成形部分を含む。ゲート電極２４１は、ゲート電極２４１の両側に配置されているソース／ドレイン端子２４２間の導電性を調節することになる。例示的実施形態では、シリコン系トランジスタ２０２は、非平面ＭＯＳＦＥＴであるが、シリコン系トランジスタ２０２は、任意の公知のシリコン系トランジスタ技術を使用することができ、実施形態は、この点に関して限定されない。各ＩＩＩ−Ｎトランジスタ２０３は、周辺領域１２０の上方に配置されている少なくともゲート電極２４５を含むヘテロ接合ＦＥＴ（ＨＦＥＴ）である。ゲート電極２４５は、２ＤＥＧ１３５を調節することになる。メサ高さＨ２が、ＩＩＩ−Ｎ島高さＨ３を凹部高さＨ１内に収めるように設定されている例示的実施形態では、ゲート電極２４５は、ゲート電極２４１と実質的に平坦になっている。ＩＩＩ−Ｎトランジスタ２０３は、有利には、周辺領域１２０の上方にも配置されている１組のソース／ドレイン端子２４６の少なくとも１つを更に含む。ＩＩＩ−Ｎ島１１５の横方向寸法（例えば、Ｌ２）及びＩＩＩ−Ｎトランジスタ端子の横方向寸法に応じて、ＩＩＩ−Ｎトランジスタ２０３の３つの端子（例えば、２つのソース／ドレイン端子２４６及びゲート電極２４５）は全て、周辺領域１２０の上方に配置されていてもよい。しかしながら、図２Ａに示されている例示的実施形態では、コア内の高い欠陥密度は、たとえソース／ドレイン領域に含まれていても、トランジスタ性能にほとんど影響を及ぼさない場合があるため、１つのソース／ドレイン端子が、少なくとも部分的にコア領域１２２の上方に配置される。図２Ａ及び２Ｂに更に示されているように、ソース／ドレインを電気的に共有する２つのＩＩＩ−Ｎトランジスタが、通電幅Ｗ１を有するトランジスタ２０３と共に各ＩＩＩ−Ｎ半導体島１１５の上方に形成されている。
実施形態では、別々のシリコンメサに配置されているＩＩＩ−Ｎ系トランジスタが、薄いシリコン基板により物理的に共に接続されている。連続ＩＩＩ−Ｎ膜（例えば、ＧａＮ）上のＩＩＩ−Ｎ系トランジスタは、強力なイオン結合のため極めて脆性であるが、図２Ａに示されているＳｏＣ２００は、最近隣ＩＩＩ−Ｎ島１１５間のギャップ間隔Ｇ１のおかげで柔軟に作られている。図３は、実施形態による、薄型基板３０５の弾性ひずみが更に示されているＳｏＣ２００の断面図である。薄型基板３０５がシリコンである例示的実施形態では、基板３０５は、５０μｍ以下の、有利には２５μｍ以下のｚ厚さを有する。シリコン基板の厚さがこのように薄いと、連続ＩＩＩ−Ｎ膜の破砕が引き起こされる可能性があるが、メサ１０６は、ギャップ間隔Ｇ１のおかげで、ＩＩＩ−Ｎ島１１５に対する応力／歪みを誘導せずに基板３０５の湾曲に適応する自由度がある。したがって、ＳｏＣ２００は、曲げることができるＩＣプラットフォームへの３ＤＩＣ集積（例えば、積層）及び／又は組み込みに好適である。種々の薄型基板の実施形態では、隣接シリコンメサ１０６は、流動性誘電体（例えば、流動性酸化物又はポリマー）で埋め戻しされていてもよく、又は空き空間に取り囲まれていてもよい（例えば、後端キャッピング層により閉塞されている空隙内に配置されている）。
また、上述のような、ＩＩＩ−Ｎ半導体ヘテロ構造及びヘテロ構造が組み込まれている半導体素子は、シリコンメサを、上層ＩＩＩ−Ｎ半導体島に対して選択的に容易にアンダーカットすることができるため、当技術分野で知られている基板／膜転写技術の多くに十分に好適である。図４Ａは、実施形態による、アンダーカットシリコンメサ４０６の上部表面上に配置されている複数のＩＩＩ−Ｎ半導体島４０３を含む半導体ヘテロ構造４０１の断面図である。図示されているように、シリコンメサ４０６は全て、ＩＩＩ−Ｎ島近位での横幅Ｌ３を有するようにアンダーカットされており、横幅Ｌ３は、ＩＩＩ−Ｎ島コア１２２の横幅よりも小さく、例示的実施形態ではＬ１と実質的に等しい。基板１０５の結晶方位及びアンダーカット技術（例えば、湿式化学エッチング）に応じて、メサ４０６の基部をアンダーカットしてもよく、又は基部は実質的に未エッチングのままであってもよい（つまり、依然としてＬ１の横幅を有する）。例えば、（１００）シリコン基板４０５では、結晶学的エッチング液は、（１１１）結晶面とアラインしている傾斜側壁を有するアンダーカットメサ４０６を提供することができる。アンダーカットメサの別の構造的特徴は、１つ又は複数のＩＩＩ−Ｎ半導体素子層１５０の少なくとも１つが実質的に含まれていないＩＩＩ−Ｎ島アンダーカット部分４０７が存在することである。
図４Ｂは、実施形態による、転写基板４０５上に配置されている複数のＩＩＩ−Ｎ半導体島１１５を含む半導体ヘテロ構造４０２の断面図である。転写基板４０５は、これらに限定されないが、ガラス、シリコン・オン・オキサイド（ＳＯＩ）、又はＰＥＴ及びポリイミド等の可撓性基板等の、選択した転写技術に好適な当技術分野で知られているいかなる担体であってもよい。半導体ヘテロ構造４０２は、任意の公知の薄膜転写技術を使用して、ＩＩＩ−Ｎ半導体島１１５を、それらが成長したシリコンメサから転写基板４０５に転写することにより製作することができる。１つの例示的実施形態では、ＩＩＩ−Ｎ半導体島１１５は、アンダーカットシリコンメサ４０６から転写される（図４Ａ）。任意のボンディング技術を使用して、ＩＩＩ−Ｎ半導体島１１５の上部露出表面を、転写基板４０５に結合させることができる（例えば、ＩＩＩ−Ｎ半導体素子層１５０の上方に誘電性ボンド層が配置されていてもよい）。図４Ｂに示されている例示的な転写ＩＩＩ−Ｎ半導体の実施形態では、ＩＩＩ−Ｎ半導体島１１５の（０００１）面は、転写基板４０５の近位にあり、島の（０００−１）面は、転写基板４０５から遠位にある。
図４Ａ及び４Ｂには、転写ＩＩＩ−Ｎ半導体ヘテロ構造が示されているが、ＩＩＩ−Ｎ半導体ヘテロ構造は、半導体素子がＩＩＩ−Ｎ半導体島に製作された後だが、依然としてシリコンメサに結合されている間に、転写することもできる。そのような実施形態では、ＩＩＩ−Ｎ半導体島と連結されている素子端子が、転写基板とＩＩＩ−Ｎ半導体島との間に挟まれていてもよい。図４Ｃは、１つのそのような実施形態による、転写基板４０５上に配置されているＩＩＩ−Ｎ半導体系トランジスタを含む半導体素子４０３の断面図である。図示されているように、ＩＩＩ−Ｎ半導体島１１５と連結されているゲート電極２４５及びソース／ドレイン端末２４６は、転写基板４０５とＩＩＩ−Ｎ半導体島１１５の（０００１）面との間に挟まれている。その後、ＩＩＩ−Ｎ半導体島１１５の（０００−１）面は、これらに限定されないが、更なるＩＩＩ−Ｎ半導体材料層堆積、及び／又は更なる素子電気端子の形成、及び／又は３ＤＩＣ処理等の更なる処理のために露出される。
一実施形態では、ＩＩＩ−Ｎ半導体ヘテロ構造は、シリコンメサ上に配置されているＩＩＩ−Ｎエピタキシャル島の対向極性面上に２ＤＥＧを含む。図５は、実施形態による、ＩＩＩ−Ｎ半導体島の横方向過成長周辺の（０００１）及び（０００−１）の両極性面上に配置されているＩＩＩ−Ｎ半導体素子層の等角投影図である。［１１０］方向に沿って紙面の中に向かって伸長する例示的な（１００）シリコンメサに示されているように、エピタキシャルＩＩＩ−Ｎ（例えば、ＧａＮ）半導体島１１５は、島１１５の上部と直交するｃ軸を有する。横方向に過成長するため、（０００１）面及び（０００−１）面は両方とも、周辺領域１２０内に露出されている。図５には、半導体島１１５の（０００１）面上に成長し、周辺領域１２０内に２ＤＥＧ１３５をもたらすＡｌＮ分極層５５０を含む素子層積層体の単位セルが更に示されている。また、半導体島１１５の露出（０００−１）面上の分極層５５０の上方に引き続き成長する第２のＩＩＩ−Ｎ半導体素子層５６０の単位格子が示されている。図６Ａは、ＩＩＩ−Ｎエピタキシャル島１１５に配置されている分極層５５０、及び分極層５５０に配置されている第２のＩＩＩ−Ｎデバイス層５６０を含む複数の素子層を有するＩＩＩ−Ｎ半導体ヘテロ構造６０１の断面図である。有利には、第２のＩＩＩ−Ｎ半導体素子層５６０は、分極層５５０の組成とは十分に異なる組成を有し、第２のＩＩＩ−Ｎ半導体素子層５６０内に第２の２ＤＥＧ６３５を維持する。１つの有利な実施形態では、ＧａＮ半導体層５６０は、ＧａＮ島１１５に配置されているＩＩＩ−Ｎ分極層５５０（例えば、ＡｌＮ）の上方に配置されている。図６Ａから明らかなように、ＩＩＩ−Ｎ半導体ヘテロ構造６０１は、ＩＩＩ−Ｎ半導体ヘテロ構造１００（図１Ａおよび図１Ｂ）の上方に更なるエピタキシャル成長を実施することにより製作することができる。マスク成長技術を使用して、素子層１５０の（０００１）面の上方の過剰な素子層成長を阻止することができる。より高い有効トランジスタ密度（例えば、二重ドライブ電流／トランジスタフットプリント）の場合、ＩＩＩ−Ｎエピタキシャル島の周辺領域の対向極性面上に２ＤＥＧを提供する多層積層体を用いて、マルチチャネルトランジスタを製作してもよい。
図６Ｂは、実施形態による、シリコン系トランジスタ２０２、及び図６Ａに示されているＩＩＩ−Ｎ半導体ヘテロ構造が組み込まれているＩＩＩ−Ｎ半導体系マルチチャネルトランジスタ６０３を含むＳｏＣ６０２の断面図である。図示されているように、ゲート電極２４５並びにゲート電極２４５の両側にある１組のソース／ドレイン端子２４６は、２ＤＥＧ１３５の調節に基づき、第１のトランジスタとして作動可能である。この実施形態では、３つの端子は全て、ＩＩＩ−Ｎエピタキシャル島１１５の周辺領域内に配置されている。ゲート電極６４５並びにゲート電極６４５の両側にある１組のソース／ドレイン端子６４６は、２ＤＥＧ６３５の調節に基づき、第２のトランジスタとして作動可能である。この実施形態では、３つの端子は全て、ＩＩＩ−Ｎエピタキシャル島１１５の周辺領域内に配置されている。第１の実施形態では、例えば、ナノワイヤトランジスタで知られている任意のゲート・オール・アラウンド（ｇａｔｅ−ａｌｌ−ａｒｏｕｎｄ）技術及びコンタクト・オール・アラウンド（ｃｏｎｔａｃｔ−ａｌｌ−ａｒｏｕｎｄ）技術を使用して、ゲート電極２４５及び６４５が共に連結されており、ソース／ドレイン端子２４５及び２４６が共に連結されている。第２の実施形態では、ゲート電極２４５は、２４６と電気的に独立しており、ソース／ドレイン端子２４５は、ソース／ドレイン端子６４６と電気的に独立している。第２の実施形態では、電極６４５及びソース／ドレイン端子６４６は、電気的相互接続のために、ＩＩＩ−Ｎエピタキシャル島１１５のｍ平面側壁を包み込んでいてもよい。ＩＩＩ−Ｎエピタキシャル島１１５の上部表面上の金属パターン形成は、ゲート電極２４５、６４５間、並びにソース／ドレイン端子２４６及び６４６間の分離を提供することができる。
注目すべきことには、上述の多極性面構造は、ＨＦＥＴデバイスに限定されない。例えば、同様の構造は、発光ダイオード（ＬＥＤ）デバイスにも応用可能である。また、ＬＥＤ構造は、ＨＦＥＴ構造について図６Ａ〜６Ｂに示されるように、対向極性面間に様々な素子層積層体を使用することができる。図６Ｃは、１つの実施形態による、シリコン系トランジスタ２０２及び複数のＩＩＩ−Ｎ半導体系ＬＥＤ６０４を含むＳｏＣ６０３の断面図である。少なくとも第１のＬＥＤ端子が、（０００１）面上に配置されており、少なくとも１つの他のＬＥＤ端子が（０００−１）極性面上に配置されている。例示的実施形態では、任意のナノワイヤメタライゼーション技術を使用して、ＬＥＤに好適なＩＩＩ−Ｎ素子層１５０に上方に複数のｎ型ダイオード端子６４７及び複数のｐ型ダイオード端子６４８を形成することができる。端子は、ＩＩＩ−Ｎ半導体島１１５の周辺領域を包み込み、片面ＬＥＤアーキテクチャの曲線因子よりもＬＥＤ曲線因子を向上させることができる両面発光させるために、（０００１）面及び（０００−１）面と回路を形成する。また、発光特性は、対向極性面上に形成されているＬＥＤ間で異なっていてもよい。更なる実施形態では、図６Ｃでは破線により随意のものとして示されているように、側壁メタライゼーション６４９も、ＩＩＩ−Ｎエピタキシャル島１１５のｍ平面側壁表面上に配置されていてもよい。
別の実施形態では、マルチチャネルトランジスタ素子には、転写ＩＩＩ−Ｎエピタキシャル島が使用されている。そのような実施形態では、図６Ａ〜６Ｂに示されているマルチチャネルトランジスタ素子に使用されるラップアラウンド型ナノワイヤ素子端子メタライゼーション技術の代わりに、上部側素子端子メタライゼーションが、フィルム転写と共に使用される。図７Ａ、７Ｂ、及び７Ｃは、１つの例示的実施形態による転写ＩＩＩ−Ｎ半導体系マルチチャネルトランジスタを示す断面図である。図７Ａを参照すると、ＩＩＩ−Ｎヘテロ構造７０１は、シリコン柱状体上に配置されているＩＩＩ−Ｎエピタキシャル島の対向極性面上に２ＤＥＧを提供するために、複数の素子層を有する複数のＩＩＩ−Ｎエピタキシャル島１１５を含む。ＩＩＩ−Ｎ半導体分極層５５０が、ＩＩＩ−Ｎ半導体島１１５の横方向過成長周辺の（０００１）極性面上及び（０００−１）極性面上の両方に配置されている。第２のＩＩＩ−Ｎ半導体素子層５６０が、（０００−１）面に対して近位の分極層５５０の上方に更に配置されている。図７Ｂに更に示されているように、任意の公知の上部側メタライゼーション技術を使用して、ゲート電極２４５、及びゲート電極２４５の両側の１組のソース／ドレイン端子２４６を形成する。上部側トランジスタ端子を形成した後、例えば、ＴＭＡＨ等の湿式エッチング液を用いてシリコンメサ１０６をアンダーカットし、アンダーカットメサ４０６を形成する。その後、任意の公知の膜転写プロセスを実施して、図７Ｃに示されているように、転写ＩＩＩ−Ｎエピタキシャル島１１５を転写基板２０５に転写する。膜転写後、ゲート電極２４５及びソース／ドレイン端子２４６は、エピタキシャル島１１５と転写基板２０５との間に位置する／配置される。上部側メタライゼーションを繰り返して、ソース／ドレイン端子７４６間にゲート電極７４５を形成する。
図１Ａ〜図７Ｃの状況で記載されているそのようなヘテロ構造を使用してシリコンメサ及び素子上に配置されているＩＩＩ−Ｎ島上の例示的なＩＩＩ−Ｎ半導体ヘテロ構造は、様々な技術を使用して製作することができる。図８Ａは、ある実施形態による、１組のＩＩＩ−Ｎ半導体島を含むＩＩＩ−Ｎ半導体ヘテロ構造を、１組のシリコンメサの上部表面から形成するための方法８０１を示すフローチャートである。図９Ａ、図９Ｂ、及び図９Ｃは、一実施形態により、方法８０１で選択した作業を実施するに伴って出現するＳｏＣの断面図である。
図８Ａを参照すると、方法８０１は、作業８１０から始まり、作業８１０では、１組のシリコンメサが、シリコン基板の第１の領域に形成される。シリコン深溝が、シリコン基板の所定の区域（例えば、高電圧ＳｏＣ、ＰＭＩＣ、及びＲＦ−ＰＡ用のＧａＮトランジスタが配置される予定の場所）にエッチングされる。１つの実施形態では、作業８１０では、ＸｅＦ２化学を用いたボッシュ型エッチングが実施される。図９Ａに更に示されているように、シリコン深溝をエッチングしている間、Ａｌ又はＡｌ２Ｏ３等のハードマスク９１１を使用して基板１０５の領域を保護してもよい。作業８１０で形成される深溝は、メサ１０６の側壁における後のＩＩＩ−Ｎエピタキシャル成長を制限するために、最小限の側壁フレアを有することが有利である。例示的実施形態では、溝は、５００ｎｍ〜５μｍの深さにエッチングされ、より広い上部表面積のメサには、より深い深さが必要である。シリコン系ＭＯＳＦＥＴが、基板の他の領域に製作されることになる幾つかの実施形態では、シリコンメサは、それらのｚ高さを十分に低減すべく、エッチバックで露出され、その後成長させることになるＩＩＩ−Ｎ材料の厚さを収めることができる。
図８Ａに戻ると、方法８０１では、引き続き、作業８１５にてＩＩＩ−Ｎ核生成及びエピタキシャル成長が実施される。エピタキシャル成長は、化学蒸着法（ＣＶＤ）チャンバ又は分子線エピタキシー（ＭＢＥ）チャンバ内で実施される。１つの例示的実施形態では、薄い（例えば、２０〜２００ｎｍ）ＡｌＮ核生成層が、少なくとも上部シリコンメサ表面を含む露出シリコン領域上に直接堆積される。この核生成層は、シリコンメサの側壁を包み込むことができる。核生成層成長の後、任意の公知の技術、成長温度、圧力、及びＶ／ＩＩＩ比を使用して、ＧａＮ層をエピタキシャルに成長させる。作業８２０では、ＧａＮ膜の横方向エピタキシャル過成長（ＬＥＯ）が実施され、それにより、作業８１５で成長させたＧａＮの周囲に周辺領域が形成される。図９Ｂに更に示されている実施形態では、突出（ＧａＮ）エピタキシャル島１１５を、３００ｎｍ〜１．３μｍの膜厚に成長させる。隣接する島のｍ平面側壁間の所望のギャップ間隔を得るための横方向過成長の量は、横方向成長率：縦方向成長率の所望の比（例えば、１．５〜２．０）を達成するように、プロセス条件により調節することができる。基板をマスクしない場合、ＧａＮ９１６の層も、シリコンメサ１０６の基部に形成されることになる。ＧａＮ９１６は、エピタキシャル島１１５よりも低品質であり、メサにフレアがほとんどない場合、シリコンメサ１０６の側壁全体を上に向かって伸長することはないだろう。
図８Ａに戻ると、方法８０１では、引き続き、分極層及び／又は別の素子層を、ＧａＮ島の周囲にエピタキシャルに成長させる作業８２５が実施される。１つの例示的実施形態では、厚さ３〜３０ｎｍのＡｌＧａＮ層及び／又はＡｌＮ層及び／又はＡｌＩｎＮ層の少なくとも１つを、突出ＧａＮの周囲に成長させる。それにより、ｃ平面（０００１）面では、ＧａＮにおいて電荷密度及び移動度が高い２ＤＥＧが誘導される。分極層を有するＧａＮ膜をシリコンメサ上部に成長させたら、素子製作を作業８３５へと進行させて、方法８０１を完了させることができる。図９Ｃに示されている例示的実施形態では、ＩＩＩ−Ｎ系トランジスタ（例えば、ＨＦＥＴ）２０３を、任意の公知の技術を使用して、分極層の上部（０００１）面に形成することができる。この場合も任意の公知の技術を使用して、シリコン系トランジスタ（例えば、ＭＯＳＦＥＴ）２０２を、基板１０５の他の領域に製作することができる。
方法８０１を改変及び／又は更なる作業で補完して、可撓性転写ＩＩＩ−Ｎ半導体ヘテロ構造素子を製作することができる。図８Ｂは、実施形態により、可撓性転写ＩＩＩ−Ｎ半導体ヘテロ構造素子を形成するための方法８０２を示すフローチャートである。方法８０２は、作業８４０から始まり、作業８４０では、自立するＧａＮ島がシリコンメサ上に設けられる。そのようなＧａＮエピタキシャル島は、例えば、作業８１０〜８２５を実施することにより形成することができる（図８Ａ）。可撓性ＳｏＣの実施形態では、流動性誘電体をシリコンメサ周囲に堆積させる作業８４５を実施して、方法８０２を継続する。流動性の酸化物、ポリイミド等を、例えば、スピンオン法で堆積させてもよい。その後、作業８５０にて、任意のウエハ研削又は薄型化プロセスを用いて、５０μｍ未満の、より有利には２５μｍ未満の厚さにシリコン基板を薄型化する。その後、方法８０２では、方法８０１の作業８３５に戻り、ＧａＮ素子のＧａＮ島上への製作、ＣＭＯＳ素子のシリコン基板の第２の領域への製作を完了させる。転写ＧａＮ島の実施形態では、作業８６５にてシリコンメサをアンダーカットする作業８６５を実施して、方法８０２を継続する。ＴＭＡＨ等の湿式エッチング液を使用して、シリコンメサを所定量だけ選択的にエッチングし、ＧａＮエピタキシャル島を形成することができる。その後、作業８７０にて、任意の薄膜転写法を使用して、ＧａＮ島を転写基板に転写する。１つの例示的実施形態では、ＩＩＩ−Ｎ半導体島は、転写基板に面する（０００１）面に結合されている。
図８Ｃは、実施形態により、ＩＩＩ−Ｎ半導体系マルチチャネル素子を形成するための方法８０３を示すフローチャートである。方法８０３は、作業８４０から始まり、作業８４０では、自立するＧａＮ島がシリコンメサ上に設けられる。そのようなＧａＮエピタキシャル島は、例えば、作業８１０〜８２５を実施することにより形成することができる（図８Ａ）。作業８４５では、更なるＩＩＩ−Ｎ素子層を、ＧａＮエピタキシャル島の少なくとも１つの極性面上に成長させる。例示的実施形態では、作業８４５にて、第２のＧａＮ素子層を、任意のエピタキシャル成長法を使用して、ＧａＮエピタキシャル島上にある分極層の（０００−１）面上に直接成長させる。更なる実施形態では、誘電性マスクを、第２のＧａＮ素子層を成長させる前に、分極層の（０００１）面の上方に堆積させる。方法８０３は、作業８５０にて、ＧａＮエピタキシャル島の複数の極性面上に素子を形成して完了する。例示的実施形態では、作業８４５は、ＧａＮエピタキシャル島の（０００１）面から成長させた１つ又は複数のＩＩＩ−Ｎ半導体素子層と連結されている少なくとも第１の素子端子を形成すること、及びＧａＮエピタキシャル島の（０００−１）面から成長させた１つ又は複数のＩＩＩ−Ｎ半導体素子層と連結されている少なくとも第２の素子端子を形成することを含む。更なる実施形態では、作業８５０にて１つ又は複数の素子端子を形成することは、分極層と連結されているゲート電極及び少なくとも１つのソース／ドレイン端子を形成することを更に含む。
図１０には、本発明の実施形態による、シリコンメサから突出するＩＩＩ−Ｎエピタキシャル島上に配置されている少なくとも１つのＩＩＩ−Ｎ ＨＦＥＴを含むＩＣが、モバイルコンピューティングプラットフォーム１００５及び／又はデータサーバマシン１００６に使用されているシステム１０００が示されている。更なる実施形態では、ＩＣは、シリコンメサから突出するＩＩＩ−Ｎエピタキシャル島上に配置されているＩＩＩ−Ｎ ＨＦＥＴを含み、ＩＩＩ−Ｎ ＨＦＥＴとモノリシックに一体化されたシリコン系ＭＯＳＦＥＴを更に含む。サーバマシン１００６は、例えば、ラック内に配置され、電子データ処理のために共にネットワーク化されている、任意の数の高機能コンピューティングプラットフォームを含む任意の商用サーバであってもよく、例示的実施形態では、モノリシックＩＣパッケージ１０５０を含む。モバイルコンピューティングプラットフォーム１００５は、電子データディスプレイ、電子データ処理、又は無線電子データ送信等の各々のために構成されている任意の携帯デバイスであってもよい。例えば、モバイルコンピューティングプラットフォーム１００５は、タブレット、スマートフォン、ラップトップコンピュータ等のいずれであってもよく、ディスプレイパネル（例えば、静電容量方式、電磁誘導方式、抵抗膜方式、又は光学式のタッチパネル）、チップレベル又はパッケージレベルの集積システム１０１０、及びバッテリー１０１５を含んでいてもよい。
拡大図１０２０に示されている集積システム１０１０内に配置されているか、又はサーバマシン１００６内の独立型チップパッケージとして配置されているかに関わりなく、パッケージモノリシックＩＣ１０５０は、例えば、本明細書の他所に記載の、シリコンメサから突出するＩＩＩ−Ｎエピタキシャル島上に配置されている少なくとも１つのＩＩＩ−Ｎ ＨＦＥＴを含むメモリチップ（例えば、ＲＡＭ）又はプロセッサチップ（例えば、マイクロプロセッサ、マルチコアマイクロプロセッサ、又はグラフィックスプロセッサ等）を含む。更なる実施形態では、ＩＣは、シリコンメサから突出するＩＩＩ−Ｎエピタキシャル島上に配置されているＩＩＩ−Ｎ ＨＦＥＴを含み、ＩＩＩ−Ｎ ＨＦＥＴとモノリシックに一体化されたシリコン系ＭＯＳＦＥＴを更に含む。モノリシックＩＣ１０５０は、電力管理集積回路（ＰＭＩＣ）１０３０、広帯域ＲＦ（無線）送信器及び／又は受信器（ＴＸ／ＲＸ）を含むＲＦ（無線）集積回路（ＲＦＩＣ）１０２５（例えば、デジタルベースバンド及びアナログフロントエンドモジュールを含むことは、送信経路に電力増幅器を、及び受信経路に低雑音増幅器を更に含む）、及びそれらのコントローラ１０３５の１つ又は複数と共に、ボード、基板、又はインターポーザ１０６０と更に連結されていてもよい。
機能的には、ＰＭＩＣ１０３０は、バッテリー電力制御、ＤＣ−ＤＣ変換等を実施することができ、バッテリー１０１５と連結されている入力装置も有しており、出力装置は、他の機能モジュールへの電流供給を提供する。更に図示されているように、例示的実施形態では、ＲＦＩＣ１０２５は、これらに限定されないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）、それらの派生技術、並びに３Ｇ、４Ｇ、及び５Ｇ等と呼ばれる任意の他の無線プロトコルを含む幾つかの無線規格又は無線プロトコルのいずれかを実装するために、アンテナ（非表示）と連結されている出力装置を有する。別の実施形態では、こうしたボードレベルモジュールの各々は、モノリシックＩＣ１０５０のパッケージ基板と連結されている別々のＩＣに、又はモノリシックＩＣ１０５０のパッケージ基板と連結されている単一のＩＣ内に集積されていてもよい。
図１１は、本開示の少なくとも幾つかの実行形態により構成されているコンピュータデバイス１１００の機能ブロックダイヤグラムである。コンピュータデバイス１１００は、例えば、プラットフォーム１００５又はサーバマシン１００６の内部に見出すことができる。デバイス１１００は、例えば、限定ではないが、本発明の実施形態による、シリコンメサから突出するＩＩＩ−Ｎエピタキシャル島上に配置されている少なくとも１つのＩＩＩ−Ｎ ＨＦＥＴが更に組み込まれていてもよいプロセッサ１１０４（例えば、アプリケーションプロセッサ）を内蔵するマザーボード１１０２を更に含む。プロセッサ１１０４は、マザーボード１１０２と物理的に及び／又は電気的に連結されていてもよい。幾つかの例では、プロセッサ１１０４は、プロセッサ１１０４内にパッケージされている集積回路ダイを含む。一般的に、用語「プロセッサ」又は「マイクロプロセッサ」は、レジスタ及び／又はメモリからの電子データを処理して、その電子データを、レジスタ及び／又はメモリに更に保存することができる他の電子データに変換する任意のデバイス又はデバイスの部分を指していてもよい。
種々の例では、また、１つ又は複数の通信チップ１１０６が、マザーボード１１０２に物理的に及び／又は電気的に連結されていてもよい。更なる実施形態では、通信チップ１１０６は、プロセッサ１１０４の一部であってもよい。その応用に応じて、コンピュータデバイス１１００は、マザーボード１１０２と電気的に及び物理的に連結されていてもよく又は連結されていなくともよい他の部品を含んでいてもよい。こうした他の部品としては、これらに限定されないが、以下のものが挙げられる：揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタルシグナルプロセッサ、暗号プロセッサ、チップセット、アンテナ、タッチパネルディスプレイ、タッチパネルコントローラ、バッテリー、音声コーデック、映像コーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカー、カメラ、及び大容量記憶装置（ハードディスクドライブ、ソリッドステートドライブ（ＳＳＤ）、コンパクトディスク（ＣＤ）、及びデジタル多用途ディスク（ＤＶＤ）等）等。
通信チップ１１０６は、コンピュータデバイス１１００間でデータ転送するための無線通信を可能にすることができる。用語「無線」及びその派生語は、非固体媒体を介して変調電磁放射線を使用することによりデータ通信することができる回路、デバイス、システム、方法、技術、通信チャンネル等を記述するために使用することができる。この用語は、関連デバイスが一切の有線通信を含まないこと意味するものではないが、幾つかの実施形態では、有線通信を含んでいなくともよい。通信チップ１１０６は、限定ではないが、本明細書の他所に記載されているものを含む、幾つかの無線規格又は無線プロトコルのいずれを実装していてもよい。考察されているように、コンピュータデバイス１１００は、複数の通信チップ７０６を含んでいてもよい。例えば、第１の通信チップは、Ｗｉ−Ｆｉ及びブルートゥース（登録商標）等のより短距離の無線通信専用であってもよく、第２の通信チップは、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、及びＥｖ−ＤＯ等の、より長距離の無線通信専用であってもよい。
本明細書に示されているある特徴を、種々の実施形態を参照して説明したが、この説明は、限定の意味に解釈されることを意図するものではない。したがって、本開示が関する分野の当業者にとって明白である、本明細書に記載の実施形態並びに他の実施形態の種々の改変は、本開示の趣旨及び範囲内にあるとみなされる。
本発明は、このような記載されている実施形態に限定されないが、添付の特許請求の範囲の範囲から逸脱せずに改変及び変更をなして実施することができることが認識されるだろう。例えば、上記の実施形態は、下記で更に提供されているような、特徴の特定の組み合わせを含んでいてもよい。
１つ又は複数の第１の実施形態では、半導体ヘテロ構造は、シリコン基板の第１の領域に配置されている１組のシリコンメサを含む。ヘテロ構造は、メサの上部表面上に配置されている１組のＩＩＩ−Ｎエピタキシャル島であって、島のｃ軸が、上部メサ表面と実質的に直交し、各島が、コア領域、及びコアを取り囲み、シリコンメサの側壁を越えて横方向に伸長する周辺領域を含み、周辺領域が、ゼロではない間隔で離間されているｎ平面側壁を有する１組のＩＩＩ−Ｎエピタキシャル島を含む。ヘテロ構造は、周辺領域の少なくとも（０００１）面及び（０００−１）面を覆う、ＩＩＩ−Ｎエピタキシャル島の上方に配置されている１つ又は複数のＩＩＩ−Ｎエピタキシャル半導体素子層を含む。
第１の実施形態の更なる形態では、メサは、基板から少なくとも５００ｎｍのｚ高さだけ伸長している。ＩＩＩ−Ｎエピタキシャル島は、メサ上部表面上方の最大ｚ厚さが、５００ｎｍ以下である。周辺領域は、側壁を越えて少なくとも５００ｎｍだけ横方向に伸長している。１つ又は複数の半導体素子層は、周辺領域の第１のチャネル領域に２Ｄ電子ガス（２ＤＥＧ）を誘導する組成を有する分極層を含む。
直前の実施形態の更なる形態では、メサの最小横幅は、５００ｎｍ〜１μｍである。メサは、７５０ｎｍ〜５μｍのｚ高さだけ基板から伸長している。１つ又は複数の半導体素子層は、ＩＩＩ−Ｎ島の組成とは十分に異なる組成を有し、周辺領域内に第１の２Ｄ電子ガス（２ＤＥＧ）を誘導する分極層を含む。１つ又は複数の半導体素子層は、第２のＩＩＩ−Ｎ半導体素子層を含み、第２のＩＩＩ−Ｎ半導体素子層は、分極層の上方に配置され、分極層の組成とは十分に異なる組成を有し、第２のＩＩＩ−Ｎ半導体素子層内に第２の２ＤＥＧを維持する。
第１の実施形態の更なる形態では、ＩＩＩ−Ｎ島コアは、上部メサ表面から島のｚ高さまで伸長する貫通転位の少なくとも第１の密度を有し、周辺領域が、第１の密度よりも少なくとも１桁低い貫通転位密度を有する。
第１の実施形態の更なる形態では、１つ又は複数のエピタキシャル半導体素子層は、ＩＩＩ−Ｎ島のｍ平面側壁に更に配置されている。
第１の実施形態の更なる形態では、シリコンメサは、ＩＩＩ−Ｎ島に対して近位の横幅が、ＩＩＩ−Ｎ島コアの横幅よりも小さくなるようにアンダーカットされており、ＩＩＩ−Ｎ島のアンダーカット部分は、１つ又は複数のＩＩＩ−Ｎ半導体素子層を実質的に含まない。
直前の実施形態の更なる形態では、メサの最小横幅は、５００ｎｍ〜５μｍである。メサは、７５０ｎｍ〜５μｍのｚ高さだけ基板から伸長している。周辺領域は、側壁を越えて少なくとも５００ｎｍだけ横方向に伸長している。基板は、第１の領域に隣接する第２の領域を含み、第２の基板領域は、メサのｚ高さよりも高い、メサの底部からのｚ高さに実質的に平坦な上部表面を有する。ＩＩＩ−Ｎ島は、基板の（１００）平面に対して平行から１０°以下のｃ平面を有するＧａＮを含む。１つ又は複数の半導体素子層は、ＧａＮとは十分に異なる組成を有し、ＧａＮ周辺領域内に第１の２Ｄ電子ガス（２ＤＥＧ）を誘導する分極層を含む。１つ又は複数のエピタキシャル半導体素子層は、ＩＩＩ−Ｎ島のｎ平面側壁に更に配置されている。
１つ又は複数の第２の実施形態では、半導体ヘテロ構造は、転写基板上に配置されており、島の（０００１）面が転写基板に対して近位にあり、島の（０００−１）面が転写基板から遠位にある１組のＩＩＩ−Ｎエピタキシャル島を含む。各島は、コア領域及びコアを取り囲む周辺領域を含み、１組の島は、ゼロではない間隔で離間されているｎ平面側壁を有する。ＩＩＩ−Ｎ島コアは、上部メサ表面から島のｚ高さまで伸長する貫通転位の少なくとも第１の密度を有し、周辺領域は、第１の密度よりも少なくとも１桁低い貫通転位密度を有する。１つ又は複数のＩＩＩ−Ｎエピタキシャル半導体素子層は、ＩＩＩ−Ｎエピタキシャル島の上方に配置されており、周辺領域の少なくとも（０００１）面及び（０００−１）面を覆っている。
第２の実施形態の更なる形態では、１つ又は複数のＩＩＩ−Ｎエピタキシャル半導体素子層は、転写基板と、ＩＩＩ−Ｎエピタキシャル島コア及び周辺領域の両方との間に配置されている。コア領域の（０００−１）面は、周辺領域の（０００−１）面を覆う１つ又は複数のＩＩＩ−Ｎエピタキシャル半導体素子層の少なくとも１つを実質的に含まない。
１つ又は複数の第３の実施形態では、半導体素子は、シリコン基板の第１の領域に配置されている１組のシリコンメサを更に含む半導体ヘテロ構造を含む。ヘテロ構造は、メサの上部表面上に配置されている１組のＩＩＩ−Ｎエピタキシャル島であって、島のｃ軸が、上部メサ表面と実質的に直交し、各島が、コア領域、及びコアから横方向にシリコンメサの側壁を越えて伸長周辺領域を含み、周辺領域が、ゼロではない間隔で離間されているｎ平面側壁を有する１組のＩＩＩ−Ｎエピタキシャル島を含む。ヘテロ構造は、周辺領域の少なくとも（０００１）面及び（０００−１）面を覆う、ＩＩＩ−Ｎエピタキシャル島の上方に配置されている１つ又は複数のＩＩＩ−Ｎエピタキシャル半導体素子層を更に含む。半導体素子は、周辺領域内に１つ又は複数の半導体素子層と連結されている１つ又は複数の素子端子を更に含む。
第３の実施形態の更なる形態では、分極層は、周辺領域の第１のチャネル領域に２Ｄ電子ガス（２ＤＥＧ）を誘導する組成を有する。１つ又は複数の素子端子は、１組のソース／ドレイン端子間に配置されているゲート端子を更に含み、少なくともゲート端子は、周辺領域内に配置されており、２ＤＥＧを調節するように作用可能である。
直前の実施形態の更なる形態では、１つ又は複数のＩＩＩ−Ｎエピタキシャル半導体素子層は、ＩＩＩ−Ｎ島の（０００１）面の上方に配置されている分極層を含む。素子層は、第２のＩＩＩ−Ｎ半導体素子層を更に含み、第２のＩＩＩ−Ｎ半導体素子層は、分極層の（０００−１）面の上方に配置されており、分極層の組成とは十分に異なる組成を有し、第２のＩＩＩ−Ｎ半導体素子層内に第２の２ＤＥＧを維持する。１つ又は複数の素子端子は、第２の１組のソース／ドレイン端子間に配置されている第２のゲート端子を更に含み、少なくとも第２のゲート端子は、周辺領域内に配置されており、第２の２ＤＥＧを調節するように作用可能である。
第３の実施形態の更なる形態では、１つ又は複数のＩＩＩ−Ｎエピタキシャル半導体素子層は、ＩＩＩ−Ｎエピタキシャル島の上方に配置されており、周辺領域の少なくとも（０００１）面及び（０００−１）面を覆う発光ダイオード（ＬＥＤ）集積体を更に含む。１つ又は複数の素子端子は、素子層の少なくとも（０００１）面上に配置されている第１の端子、及び素子層の少なくとも（０００−１）面上に配置されている第２の端子を含む。
１つ又は複数の第４の実施形態では、半導体ヘテロ構造を形成するための方法は、１組のシリコンメサをシリコン基板の第１の領域に形成することを含む。上記方法は、ＩＩＩ−Ｎ半導体島のコア領域を、島のｃ軸がシリコンメサの各々の上部表面から実質的に直交するように、エピタキシャルに成長させることを更に含む。上記方法は、島のｎ平面側壁が所定のギャップだけ離間されるまで、横方向エピタキシャル過成長（ＬＥＯ）プロセスを実施することにより、コア領域を取り囲むＩＩＩ−Ｎ半導体島の周辺領域を形成することを更に含む。上記方法は、１つ又は複数のＩＩＩ−Ｎ半導体素子層を、１組のＩＩＩ−Ｎ半導体島の周辺領域の少なくとも（０００１）面及び（０００−１）面から、エピタキシャルに成長させることを更に含む。
直前の実施形態の更なる形態では、１つ又は複数のＩＩＩ−Ｎ半導体素子層を成長させることは、ＩＩＩ−Ｎ島の組成とは十分に異なる組成を有し、ＩＩＩ−Ｎ島の周辺領域内に第１の２Ｄ電子ガス（２ＤＥＧ）を誘導する分極層を成長させることを含む。
直前の実施形態の更なる形態では、１つ又は複数のＩＩＩ−Ｎ半導体素子層を成長させることは、分極層の少なくとも（０００−１）面の上方に配置されており、分極層の組成とは十分に異なる組成を有し、第２のＩＩＩ−Ｎ半導体層内に第２の２ＤＥＧを維持する第２のＩＩＩ−Ｎ半導体層を成長させることを更に含む。
第４の実施形態の更なる形態では、上記方法は、ＩＩＩ−Ｎ島に対して近位の横幅が、ＩＩＩ−Ｎ島コア領域の横幅よりも小さくなるように、シリコンメサの部分をアンダーカットすることを更に含む。上記方法は、ＩＩＩ−Ｎ半導体島を、転写基板に面する（０００１）面と結合させるにより、ＩＩＩ−Ｎ半導体島をシリコンメサから転写基板に転写することを更に含む。
第４の実施形態の更なる形態では、１組のシリコンメサの形成は、基板をエッチングして、少なくとも５００ｎｍのｚ高さだけ基板から伸長するメサを形成することを更に含む。コア領域をエピタキシャルに成長させることは、ＧａＮを、メサ上部表面上方の最大ｚ厚さまで成長させ、最大ｚ厚さが５００ｎｍ以下であることを更に含む。周辺領域をエピタキシャルに成長させることは、メサ側壁を越えて少なくとも５００ｎｍまで横方向にＧａＮを成長させることを更に含む。
１つ又は複数の第５の実施形態では、半導体素子を形成するための方法は、１組のシリコンメサをシリコン基板に形成することを含む。上記方法は、ＩＩＩ−Ｎ半導体島のコア領域を、島のｃ軸がシリコンメサの各々の上部表面から実質的に直交するように、エピタキシャルに成長させることを含む。上記方法は、島のｎ平面側壁が所定のギャップだけ離間されるまで、横方向エピタキシャル過成長（ＬＥＯ）プロセスを実施することにより、コア領域を取り囲むＩＩＩ−Ｎ半導体島の周辺領域を形成することを含む。上記方法は、１つ又は複数のＩＩＩ−Ｎ半導体素子層を、１組のＩＩＩ−Ｎ半導体島の周辺領域の少なくとも（０００１）面及び（０００−１）面から、エピタキシャルに成長させることを含む。上記方法は、周辺領域内に、１つ又は複数の半導体素子層と連結されている１つ又は複数の素子端子を含む。
第５の実施形態の更なる形態では、１つ又は複数の素子端子の形成は、（０００１）面から成長させた１つ又は複数のＩＩＩ−Ｎ半導体素子層と連結されている少なくとも第１の素子端子を形成することを更に含む。（０００−１）面から成長させた１つ又は複数のＩＩＩ−Ｎ半導体素子層と連結されている少なくとも第２の素子端子を形成すること。
第５の実施形態の更なる形態では、１つ又は複数のＩＩＩ−Ｎ半導体素子層をエピタキシャルに成長させることは、周辺領域の第１のチャネル領域に２Ｄ電子ガス（２ＤＥＧ）を誘導する組成を有する分極層を、ＩＩＩ−Ｎ半導体島の少なくとも（０００１）面から成長させることを更に含む。１つ又は複数の素子端子を形成することは、分極層と連結されているゲート電極及び少なくとも１つのソース／ドレイン端子を形成することを更に含む。
第５の実施形態の更なる形態では、１つ又は複数のＩＩＩ−Ｎ半導体素子層をエピタキシャルに成長させることは、周辺領域の第１のチャネル領域に２Ｄ電子ガス（２ＤＥＧ）を誘導する組成を有する分極層を、ＩＩＩ−Ｎ半導体島の少なくとも（０００１）面から成長させることを更に含む。１つ又は複数のＩＩＩ−Ｎ半導体素子層をエピタキシャルに成長させることは、分極層の（０００−１）面の上方に配置される第２のＩＩＩ−Ｎ半導体素子層を成長させることを更に含み、第２のＩＩＩ−Ｎ半導体素子層は、分極層の組成とは十分に異なる組成を有し、第２のＩＩＩ−Ｎ半導体素子層内に第２の２ＤＥＧを維持する。１つ又は複数の素子端子の形成は、（０００１）面に対して近位にある分極層と連結されるゲート電極及び少なくとも１つのソース／ドレイン端子を形成すること、及び（０００−１）面に対して近位にある第２のＩＩＩＮ半導体素子層と連結される第２のゲート電極及び少なくとも第２のソース／ドレイン端子を形成することを更に含む。
第５の実施形態の更なる形態では、上記方法は、シリコン基板の第２の領域にＭＯＳＦＥＴを形成することを更に含む。
第５の実施形態の更なる形態では、上記方法は、シリコン基板を最大で２５μｍ薄型化することを更に含む。
直前の実施形態の更なる形態では、上記方法は、シリコンメサの周囲に流動性誘電体を堆積させることを更に含む。
しかしながら、本件では、上記の実施形態は限定ではなく、種々の形態では、上記実施形態は、そのような特徴のサブセットのみを実施すること、そのような特徴を異なる順序で実施すること、そのような特徴の異なる組み合わせを実施すること、及び／又は明示的に列挙されている特徴とは異なる更なる特徴を実施することを含んでいてもよい。したがって、本発明の範囲は、添付の特許請求の範囲を、そのような特許請求の範囲が享受する均等物の範囲全体と共に参照して決定されるべきである。

Claims (25)

  1. シリコン基板の第１の領域に配置されている１組のシリコンメサと、
    前記シリコンメサの上部表面上に配置されている１組のＩＩＩ−Ｎエピタキシャル島であって、当該島のｃ軸が、前記シリコンメサの上部表面と実質的に直交し、それぞれの島が、コア領域、及び当該コアを取り囲み、前記シリコンメサの側壁を越えて横方向に伸長する周辺領域を含み、前記周辺領域が、ゼロではない間隔で離間されているｎ平面側壁を有する、１組のＩＩＩ−Ｎエピタキシャル島と、
    前記ＩＩＩ−Ｎエピタキシャル島の上方に配置されており、前記周辺領域の少なくとも（０００１）面及び（０００−１）面を覆っている１つ又は複数のＩＩＩ−Ｎエピタキシャル半導体素子層と
    を備える半導体ヘテロ構造。
  2. 前記シリコンメサが、少なくとも５００ｎｍのｚ高さだけ前記シリコン基板から伸長し、
    前記ＩＩＩ−Ｎエピタキシャル島は、前記シリコンメサの上部表面上方の最大ｚ厚さが、５００ｎｍ以下であり、
    前記周辺領域が、前記側壁を越えて少なくとも５００ｎｍだけ横方向に伸長し、
    前記１つ又は複数の半導体素子層が、前記周辺領域の第１のチャネル領域に２Ｄ電子ガス（２ＤＥＧ）を誘導する組成を有する分極層を含む、請求項１に記載の半導体ヘテロ構造。
  3. 前記シリコンメサの最小横幅が、５００ｎｍ〜１μｍであり、
    前記シリコンメサが、７５０ｎｍ〜５μｍのｚ高さだけ前記シリコン基板から伸長し、前記１つ又は複数の半導体素子層が、
    前記ＩＩＩ−Ｎエピタキシャル島の組成とは十分に異なる組成を有し、前記周辺領域内に第１の２Ｄ電子ガス（２ＤＥＧ）を誘導する分極層、及び
    前記分極層の上方に配置されており、前記分極層の組成とは十分に異なる組成を有し、第２のＩＩＩ−Ｎ半導体層内に第２の２ＤＥＧを維持する第２のＩＩＩ−Ｎ半導体層を含む、請求項２に記載の半導体ヘテロ構造。
  4. 前記ＩＩＩ−Ｎエピタキシャル島のコアが、前記シリコンメサの上部表面から前記島のｚ高さまで伸長する貫通転位の少なくとも第１の密度を有し、前記周辺領域が、前記第１の密度よりも少なくとも１桁低い貫通転位密度を有する、請求項１から３のいずれか一項に記載の半導体ヘテロ構造。
  5. 前記１つ又は複数のエピタキシャル半導体素子層が、前記ＩＩＩ−Ｎエピタキシャル島のｍ平面側壁に更に配置されている、請求項１から４のいずれか一項に記載の半導体ヘテロ構造。
  6. 前記シリコンメサが、前記ＩＩＩ−Ｎエピタキシャル島に対して近位の横幅が、前記ＩＩＩ−Ｎエピタキシャル島のコアの横幅よりも小さくなるようにアンダーカットされれており、前記ＩＩＩ−Ｎエピタキシャル島のアンダーカット部分が、前記１つ又は複数のＩＩＩ−Ｎ半導体素子層を実質的に含まない、請求項１から５のいずれか一項に記載の半導体ヘテロ構造。
  7. 前記シリコンメサの最小横幅が、５００ｎｍ〜５μｍであり、
    前記シリコンメサが、７５０ｎｍ〜５μｍのｚ高さだけ前記シリコン基板から伸長し、
    前記周辺領域が、前記側壁を越えて少なくとも５００ｎｍだけ横方向に伸長し、
    前記シリコン基板が、前記第１の領域に隣接する第２の領域を含み、前記第２の領域が、前記シリコンメサのｚ高さよりも高い、前記シリコンメサの底部からのｚ高さに実質的に平坦な上部表面を有し、
    前記ＩＩＩ−Ｎエピタキシャル島が、前記シリコン基板の（１００）平面に対して平行から１０°以下のｃ平面を有するＧａＮを含み、
    前記１つ又は複数の半導体素子層が、ＧａＮとは十分に異なる組成を有し、前記ＧａＮの周辺領域内に第１の２Ｄ電子ガス（２ＤＥＧ）を誘導する分極層を含み、
    前記１つ又は複数のエピタキシャル半導体素子層が、前記ＩＩＩ−Ｎエピタキシャル島の前記ｎ平面側壁上に更に配置されている、請求項１から６のいずれか一項に記載の半導体ヘテロ構造。
  8. 転写基板に配置されており、（０００１）面が、前記転写基板に対して近位にあり、（０００−１）面が、前記転写基板から遠位にある１組のＩＩＩ−Ｎエピタキシャル島であって、
    それぞれの島が、コア領域及び当該コアを取り囲む周辺領域を含み、前記１組の島が、ゼロではない間隔で離間されているｎ平面側壁を有し、
    前記ＩＩＩ−Ｎエピタキシャル島のコアが、メサの上部表面から前記島のｚ高さまで伸長する貫通転位の少なくとも第１の密度を有し、前記周辺領域が、前記第１の密度よりも少なくとも１桁低い貫通転位密度を有する１組のＩＩＩ−Ｎエピタキシャル島と、
    前記ＩＩＩ−Ｎエピタキシャル島の上方に配置されており、前記周辺領域の少なくとも（０００１）面及び（０００−１）面を覆っている１つ又は複数のＩＩＩ−Ｎエピタキシャル半導体素子層と
    を備える、半導体ヘテロ構造。
  9. 前記１つ又は複数のＩＩＩ−Ｎエピタキシャル半導体素子層が、前記転写基板と、前記ＩＩＩ−Ｎエピタキシャル島のコア及び周辺領域の両方との間に配置されており、
    前記コア領域の（０００−１）面が、前記周辺領域の（０００−１）面を覆う前記１つ又は複数のＩＩＩ−Ｎエピタキシャル半導体素子層の少なくとも１つを実質的に含まない、請求項８に記載の半導体ヘテロ構造。
  10. シリコン基板の第１の領域に配置されている１組のシリコンメサと、
    前記シリコンメサの上部表面上に配置されている１組のＩＩＩ−Ｎエピタキシャル島であり、当該島のｃ軸が、前記シリコンメサの上部表面と実質的に直交し、それぞれの島が、コア領域、及び当該コアから前記シリコンメサの側壁を越えて横方向に伸長する周辺領域を含み、前記周辺領域が、ゼロではない間隔で離間されているｎ平面側壁を有する１組のＩＩＩ−Ｎエピタキシャル島と、
    前記ＩＩＩ−Ｎエピタキシャル島の上方に配置されており、前記周辺領域の少なくとも（０００１）面及び（０００−１）面を覆っている１つ又は複数のＩＩＩ−Ｎエピタキシャル半導体素子層とを含む
    半導体ヘテロ構造と、
    前記周辺領域内に、前記１つ又は複数のＩＩＩ−Ｎエピタキシャル半導体素子層と連結されている１つ又は複数の素子端子と
    を備える半導体素子。
  11. 分極層が、前記周辺領域の第１のチャネル領域に２Ｄ電子ガス（２ＤＥＧ）を誘導する組成を有し、
    前記１つ又は複数の素子端子が、１組のソース／ドレイン端子間に配置されているゲート端子を更に含み、少なくとも前記ゲート端子が、前記周辺領域内に配置されており、２ＤＥＧを調節するように作用可能である、請求項１０に記載の素子。
  12. 前記１つ又は複数のＩＩＩ−Ｎエピタキシャル半導体素子層が、
    前記ＩＩＩ−Ｎエピタキシャル島の（０００１）面の上方に配置されている分極層と、
    前記分極層の（０００−１）面の上方に配置されており、前記分極層の組成とは十分に異なる組成を有し、第２のＩＩＩ−Ｎ半導体素子層内に第２の２ＤＥＧを維持する前記第２のＩＩＩ−Ｎ半導体素子層とを含み、
    前記１つ又は複数の素子端子が、第２の１組のソース／ドレイン端子間に配置されている第２のゲート端子を更に含み、少なくとも前記第２のゲート端子が、前記周辺領域内に配置されており、前記第２の２ＤＥＧを調節するように作用可能である、請求項１１に記載の素子。
  13. 前記１つ又は複数のＩＩＩ−Ｎエピタキシャル半導体素子層が、前記ＩＩＩ−Ｎエピタキシャル島の上方に配置されており、前記周辺領域の少なくとも（０００１）面及び（０００−１）面を覆う発光ダイオード（ＬＥＤ）集積体を更に含み、
    前記１つ又は複数の素子端子が、
    ＩＩＩ−Ｎエピタキシャル半導体素子層の少なくとも（０００１）面上に配置されている第１の端子、及び
    前記ＩＩＩ−Ｎエピタキシャル半導体素子層の少なくとも（０００−１）面上に配置されている第２の端子を含む、請求項１０から１２のいずれか一項に記載の素子。
  14. 半導体ヘテロ構造を形成するための方法であって、
    １組のシリコンメサをシリコン基板の第１の領域に形成することと、
    ＩＩＩ−Ｎ半導体島のコア領域を、前記ＩＩＩ−Ｎ半導体島のｃ軸が前記シリコンメサの各々の上部表面から実質的に直交するように、エピタキシャルに成長させることと、
    前記ＩＩＩ−Ｎ半導体島のｎ平面側壁が所定のギャップだけ離間されるまで横方向エピタキシャル過成長（ＬＥＯ）プロセスを実施することにより、前記コア領域を取り囲む前記ＩＩＩ−Ｎ半導体島の周辺領域を形成することと、
    １つ又は複数のＩＩＩ−Ｎ半導体素子層を、前記１組のＩＩＩ−Ｎ半導体島の前記周辺領域の少なくとも（０００１）面及び（０００−１）面から、エピタキシャルに成長させることと
    を含む方法。
  15. 前記１つ又は複数のＩＩＩ−Ｎ半導体素子層を成長させることが、
    前記ＩＩＩ−Ｎ半導体島の組成とは十分に異なる組成を有し、前記ＩＩＩ−Ｎ半導体島の前記周辺領域内に第１の２Ｄ電子ガス（２ＤＥＧ）を誘導する分極層を成長させることを更に含む、請求項１４に記載の方法。
  16. 前記１つ又は複数のＩＩＩ−Ｎ半導体素子層を成長させることが、前記分極層の少なくとも（０００−１）面の上方に配置されており、前記分極層の組成とは十分に異なる組成を有し、第２のＩＩＩ−Ｎ半導体層内に第２の２ＤＥＧを維持する前記第２のＩＩＩ−Ｎ半導体層を成長させることを更に含む、請求項１５に記載の方法。
  17. 前記ＩＩＩ−Ｎ半導体島に対して近位の横幅が、前記ＩＩＩ−Ｎ半導体島のコア領域の横幅よりも小さくなるように、前記シリコンメサの部分をアンダーカットすることと、
    前記ＩＩＩ−Ｎ半導体島を、転写基板に面する前記（０００１）面と結合させるにより、前記ＩＩＩ−Ｎ半導体島を、前記シリコンメサから前記転写基板に転写することと
    を更に含む、請求項１４から１６のいずれか一項に記載の方法。
  18. １組のシリコンメサの形成が、前記シリコン基板をエッチングして、少なくとも５００ｎｍのｚ高さだけ前記シリコン基板から伸長するメサを形成することを更に含み、
    コア領域をエピタキシャルに成長させることが、ＧａＮを、前記シリコンメサの上部表面上方の最大ｚ厚さまで成長させ、前記最大ｚ厚さが５００ｎｍ以下であることを更に含み、
    前記周辺領域をエピタキシャルに成長させることが、前記メサの側壁を越えて少なくとも５００ｎｍだけ横方向にＧａＮを成長させることを更に含む、請求項１４から１７のいずれか一項に記載の方法。
  19. 半導体素子を形成するための方法であって、
    １組のシリコンメサをシリコン基板に形成することと、
    ＩＩＩ−Ｎ半導体島のコア領域を、前記ＩＩＩ−Ｎ半導体島のｃ軸が前記シリコンメサの各々の上部表面から実質的に直交するように、エピタキシャルに成長させることと、
    前記ＩＩＩ−Ｎ半導体島のｎ平面側壁が所定のギャップだけ離間されるまで横方向エピタキシャル過成長（ＬＥＯ）プロセスを実施することにより、前記コア領域を取り囲む前記ＩＩＩ−Ｎ半導体島の周辺領域を形成することと、
    １つ又は複数のＩＩＩ−Ｎ半導体素子層を、前記１組のＩＩＩ−Ｎ半導体島の前記周辺領域の少なくとも（０００１）面及び（０００−１）面から、エピタキシャルに成長させることと、
    前記周辺領域内に、前記１つ又は複数の半導体素子層と連結されている１つ又は複数の素子端子を形成することと
    を含む方法。
  20. 前記１つ又は複数の素子端子を形成することが、
    前記（０００１）面から成長させた前記１つ又は複数のＩＩＩ−Ｎ半導体素子層と連結される少なくとも第１の素子端子を形成することと、
    前記（０００−１）面から成長させた前記１つ又は複数のＩＩＩ−Ｎ半導体素子層と連結される少なくとも第２の素子端子を形成することとを更に含む、請求項１９に記載の方法。
  21. １つ又は複数のＩＩＩ−Ｎ半導体素子層をエピタキシャルに成長させることが、前記周辺領域の第１のチャネル領域に２Ｄ電子ガス（２ＤＥＧ）を誘導する組成を有する分極層を、前記ＩＩＩ−Ｎ半導体島の少なくとも（０００１）面から成長させることを更に含み、
    前記１つ又は複数の素子端子を形成することが、前記分極層と連結されるゲート電極及び少なくとも１つのソース／ドレイン端子を形成することを更に含む、請求項１９または２０に記載の方法。
  22. １つ又は複数のＩＩＩ−Ｎ半導体素子層をエピタキシャルに成長させることが、
    前記周辺領域の第１のチャネル領域に２Ｄ電子ガス（２ＤＥＧ）を誘導する組成を有する分極層を、前記ＩＩＩ−Ｎ半導体島の少なくとも（０００１）面から成長させることと、
    前記分極層の（０００−１）面の上方に配置される第２のＩＩＩ−Ｎ半導体素子層を成長させることとを更に含み、前記第２のＩＩＩ−Ｎ半導体素子層が、前記分極層の組成とは十分に異なる組成を有し、前記第２のＩＩＩ−Ｎ半導体素子層内に第２の２ＤＥＧを維持し、
    前記１つ又は複数の素子端子を形成することが、
    前記（０００１）面に対して近位の前記分極層に連結されるゲート電極及び少なくとも１つのソース／ドレイン端子を形成することと、
    前記（０００−１）面に対して近位の前記第２のＩＩＩ−Ｎ半導体素子層に連結される第２のゲート電極及び少なくとも第２のソース／ドレイン端子を形成することとを更に含む、請求項１９から２１のいずれか一項に記載の方法。
  23. 前記シリコン基板の第２の領域にＭＯＳＦＥＴを形成することを更に含む、請求項１９から２２のいずれか一項に記載の方法。
  24. 前記シリコン基板を最大２５μｍ以下に薄型化することを更に含む、請求項１９から２３のいずれか一項に記載の方法。
  25. 流動性誘電体を、前記シリコンメサの周囲に堆積させることを更に含む、請求項２４に記載の方法。
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