WO2022224902A1 - 半導体基板並びにその製造方法および製造装置、半導体デバイス並びにその製造方法および製造装置、電子機器 - Google Patents

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克明 正木
剛 神川
敏洋 小林
雄一郎 林
祐基 谷口
優太 青木
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京セラ株式会社
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Definitions

  • the present invention relates to semiconductor substrates and the like.
  • Patent Document 1 discloses a method of forming a floating semiconductor device layer (including an active layer) above a main substrate such as a silicon substrate using an ELO (Epitaxial Lateral Overgrowth) method.
  • ELO Epiaxial Lateral Overgrowth
  • a semiconductor substrate includes a main substrate, a seed portion positioned above the main substrate, and first and second semiconductor portions arranged in a first direction, wherein the first and second semiconductor portions are arranged in a first direction. is in contact with the seed portion, the seed portion has the first direction as its longitudinal direction, and a hollow portion is located between the main substrate and the first and second semiconductor portions.
  • FIG. 4 is a flow chart showing an example of a method for manufacturing a semiconductor substrate according to the present embodiment
  • 1 is a block diagram showing an example of a semiconductor substrate manufacturing apparatus according to an embodiment
  • FIG. It is a flow chart which shows an example of a manufacturing method of a semiconductor device concerning this embodiment.
  • 1 is a block diagram showing an example of a semiconductor device manufacturing apparatus according to an embodiment
  • FIG. 1 is a block diagram showing an example of a semiconductor device manufacturing apparatus according to an embodiment
  • FIG. 1 is a plan view showing the configuration of a semiconductor substrate according to Example 1;
  • FIG. FIG. 10 is a cross-sectional view taken along line cc of FIG. 9;
  • FIG. 10 is a cross-sectional view taken along line dd in FIG. 9;
  • FIG. 10 is a plan view showing a step of dividing the semiconductor device into individual pieces in Example 1;
  • FIG. 4 is a cross-sectional view showing a step of dividing the semiconductor device into individual pieces in Example 1;
  • 4 is a cross-sectional view showing another configuration of the semiconductor substrate according to Example 1;
  • FIG. 4 is a cross-sectional view showing another configuration of the semiconductor substrate according to Example 1;
  • FIG. 10 is a plan view showing the configuration of a semiconductor substrate according to Example 1;
  • FIG. 10 is a cross-sectional view taken along line cc of FIG. 9;
  • FIG. 10 is a cross-sectional view taken along line dd in FIG. 9;
  • FIG. 10 is
  • FIG. 4 is a plan view showing another configuration of the semiconductor substrate according to Example 1.
  • FIG. 4 is a flow chart showing a method for manufacturing a template substrate in Example 1.
  • FIG. 17 is a cross-sectional view showing the manufacturing method of FIG. 16; 5 is a flow chart showing another method for manufacturing the template substrate in Example 1.
  • FIG. 19 is a cross-sectional view showing the manufacturing method of FIG. 18; 4 is a flow chart showing a method for manufacturing a semiconductor substrate in Example 1.
  • FIG. 21 is a cross-sectional view showing the manufacturing method of FIG. 20;
  • FIG. 4 is a plan view showing another configuration of the semiconductor substrate according to Example 1.
  • FIG. 4 is a plan view showing another configuration of the semiconductor substrate according to Example 1.
  • FIG. 10 is a cross-sectional view showing another method of manufacturing the semiconductor substrate in Example 1;
  • FIG. 10 is a plan view showing the configuration of a semiconductor substrate according to Example 2;
  • FIG. 10 is a cross-sectional view showing the configuration of a semiconductor substrate according to Example 2;
  • FIG. 10 is a cross-sectional view showing the configuration of a semiconductor substrate according to Example 2;
  • FIG. 11 is a schematic cross-sectional view showing the configuration of Example 4;
  • FIG. 12 is a cross-sectional view showing an example of application of the fourth embodiment to an electronic device;
  • FIG. 11 is a schematic cross-sectional view showing the configuration of Example 5;
  • FIG. 11 is a plan view showing a semiconductor substrate of Example 6;
  • 10 is a cross section showing a semiconductor substrate of Example 6.
  • FIG. 10 is a plan view showing the configuration of a semiconductor substrate according to Example 2;
  • FIG. 10 is a cross-sectional view showing the configuration of a semiconductor substrate according to Example 2;
  • FIG. 1 is a plan view showing the configuration of first and second semiconductor portions of a semiconductor substrate according to this embodiment.
  • 2A and 2B are cross-sectional views showing the configuration of the semiconductor substrate according to this embodiment.
  • the semiconductor substrate 10 semiconductor wafer according to the present embodiment includes a main substrate 1, a seed portion SD positioned above the main substrate 1, and a first direction ( Y direction), the first semiconductor portion 8F and the second semiconductor portion 8S are in contact with the seed portion SD.
  • the seed part SD has the Y direction as its longitudinal direction.
  • a hollow portion (void portion) VD is located between the main substrate 1 and the first semiconductor portion 8F and the second semiconductor portion 8S.
  • the first semiconductor portion 8F and the second semiconductor portion 8S may be the first semiconductor layer 8F and the second semiconductor layer 8S formed in layers.
  • a convex portion 1Q protruding upward is provided on the upper surface 1f of the main substrate, and the seed portion SD is positioned on the convex portion 1Q.
  • a mask pattern 6 having an opening K and a mask portion 5 is provided above the main substrate 1.
  • a hollow portion VD is positioned between it and the mask portion 5 .
  • the first semiconductor portion 8F includes a first floating portion P1 facing the main substrate 1 via the hollow portion VD, and the second semiconductor portion 8S includes a second floating portion facing the main substrate 1 via the hollow portion VD. Including P2, the first floating portion P1 and the second floating portion P2 are separated.
  • the first semiconductor part 8F includes a third floating part P3 that forms a pair with the first floating part P1, and the first floating part P1 and the third floating part P3 are in a floating state (there is no supporting member on the lower side, a hollow space). are arranged in a second direction (X direction) orthogonal to the first direction (Y direction) in a state of contacting the portion).
  • the second semiconductor portion 8S includes a fourth floating portion P4 paired with the second floating portion P2, and the second floating portion P2 and the fourth floating portion P4 are arranged in the X direction in a floating state.
  • the first semiconductor portion 8F includes a first base portion BF located on the seed portion SD, the first base portion BF being located between the first and third floating portions P1 and P3, It is connected to the floating portions P1 and P3.
  • the second semiconductor portion 8S includes a second base portion BS located on the seed portion SD, the second base portion BS being located between the second and fourth floating portions P2 and P4, and the second and fourth floating portions P2 and P4. It is connected to the floating portions P2 and P4.
  • the first floating portion P1 includes a tether portion T1 connected to the first base portion BF and a body portion H1 connected to the tether portion T1, and the tether portion T1 has a smaller length in the Y direction than the body portion H1.
  • the third floating portion P3 includes a tether portion T3 connected to the first base portion BF and a body portion H3 connected to the tether portion T3, and the tether portion T3 has a smaller length in the Y direction than the body portion H3.
  • the configuration of the tether portion T1 is not limited to this.
  • the tether portion T1 may have the same length in the Y direction as the body portion H1, and may have a smaller thickness (size in the Z direction) than the body portion H1.
  • the tether portion T1 may have a configuration in which the length in the Y direction is smaller than the body portion H1 and the thickness is also smaller than the body portion H1.
  • the semiconductor substrate 10 includes a third conductor portion 8T located on the seed portion SD, and the first base portion BF and the second base portion BS are connected via the third semiconductor portion 8T.
  • the third conductor portion 8T is formed in a layered shape, and may be hereinafter referred to as the third conductor layer 8T.
  • a semiconductor substrate means a substrate including a semiconductor portion, and the main substrate 1 may be a semiconductor or may be a non-semiconductor.
  • the main substrate 1, the mask pattern 6, and the layered first seed portion S1 may be collectively referred to as a template substrate 7 in some cases.
  • the first and second semiconductor portions 8F and 8S contain nitride semiconductors.
  • a GaN-based semiconductor is a semiconductor containing gallium atoms (Ga) and nitrogen atoms (N), and examples thereof include GaN, AlGaN, AlGaInN, and InGaN.
  • the first and second semiconductor portions 8F and 8S may be of a doped type (for example, n-type containing donors) or non-doped type.
  • the first and second semiconductor portions 8F and 8S can be formed using an ELO (Epitaxial Lateral Overgrowth) method.
  • ELO Epilateral Lateral Overgrowth
  • a heterosubstrate having a lattice constant different from that of a GaN-based semiconductor is used as the main substrate 1
  • a nitride semiconductor is used as the seed portion SD
  • an inorganic compound film is used as the mask portion 5
  • the second A first semiconductor portion 8F including a GaN-based semiconductor can be grown laterally (in the X direction) from one base portion BF to above (in the air) the mask portion 5 .
  • the thickness direction (Z direction) of the first semiconductor part 8F is the ⁇ 0001> direction (c-axis direction) of the GaN-based crystal
  • the longitudinal direction (first direction, Y direction) is the ⁇ 1-100> direction (m-axis direction) of the GaN-based crystal
  • the width direction (second direction, X direction) of the seed part SD and the opening K is the ⁇ 11-20> direction of the GaN-based crystal ( a-axis direction).
  • a layer formed by the ELO method (including the first and second semiconductor portions 8F, 8S, etc.) is sometimes referred to as an ELO semiconductor portion 8. As shown in FIG.
  • the first semiconductor portion 8F formed by the ELO method overlaps the mask portion 5 in plan view, and has a low dislocation portion (first floating portion P1) with relatively few threading dislocations and a seed SD of the opening K in plan view. and includes a first base portion BF having relatively more threading dislocations than the low dislocation portion.
  • the low dislocation portion may have a structure in which the non-threading dislocation density is higher than the threading dislocation density.
  • Threading dislocations are dislocations (defects) extending from the lower surface or inside of the first semiconductor portion 8F to the surface or surface layer along the thickness direction (Z direction) of the first semiconductor portion 8F. Threading dislocations can be observed by performing CL (Cathode Luminescence) measurement on the surface layer (parallel to the c-plane) of the first semiconductor portion 8F.
  • Non-threading dislocations are dislocations that are CL-measured in a cross section along a plane (eg, m-plane) parallel to the thickness direction, and are mainly basal plane (c-plane) dislocations.
  • a layered functional portion 9 is provided at least on the first and second semiconductor portions 8F and 8S.
  • the functional layer 9 (hereinafter also simply referred to as functional layer) may be a single layer or a laminate.
  • the functional layer 9 has a function as a component of a semiconductor device, a protection function from external forces, a protection function from static electricity, a protection function to prevent foreign substances such as water and oxygen from entering, a protection function from etchants and the like, an optical function, and It may have at least one sensing function.
  • the functional layer 9 may also be formed on the side surfaces (end surfaces) of the first and second semiconductor portions 8F and 8S.
  • the first floating portion P1 of the first semiconductor portion 8F is in contact with the hollow portion VD (not in contact with the seed portion SD), and the second semiconductor portion 8S is Since the second floating portion P2 in contact with the hollow portion VD (not in contact with the seed portion SD) is separated from the semiconductor substrate 10, the singulation process for obtaining semiconductor devices including the body portions H1 and H3 is facilitated. is.
  • the tether portion T1 may be broken.
  • the body portion H1 is floating from the main substrate 1, stress from the main substrate 1 is relieved, and cracks and defects occurring in the body portion H1 are reduced.
  • the body portion H1 becomes a low dislocation portion and has a low dislocation in plan view.
  • An active region eg, light emitting region
  • the threading dislocation density of the low dislocation portion is, for example, 5 ⁇ 10 6 pieces/cm 2 or less, and the size of the main portion H1 in the X direction can be 10 ⁇ m or more.
  • the main body portion H1, the tether portion T1, and the like can be formed by a simple process such as etching after forming the ELO semiconductor portion.
  • FIG. 3 is a plan view showing an example of the method for manufacturing a semiconductor substrate according to this embodiment.
  • FIG. 4 is a flow chart showing an example of a method for manufacturing a semiconductor substrate according to this embodiment.
  • the ELO semiconductor portion (air bridge structure) 8 which is not in contact with the mask pattern 6 is formed on the template substrate 7.
  • the ELO semiconductor portion 8 is patterned (eg, etched) using a photolithographic method to form the first and second semiconductor portions 8F and 8S.
  • the first floating portion P1 including the body portion H1, the tether portion T1, etc., and the second floating portion P2 separated from the first floating portion P1 can be formed.
  • the step of forming the functional layer 9 can be performed.
  • FIG. 5 is a block diagram showing an example of a semiconductor substrate manufacturing apparatus according to this embodiment.
  • a semiconductor substrate manufacturing apparatus 70 shown in FIG. and The semiconductor portion forming portion 72 forms the ELO semiconductor portion 8 that does not come into contact with the mask pattern 6, and then patterns the ELO semiconductor portion 8 using, for example, a photolithography method to form the first and second semiconductor portions 8F and 8F. 8S is performed.
  • the configuration may be such that the semiconductor substrate manufacturing apparatus 70 forms the functional layer 9 .
  • the semiconductor portion forming section 72 may include an MOCVD apparatus and a patterning apparatus, and the control section 74 may include a processor and memory.
  • the control section 74 may be configured to control the semiconductor section forming section 72 by executing a program stored, for example, in an internal memory, a communicable communication device, or an accessible network. A storage medium or the like in which the data is stored is also included in this embodiment.
  • FIG. 6 is a flow chart showing an example of a method for manufacturing a semiconductor device according to this embodiment.
  • the tether portion T1 and the like are broken to separate the body portion H1 and the like from the semiconductor substrate 10, and the step of obtaining the semiconductor device is performed.
  • FIG. 7 is a block diagram showing an example of a semiconductor device manufacturing apparatus according to this embodiment.
  • a semiconductor device manufacturing apparatus 80 of FIG. 7 includes a semiconductor device generation unit 82 and a control unit 84 that controls the semiconductor device generation unit 82 .
  • the semiconductor device production unit 82 separates the main body part HT from the semiconductor substrate 10 by breaking the tether part T1, and performs a step of obtaining a semiconductor device.
  • the configuration may be such that the semiconductor device manufacturing apparatus 80 forms the functional layer 9 .
  • the body portion H1 separated from the semiconductor substrate 10 can function as a semiconductor device.
  • semiconductor devices include light emitting diodes (LEDs), semiconductor lasers, Schottky diodes, photodiodes, transistors (including power transistors and high electron mobility transistors), and the like.
  • FIG. 8 is a schematic diagram showing the configuration of the electronic device according to this embodiment.
  • An electronic device 30 of FIG. 8 includes a semiconductor device 20 including a main body H1, a drive board 23 on which the semiconductor device 20 is mounted, and a control circuit 25 that controls the drive board 23 .
  • Examples of the electronic device 30 include a display device, a laser emitting device (including a Fabry-Perot type and a surface emitting type), a lighting device, a communication device, an information processing device, a sensing device, a power control device, and the like.
  • Example 1 (overall structure) 9 is a plan view showing the configuration of the semiconductor substrate according to the first embodiment.
  • FIG. 10 is a cross-sectional view taken along line cc of FIG. 9.
  • FIG. 11 is a cross-sectional view taken along line dd in FIG. 9.
  • the semiconductor substrate 10 according to Example 1 includes a main substrate 1, a seed portion SD located above the main substrate 1, a first semiconductor portion 8F and a first semiconductor portion 8F arranged in the Y direction.
  • the first semiconductor portion 8F and the second semiconductor portion 8S are in contact with the seed portion SD, and a hollow portion is provided between the main substrate 1 and the first semiconductor portion 8F and the second semiconductor portion 8S.
  • VD is located.
  • the first semiconductor portion 8F includes a first floating portion P1 in contact with the hollow portion VD, and the second semiconductor portion 8S includes a second floating portion P2 in contact with the hollow portion VD. P2 are separated.
  • the first semiconductor portion 8F includes a third floating portion P3 paired with the first floating portion P1, and the first floating portion P1 and the third floating portion P3 are arranged in the X direction in a floating state.
  • the first semiconductor portion 8F includes a first base portion BF located on the seed portion SD, the first base portion BF being located between the first and third floating portions P1 and P3, It is connected to the floating portions P1 and P3.
  • Example 1 the length of the first floating portion P1 in the X direction is greater than the thickness of the first floating portion P1.
  • a convex portion 1Q protruding upward is provided on the upper surface 1F of the main substrate, the seed portion SD is positioned on the convex portion 1Q, and the length of the first floating portion P1 in the X direction is greater than the height of the convex portion 1Q.
  • the first floating portion P1 includes a tether portion T1 connected to the first base portion BF and a body portion H1 connected to the tether portion T1, and the tether portion T1 has a smaller length in the Y direction than the body portion H1. .
  • the semiconductor substrate 10 includes a functional layer 9 overlapping the first floating portion P1 in plan view.
  • the functional layer 9 overlaps the main body portion H1 and the tether portion T1 in plan view.
  • the length of the tether portion T1 in the Y direction is greater than the thickness of the tether portion T1.
  • the length of the tether portion T1 in the Y direction is less than half the length of the main body portion H1 in the Y direction.
  • the structure is not limited to the structure in which the functional layer 9 overlaps the main body portion H1 and the tether portion T1 in plan view.
  • a configuration in which the functional layer 9 does not overlap the tether portion T1 in plan view that is, a configuration in which the functional layer 9 is laminated on the main body portion H1 and not laminated on the tether portion T1 may be employed. In this way, the tether portion T1 is easily broken during singulation.
  • the semiconductor substrate 10 includes a mask pattern 6 having an opening K and a mask portion 5 (selective growth mask) above the main substrate 1, and the opening K and the seed portion SD overlap in plan view.
  • a hollow portion VD is positioned between the first semiconductor portion 8F and the mask portion 5 .
  • the mask portion 5 covers the end surface of the seed portion SD. That is, the upper surface of the seed portion SD is in contact with the first base portion BF, the lower surface of the seed portion SD is in contact with the upper surface (the convex portion 1Q) of the main substrate 1, and the end surface (side surface) is covered with the mask portion 5. Therefore, the semiconductor portion 8F does not contact the end surface of the seed portion SD.
  • FIG. 12 is a plan view showing a semiconductor device singulation process in Example 1.
  • FIG. 13A and 13B are cross-sectional views showing a step of dividing the semiconductor device into individual pieces in Example 1.
  • FIG. As shown in FIGS. 12 and 13, for example, by breaking the tethers T1 and T3, the main body H1 of the first floating part P1 and the main body H3 of the third floating part P3 are separated from the semiconductor substrate 10, A semiconductor device 20 can be obtained.
  • a portion Tf of the tether T1 may remain on one side surface of the semiconductor device 20, and an anchor film 9a (described later) may remain on the other side surface.
  • pressure may be applied from above (downward) to the functional layer 9 (pushing), or the tethers T1 and T3 may be broken by laser.
  • the semiconductor substrate 10 may be broken by temperature control.
  • a Peltier element may be used to lower the temperature of the semiconductor substrate 10 with the adhesive tape attached.
  • the adhesive tape which generally has a larger coefficient of thermal expansion than the semiconductor, shrinks greatly, and stress is applied to the tether portions T1 and T3.
  • a supporting substrate may be bonded onto the semiconductor substrate 10, and an upward force may be mechanically applied to the tethers T1 and T3 to break them.
  • a heterosubstrate having a lattice constant different from that of the GaN-based semiconductor can be used for the main substrate 1 .
  • hetero-substrates include single-crystal silicon (Si) substrates, sapphire (Al 2 O 3 ) substrates, silicon carbide (SiC) substrates, and the like.
  • the plane orientation of the main substrate 1 is, for example, the (111) plane of a silicon substrate, the (0001) plane of a sapphire substrate, and the 6H—SiC (0001) plane of a SiC substrate. These are just examples, and any main substrate and plane orientation on which the ELO semiconductor portion can be grown may be used.
  • the seed part SD is a growth starting point of the ELO semiconductor part, and can be made of nitride semiconductor (GaN-based semiconductor, AlN, InAlN, InN, etc.), silicon carbide (SiC), or the like.
  • nitride semiconductor GaN-based semiconductor, AlN, InAlN, InN, etc.
  • silicon carbide SiC
  • AlN aluminum nitride
  • AlN aluminum nitride
  • a GaN-based semiconductor locally formed on the convex portion of the main substrate 1, which is a silicon carbide substrate, can be used as the seed portion SD.
  • FIG. 14A is a cross-sectional view showing another configuration of the semiconductor substrate according to Example 1.
  • a seed portion SD of a GaN-based semiconductor may be locally formed on the convex portion of the main substrate 1, which is a silicon substrate, via a buffer portion 2B (for example, AlN).
  • a buffer portion 2B for example, AlN
  • the two the silicon substrate and the GaN-based semiconductor
  • the buffer portion 2B whose lattice constant is close to that of the GaN-based semiconductor, it is expected that the crystallinity of the seed portion SD will be improved.
  • the buffer portion 2B may be used as the buffer portion 2B. This improves the crystallinity of the seed part SD (for example, GaN-based semiconductor).
  • the seed portion SD and the buffer portion 2B may be formed by a method other than the MOCVD method, such as a sputtering method. By doing so, it is possible to reduce consumables costs, reduce depreciation costs, and increase productivity.
  • 14B is a cross-sectional view showing another configuration of the semiconductor substrate according to Example 1.
  • FIG. 14B a seed portion SD may be provided on part of the upper surface of the convex portion 1Q.
  • the mask pattern 6 has a mask portion 5 and an opening K through which the seed portion SD is exposed.
  • a configuration in which the openings K are a plurality of slits extending in the Y direction and the mask portion 5 is positioned between the adjacent openings K may also be used.
  • FIG. 15 is a plan view showing another configuration of the semiconductor substrate according to Example 1.
  • the opening K and the seed portion SD may be separated in the Y direction. That is, a plurality of seed portions SD having the Y direction as the longitudinal direction are arranged in the Y direction. In this way, a plurality of ELO semiconductor parts are formed in the Y direction, and the stress generated between the main substrate 1 and mainly the first semiconductor part 8F can be relieved.
  • the mask part 5 and the opening K refer to a part with and without a mask body, and it does not matter whether the mask part 5 is layered.
  • the mask pattern 6 may be a mask layer. Moreover, the entire opening K may not be surrounded by the mask portion 5 .
  • a silicon oxide film (SiOx), a titanium nitride film (TiN, etc.), a silicon nitride film (SiNx), a silicon oxynitride film (SiON), and a metal having a high melting point (for example, 1000° C. or higher) are used.
  • a single layer membrane comprising either one of the membranes, or a laminate comprising at least two of these membranes can be used.
  • a small amount of the silicon oxide film decomposes and evaporates during the film formation of the ELO semiconductor portion, and may be incorporated into the ELO semiconductor portion.
  • the silicon nitride film and the silicon oxynitride film are difficult to decompose and evaporate at high temperatures.
  • the mask portion 5 may be a single layer film of a silicon nitride film or a silicon oxynitride film, may be a laminated film formed by forming a silicon oxide film and a silicon nitride film in this order, or may be a silicon nitride film and a silicon oxide film. may be formed in this order, or a laminated film in which a silicon nitride film, a silicon oxide film and a silicon nitride film are formed in this order.
  • FIG. 16 is a flow chart showing a method of manufacturing a template substrate in Example 1.
  • FIG. 17A and 17B are cross-sectional views showing the manufacturing method of FIG. 16 and 17, a step of forming a seed layer SL and a sacrificial film ZF (for example, photoresist) on the main substrate 1 in this order, and patterning the seed layer SL using the patterned sacrificial film ZF as a mask pattern.
  • a seed layer SL and a sacrificial film ZF for example, photoresist
  • the mask portion 5 is configured to cover the end surface (side surface) of the seed portion SD.
  • FIG. 18 is a flow chart showing another method for manufacturing the template substrate in Example 1.
  • FIG. 19A and 19B are cross-sectional views showing the manufacturing method of FIG. 18 and 19, a step of forming a seed layer SL and a sacrificial film ZF (a silicon oxide film or a resist film) in this order on the main substrate 1 which is a silicon substrate or a silicon carbide substrate; a step of patterning the sacrificial film ZF; a step of etching the surface of the main substrate 1 using the sacrificial film ZF as a mask pattern to form the projections 1Q; a step of etching (removing) the sacrificial film ZF; is subjected to substrate processing (thermal oxidation or nitridation), and a mask portion 5 and an opening K which are substrate processing films (silicon thermal oxide film, silicon nitride film, or silicon oxynitride film) are formed.
  • the substrate processing film has excellent film quality and is suitable for a selective growth
  • the thickness of the mask pattern 6 is, for example, approximately 100 nm to 4 ⁇ m (preferably approximately 150 nm to 2 ⁇ m), and the width of the opening K is approximately 0.1 ⁇ m to 20 ⁇ m.
  • the number of threading dislocations propagating from each opening K to the ELO semiconductor portion 8 decreases as the width of the opening K decreases.
  • the area of the main body (H1, etc.), which is a low-dislocation portion, can be increased.
  • Example 1 (Film formation of ELO semiconductor part)
  • the ELO semiconductor portion (including 8F/8S/8T) was a GaN layer
  • the ELO film was formed on the template substrate 7 using an MOCVD (Metal Organic Chemical Vapor Deposition) apparatus.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • substrate temperature 1120° C.
  • growth pressure 50 kPa
  • TMG trimethylgallium
  • NH 3 15 slm
  • V/III 6000 supply ratio
  • the ELO semiconductor portion is selectively grown on the seed portion SD, and subsequently laterally grown above the mask portion 5 (in the air). Then, the lateral growth was stopped before the ELO semiconductor portions growing laterally from both sides above the mask portion 5 joined together.
  • the method for increasing the film formation rate in the lateral direction is as follows. First, a vertical growth layer growing in the Z direction (c-axis direction) is formed on the seed portion SD, and then a lateral growth layer growing in the X direction (a-axis direction) is formed. For vertical growth, the growth temperature is lowered to 1050° C., for example. At this time, by setting the thickness of the vertical growth layer to 10 ⁇ m or less, preferably 5 ⁇ m or less, and more preferably 3 ⁇ m or less, the thickness of the horizontal growth layer can be kept low and the horizontal film formation rate can be increased.
  • a temperature of 1150°C or less is preferable to a temperature exceeding 1200°C. It is possible to form the ELO semiconductor portion 8 even at a low temperature below 1000° C., which is preferable from the viewpoint of suppressing decomposition of the mask portion 5 .
  • TEG triethylgallium
  • the crystal growth of the ELO method includes a hydride vapor phase epitaxy (HVPE) method, a molecular beam epitaxy (MBE) method, and the like. can be used.
  • HVPE hydride vapor phase epitaxy
  • MBE molecular beam epitaxy
  • the functional layer 9 located on the first and second semiconductor portions 8F and 8S includes a layered device portion 9d (hereinafter also simply referred to as a device layer) and an insulating film 9p (passivation film) located above the device layer 9d. ), and first and second electrodes E1 and E2 located above the insulating film 9p.
  • the body portion H1 and the functional layer 9 may be configured to function as a semiconductor device such as a light emitting diode or a semiconductor laser.
  • the device layer 9d, the insulating film 9p, and the first and second electrodes E1 and E2 do not overlap the tether portion T1.
  • the device layer 9d is, for example, a laminate of an n-type semiconductor portion (eg, GaN-based), a non-doped semiconductor portion (eg, GaN-based), and a p-type semiconductor portion (eg, GaN-based). (a layer in which electrons and holes combine).
  • the device layer 9d may be formed by any method.
  • An inorganic film such as silicon oxide or silicon nitride can be used for the insulating film 9p.
  • One of the first and second electrodes E1 and E2 can be an anode and the other can be a cathode.
  • the area of the first electrode E1 can also be made larger than the area of the second electrode E2.
  • the first and second electrodes E1 and E2 are provided on the device layer 9d, but the present invention is not limited to this.
  • only the first electrode E1 may be provided on the device layer 9d.
  • FIG. 20 is a flow chart showing a method for manufacturing a semiconductor substrate in Example 1.
  • FIG. 21A to 21C are cross-sectional views showing the manufacturing method of FIG. As shown in FIGS. 9, 20 and 21, a step of forming an ELO semiconductor portion 8 on a template substrate 7, a step of forming a device layer 9d on the ELO semiconductor portion 8, and a step of forming, for example, a A step of forming the insulating film 9p by the PECVD method, a step of patterning the insulating film 9p, a step of forming the first and second electrodes E1 and E2, and dry etching (for example, reactive ion etching) of the ELO semiconductor portion 8.
  • dry etching for example, reactive ion etching
  • the ELO semiconductor portion 8 may be etched by dry ECR (electron cyclotron resonance) etching, CAIB (chemically assisted ion beam) etching, or wet PEC (photoelectrochemical) etching.
  • the insulating film 9p is a passivation film (for example, a silicon oxide film or a silicon nitride film) formed above the device layer 9d, and overlaps the main body portion H1 in plan view, but does not overlap the tether portion T1. By doing so, it is possible to avoid the problem that the insulating film 9p hinders the breakage of the tether portion T1. Further, as shown in FIG. 13, a portion of the insulating film 9p (for example, a portion covering the central portion of the end surface of H1 of the main body and reaching the mask portion 5 on the main substrate) functions as an anchor film 9a. In this way, the main body portion H1 is stabilized, and when the tether portion T1 is broken, the anchor film 9a can be broken at the same time.
  • a passivation film for example, a silicon oxide film or a silicon nitride film
  • the ELO semiconductor portions growing laterally from both sides above the mask portion 5 are brought together, and when the ELO semiconductor portion 8 is etched, the meeting portion (high dislocation portion) is formed. ) may be removed.
  • FIG. 22 is a plan view showing another configuration of the semiconductor substrate according to Example 1.
  • the first floating portion P1 may include a plurality of tether portions T1 and T5, and the body portion H1 may be connected to the first base portion BF via the plurality of tether portions T1 and T5.
  • the main body H1 is stabilized.
  • FIG. 23 is a plan view showing another configuration of the semiconductor substrate according to Example 1.
  • the tether portion T1 of the first floating portion P1 may have a notch NC.
  • the side surface of the notch NC can be configured to form an angle of 60° with respect to the X direction.
  • Such a notch NC can be formed, for example, by providing a semicircular notch when forming the tether, and then immersing it in TMAH (tetramethylammonium hydroxide) to expose the m-plane of the GaN-based semiconductor. .
  • TMAH tetramethylammonium hydroxide
  • FIG. 24 is a cross-sectional view showing another manufacturing method of the semiconductor substrate in Example 1.
  • the main substrate 1 is provided with the convex portion 1Q, but the present invention is not limited to this.
  • a main substrate 1 for example, a silicon substrate
  • a planar buffer layer 2 for example, AlN
  • a local seed portion SD for example, a GaN-based semiconductor having a longitudinal direction in the Y direction are provided.
  • an ELO semiconductor portion including the first semiconductor portion 8F
  • the mask portion 5 may be removed by etching (for example, wet etching).
  • the first semiconductor portion 8F can be floated (a state in which the lower surface is in contact with the hollow portion VD).
  • the mask portion 5 may be removed before the functional layer 9 is formed.
  • FIG. 25 is a plan view showing the configuration of a semiconductor substrate according to Example 2.
  • FIG. 26 and 27 are cross-sectional views showing the configuration of a semiconductor substrate according to Example 2.
  • the ELO semiconductor portions growing laterally from both sides above the mask portion 5 may be combined.
  • the first semiconductor portion 8F includes a first floating portion P1 facing the main substrate 1 through the hollow portion VD, and the second semiconductor portion 8S is formed through the hollow portion VD. It includes a second floating portion P2 facing the main substrate 1, and the first floating portion P1 and the second floating portion P2 are separated.
  • the first semiconductor portion 8F includes a third floating portion P3 paired with the first floating portion P1, and the first floating portion P1 and the third floating portion P3 are arranged in the X direction in a floating state.
  • the first semiconductor portion 8F includes a first base portion BF located on the seed portion SD, the first base portion BF being located between the first and third floating portions P1 and P3, It is connected to the floating portions P1 and P3.
  • the first floating portion P1 includes a tether portion T1 connected to the first base portion BF and a body portion H1 connected to the tether portion T1, and the tether portion T1 has a smaller length in the Y direction than the body portion H1. .
  • the semiconductor substrate 10 includes a mask pattern 6 having an opening K and a mask portion 5 (selective growth mask) above the main substrate 1, and the opening K and the seed portion SD overlap in plan view.
  • a hollow portion VD is positioned between the first semiconductor portion 8F and the mask portion 5 .
  • the mask portion 5 covers the end surface of the seed portion SD. That is, the upper surface of the seed portion SD is in contact with the first base portion BF, the lower surface of the seed portion SD is in contact with the upper surface (the convex portion 1Q) of the main substrate 1, and the end surface (side surface) is covered with the mask portion 5. Therefore, the semiconductor portion 8F does not contact the end surface of the seed portion SD.
  • the functional layer 9 formed on the semiconductor portion 8 includes a device layer 9d, an insulating film 9p (passivation film) positioned above the device layer 9d, and first and second layers positioned above the insulating film 9p. and electrodes E1 and E2.
  • Example 3 In Examples 1 and 2, the ELO semiconductor portion is a GaN layer, but the present invention is not limited to this.
  • an InGaN layer which is a GaN-based semiconductor portion, can be formed as the first and second semiconductor portions 8F and 8S (ELO semiconductor portions). Lateral deposition of the InGaN layer is performed at low temperatures, eg, below 1000.degree. This is because, at high temperatures, the vapor pressure of indium increases and it is not effectively incorporated into the film. Lowering the film formation temperature has the effect of reducing the mutual reaction between the mask portion 5 and the InGaN layer. In addition, the InGaN layer has the effect of being less reactive with the mask portion 5 than the GaN layer.
  • TAG triethylgallium
  • FIG. 28 is a schematic cross-sectional view showing the configuration of Example 4.
  • the semiconductor device 20 functioning as an LED (light emitting diode) is configured by the main body H1 and the device layer 9d.
  • the main body H1 for example, a GaN-based semiconductor
  • the device layer 9d includes an active layer 34, an electron blocking layer 35, and a GaN-based p-type semiconductor portion 36 in order from the lower layer side.
  • the active layer 34 is an MQW (Multi-Quantum Well) and includes an InGaN layer and a GaN layer.
  • the electron blocking layer 35 is, for example, an AlGaN layer.
  • the GaN-based p-type semiconductor portion 36 is, for example, a GaN layer.
  • the anode 38 (for example, first electrode E1) is arranged so as to be in contact with the GaN-based p-type semiconductor portion 36, and the cathode 39 (for example, second electrode E2) is arranged so as to be in contact with main body portion H1. .
  • FIG. 29 is a cross-sectional view showing an example of application of the fourth embodiment to electronic equipment.
  • a red micro-LED 20R, a green micro-LED 20G, and a blue micro-LED 20B can be obtained, and by mounting these on a drive substrate (TFT substrate) 23, a micro LED display 30D (electronic device) can be configured. can be done.
  • a red micro-LED 20R, a green micro-LED 20G, and a blue micro-LED 20B are mounted on a plurality of pixel circuits 27 of the driving substrate 23 via a conductive resin 24 (for example, an anisotropic conductive resin) or the like, and then mounted on the driving substrate 23.
  • a control circuit 25, a driver circuit 29, and the like are mounted.
  • a portion of the driver circuit 29 may be included in the drive substrate 23 .
  • Example 5 is a schematic cross-sectional view showing the configuration of Example 5.
  • the semiconductor device 20 functioning as a semiconductor laser is configured by the main body portion H1 and the device layer 9d.
  • the device layer 9d includes, from the lower layer side, an n-type cladding layer 41, an n-type optical guide layer 42, an active layer 43, an electron blocking layer 44, a p-type optical guide layer 45, a p-type cladding layer 46, and a GaN-based p-type layer.
  • a semiconductor portion 47 is included.
  • An InGaN layer can be used for each of the optical guide layers 42 and 45 .
  • a GaN layer or an AlGaN layer can be used for each of the clad layers 41 and 46 .
  • the anode 48 is arranged so as to be in contact with the GaN-based p-type semiconductor portion 47 , and the body portion H ⁇ b>1 is mounted on the n-pad 49 of the mounting substrate 53 .
  • FIG. 31 is a plan view showing a semiconductor substrate of Example 6.
  • FIG. FIG. 32 is a cross section showing a semiconductor substrate of Example 6.
  • the semiconductor substrate 10 of Example 6 includes a template substrate 7 including first and second seed regions J1 and J2 and a growth suppression region (deposition suppression region) SP on the upper surface, and a template substrate 7 having a structure extending from the first seed region J1 to the growth suppression region SP.
  • the first and second semiconductor portions 8F and 8S are adjacent to each other in the first direction (Y direction) with a gap G1 therebetween.
  • the Y direction may be the m-axis direction of the first and second semiconductor portions 8F and 8S containing nitride semiconductors.
  • the first and second seed regions J1 and J2 may be positioned above the growth suppression region SP.
  • the first and second seed regions J1 and J2 may have a shape whose longitudinal direction is the Y direction. Both ends of the first and second semiconductor portions 8F and 8S may be tapered in the Y-axis direction. A fourth semiconductor portion 8U may be arranged adjacent to the first semiconductor portion 8F in the X direction with a gap G2 therebetween.
  • the X direction may be the a-axis direction of the first and second semiconductor portions 8F and 8U containing nitride semiconductors.
  • the semiconductor substrate 10 has the advantage of being resistant to warping.
  • the first and second seed regions J1 and J2 may be regions of the upper surface of the seed portion that overlap with the openings of the mask pattern, and the growth suppression region SP may be the upper surface of the mask portion.

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Abstract

主基板と、主基板よりも上方に位置するシード部（ＳＤ）と、第１方向（９Ｙ方向）に並ぶ、第１および第２半導体部（８Ｆ・８Ｓ）とを備え、第１および第２半導体部は、シード部と接し、シード部（ＳＤ）は第１方向（Ｙ方向）を長手方向とし、主基板（１）と、第１半導体部および第２半導体部との間に中空部（ＶＤ）が位置している。

Description

半導体基板並びにその製造方法および製造装置、半導体デバイス並びにその製造方法および製造装置、電子機器
　本発明は、半導体基板等に関する。
　特許文献１には、ＥＬＯ（Epitaxial Lateral Overgrowth）法を用いて、シリコン基板等の主基板の上方に、浮いた状態の半導体デバイス層（活性層を含む）を形成する手法が開示されている。
特開２０１８－３２８６３号公報
　本開示にかかる半導体基板は、主基板と、前記主基板よりも上方に位置するシード部と、第１方向に並ぶ、第１および第２半導体部とを備え、前記第１および第２半導体部は、前記シード部と接し、前記シード部は、前記第１方向を長手方向とし、前記主基板と、前記第１半導体部および第２半導体部との間に中空部が位置している。
本実施形態に係る半導体基板の構成を示す平面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態に係る半導体基板の構成を示す断面図である。 本実施形態にかかる半導体基板の製造方法の一例を示す平面図である。 本実施形態にかかる半導体基板の製造方法の一例を示すフローチャートである 本実施形態にかかる半導体基板の製造装置の一例を示すブロック図である。 本実施形態にかかる半導体デバイスの製造方法の一例を示すフローチャートである。 本実施形態にかかる半導体デバイスの製造装置の一例を示すブロック図である。 本実施形態に係る電子機器の構成を示す模式図である。 実施例１に係る半導体基板の構成を示す平面図である。 図９のｃ－ｃ矢視断面図である。 図９のｄ－ｄ矢視断面図である。 実施例１における半導体デバイスの個片化工程を示す平面図である。 実施例１における半導体デバイスの個片化工程を示す断面図である。 実施例１に係る半導体基板の別構成を示す断面図である。 実施例１に係る半導体基板の別構成を示す断面図である。 実施例１に係る半導体基板の別構成を示す平面図である。 実施例１におけるテンプレート基板の製造方法を示すフローチャートである。 図１６の製造方法を示す断面図である。 実施例１におけるテンプレート基板の別の製造方法を示すフローチャートである。 図１８の製造方法を示す断面図である。 実施例１における半導体基板の製造方法を示すフローチャートである。 図２０の製造方法を示す断面図である。 実施例１に係る半導体基板の別構成を示す平面図である。 実施例１に係る半導体基板の別構成を示す平面図である。 実施例１における半導体基板の別の製造方法を示す断面図である。 実施例２に係る半導体基板の構成を示す平面図である。 実施例２に係る半導体基板の構成を示す断面図である。 実施例２に係る半導体基板の構成を示す断面図である。 実施例４の構成を示す模式的断面図である。 実施例４の電子機器への適用例を示す断面図である。 実施例５の構成を示す模式的断面図である。 実施例６の半導体基板を示す平面図である。 実施例６の半導体基板を示す断面である。
　〔半導体基板〕
　図１は、本実施形態に係る半導体基板の第１および第２半導体部の構成を示す平面図である。図２Ａおよび図２Ｂは、本実施形態に係る半導体基板の構成を示す断面図である。本実施形態に係る半導体基板１０（半導体ウエハー）は、図１、図２Ａおよび図２Ｂに示すように、主基板１と、主基板１よりも上方に位置するシード部ＳＤと、第１方向（Ｙ方向）に並ぶ、第１半導体部８Ｆおよび第２半導体部８Ｓとを備え、第１半導体部８Ｆおよび第２半導体部８Ｓはシード部ＳＤと接する。シード部ＳＤは、Ｙ方向を長手方向とする。主基板１と、第１半導体部８Ｆおよび第２半導体部８Ｓとの間に中空部（ボイド部）ＶＤが位置する。なお、本開示において、第１半導体部８Ｆおよび第２半導体部８Ｓは、層状に形成された、第１半導体層８Ｆおよび第２半導体層８Ｓであってもよい。
　主基板の上面１ｆには、上方に突出する凸部１Ｑが設けられ、シード部ＳＤは、凸部１Ｑ上に位置する。主基板１の上方には、開口部Ｋおよびマスク部５を有するマスクパターン６が設けられ、平面視において、開口部Ｋとシード部ＳＤとが重なり、第１および第２半導体部８Ｆ・８Ｓとマスク部５との間に中空部ＶＤが位置している。
　第１半導体部８Ｆは、中空部ＶＤを介して主基板１に対向した第１フローティング部Ｐ１を含み、第２半導体部８Ｓは、中空部ＶＤを介して主基板１に対向した第２フローティング部Ｐ２を含み、第１フローティング部Ｐ１と第２フローティング部Ｐ２とが分離されている。第１半導体部８Ｆは、第１フローティング部Ｐ１と対となる第３フローティング部Ｐ３を含み、第１フローティング部Ｐ１および第３フローティング部Ｐ３が、浮いた状態（下側に支持部材がない、中空部に接する状態）で第１方向（Ｙ方向）と直交する第２方向（Ｘ方向）に並ぶ。第２半導体部８Ｓは、第２フローティング部Ｐ２と対となる第４フローティング部Ｐ４を含み、第２フローティング部Ｐ２および第４フローティング部Ｐ４が、浮いた状態でＸ方向に並ぶ。
　第１半導体部８Ｆは、シード部ＳＤ上に位置する第１ベース部ＢＦを含み、第１ベース部ＢＦは、第１および第３フローティング部Ｐ１・Ｐ３の間に位置し、第１および第３フローティング部Ｐ１・Ｐ３に接続している。第２半導体部８Ｓは、シード部ＳＤ上に位置する第２ベース部ＢＳを含み、第２ベース部ＢＳは、第２および第４フローティング部Ｐ２・Ｐ４の間に位置し、第２および第４フローティング部Ｐ２・Ｐ４に接続している。
　第１フローティング部Ｐ１は、第１ベース部ＢＦに接続するテザー部Ｔ１と、テザー部Ｔ１に接続する本体部Ｈ１とを含み、テザー部Ｔ１は、本体部Ｈ１よりもＹ方向の長さが小さい。第３フローティング部Ｐ３は、第１ベース部ＢＦに接続するテザー部Ｔ３と、テザー部Ｔ３に接続する本体部Ｈ３とを含み、テザー部Ｔ３は、本体部Ｈ３よりもＹ方向の長さが小さい。なお、テザー部Ｔ１の構成はこれに限定されない。テザー部Ｔ１は、Ｙ方向の長さが本体部Ｈ１と同じあり、厚み（Ｚ方向のサイズ）が本体部Ｈ１よりも小さい構成でもよい。さらに、テザー部Ｔ１は、Ｙ方向の長さが本体部Ｈ１よりも小さく、厚みも本体部Ｈ１より小さい構成でもよい。
　半導体基板１０は、シード部ＳＤ上に位置する第３導体部８Ｔを含み、第１ベース部ＢＦおよび第２ベース部ＢＳが第３半導体部８Ｔを介して接続されている。なお、本開示では、第３導体部８Ｔは層状に形成されており、以下、第３導体層８Ｔと表現することがある。
　半導体基板１０では、主基板１上に複数の層状の部材が積層されているが、その積層方向を「上方向」とすることができる。また、半導体基板１０の法線方向と平行な視線で半導体基板１０を視ることを「平面視」と称することができる。半導体基板とは、半導体部を含む基板という意味であり、主基板１は、半導体であってもよいし、非半導体であってもよい。主基板１、マスクパターン６および層状の第１シード部Ｓ１を含めてテンプレート基板７と称する場合がある。
　第１および第２半導体部８Ｆ・８Ｓは窒化物半導体を含む。窒化物半導体は、例えば、ＡｌｘＧａyＩｎｚＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）と表すことができ、具体例として、ＧａＮ系半導体、ＡｌＮ（窒化アルミニウム）、ＩｎＡｌＮ（窒化インジウムアルミニウム）、ＩｎＮ（窒化インジウム）を挙げることができる。ＧａＮ系半導体は、ガリウム原子（Ｇａ）および窒素原子（Ｎ）を含む半導体であり、例えば、ＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮ等を挙げることができる。第１および第２半導体部８Ｆ・８Ｓは、ドープ型（例えば、ドナーを含むｎ型）でもノンドープ型でもよい。
　第１および第２半導体部８Ｆ・８Ｓは、ＥＬＯ（Epitaxial Lateral Overgrowth）法を用いて形成することができる。ＥＬＯ法では、例えば図２Ａ・図２Ｂにおいて、主基板１としてＧａＮ系半導体と格子定数の異なる異種基板を用い、シード部ＳＤに窒化物半導体を用い、マスク部５に無機化合物膜を用い、第１ベース部ＢＦからマスク部５の上方（空中）にＧａＮ系半導体を含む第１半導体部８Ｆを横方向（Ｘ方向）成長させることができる。この場合、第１半導体部８Ｆの厚み方向（Ｚ方向）をＧａＮ系結晶の＜０００１＞方向（ｃ軸方向）、長手形状である、シード部ＳＤおよび開口部Ｋの長手方向（第１方向、Ｙ方向）をＧａＮ系結晶の＜１－１００＞方向（ｍ軸方向）、シード部ＳＤおよび開口部Ｋの幅方向（第２方向、Ｘ方向）をＧａＮ系結晶の＜１１－２０＞方向（ａ軸方向）とすることができる。ＥＬＯ法で形成された層（第１および第２半導体部８Ｆ・８Ｓ等を含む）をＥＬＯ半導体部８と称することがある。
　ＥＬＯ法で形成された第１半導体部８Ｆは、平面視でマスク部５と重なり、相対的に貫通転位の少ない低転位部（第１フローティング部Ｐ１）と、平面視において開口部ＫのシードＳＤと重なり、低転位部よりも相対的に貫通転位の多い第１ベース部ＢＦとを含む。低転位部は、貫通転位密度よりも非貫通転位密度の方が大きい構成であってもよい。第１半導体部８Ｆよりも上層に層状の活性部（以下、単に活性層ともいう）を含む場合、例えば、活性層の発光領域を平面視で低転位部と重なるように設けることができる。
　貫通転位は、第１半導体部８Ｆの厚み方向（Ｚ方向）に沿って、第１半導体部８Ｆの下面または内部からその表面または表層に延びる転位（欠陥）である。貫通転位は、第１半導体部８Ｆの表層（ｃ面に平行）について、ＣＬ（Cathode luminescence）測定を行うことにより観察可能である。非貫通転位は、厚み方向に平行な面（例えば、ｍ面）による断面においてＣＬ測定される転位であり、主には基底面（ｃ面）転位である。
　少なくとも第１および第２半導体部８Ｆ・８Ｓ上には、層状の機能部９が設けられる。機能層９（以下、単に機能層ともいう）は、単層体でも積層体でもよい。機能層９が、半導体デバイスの構成要素としての機能、外力からの保護機能、静電気からの保護機能、水、酸素等の異物侵入を抑止する保護機能、エッチャント等からの保護機能、光学機能、およびセンシング機能の少なくとも１つを有していてもよい。機能層９は第１および第２半導体部８Ｆ・８Ｓの側面（端面）にも形成されていてもよい。
　図１、図２Ａおよび図２Ｂに示される半導体基板１０では、第１半導体部８Ｆのうち中空部ＶＤと接する（シード部ＳＤと接しない）第１フローティング部Ｐ１と、第２半導体部８Ｓのうち中空部ＶＤと接する（シード部ＳＤと接しない）第２フローティング部Ｐ２とが分離されているため、半導体基板１０から、本体部Ｈ１・Ｈ３を含む半導体デバイスを得るときの個片化工程が容易である。例えば、第１フローティング部Ｐ１の本体部Ｈ１を半導体基板１０から分離するには、テザー部Ｔ１を破断させればよい。また、本体部Ｈ１が主基板１から浮いているため、主基板１からの応力が緩和され、本体部Ｈ１に生じるクラックや欠陥が低減する。さらに、本体部Ｈ１を主基板１から浮かせ、本体部Ｈ１下に選択成長マスク（堆積抑制マスク）として機能するマスク部５を配することで、本体部Ｈ１が低転位部となり、平面視で低転位部と重なるように活性領域（例えば、発光領域）を形成することができる。低転位部の貫通転位密度は、例えば５×１０６〔個／ｃｍ２〕以下であり、本体部Ｈ１のＸ方向のサイズは１０μｍ以上とすることができる。また、ＥＬＯ半導体部形成後のエッチング等、簡易な工程によって、本体部Ｈ１およびテザー部Ｔ１等を形成することができる。
　〔半導体基板の製造〕
　図３は、本実施形態にかかる半導体基板の製造方法の一例を示す平面図である。図４は、本実施形態にかかる半導体基板の製造方法の一例を示すフローチャートである。図３および図４に示す半導体基板の製造方法では、テンプレート基板７を準備する工程の後に、テンプレート基板７上に、マスクパターン６に接しないＥＬＯ半導体部（エアブリッジ構造）８を形成し、その後、ＥＬＯ半導体部８をフォトリソグラフィ法を用いてパターニング（例えば、エッチング）することで、第１および第２半導体部８Ｆ・８Ｓとする工程を行う。この工程により、本体部Ｈ１およびテザー部Ｔ１等を含む第１フローティング部Ｐ１と、第１フローティング部Ｐ１から分離された第２フローティング部Ｐ２とを形成することができる。なお、ＥＬＯ半導体部８をパターニングする工程の前あるいは後に機能層９を形成する工程を行うことができる。
　図５は、本実施形態にかかる半導体基板の製造装置の一例を示すブロック図である。図５の半導体基板の製造装置７０は、テンプレート基板７上に第１および第２半導体部８Ｆ・８Ｓを形成する工程を行う半導体部形成部７２と、半導体部形成部７２を制御する制御部７４とを備える。半導体部形成部７２は、マスクパターン６に接しないＥＬＯ半導体部８を形成し、その後、ＥＬＯ半導体部８を、例えばフォトリソグラフィ法を用いてパターニングすることで、第１および第２半導体部８Ｆ・８Ｓとする工程を行う。半導体基板の製造装置７０が機能層９を形成する構成でもよい。
　半導体部形成部７２はＭＯＣＶＤ装置およびパターニング装置を含んでいてもよく、制御部７４がプロセッサおよびメモリを含んでいてもよい。制御部７４は、例えば、内蔵メモリ、通信可能な通信装置、またはアクセス可能なネットワーク上に格納されたプログラムを実行することで半導体部形成部７２を制御する構成でもよく、このプログラムおよびこのプログラムが格納された記録媒体等も本実施形態に含まれる。
　〔半導体デバイスの製造〕
　図６は、本実施形態にかかる半導体デバイスの製造方法の一例を示すフローチャートである。図６の半導体デバイスの製造方法では、半導体基板１０を準備する工程の後に、テザー部Ｔ１等を破断させて半導体基板１０から本体部Ｈ１等を離隔し、半導体デバイスを得る工程を行う。
　図７は、本実施形態にかかる半導体デバイスの製造装置の一例を示すブロック図である。図７の半導体デバイスの製造装置８０は、半導体デバイス生成部８２と、半導体デバイス生成部８２を制御する制御部８４とを備える。半導体デバイス生成部８２は、テザー部Ｔ１を破断させて半導体基板１０から本体部ＨＴを離隔し、半導体デバイスを得る工程を行う。半導体デバイスの製造装置８０が機能層９を形成する構成でもよい。
　〔半導体デバイス〕
　半導体基板１０から離隔された本体部Ｈ１は、半導体デバイスとして機能させることができる。半導体デバイスの具体例として、発光ダイオード（ＬＥＤ）、半導体レーザ、ショットキーダイオード、フォトダイオード、トランジスタ（パワートランジスタ、高電子移動度トランジスタを含む）等を挙げることができる。
　〔電子機器〕
　図８は、本実施形態に係る電子機器の構成を示す模式図である。図８の電子機器３０は、本体部Ｈ１を含む半導体デバイス２０と、半導体デバイス２０が実装される駆動基板２３と、駆動基板２３を制御する制御回路２５とを含む。
　電子機器３０としては、表示装置、レーザ出射装置（ファブリペロータイプ、面発光タイプを含む）、照明装置、通信装置、情報処理装置、センシング装置、電力制御装置等を挙げることができる。
　〔実施例１〕
　（全体構成）
　図９は、実施例１に係る半導体基板の構成を示す平面図である。図１０は、図９のｃ－ｃ矢視断面図である。図１１は、図９のｄ－ｄ矢視断面図である。実施例１に係る半導体基板１０は、図９～図１１に示すように、主基板１と、主基板１よりも上方に位置するシード部ＳＤと、Ｙ方向に並ぶ、第１半導体部８Ｆおよび第２半導体部８Ｓとを備え、第１半導体部８Ｆおよび第２半導体部８Ｓは、シード部ＳＤと接し、主基板１と、第１半導体部８Ｆおよび第２半導体部８Ｓとの間に中空部（ボイド部）ＶＤが位置する。
　第１半導体部８Ｆは、中空部ＶＤと接する第１フローティング部Ｐ１を含み、第２半導体部８Ｓは、中空部ＶＤと接する第２フローティング部Ｐ２を含み、第１フローティング部Ｐ１と第２フローティング部Ｐ２とが分離されている。第１半導体部８Ｆは、第１フローティング部Ｐ１と対となる第３フローティング部Ｐ３を含み、第１フローティング部Ｐ１および第３フローティング部Ｐ３が、浮いた状態でＸ方向に並ぶ。第１半導体部８Ｆは、シード部ＳＤ上に位置する第１ベース部ＢＦを含み、第１ベース部ＢＦは、第１および第３フローティング部Ｐ１・Ｐ３の間に位置し、第１および第３フローティング部Ｐ１・Ｐ３に接続している。
　実施例１では、第１フローティング部Ｐ１のＸ方向の長さが、第１フローティング部Ｐ１の厚みよりも大きい。主基板上面１Ｆに、上方に突出する凸部１Ｑが設けられ、シード部ＳＤは、凸部１Ｑ上に位置し、第１フローティング部Ｐ１のＸ方向の長さが、凸部１Ｑの高さよりも大きい。第１フローティング部Ｐ１は、第１ベース部ＢＦに接続するテザー部Ｔ１と、テザー部Ｔ１に接続する本体部Ｈ１とを含み、テザー部Ｔ１は、本体部Ｈ１よりもＹ方向の長さが小さい。
　半導体基板１０は、平面視で第１フローティング部Ｐ１と重なる機能層９を備える。機能層９は、平面視において本体部Ｈ１およびテザー部Ｔ１と重なる。テザー部Ｔ１のＹ方向の長さは、テザー部Ｔ１の厚みよりも大きい。テザー部Ｔ１のＹ方向の長さは、本体部Ｈ１のＹ方向の長さの半分以下である。
　平面視において機能層９が本体部Ｈ１およびテザー部Ｔ１と重なる構成に限定されない。平面視において機能層９がテーザ部Ｔ１と重ならない構成、すなわち、機能層９が、本体部Ｈ１上に積層され、テザー部Ｔ１上には積層されていない構成でもよい。こうすれば、個片化の際にテザー部Ｔ１が破断し易くなる。
　半導体基板１０は、主基板１の上方に、開口部Ｋおよびマスク部５（選択成長マスク）を有するマスクパターン６を備え、平面視において、開口部Ｋとシード部ＳＤとが重なる。第１半導体部８Ｆと、マスク部５との間に中空部ＶＤが位置する。マスク部５は、シード部ＳＤの端面を覆う。すなわち、シード部ＳＤの上面は第１ベース部ＢＦに接し、シード部ＳＤの下面は主基板１の上面（凸部１Ｑ）に接し、端面（側面）はマスク部５に覆われている。このため、半導体部８Ｆは、シード部ＳＤの端面に接触しない。
　図１２は、実施例１における半導体デバイスの個片化工程を示す平面図である。図１３は、実施例１における半導体デバイスの個片化工程を示す断面図である。図１２および図１３に示すように、例えば、テザー部Ｔ１・Ｔ３を破断させることで、第１フローティング部Ｐ１の本体部Ｈ１および第３フローティング部Ｐ３の本体部Ｈ３を半導体基板１０から離隔し、半導体デバイス２０を得ることができる。半導体デバイス２０の一方側面に、テザー部Ｔ１の一部Ｔｆが残余していてもよく、他方側面にアンカー膜９ａ（後述）が残余していてもよい。
　テザー部Ｔ１・Ｔ３を破断させる手法については、機能層９に対して上方から（下向きの）圧力を与えてもよいし（押し込み）、レーザで破断させてもよい。また、半導体基板１０の温度制御によって破断させてもよい。例えば、ペルチェ素子を用いて、粘着テープが付いた状態の半導体基板１０を低温に下げてもよい。この際に、一般に半導体よりも熱膨張係数の大きな粘着テープが大きく収縮し、テザー部Ｔ１・Ｔ３に応力が加えられる。さらなる手法として、半導体基板１０上に支持基板を接合し、テザー部Ｔ１・Ｔ３に対して機械的に上方向の力を加えてこれらを破断させてもよい。
　（主基板）
　主基板１には、ＧａＮ系半導体と異なる格子定数を有する異種基板を用いることができる。異種基板としては、単結晶のシリコン（Ｓｉ）基板、サファイア（Ａｌ２Ｏ３）基板、シリコンカーバイド（ＳｉＣ）基板等を挙げることができる。主基板１の面方位は、例えば、シリコン基板の（１１１）面、サファイア基板の（０００１）面、ＳｉＣ基板の６Ｈ－ＳｉＣ（０００１）面である。これらは例示であって、ＥＬＯ半導体部を成長させることができる主基板および面方位であれば何でもよい。
　（シード部）
　シード部ＳＤは、ＥＬＯ半導体部の成長起点であり、窒化物半導体（ＧａＮ系半導体、ＡｌＮ、ＩｎＡｌＮ、ＩｎＮ等）、シリコンカーバイド（ＳｉＣ）等を用いることができる。例えばシリコン基板またはシリコンカーバイド基板である主基板１の凸部上に局所形成された窒化アルミニウム（ＡｌＮ）をシード部ＳＤとすることができる。また、シリコンカーバイド基板である主基板１の凸部上に局所形成されたＧａＮ系半導体をシード部ＳＤとすることができる。
　図１４Ａは、実施例１に係る半導体基板の別構成を示す断面図である。図１４Ａに示すように、シリコン基板である主基板１の凸部上に、バッファ部２Ｂ（例えば、ＡｌＮ）を介してＧａＮ系半導体のシード部ＳＤを局所形成してもよい。主基板１にシリコン基板を用い、シード部ＳＤにＧａＮ系半導体を用いた場合、両者（シリコン基板とＧａＮ系半導体）が溶融し合うことがあるため、ＡｌＮ等のバッファ部２Ｂを設けることで溶融を抑制することができる。また、格子定数がＧａＮ系半導体に近いバッファ部２Ｂを設けることで、シード部ＳＤの結晶性の向上も期待できる。バッファ部２Ｂとして、低温（８００°以下）形成のＡｌＮを用いてもよい。こうすれば、シード部ＳＤ（例えば、ＧａＮ系半導体）の結晶性が向上する。シード部ＳＤ、バッファ部２Ｂは、ＭＯＣＶＤ法以外の方法、例えばスパッタリング法等で形成してもよい。そうすることで消耗品費の削減、減価償却費の低減ができ、生産性を高めることができる。図１４Ｂは、実施例１に係る半導体基板の別構成を示す断面図である。図１４Ｂに示すように、凸部１Ｑの上面の一部にシード部ＳＤを設けてもよい。
　（マスクパターン）
　マスクパターン６はマスク部５および開口部Ｋを有し、開口部Ｋにおいてシード部ＳＤが露出する。開口部ＫがＹ方向に伸びる複数のスリットであり、隣り合う開口部Ｋの間にマスク部５が位置する構成でもよい。図１５は、実施例１に係る半導体基板の別構成を示す平面図である。図１５に示すように、開口部Ｋおよびシード部ＳＤをＹ方向に区切ってもよい。すなわち、Ｙ方向を長手方向とする複数のシード部ＳＤがＹ方向に並ぶ構成とする。こうすれば、Ｙ方向に並ぶ複数のＥＬＯ半導体部が形成され、主基板１と主に第１半導体部８Ｆとの間で発生する応力を緩和することができる。これにより、第１半導体部８Ｆにおける欠陥、クラックの発生が低減する。また、主基板１の反りが低減し、主基板１の大口径化が容易になる。マスク部５と開口部Ｋは、マスク体がある部分とない部分という意味であり、マスク部５が層状であるかは問わない。マスクパターン６がマスク層であってもよい。また、開口部Ｋの全体がマスク部５に囲まれていなくてもよい。
　マスク部５としては、例えば、シリコン酸化膜（ＳｉＯｘ）、窒化チタン膜（ＴｉＮ等）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）、および高融点（例えば１０００度以上）をもつ金属膜のいずれか１つを含む単層膜、またはこれらの少なくとも２つを含む積層膜を用いることができる。シリコン酸化膜は、ＥＬＯ半導体部の成膜中に微量ながら分解、蒸発し、ＥＬＯ半導体部に取り込まれてしまうことがあるが、シリコン窒化膜、シリコン酸窒化膜は、高温で分解、蒸発し難いというメリットがある。そこで、マスク部５を、シリコン窒化膜あるいはシリコン酸窒化膜の単層膜としてもよいし、シリコン酸化膜およびシリコン窒化膜をこの順に形成した積層膜としてもよいし、シリコン窒化膜およびシリコン酸化膜をこの順に形成した積層体膜としてもよいし、シリコン窒化膜、シリコン酸化膜およびシリコン窒化膜をこの順に形成した積層膜としてもよい。
　（テンプレート基板）
　図１６は実施例１におけるテンプレート基板の製造方法を示すフローチャートである。図１７は、図１６の製造方法を示す断面図である。図１６および図１７では、主基板１上に、シード層ＳＬ、および犠牲膜ＺＦ（例えば、フォトレジスト）をこの順に成膜する工程と、パターニングした犠牲膜ＺＦをマスクパターンとしてシード層ＳＬをパターニングする工程と、犠牲膜ＺＦをマスクパターンとして主基板１表面をエッチングし、凸部１Ｑを形成する工程と、主基板１および犠牲膜ＺＦを覆うマスクパターン６を形成する工程（例えばスパッタリング法やＰＥＣＶＤ法を用いる）と、リムーバーによってフォトレジストを除去しシード部ＳＤを露出させる開口部Ｋおよびマスク部５を形成する工程とを行う。この場合、マスク部５が、シード部ＳＤの端面（側面）を覆う構成となる。
　図１８は実施例１におけるテンプレート基板の別の製造方法を示すフローチャートである。図１９は図１８の製造方法を示す断面図である。図１８および図１９では、シリコン基板またはシリコンカーバイド基板である主基板１上に、シード層ＳＬ、および犠牲膜ＺＦ（酸化シリコン膜またはレジスト膜）をこの順に成膜する工程と、シード層ＳＬおよび犠牲膜ＺＦをパターニングする工程と、犠牲膜ＺＦをマスクパターンとして主基板１表面をエッチングし、凸部１Ｑを形成する工程と、犠牲膜ＺＦをエッチング（除去）する工程と、主基板１の表面に基板加工処理（熱酸化処理あるいは窒化処理）を施し、基板加工膜（シリコン熱酸化膜あるいはシリコン窒化膜あるいはシリコン酸窒化膜）であるマスク部５および開口部Ｋを形成する工程とを行う。基板加工膜は膜質に優れ、高温下におかれる選択成長マスクに好適である。
　マスクパターン６の厚みは、例えば１００ｎｍ程度～４μｍ程度（好ましくは１５０ｎｍ程度～２μｍ程度）とし、開口部Ｋの幅は、０．１μｍ～２０μｍ程度とする。開口部Ｋの幅が小さいほど、各開口部ＫからＥＬＯ半導体部８に伝搬する貫通転位の数は減少する。また、低転位部である本体部（Ｈ１等）の面積を大きくすることができる。
　（ＥＬＯ半導体部の成膜）
　実施例１では、ＥＬＯ半導体部（８Ｆ・８Ｓ・８Ｔ含む）をＧａＮ層とし、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition)装置を用いて前述のテンプレート基板７上にＥＬＯ成膜を行った。ＥＬＯ成膜条件の一例として、基板温度：１１２０℃、成長圧力：５０ｋＰａ、ＴＭＧ（トリメチルガリウム）：２２ｓｃｃｍ、ＮＨ３：１５ｓｌｍ、Ｖ／ＩＩＩ＝６０００（ＩＩＩ族原料の供給量に対する、Ｖ族原料の供給量の比）を採用することができる。
　この場合、シード部ＳＤ上にＥＬＯ半導体部が選択成長し、引き続いてマスク部５の上方（空中）に横方向成長する。そして、マスク部５の上方においてその両側から横方向成長するＥＬＯ半導体部が会合する前に横方向成長を停止させた。
　横方向成膜レートを高める手法は、以下のとおりである。まず、シード部ＳＤ上に、Ｚ方向（ｃ軸方向）に成長する縦成長層を形成し、その後、Ｘ方向（ａ軸方向）に成長する横成長層を形成する。縦成長させるためには例えば成長温度を１０５０℃と低くする。この際、縦成長層の厚みを、１０μｍ以下、好ましくは５μｍ以下、さらに好ましくは３μｍ以下とすることで、横成長層の厚みを低く抑え、横方向成膜レートを高めることができる。
　ＥＬＯ半導体部８の成膜温度については、１２００℃を超える高温よりも、１１５０℃以下の温度が好ましい。１０００℃を下回るような低温においてもＥＬＯ半導体部８の形成は可能であり、マスク部５の分解抑制の観点ではより好ましいといえる。
　なお、１０００℃を下回るような低温成膜では、ガリウム原料ガスとしてトリエチルガリウム（ＴＥＧ）を用いることが好ましい。ＴＥＧはＴＭＧに比べ、低温で有機原料が効率よく分解するため、横方向成膜レートを高めることができる。
　ＥＬＯ法の結晶成長には、上述の有機金属気相成長（ＭＯＣＶＤ）法のほか、ハイドライド気相成長（Vaper Phase Epitaxy；ＨＶＰＥ）法、分子線気相成長（Molecular Beam Epitaxy：ＭＢＥ）法などを用いることができる。
　（機能層）
　第１および第２半導体部８Ｆ・８Ｓ上に位置する機能層９は、層状のデバイス部９ｄ（以下、単にデバイス層ともいう）と、デバイス層９ｄよりも上層に位置する絶縁膜９ｐ（パッシベーション膜）と、絶縁膜９ｐよりも上層に位置する第１および第２電極Ｅ１・Ｅ２とを含む。本体部Ｈ１および機能層９が、発光ダイオード、半導体レーザ等の半導体デバイスとして機能する構成でもよい。
　デバイス層９ｄ、絶縁膜９ｐ、並びに第１および第２電極Ｅ１・Ｅ２は、テザー部Ｔ１とは重ならない。デバイス層９ｄは、例えば、ｎ型半導体部（例えば、ＧａＮ系）、ノンドープ半導体部（例えば、ＧａＮ系）、ｐ型半導体部（例えば、ＧａＮ系）の積層体であり、ノンドープ半導体部を活性層（電子と正孔が結合する層）とすることもできる。デバイス層９ｄは任意の方法で形成すればよい。絶縁膜９ｐには、酸化シリコン、窒化シリコン等の無機膜を用いることができる。第１および第２電極Ｅ１・Ｅ２の一方はアノード、他方はカソードとすることができる。第１電極Ｅ１の面積を、第２電極Ｅ２の面積よりも大きくすることもできる。実施例１では、デバイス層９ｄ上に第１および第２電極Ｅ１・Ｅ２を設けているが、これに限定されない。例えば、第１電極Ｅ１だけをデバイス層９ｄ上に設けてもよい。
　図２０は実施例１における半導体基板の製造方法を示すフローチャートである。図２１は図２０の製造方法を示す断面図である。図９、図２０および図２１に示すように、テンプレート基板７上にＥＬＯ半導体部８を形成する工程と、ＥＬＯ半導体部８上にデバイス層９ｄを形成する工程と、デバイス層９ｄ上に、例えばＰＥＣＶＤ法によって絶縁膜９ｐを成膜する工程と、絶縁膜９ｐをパターニングする工程と、第１および第２電極Ｅ１・Ｅ２を形成する工程と、ＥＬＯ半導体部８をドライエッチング（例えば、反応性イオンエッチング：ＲＩＥ）して、本体部Ｈ１・Ｈ３およびテザー部Ｔ１・Ｔ３を含む第１半導体部８Ｆと、第２半導体部８Ｓとを形成する工程とを行う。ＥＬＯ半導体部８のエッチングには、ドライ方式の、ＥＣＲ（電子サイクロトロン共鳴）エッチング、ＣＡＩＢ（化学アシストイオンビーム）エッチング等のほか、ウェット方式のＰＥＣ（光電気化学）エッチングを用いてもよい。
　絶縁膜９ｐは、デバイス層９ｄよりも上層に形成されるパッシベーション膜（例えば、酸化シリコン膜、窒化シリコン膜）であり、平面視で本体部Ｈ１と重なり、テザー部Ｔ１とは重ならない。こうすれば、絶縁膜９ｐがテザー部Ｔ１の破壊を妨げる不具合を回避することができる。また、図１３に示すように、絶縁膜９ｐの一部（例えば、本体部のＨ１の端面中央部を覆い、主基板上のマスク部５に到る部分）は、アンカー膜９ａとして機能する。こうすれば、本体部Ｈ１が安定し、かつテザー部Ｔ１を破断させるときにアンカー膜９ａも同時に破断させることができる。
　なお、ＥＬＯ半導体部８を形成する際に、マスク部５の上方においてその両側から横方向成長するＥＬＯ半導体部同士を会合させておき、ＥＬＯ半導体部８をエッチングする際に会合部（高転位部）を除去してもよい。
　図２２は、実施例１に係る半導体基板の別構成を示す平面図である。図２２に示すように、第１フローティング部Ｐ１が複数のテザー部Ｔ１・Ｔ５を含み、本体部Ｈ１が、複数のテザー部Ｔ１・Ｔ５を介して第１ベース部ＢＦに接続する構成でもよい。複数のテザー部Ｔ１・Ｔ５を設けることで本体部Ｈ１が安定するというメリットがある。
　図２３は、実施例１に係る半導体基板の別構成を示す平面図である。図２３に示すように、第１フローティング部Ｐ１のテザー部Ｔ１が切り欠き（ノッチ）ＮＣを有する構成でもよい。この場合、ノッチＮＣの側面が、Ｘ方向に対して６０°をなす構成とすることができる。このようなノッチＮＣは、例えば、テザー部形成時に半円状の切り欠きを設けておき、その後にＴＭＡＨ（水酸化テトラメチルアンモニウム）に浸漬してＧａＮ系半導体のｍ面を出すことで形成できる。ノッチＮＣのような鋭角な破断起点を形成することで、テザー部Ｔ１の破断が容易になる。
　図２４は実施例１における半導体基板の別の製造方法を示す断面図である。図１０では、主基板１に凸部１Ｑを設けているがこれに限定されない。図２４のように、主基板１（例えば、シリコン基板）、面状のバッファ層２（例えば、ＡｌＮ）、およびＹ方向を長手方向とする局所的なシード部ＳＤ（例えば、ＧａＮ系半導体）をこの順に含み、マスクパターン６の開口部Ｋにシード部ＳＤが露出するテンプレート基板７を用いて、シード部ＳＤおよびマスク部５に接するＥＬＯ半導体部（第１半導体部８Ｆを含む）を形成し、その後に、マスク部５をエッチング（例えば、ウェットエッチング）により除去してもよい。これにより、第１半導体部８Ｆを浮かす（下面が中空部ＶＤと接する状態にする）ことができる。なお、機能層９を形成する前にマスク部５を除去してもよい。
　〔実施例２〕
　図２５は、実施例２に係る半導体基板の構成を示す平面図である。図２６および図２７は、実施例２に係る半導体基板の構成を示す断面図である。実施例１では、マスク部５の上方においてその両側から横方向成長するＥＬＯ半導体部が会合する前に横成長を停止させ、第１および第２半導体部８Ｆ・８Ｓが、平面視でマスク部５と重なる端面（エッジ）を有する構成としているが、これに限定されない。図２５～図２７に示すように、マスク部５の上方においてその両側から横方向成長するＥＬＯ半導体部が会合させる構成でもよい。
　図２５～図２７に示すように、第１半導体部８Ｆは、中空部ＶＤを介して主基板１に対向した第１フローティング部Ｐ１を含み、第２半導体部８Ｓは、中空部ＶＤを介して主基板１に対向した第２フローティング部Ｐ２を含み、第１フローティング部Ｐ１と第２フローティング部Ｐ２とが分離されている。第１半導体部８Ｆは、第１フローティング部Ｐ１と対となる第３フローティング部Ｐ３を含み、第１フローティング部Ｐ１および第３フローティング部Ｐ３が、浮いた状態でＸ方向に並ぶ。第１半導体部８Ｆは、シード部ＳＤ上に位置する第１ベース部ＢＦを含み、第１ベース部ＢＦは、第１および第３フローティング部Ｐ１・Ｐ３の間に位置し、第１および第３フローティング部Ｐ１・Ｐ３に接続している。第１フローティング部Ｐ１は、第１ベース部ＢＦに接続するテザー部Ｔ１と、テザー部Ｔ１に接続する本体部Ｈ１とを含み、テザー部Ｔ１は、本体部Ｈ１よりもＹ方向の長さが小さい。
　半導体基板１０は、主基板１の上方に、開口部Ｋおよびマスク部５（選択成長マスク）を有するマスクパターン６を備え、平面視において、開口部Ｋとシード部ＳＤとが重なる。第１半導体部８Ｆと、マスク部５との間に中空部ＶＤが位置する。マスク部５は、シード部ＳＤの端面を覆う。すなわち、シード部ＳＤの上面は第１ベース部ＢＦに接し、シード部ＳＤの下面は主基板１の上面（凸部１Ｑ）に接し、端面（側面）はマスク部５に覆われている。このため、半導体部８Ｆは、シード部ＳＤの端面に接触しない。
　半導体部８上に形成される機能層９は、デバイス層９ｄと、デバイス層９ｄよりも上層に位置する絶縁膜９ｐ（パッシベーション膜）と、絶縁膜９ｐよりも上層に位置する第１および第２電極Ｅ１・Ｅ２とを含む。
　〔実施例３〕
　実施例１・２では、ＥＬＯ半導体部をＧａＮ層としているがこれに限定されない。実施例３では、第１および第２半導体部８Ｆ・８Ｓ（ＥＬＯ半導体部）として、ＧａＮ系半導体部であるＩｎＧａＮ層を形成することもできる。ＩｎＧａＮ層の横方向成膜は、例えば１０００℃を下回るような低温で行う。高温ではインジウムの蒸気圧が高くなり、膜中に有効に取り込まれないためである。成膜温度が低温になることで、マスク部５とＩｎＧａＮ層の相互反応が低減される効果がある。また、ＩｎＧａＮ層は、ＧａＮ層よりもマスク部５との反応性が低いという効果もある。ＩｎＧａＮ層にインジウムがＩｎ組成レベル１％以上で取り込まれるようになると、マスク部５との反応性がさらに低下するため、望ましい。ガリウム原料ガスとしては、トリエチルガリウム（ＴＥＧ）を用いることが好ましい。
　〔実施例４〕
　図２８は、実施例４の構成を示す模式的断面図である。実施例４では、本体部Ｈ１およびデバイス層９ｄによってＬＥＤ（発光ダイオード）として機能する半導体デバイス２０を構成する。本体部Ｈ１（例えば、ＧａＮ系半導体）は、例えばシリコン等がドープされたｎ型である。デバイス層９ｄは、下層側から順に、活性層３４、電子ブロッキング層３５、ＧａＮ系ｐ型半導体部３６を含む。活性層３４は、ＭＱＷ（Multi-Quantum Well）であり、ＩｎＧａＮ層およびＧａＮ層を含む。電子ブロッキング層３５は、例えばＡｌＧａＮ層である。ＧａＮ系ｐ型半導体部３６は、例えばＧａＮ層である。アノード３８（例えば、第１電極Ｅ１）は、ＧａＮ系ｐ型半導体部３６と接触するように配され、カソード３９（例えば、第２電極Ｅ２）は、本体部Ｈ１と接触するように配される。
　図２９は、実施例４の電子機器への適用例を示す断面図である。実施例４によって、赤色マイクロＬＥＤ２０Ｒ、緑色マイクロＬＥＤ２０Ｇ、青色マイクロＬＥＤ２０Ｂを得ることができ、これらを、駆動基板（ＴＦＴ基板）２３に実装することで、マイクロＬＥＤディスプレイ３０Ｄ（電子機器）を構成することができる。一例として、駆動基板２３の複数の画素回路２７に、赤色マイクロＬＥＤ２０Ｒ、緑色マイクロＬＥＤ２０Ｇ、青色マイクロＬＥＤ２０Ｂを、導電樹脂２４（例えば、異方性導電樹脂）等を介してマウントし、その後、駆動基板２３に制御回路２５およびドライバ回路２９等を実装する。ドライバ回路２９の一部が駆動基板２３に含まれていてもよい。
　〔実施例５〕
　図３０は、実施例５の構成を示す模式的断面図である。実施例５では、本体部Ｈ１およびデバイス層９ｄによって半導体レーザとして機能する半導体デバイス２０を構成する。デバイス層９ｄは、下層側から順に、ｎ型クラッド層４１、ｎ型光ガイド層４２、活性層４３、電子ブロッキング層４４、ｐ型光ガイド層４５、ｐ型クラッド層４６、およびＧａＮ系ｐ型半導体部４７を含む。各光ガイド層４２・４５には、ＩｎＧａＮ層を用いることができる。各クラッド層４１・４６には、ＧａＮ層もしくはＡｌＧａＮ層を用いることができる。アノード４８はＧａＮ系ｐ型半導体部４７と接触するように配され、本体部Ｈ１は、実装基板５３のｎパッド４９上に実装される。
　〔実施例６〕
　図３１は実施例６の半導体基板を示す平面図である。図３２は実施例６の半導体基板を示す断面である。実施例６の半導体基板１０は、第１および第２シード領域Ｊ１・Ｊ２並びに成長抑制領域（堆積抑制領域）ＳＰを上面に含むテンプレート基板７と、第１シード領域Ｊ１から成長抑制領域ＳＰの上方に至り、成長抑制領域ＳＰとの間に中空部ＶＤが形成される第１半導体部８Ｆと、第２シード領域Ｊ２から成長抑制領域ＳＰの上方に至り、成長抑制領域ＳＰとの間に中空部ＶＤが形成される第２半導体部８Ｓとを有し、第１および第２半導体部８Ｆ・８Ｓが、ギャップＧ１をおいて第１方向（Ｙ方向）に隣り合っている。Ｙ方向は、窒化物半導体を含む第１および第２半導体部８Ｆ・８Ｓのｍ軸方向であってよい。第１および第２シード領域Ｊ１・Ｊ２が、成長抑制領域ＳＰよりも上側に位置していてもよい。
　第１および第２シード領域Ｊ１・Ｊ２がＹ方向を長手とする形状であってもよい。第１および第２半導体部８Ｆ・８Ｓそれぞれの両端がＹ軸方向に先細りする形状であってもよい。ギャップＧ２をおいて第１半導体部８ＦとＸ方向に隣り合う第４半導体部８Ｕが配されていてもよい。Ｘ方向は、窒化物半導体を含む第１および第２半導体部８Ｆ・８Ｕのａ軸方向であってよい。半導体基板１０は反り難いというメリットがある。第１および第２シード領域Ｊ１・Ｊ２がシード部上面のうちマスクパターンの開口部と重なる領域、成長抑制領域ＳＰがマスク部の上面であってもよい。
　１　主基板
　ＳＤ　シード部
　５　マスク部
　６　マスクパターン
　７　テンプレート基板
　８Ｆ　第１半導体部
　８Ｓ　第２半導体部
　９　機能層
　９ｄ　デバイス層
　１０　半導体基板
　２０　半導体デバイス
　３０　電子機器
　７０　半導体基板の製造装置
　Ｋ　開口部
　ＶＤ　中空部
　Ｐ１　第１フローティング部
　Ｐ２　第２フローティング部
　Ｐ３　第３フローティング部
　Ｈ１　本体部
　Ｔ１　テザー部

Claims (36)

  1. 　主基板と、前記主基板よりも上方に位置するシード部と、第１方向に並ぶ、第１半導体部および第２半導体部とを備え、
    　前記第１半導体部および第２半導体部は、前記シード部と接し、
    　前記シード部は、前記第１方向を長手方向とし、
    　前記主基板と、前記第１半導体部および前記第２半導体部との間に中空部が位置している、半導体基板。
  2. 　前記第１半導体部は、前記中空部を介して前記主基板に対向した第１フローティング部を含み、
    　前記第２半導体部は、前記中空部を介して前記主基板に対向した第２フローティング部を含み、
    　前記第１フローティング部と第２フローティング部とが分離されている、請求項１に記載の半導体基板。
  3. 　前記第１半導体部は、前記第１フローティング部と対となる第３フローティング部を含み、
    　前記第１フローティング部および第３フローティング部が、浮いた状態で前記第１方向と直交する第２方向に並ぶ、請求項２に記載の半導体基板。
  4. 　前記第１半導体部は、前記シード部上に位置する第１ベース部を含み、
    　前記第１ベース部は、前記第１および第３フローティング部の間に位置し、前記第１および第３フローティング部に接続している、請求項３に記載の半導体基板。
  5. 　前記第１フローティング部の前記第２方向の長さが、前記第１フローティング部の厚みよりも大きい、請求項３に記載の半導体基板。
  6. 　前記主基板上面に、上方に突出する凸部が設けられ、
    　前記シード部は、前記凸部上に位置し、
    　前記第１フローティング部の前記第２方向の長さが、前記凸部の高さよりも大きい、請求項３に記載の半導体基板。
  7. 　前記第１フローティング部は、前記第１ベース部に接続する、少なくとも１つのテザー部と、前記テザー部に接続する本体部とを含み、
    　前記テザー部は、前記本体部よりも前記第１方向の長さが小さい、請求項４に記載の半導体基板。
  8. 　平面視で前記第１フローティング部と重なる機能部を備える請求項７に記載の半導体基板。
  9. 　前記機能部は、デバイス部と前記デバイス部よりも上方の絶縁膜とを含む、請求項８に記載の半導体基板。
  10. 　前記テザー部の前記第１方向の長さは、前記テザー部の厚みよりも大きい、請求項７に記載の半導体基板。
  11. 　前記テザー部の前記第１方向の長さは、前記本体部の第１方向の長さの半分以下である、請求項７に記載の半導体基板。
  12. 　前記テザー部に切り欠きが設けられている、請求項７に記載の半導体基板。
  13. 　前記第１フローティング部は、前記第１ベース部に接続する複数のテザー部を含む、請求項７に記載の半導体基板。
  14. 　前記シード部は窒化物半導体を含む、請求項１に記載の半導体基板。
  15. 　前記シード部上に位置する第３半導体部を含み、
    　前記第２半導体部は、前記シード部上に位置する第２ベース部を含み、
    　前記第１ベース部および第２ベース部が、前記第３半導体部を介して接続されている、請求項４に記載の半導体基板。
  16. 　前記主基板の上方に、開口部およびマスク部を有するマスクパターンを備え、
    　平面視において、前記開口部と前記シード部とが重なる、請求項１に記載の半導体基板。
  17. 　前記第１半導体部および第２半導体部と、前記マスク部との間に前記中空部が位置する、請求項１６に記載の半導体基板。
  18. 　前記マスク部が、前記シード部の端面を覆う、請求項１６に記載の半導体基板。
  19. 　前記第１半導体部がＧａＮ系半導体を含み、前記主基板が、前記ＧａＮ系半導体と格子定数が異なる異種基板である、請求項１に記載の半導体基板。
  20. 　前記異種基板がシリコン基板または炭化ケイ素基板であり、
    　前記第１方向が前記ＧａＮ系半導体の＜１－１００＞方向である、請求項１９に記載の半導体基板。
  21. 　前記第１および第２フローティング部はそれぞれ、貫通転位密度が５×１０６〔個／ｃｍ２〕以下の低欠陥領域を含み、
    　前記低欠陥領域の前記第２方向のサイズが１０μｍ以上である、請求項３に記載の半導体基板。
  22. 　前記機能部は、電極および活性部を含む、請求項８に記載の半導体基板。
  23. 　前記主基板がシリコン基板であり、
    　前記マスク部は、前記シリコン基板に熱酸化処理あるいは窒化処理を施して得られる基板加工膜である、請求項１６に記載の半導体基板。
  24. 　前記絶縁膜は、平面視において前記本体部と重なり、かつ前記テザー部とは重ならない、請求項９に記載の半導体基板。
  25. 　前記絶縁膜の一部は、前記本体部の側面と接触し、前記本体部を前記主基板に対して固定するアンカー膜として機能する、請求項２４に記載の半導体基板。
  26. 　請求項１に記載の半導体基板の製造方法であって、
    　ＥＬＯ法で形成した半導体部から前記第１半導体部および第２半導体部を形成する、半導体基板の製造方法。
  27. 　前記第１半導体部は、前記中空部を介して前記主基板に対向した第１フローティング部を含み、
    　前記第２半導体部は、前記中空部を介して前記主基板に対向した第２フローティング部を含み、
    　ＥＬＯ法で形成した半導体部にエッチングを行うことで前記第１フローティング部および前記第２フローティング部を形成する、請求項２６に記載の半導体基板の製造方法。
  28. 　前記第１半導体部は、前記シード部上に位置する第１ベース部を含み、
    　前記エッチングにおいて、前記第１フローティング部に、前記第１ベース部に接続するテザー部と、前記テザー部に接続する本体部とを形成する、請求項２７に記載の半導体基板の製造方法。
  29. 　前記エッチングの前に、ＥＬＯ法で形成した半導体部を、アンカーとして機能する絶縁膜によって支持する、請求項２７に記載の半導体基板の製造方法。
  30. 　前記主基板上面に形成された凸部に前記シード部を設けることで、前記中空部を形成する、請求項２６に記載の半導体基板の製造方法。
  31. 　マスク部および開口部を含むマスクパターン上にＥＬＯ法で前記半導体部を形成し、その後に前記マスク部を除去することで前記中空部を形成する、請求項２６に記載の半導体基板の製造方法。
  32. 　請求項２６に記載の半導体基板の製造方法を行う、半導体基板の製造装置。
  33. 　請求項８に記載の半導体基板を準備する工程と、
    　前記テザー部を破断させる工程とを含む、半導体デバイスの製造方法。
  34. 　請求項３３に記載の各工程を行う、半導体デバイスの製造装置。
  35. 　請求項３３に記載の半導体デバイスの製造方法によって得られ、前記テザー部の一部を含む半導体デバイス。
  36. 　請求項３５に記載の半導体デバイスを含む電子機器。
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