WO2024122644A1

WO2024122644A1 - 半導体基板、半導体基板の製造方法および製造装置、並びに半導体デバイスの製造方法および製造装置

Info

Publication number: WO2024122644A1
Application number: PCT/JP2023/044088
Authority: WO
Inventors: 雄一郎林; 祐基谷口; 克明正木; 剛神川
Original assignee: 京セラ株式会社
Priority date: 2022-12-09
Filing date: 2023-12-08
Publication date: 2024-06-13

Abstract

本半導体基板は、第１方向に伸びるリッジ部、並びに、リッジ部よりも低位置であり、リッジ部を介して隣り合う第１表面部および第２表面部を含むリッジ基板と、リッジ基板上に位置する窒化物半導体層とを備え、窒化物半導体層は、リッジ部上に位置する第１テザー部と、第１表面部から浮いた状態で第１テザー部に繋がる第１ウィング部と、リッジ部上に位置し、第１テザー部に対して凹んだ形状である第１凹部とを含む。

Description

半導体基板、半導体基板の製造方法および製造装置、並びに半導体デバイスの製造方法および製造装置

　本開示は、半導体基板等に関する。

　特許文献１には、シード層を含むベース基板に、マスク部および開口部を含むマスクパターンを形成し、開口部に露出するシード層を成長起点としてマスク部上に窒化物半導体層を横方向成長させる手法（ＥＬＯ法）が開示されている。

特開２０１３－２５１３０４号公報

　本開示にかかる半導体基板は、第１方向に伸びるリッジ部、並びに、前記リッジ部よりも低位置であり、前記リッジ部を介して隣り合う第１表面部および第２表面部を含むリッジ基板と、前記リッジ基板上に位置する窒化物半導体層とを備え、前記窒化物半導体層は、前記リッジ部上に位置する第１テザー部と、前記第１表面部から浮いた状態で前記第１テザー部に繋がる第１ウィング部と、前記リッジ部上に位置し、前記第１テザー部に対して凹んだ形状である第１凹部とを含む。

本実施形態に係る半導体基板の構成例を示す平面図である。図１のａ－ａ線およびｂ－ｂ線を含む断面図の一例である。第１テザー部の構成例を示す断面図である。第１ウィング部の構成例を示す断面図である。第１ウィング部の構成例を示す断面図である。図１のａ－ａ線およびｂ－ｂ線による断面図の別例である。本実施形態に係る半導体基板の製造方法を示すフローチャートである。本実施形態に係る半導体基板の製造方法を示す断面図である。本実施形態に係る半導体基板の製造装置を示すブロック図である。本実施形態に係る半導体基板の別の製造方法を示す断面図である。本実施形態に係る半導体基板の構成例を示す平面図である。本実施形態に係る半導体基板の構成例を示す断面図である。テザー部およびウィング部の分断例を示す平面図である。テザー部およびウィング部の分断例を示す断面図である。テザー部およびウィング部の分断例を示す断面図である。半導体デバイス構成例を示す断面図である。半導体デバイス構成例を示す上面図である。本実施形態に係る半導体基板の構成例を示す平面図である。本実施形態に係る半導体基板の構成例を示す断面図である。テザー部およびウィング部の分断例を示す平面図である。テザー部およびウィング部の分断例を示す断面図である。本実施形態に係る半導体デバイスの製造方法を示すフローチャートである。本実施形態に係る半導体デバイスの製造方法を示す断面図である。本実施形態に係る半導体デバイスの製造装置を示すブロック図である。本実施形態に係る半導体デバイスの製造方法を示すフローチャートである。本実施形態に係る半導体デバイスの製造方法を示す断面図である。本実施形態に係る半導体デバイスの製造装置を示すブロック図である。本実施形態に係る半導体基板の構成例を示す平面図である。本実施形態に係る半導体基板の構成例を示す平面図である。本実施形態に係る半導体基板の構成例を示す平面図である。本実施形態に係る半導体基板の構成例を示す平面図である。本実施形態に係る半導体基板の構成例を示す平面図である。本実施形態に係る半導体基板の構成例を示す平面図である。本実施形態に係る半導体基板の構成例を示す平面図である。本実施形態に係る半導体基板の構成例を示す平面図である。本実施形態に係る半導体基板の構成例を示す平面図である。本実施形態に係る半導体基板の構成例を示す平面図である。本実施形態に係る半導体基板の構成例を示す平面図である。リッジ基板の構成例を示す断面図である。本実施形態に係る半導体基板の構成例を示す平面図である。図３９のａ－ａ線およびｂ－ｂ線を含む断面図の一例である。

　図１は、本実施形態に係る半導体基板の構成例を示す平面図である。図２は、図１のａ－ａ線およびｂ－ｂ線を含む断面図の一例である。図１および図２に示すように、半導体基板１０は、第１方向Ｘに伸びるリッジ部ＲＪ、並びに、リッジ部ＲＪよりも低位置であり、リッジ部ＲＪを介して隣り合う第１表面部Ｆ１および第２表面部Ｆ２を含むリッジ基板ＲＳと、リッジ基板ＲＳ上に位置する窒化物半導体層８とを備え、窒化物半導体層８は、リッジ部ＲＪ上に位置する第１テザー部Ｔ１と、第１表面部Ｆ１から浮いた状態で第１テザー部Ｔ１に繋がる第１ウィング部Ｗ１と、リッジ部ＲＪ上に位置し、第１テザー部Ｔ１に対して凹んだ形状である第１凹部Ｂ１とを含む。リッジ基板ＲＳから窒化物半導体層８への向きを「上向き」とし、対象よりも上側の位置を対象よりも高位置とする。

　半導体基板１０では、第１ウィング部Ｗ１を第１表面部Ｆ１から浮かす（第１表面部Ｆ１から離隔させる）ことで、第１ウィング部Ｗ１の内部応力を低減し、第１凹部Ｂ１によって窒化物半導体層８のリッジ部ＲＪ上の内部応力を低減することができる。これにより、窒化物半導体層８を含む半導体基板１０の反りを低減することができる。

　窒化物半導体層８が、第１テザー部Ｔ１および第１凹部Ｂ１を有することにより、窒化物半導体層８とリッジ基板ＲＳとの接触面積を減らすことができ、窒化物半導体層８をリッジ基板ＲＳから剥離させ易くなる。具体的には、第１ウィング部Ｗ１が第１表面部Ｆ１から離れていることにより、窒化物半導体層８とリッジ基板ＲＳとの接触面積をより減らすことができ、第１ウィング部Ｗ１をリッジ基板ＲＳから剥離させ易くなる。さらに、第１テザー部Ｔ１および第１凹部Ｂ１がリッジ部ＲＪ上に位置することにより、内部応力が少ない第１ウィング部Ｗ１をエッチングすることなく第１テザー部Ｔ１を形成することができる。また、第１ウィング部Ｗ１をエッチングする場合と比較して、内部応力が少ない第１ウィング部Ｗ１の広さを担保しながら、第１ウィング部Ｗ１の剥離容易性を高めることができる。

　リッジ基板ＲＳは、窒化物半導体層８と格子定数が異なる主基板１を含んでよく、窒化物半導体層８がＧａＮ系半導体を含み、主基板１がシリコン基板または炭化シリコン基板であってよい。

　窒化物半導体層８は、第２表面部Ｆ２から浮いた状態で第１テザー部Ｔ１に繋がる第２ウィング部Ｗ２を含んでよい。窒化物半導体層８は、リッジ部ＲＪ上に位置し、第１テザー部Ｔ１から離隔した第２テザー部Ｔ２を含み、第１ウィング部Ｗ１は第２テザー部Ｔ２に繋がってよい。こうすれば、第１および第２テザー部Ｔ１・Ｔ２によって第１ウィング部Ｗ１を保持することができ、第１ウィング部Ｗ１の安定性が高まる。第１テザー部Ｔ１および第２テザー部Ｔ２は、第１ウィング部Ｗ１の第１方向Ｘに向かい合う両端部に繋がってよく、第１凹部Ｂ１が、第１テザー部Ｔ１および第２テザー部Ｔ２の間に位置してよい。第１テザー部Ｔ１の第１方向Ｘのサイズは、第１ウィング部Ｗ１の第１方向Ｘのサイズの１／４以下であってよい。こうすれば、第１テザー部Ｔ１および第１ウィング部Ｗ１の分断が容易になる。

　第１テザー部Ｔ１および第１凹部Ｂ１の境界ＢＴは、第１ウィング部Ｗ１の端部近傍に位置していてもよい。これにより、後述するように半導体基板１０の表面にテープまたは支持基板を押し付けて第１ウィング部Ｗ１を剥離する際に、分断面（例えば劈開面）を第１ウィング部Ｗ１の端部に形成し易くすることができる。ここで、第１ウィング部Ｗ１の端部近傍とは、例えば第１ウィング部Ｗ１の端部から１～１０μｍの領域であってよい。

　リッジ部ＲＪの上面は、窒化物半導体層８の結晶成長の起点となるシード領域Ｓであってよい。半導体基板１０では、第１凹部Ｂ１の底がリッジ部ＲＪに至ってよく、第１凹部Ｂ１の底にシード領域Ｓが露出してもよい。リッジ部ＲＪが窒化物半導体（例えば、ＧａＮ半導体、ＡｌＮ）を含むシード部を有し、シード領域Ｓは、シード部の上面であってよい。

　窒化物半導体層８は主成分として窒化物半導体を含む。窒化物半導体は、例えば、ＡｌｘＧａyＩｎｚＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）と表すことができ、具体例として、ＧａＮ系半導体、ＡｌＮ（窒化アルミニウム）、ＩｎＡｌＮ（窒化インジウムアルミニウム）、ＩｎＮ（窒化インジウム）を挙げることができる。ＧａＮ系半導体とは、ガリウム原子（Ｇａ）および窒素原子（Ｎ）を含む半導体であり、典型的な例として、ＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮを挙げることができる。

　窒化物半導体層８は、ドープ型（例えば、ドナーを含むｎ型）でもノンドープ型でもよい。半導体基板とは、半導体を含む基板という意味であり、リッジ基板ＲＳの主基板１は、半導体（例えば、シリコン、炭化シリコン）を含んでもよいし、半導体を含まなくてもよい。半導体を含まない主基板１として、例えばサファイア基板が挙げられる。リッジ基板ＲＳをテンプレート基板あるいは成長用基板と呼んでもよい。リッジ基板ＲＳにおいては、リッジ部ＲＪに主基板１の一部が含まれてもよい。

　第１方向Ｘは、窒化物半導体層８のｍ軸方向（＜１－１００＞方向）であってよい。第２方向Ｙは、窒化物半導体層８のａ軸方向（＜１１－２０＞方向）であってよい。窒化物半導体層８の厚さ方向（第３方向Ｚ）が窒化物半導体層８のｃ軸方向（＜０００１＞方向）であってよく、半導体基板１０における高低方向がｃ軸と平行であってよい。半導体基板１０の法線方向（第３方向Ｚ）と平行な視線で対象物を視る（透視的な場合を含む）ことを「平面視」と呼ぶことがある。

　窒化物半導体層８は、リッジ部ＲＪの上面（シード領域Ｓ）を起点として、ＥＬＯ（Epitaxial Lateral Overgrowth）法によって形成することができる。リッジ部ＲＪ上に成長した基部（縦成長層）から横方向（第２方向Ｙ）に伸び、第１表面部Ｆ１から分離されて空隙上に位置する第１ウィング部Ｗ１を形成することで、欠陥密度が低くかつ平坦性の高い幅広の第１ウィング部Ｗ１を得ることができる。

　窒化物半導体層８のうち、リッジ部ＲＪの上方に位置する第１および第２テザー部Ｔ１・Ｔ２は、貫通転位が多い転位継承部であってよく、第１および第２ウィング部Ｗ１・Ｗ２は、転位継承部と比較して貫通転位密度が小さい低欠陥部であってよい。

　窒化物半導体層８は、第１表面部Ｆ１から浮いた状態で第１ウィング部Ｗ１から第１方向Ｘに離隔する第３ウィング部Ｗ３を含んでよい。窒化物半導体層８は、リッジ部ＲＪ上に位置し、第１テザー部Ｔ１から離隔した第３テザー部Ｔ３を含み、第３ウィング部Ｗ３は第３テザー部Ｔ３に繋がってよい。窒化物半導体層８は、第１テザー部Ｔ１と第３テザー部Ｔ３との間に位置し、第１テザー部Ｔ１に対して凹んだ形状である第３凹部Ｂ３を含んでよい。窒化物半導体層８は、第１表面部Ｆ１から浮いた状態で第１ウィング部Ｗ１から第２方向Ｙに離隔する第４ウィング部Ｗ４を含んでよい。第１ウィング部Ｗ１および第４ウィング部Ｗ４は、ギャップＧＰを介して隣り合っていてよい。

　半導体基板１０では、第１表面部Ｆ１および第２表面部Ｆ２それぞれが成長抑制機能を有してよい。第１表面部Ｆ１は第１マスク部５Ａ、第２表面部Ｆ２は第２マスク部５Ｂであり、第１マスク部５Ａ上に、中空部ＪＤを介して第１ウィング部Ｗ１が位置してよい。リッジ部ＲＪの側面が成長抑制機能を有してよい。

　第１テザー部Ｔ１の厚みは、第１ウィング部Ｗ１の厚みよりも小さくてよい。第１テザー部Ｔ１の面積に対する第１ウィング部Ｗ１の面積の比の値が１０以上であってよい。第１テザー部Ｔ１の側面に曲面ＴＳが含まれてもよく、第１凹部Ｂ１の内壁に曲面ＴＳが含まれてもよい。

　以下では、第１～第４ウィング部Ｗ１～Ｗ４の総称をウィング部Ｗ、第１～第３テザー部Ｔ１～Ｔ３の総称をテザー部Ｔ、第１および第２マスク部５Ａ・５Ｂの総称をマスク部５と表現することがある。

　図３は、第１テザー部の構成例を示す断面図である。第１凹部Ｂ１および第１テザー部Ｔ１は、リッジ部ＲＪ上に結晶成長した縦成長層（基部）のパターニングによって形成することができる。図３に示すように、第１テザー部Ｔ１が、上細り型のテーパ形状であってよい。

　図４および図５は、第１ウィング部の構成例を示す断面図である。図１並びに図４および図５に示すように、第１ウィング部Ｗ１は、第１テザー部Ｔ１に繋がり、第１方向Ｘに伸びる第１エッジＥ１を含んでよい。第１ウィング部Ｗ１は、第１テザー部Ｔ１に繋がり、第１方向Ｘと直交する第２方向Ｙに伸びる第２エッジＥ２を含んでよい。第１および第２エッジＥ１・Ｅ２は、窒化物半導体層８のパターニングによって形成することができ、第１ウィング部Ｗ１に、上細り型のテーパ面ＷＳが含まれてよい。

　図６は、図１のａ－ａ線およびｂ－ｂ線による断面図の別例である。図２では、第１凹部Ｂ１の底がリッジ部ＲＪに至る（第１凹部Ｂ１が窒化物半導体層８を貫通する開口である）がこれに限定されない。図６のように、第１凹部Ｂ１の底がリッジ部ＲＪに至らない（第１凹部Ｂ１が窒化物半導体層８を貫通しない）構成でもよい。

　図７は、本実施形態に係る半導体基板の製造方法を示すフローチャートである。図８は、本実施形態に係る半導体基板の製造方法を示す断面図である。図７および図８に示すように、本実施形態に係る半導体基板の製造方法は、第１方向Ｘに伸びるリッジ部ＲＪ、並びに、リッジ部ＲＪよりも低位置であり、リッジ部ＲＪを介して隣り合う第１表面部Ｆ１および第２表面部Ｆ２を含むリッジ基板ＲＳを形成する工程Ｓ１０と、リッジ基板ＲＳ上に窒化物半導体層８を形成する工程Ｓ２０と、窒化物半導体層８を、例えばドライエッチングを用いてパターニングし、リッジ部ＲＪ上に位置する第１テザー部Ｔ１と、第１表面部Ｆ１から浮いた状態で第１テザー部Ｔ１に繋がる第１ウィング部Ｗ１と、リッジ部ＲＪ上に位置し、第１テザー部Ｔ１に対して凹んだ形状である第１凹部Ｂ１とを形成する工程Ｓ３０とを含む。

　工程Ｓ２０にはＥＬＯ法を用いてよく、互いに近づく（第２方向Ｙに平行な）向きに成長する第１ウィング部Ｗ１および第４ウィング部Ｗ４が会合しない（ギャップＧＰが形成されている）状態で窒化物半導体層８の成長を止めてよい。工程Ｓ３０では、リッジ部ＲＪ上に結晶成長した基部ＵＲ（縦成長層）のパターニングによって第１凹部Ｂ１および第１テザー部Ｔ１が形成されてよい。例えば、基部ＵＲのうち、レジストで覆われずにエッチングされた部分が第１凹部Ｂ１となり、レジストで覆われてエッチングされなかった部分が第１テザー部Ｔ１となってよい。窒化物半導体層８のエッチングにはドライエッチング法を用いることができる。第２凹部Ｂ２および第３凹部Ｂ３、並びに第１および第３ウィング部Ｗ１・Ｗ３の間隙（分離溝）は、工程Ｓ３０で形成されてよい。

　図９は、本実施形態に係る半導体基板の製造装置を示すブロック図である。半導体基板の製造装置３１は、図７の工程Ｓ１０を行う装置Ｍ１０と、図７の工程Ｓ２０を行う装置Ｍ２０と、図７の工程Ｓ３０を行う装置Ｍ３０と、装置Ｍ１０・Ｍ２０・Ｍ３０を制御する装置Ｍ３５とを備える。装置Ｍ２０がＭＯＣＶＤ装置であってよい。

　図１０は、本実施形態に係る半導体基板の別の製造方法を示す断面図である。図１０に示すように、主基板１上にシード部３およびマスクパターン６（第１および第２マスク部５Ａ・５Ｂとシード部３を露出させる開口部を含む）が形成されたテンプレート基板７上に、マスクパターン６と接する窒化物半導体層８を形成し、その後、窒化物半導体層８のパターニングによって、マスクパターン６の開口部上に成長した基部ＵＲ（縦成長層）に第１凹部Ｂ１および第１テザー部Ｔ１を形成し、その後にマスクパターン６を除去することで、半導体基板１０を形成してもよい。

　図１１は、本実施形態に係る半導体基板の構成例を示す平面図である。図１２は、本実施形態に係る半導体基板の構成例を示す断面図である。図１１および図１２に示すように、半導体基板１０は、窒化物半導体層８上に位置し、活性層を含む機能層９を備え、第１ウィング部Ｗ１上に機能層９が位置してよい。機能層９上に電極Ｄが位置してもよい。第１テザー部Ｔ１上に機能層９が位置してよく、平面視で第１テザー部Ｔ１および機能層９が重なってよい。機能層９が活性層およびｐ型層を含んでもよい。リッジ基板ＲＳの上方に窒化物半導体層８および機能層９を形成した後に、窒化物半導体層８および機能層９をパターニングして第１凹部Ｂ１および第１テザー部Ｔ１を形成する場合は、図１１および図１２に示すように、平面視において第１凹部Ｂ１が機能層９に重ならない構造となってよい。

　図１３は、テザー部およびウィング部の分断例を示す平面図である。図１４は、テザー部およびウィング部の分断例を示す断面図である。図１１～図１４に示すように、第１ウィング部Ｗ１並びに機能層９および電極Ｄを含む積層体１５うち、第１テザー部Ｔ１との隣接部Ａ１、および第２テザー部Ｔ２との隣接部Ａ２それぞれを破断させることで、第１ウィング部Ｗ１を第１および第２テザー部Ｔ１・Ｔ２から分離し、積層体１５を半導体デバイス２０（半導体チップ）として個片化することができる。例えば、半導体基板１０の表面にテープＴＰを押し付けることで、隣接部Ａ１・Ａ２が窒化物半導体層８のｍ面に平行な面ＣＦで割れ、図１４に示すように、半導体デバイス２０をテープＴＰに転写することができる。このとき、劈開面をｍ面にすることで、劈開によるデブリが生じるおそれが低減し、転写歩留まりを高めることができる。

　図１５は、テザー部およびウィング部の分断例を示す断面図である。図１５に示すように、半導体基板１０の電極Ｄを金属層（例えば半田層）Ｈを介して支持基板ＳＴ（例えば、サブマウント基板）に接合した後に、支持基板ＳＴを下押しする（半導体基板１０に押し付ける）ことで、隣接部Ａ１・Ａ２が窒化物半導体層８のｍ面に平行な面ＣＦで割れ、図１５に示すように、半導体デバイス２０を支持基板ＳＴに転写することができる。この場合、複数のウィング部Ｗをそれぞれ含む複数の積層体１５のうち、第１ウィング部Ｗ１を含む積層体１５のみを選択的に転写する選択転写を行ってもよい。

　図１６は、半導体デバイス構成例を示す断面図である。図１７は、半導体デバイス構成例を示す上面図である。図１６および図１７に示すように、半導体デバイス２０が、第１ウィング部Ｗ１、機能層９および電極Ｄ１・Ｄ２を備えてよい。機能層９がｎ型層９Ｎ、活性層９Ａおよびｐ型層９Ｐを含んでもよい。ｎ型層９Ｎがｎ型ＧａＮ系半導体を含んでよく、ｐ型層９Ｐがｐ型ＧａＮ系半導体を含んでよい。活性層９Ａが量子井戸構造であってよい。半導体デバイス２０が発光素子（例えば、ＬＥＤ素子、レーザ素子）である場合、第１ウィング部Ｗ１を、テーパ面ＷＳを含むテーパ形状とすることで、裏面ＷＢ（電極Ｄが位置する面の反対側となる面）への光取り出し効率を高めることができる。半導体デバイス２０では、電極Ｄ１をアノードとし、電極Ｄ２をカソードとしてもよい。

　図１８は、本実施形態に係る半導体基板の構成例を示す平面図である。図１９は、本実施形態に係る半導体基板の構成例を示す断面図である。図２０は、テザー部およびウィング部の分断例を示す平面図である。図２１は、テザー部およびウィング部の分断例を示す断面図である。リッジ基板ＲＳの上方に窒化物半導体層８を形成した後に窒化物半導体層８をパターニングして第１凹部Ｂ１および第１テザー部Ｔ１を形成し、その後に機能層９を形成した場合は、図１８および図１９に示すように、平面視において第１凹部Ｂ１が機能層９に重なる構造となってよい。第１テザー部Ｔ１上に機能層９が位置してよく、平面視で第１テザー部Ｔ１および機能層９が重なってよい。

　図１８～図２１に示すように、第１ウィング部Ｗ１並びに機能層９および電極Ｄを含む積層体１５のうち、第１テザー部Ｔ１との隣接部Ａ１、および第２テザー部Ｔ２との隣接部Ａ２それぞれを破断させることで、第１ウィング部Ｗ１を第１および第２テザー部Ｔ１・Ｔ２から分離し、積層体１５を半導体デバイス２０（半導体チップ）として個片化することができる。例えば、半導体基板１０の表面にテープＴＰを押し付けることで、隣接部Ａ１・Ａ２が窒化物半導体層８のｍ面に平行な面ＣＦ（例えば、劈開面）で割れ、図２１に示すように、半導体デバイス２０をテープＴＰに転写することができる。

　図２２は、本実施形態に係る半導体デバイスの製造方法を示すフローチャートである。図２３は、本実施形態に係る半導体デバイスの製造方法を示す断面図である。本実施形態に係る半導体デバイスの製造方法は、図２２および図２３に示すように、第１方向Ｘに伸びるリッジ部ＲＪ、並びに、リッジ部ＲＪよりも低位置であり、リッジ部ＲＪを介して隣り合う第１表面部Ｆ１および第２表面部Ｆ２を含むリッジ基板ＲＳと、リッジ基板ＲＳ上に位置する窒化物半導体層８とを備え、窒化物半導体層８は、リッジ部ＲＪ上に位置する第１テザー部Ｔ１と、第１表面部Ｆ１から浮いた状態で第１テザー部Ｔ１に繋がる第１ウィング部Ｗ１と、リッジ部ＲＪ上に位置し、第１テザー部Ｔ１に対して凹んだ形状である第１凹部Ｂ１とを含む半導体基板１０を準備する工程Ｓ４０と、第１ウィング部Ｗ１上に、活性層９Ａを含む機能層９を形成する工程Ｓ５０と、第１ウィング部Ｗ１および第１テザー部Ｔ１を分断して半導体デバイス２０を得る工程Ｓ６０とを含む。

　工程Ｓ５０においては、実質的に歪のない第１ウィング部Ｗ上に、機能層９（例えば量子井戸構造を有する活性層９Ａを含む）を形成することができ、機能層９の品質が高まるというメリットがある。工程Ｓ５０には、サブマウント等の支持基板ＳＴ（図２３参照）のほかに転写用のテープを用いることができる。工程Ｓ４０・Ｓ５０によって得られる半導体基板１０（第１テザー部Ｔ１、第１凹部Ｂ１および機能層９含む）を準備した後に工程Ｓ６０を行ってもよい。

　図２４は、本実施形態に係る半導体デバイスの製造装置を示すブロック図である。半導体デバイスの製造装置６１は、図２２の工程Ｓ４０を行う装置Ｍ４０と、工程Ｓ５０を行う装置Ｍ５０と、工程Ｓ６０を行う装置Ｍ６０と、装置Ｍ４０・Ｍ５０・Ｍ６０を制御する装置Ｍ６５とを備えてよい。

　図２５は、本実施形態に係る半導体デバイスの製造方法を示すフローチャートである。図２６は、本実施形態に係る半導体デバイスの製造方法を示す断面図である。本実施形態に係る半導体デバイスの製造方法は、図２５および図２６に示すように、第１方向Ｘに伸びるリッジ部ＲＪ、並びに、リッジ部ＲＪよりも低位置であり、リッジ部ＲＪを介して隣り合う第１表面部Ｆ１および第２表面部Ｆ２を含むリッジ基板ＲＳと、リッジ基板ＲＳ上に位置し、第１表面部Ｆ１および第２表面部Ｆ２に接触しない（中空部ＪＳを介して第１および第２表面部Ｆ１・Ｆ２に対向する）窒化物半導体層８とを備える半導体基板１０を準備する工程Ｓ７０と、窒化物半導体層８上に機能層９（例えば、活性層９Ａを含む）を形成する工程Ｓ８０と、機能層９を形成した後に窒化物半導体層８をパターニングし、窒化物半導体層８に、リッジ部ＲＪ上に位置する第１テザー部Ｔ１と、第１表面部Ｆ１から浮いた状態で第１テザー部Ｔ１に繋がる第１ウィング部Ｗ１と、リッジ部ＲＪ上に位置し、第１テザー部Ｔ１に対して凹んだ形状である第１凹部Ｂ１とを形成する工程Ｓ８５と、第１ウィング部Ｗ１および第１テザー部Ｔ１を分断して半導体デバイス２０を得る工程Ｓ９０とを含んでよい。

　このように、リッジ基板ＲＳの上方に窒化物半導体層８および機能層９を形成した後に、窒化物半導体層８および機能層９をパターニングして第１凹部Ｂ１および第１テザー部Ｔ１を形成することで、窒化物半導体層８および機能層９（窒化物半導体を含む）を連続形成することができるメリットがある。第１および第３ウィング部Ｗ１・Ｗ３の間隙は、工程Ｓ８５で形成されてよい。工程Ｓ９０には、サブマウント等の支持基板ＳＴ（図２６参照）のほかに転写用のテープを用いることができる。工程Ｓ７０・Ｓ８０・Ｓ８５によって得られる半導体基板１０（第１テザー部Ｔ１、第１凹部Ｂ１および機能層９含む）を準備した後に工程Ｓ９０を行ってもよい。

　図２７は、本実施形態に係る半導体デバイスの製造装置を示すブロック図である。半導体デバイスの製造装置９１は、図２５の工程Ｓ７０を行う装置Ｍ７０と、工程Ｓ８０を行う装置Ｍ８０と、工程Ｓ８５を行う装置Ｍ８５と、工程Ｓ９０を行う装置Ｍ９０と、装置Ｍ７０・Ｍ８０・Ｍ８５・Ｍ９０を制御する装置Ｍ９５とを備えてよい。

　図２８および図２９は、本実施形態に係る半導体基板の構成例を示す平面図である。図２８の半導体基板１０のように、第１および第２テザー部Ｔ１・Ｔ２の第１方向Ｘのサイズが、第１ウィング部Ｗ１の第１方向Ｘのサイズの１／４よりも大きく、第１および第２テザー部Ｔ１・Ｔ２の間に円形状の開口をもつ第１凹部Ｂ１が位置する構成でもよい。図２８に示すように、第１ウィング部Ｗ１上に機能層９および電極Ｄが位置してもよく、第１テザー部Ｔ１上に機能層９が位置してもよい。この場合、第１ウィング部Ｗ１のうち第１テザー部Ｔ１に隣接する部分および第２テザー部Ｔ２に隣接する部分を破断させることで、第１ウィング部Ｗ１と第１および第２テザー部Ｔ１・Ｔ２とを分断し、第１ウィング部Ｗ１並びに機能層９および電極Ｄを含む積層体１５を半導体デバイス２０として個片化することができる。

　図３０および図３１は、本実施形態に係る半導体基板の構成例を示す平面図である。図３０の半導体基板１０のように、窒化物半導体層８は、第１表面部Ｆ１から浮いた状態で第１ウィング部Ｗ１から第１方向Ｘに離隔する第３ウィング部Ｗ３を含んでよく、第３ウィング部Ｗ３は第１テザー部Ｔ１に繋がってよい。この場合、第１ウィング部Ｗ１のうち第１テザー部Ｔ１に隣接する部分および第２テザー部Ｔ２に隣接する部分を破断させることで、第１ウィング部Ｗ１と第１および第２テザー部Ｔ１・Ｔ２とを分断し、第１ウィング部Ｗ１並びに機能層９および電極Ｄを含む積層体１５を半導体デバイス２０として個片化することができる。

　図３２Ａおよび図３２Ｂ並びに図３３は、本実施形態に係る半導体基板の構成例を示す平面図である。図３２Ａおよび図３３に示すように、第１ウィング部Ｗ１は、第１テザー部Ｔ１に隣接する第１切り欠き部Ｃ１を含んでよい。第１ウィング部Ｗ１は、第１テザー部Ｔ１に隣接する第１および第２切り欠き部Ｃ１・Ｃ２を含み、平面視において、第１切り欠き部Ｃ１の先端および第２切り欠き部Ｃ２の先端を結ぶ直線ＣＬが第１方向Ｘに対して斜めをなしてよい。この直線ＣＬは、窒化物半導体層８のｍ面に平行であってよい。この場合、第１ウィング部Ｗ１を、第１テザー部Ｔ１に隣接する直線ＣＬを含む面ＣＦと、第２テザー部Ｔ２に隣接する直線ＣＬを含む面ＣＦとで破断させることで、第１ウィング部Ｗ１と第１および第２テザー部Ｔ１・Ｔ２とを分断し、第１ウィング部Ｗ１並びに機能層９および電極Ｄを含む積層体１５を半導体デバイス２０として個片化することができる。

　図３２Ｂに示すように、第１凹部Ｂ１の幅（第２方向Ｙのサイズ）は、リッジ部ＲＪの幅よりも大きくてもよい。すなわち、第１凹部Ｂ１下にリッジ部ＲＪの全幅が露出する構成でもよい。第１テザー部Ｔ１の一部がリッジ基板ＲＳから浮いていてもよい。すなわち、第１テザー部Ｔ１の一部とリッジ基板ＲＳ（第１表面部Ｆ１）との間に空隙があってよい。平面視において、第１ウィング部Ｗ１の内周ＷＥとリッジ部ＲＪとが第２方向Ｙに離れていてもよい。

　図３４および図３５は、本実施形態に係る半導体基板の構成例を示す平面図である。図３４の半導体基板１０のように、窒化物半導体層８は、リッジ部ＲＪ上に位置し、第１テザー部Ｔ１に対して凹んだ形状である第２凹部Ｂ２を含んでよく、第１テザー部Ｔ１は、第１凹部Ｂ１および第２凹部Ｂ２の間に位置してよい。平面視において、第１凹部Ｂ１が第１ウィング部Ｗ１および第２ウィング部Ｗ２に隣接してよい。

　第１テザー部Ｔ１は、第１ウィング部Ｗ１の第１方向Ｘの中央部に繋がってよい。第１テザー部Ｔ１の第１方向Ｘのサイズが、第１ウィング部Ｗ１の第１方向Ｘのサイズの１／４以下であってよい。この場合、第１ウィング部Ｗ１のうち第１テザー部Ｔ１に隣接する部分を破断させることで、第１ウィング部Ｗ１および第１テザー部Ｔ１を分断し、第１ウィング部Ｗ１並びに機能層９および電極Ｄを含む積層体１５を半導体デバイス２０として個片化することができる。

　図３６および図３７は、本実施形態に係る半導体基板の構成例を示す平面図である。図３６の半導体基板１０のように、第１テザー部Ｔ１の第１方向Ｘのサイズが、第１ウィング部Ｗ１の第１方向Ｘのサイズの１／４よりも大きくてもよい。この場合、第１ウィング部Ｗ１のうち第１テザー部Ｔ１に隣接する部分を破断させることで、第１ウィング部Ｗ１と第１テザー部Ｔ１とを分断し、第１ウィング部Ｗ１並びに機能層９および電極Ｄを含む積層体１５を半導体デバイス２０として個片化することができる。

　図３８は、リッジ基板の構成例を示す断面図である。図２等のリッジ基板ＲＳにおいて主基板１の凸部およびシード部３の間にバッファ部２を形成してもよい。図２等では、リッジ部ＲＪに主基板１の一部（凸部）が含まれているがこれに限定されない。上面フラットな主基板１上に、ストライプ状のシード部３を形成してリッジ部ＲＪとしてもよく、主基板１とストライプ状のシード部３との間にバッファ部２を形成してもよい。この場合、マスクパターン６から露出したシード部３の上面がシード領域Ｓとなる。上面フラットな主基板１上に、ストライプ状の凸部を有するシード部３を形成してリッジ部ＲＪとしてもよい。

　シード部３として、ＧａＮ系半導体、ＡｌＮ等を用いることができる。バッファ部２として、Ａｌ、ＡｌＮ、ＳｉＣ等を用いることができる。主基板１にシリコン基板を用いる場合は、メルトバック（シリコンガリウム溶融）抑制のため、シリコン基板に接するバッファ部２がガリウムを含んでいないことが望ましい。

　リッジ基板ＲＳは、窒化物半導体層８と格子定数の異なる異種基板である主基板１を有してもよい。主基板１の面方位は、例えば、シリコン基板の（１１１）面、サファイア基板の（０００１）面、ＳｉＣ基板の６Ｈ－ＳｉＣ（０００１）面である。これらは例示であって、窒化物半導体層８をＥＬＯ法で成長させることができる基板および面方位であればよい。

　マスクパターン６は、マスク部５（５Ａ・５Ｂ）を含む。マスク部５は、窒化物半導体層８を横方向成長させるための選択成長マスク（堆積抑制マスク）として機能してよい。

　マスク部５として、例えば、シリコン酸化膜（ＳｉＯｘ）、窒化チタン膜（ＴｉＮ等）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）、および高融点（例えば１０００度以上）をもつ金属膜のいずれか１つを含む単層膜、またはこれらの少なくとも２つを含む積層膜を用いることができる。シリコン基板、窒化シリコン基板等を熱酸化処理を施して得られる熱酸化膜をマスク部５として用いてもよい。マスク部５として、シリコン酸化膜およびシリコン窒化膜をこの順に形成した積層膜を用いることができる。半導体層８に接する上層膜はシリコン窒化膜としてもよい。

　リッジ基板ＲＳ上の窒化物半導体層８は、例えば以下のように形成することができる。本例では、窒化物半導体層８をＧａＮ層とし、成長温度を１０００－１２００度、Ｖ／ＩＩＩ比を５００－２００００、成長圧力を５０ｋＰａとした。なお、窒化物半導体層８をｎ型とするために、ＳｉＨ_４を流してドーピングしてもよい。窒化物半導体層８の成膜条件は、少なくとも２段階に分けて設定することが好ましい。第１段階では、成膜温度を１０３０℃程度とし、Ｖ／ＩＩＩは２０００程度として、リッジ部ＲＪ上に窒化物半導体層８の成長核（縦成長層）を形成する。成長核の厚さ（高さ）は１μｍ～３μｍ程度とし、その幅はリッジ部ＲＪの幅と同程度あるいは少しａ軸方向（＜１１－２０＞方向）にはみ出したサイズとしてよい。第２段階では、成膜温度を１００℃程度上げて、ＧａＮ層を成長核から横方向（ａ軸方向）に成長させ、空隙ＪＳ上を逆方向に成長する窒化物半導体層８（ＧａＮ層）同士のギャップＧＰの幅が規定値（例えば、１０μｍ以下）になった時点で成長を止めた。以上により得られた半導体基板１０（窒化物半導体層８が露出した状態）については、ＭＯＣＶＤ装置から取り出してストックしてもよいし、引き続いてＭＯＣＶＤ装置内で活性層等を含む機能層９を形成してもよい。

　第１ウィング部Ｗ１は、第１方向Ｘの幅の厚さに対する比が５．０以上であってよい。第１ウィング部Ｗ１は、第１方向Ｘの幅が７．０〔μｍ〕以上であってよい。ギャップＧＰの幅が空隙ＪＳの厚さ（高さ）よりも大きくてもよい。第１ウィング部Ｗ１の幅のリッジ部ＲＪの幅に対する比が、３．０以上であってよい。空隙ＪＳの厚さ（高さ）は、３．０〔μｍ〕以下であってよい。マスク部５の厚さは、５０〔ｎｍ〕以下であてよい。シード部３は、アルゴンまたは酸素を２×１０^１８／ｃｍ^３以上含む窒化物半導体で構成されていてよい。

　図３９は、本実施形態に係る半導体基板の構成例を示す平面図である。図４０は、図３９のａ－ａ線およびｂ－ｂ線を含む断面図の一例である。図３９および図４０に示すように、半導体基板１０は、第１方向Ｘに伸びるリッジ部ＲＪ、並びに、リッジ部ＲＪよりも低位置であり、リッジ部ＲＪを介して隣り合う第１表面部Ｆ１および第２表面部Ｆ２を含むリッジ基板ＲＳと、リッジ基板ＲＳ上に位置する窒化物半導体層８とを備え、窒化物半導体層８は、リッジ部ＲＪ上に位置する第１テザー部Ｔ１と、第１表面部Ｆ１から浮いた状態で第１テザー部Ｔ１に繋がる第１ウィング部Ｗ１と、リッジ部ＲＪ上に位置し、第１テザー部Ｔ１に対して凹んだ形状である第１凹部Ｂ１とを含む。リッジ部ＲＪは、窒化物半導体層８と繋がる結晶部ＣＳと、結晶部ＣＳに接する成長抑制膜ＤＦとを含む。

　リッジ基板ＲＳは、窒化物半導体層８と格子定数が異なる主基板１を含んでよく、窒化物半導体層８がＧａＮ系半導体を含み、主基板１がシリコン基板または炭化シリコン基板であってよい。リッジ基板ＲＳは、主基板１の上方に位置する下地層４を備え、下地層４は、シード領域Ｓと、第１表面部Ｆ１（成長抑制領域ＤＡ）とを含み、シード領域Ｓ上に結晶部ＣＳが位置してよい。リッジＲＳ基板では、下地層４に、改質領域および非改質領域が形成され、非改質領域がシード領域Ｓとして機能し、改質領域が成長抑制領域（非シード領域）ＤＡとして機能する。改質領域（Ｆ１・Ｆ２）は、下地層４（例えば、ＡｌＮ層）にプラズマ処理等を施して形成することができる。

　図３９・図４０の半導体基板１０では、シード領域Ｓ（非改質領域）上の結晶部ＣＳ（例えばＧａＮ系半導体結晶）と、結晶部ＣＳに接する成長抑制膜ＤＦ（例えば窒化珪素膜）とを連続形成した後に、第１ウィング部Ｗ１を、第１表面部Ｆ１（成長抑制領域ＤＡ）から浮かした状態で横方向成長させることができる。

　窒化物半導体層８は、第２表面部Ｆ２（成長抑制領域ＤＡ）から浮いた状態で第１テザー部Ｔ１に繋がる第２ウィング部Ｗ２を含んでよい。窒化物半導体層８は、リッジ部ＲＪ上に位置し、第１テザー部Ｔ１から離隔した第２テザー部Ｔ２を含み、第１ウィング部Ｗ１は第２テザー部Ｔ２に繋がってよい。こうすれば、第１および第２テザー部Ｔ１・Ｔ２によって第１ウィング部Ｗ１を保持することができ、第１ウィング部Ｗ１の安定性が高まる。第１テザー部Ｔ１および第２テザー部Ｔ２は、第１ウィング部Ｗ１の第１方向Ｘに向かい合う両端部に繋がってよく、第１凹部Ｂ１が、第１テザー部Ｔ１および第２テザー部Ｔ２の間に位置してよい。

　（附記事項）
　以上の開示は例示および説明を目的とするものであり、限定を目的とするものではない。これら例示および説明に基づけば、多くの変形形態が当業者にとって自明となるのであるから、これら変形形態も実施形態に含まれることに留意されたい。

　１　主基板
　２　バッファ部
　３　シード部
　５Ａ　第１マスク部（第１表面部）
　５Ｂ　第２マスク部（第２表面部）
　８　窒化物半導体層
　９　機能層
　９Ａ　活性層
　１０　半導体基板
　１５　積層体
　２０　半導体デバイス
　３１　半導体基板の製造装置
　６１，９１　半導体デバイスの製造装置
　Ｄ　電極
　Ｓ　シード領域
　Ｂ１　第１凹部
　Ｂ２　第２凹部
　Ｔ１　第１テザー部
　Ｔ２　第２テザー部
　Ｗ１　第１ウィング部
　Ｗ２　第２ウィング部
　Ｗ３　第３ウィング部
　Ｆ１　第１表面部
　Ｆ２　第２表面部
　ＪＤ　空隙
　ＲＪ　リッジ部
　ＲＳ　リッジ基板

Claims

　第１方向に伸びるリッジ部、並びに、前記リッジ部よりも低位置であり、前記リッジ部を介して隣り合う第１表面部および第２表面部を含むリッジ基板と、前記リッジ基板上に位置する窒化物半導体層とを備え、
　前記窒化物半導体層は、前記リッジ部上に位置する第１テザー部と、前記第１表面部から浮いた状態で前記第１テザー部に繋がる第１ウィング部と、前記リッジ部上に位置し、前記第１テザー部に対して凹んだ形状である第１凹部とを含む、半導体基板。
　前記窒化物半導体層は、前記第２表面部から浮いた状態で前記第１テザー部に繋がる第２ウィング部を含む、請求項１に記載の半導体基板。
　前記窒化物半導体層は、前記リッジ部上に位置し、前記第１テザー部から離隔した第２テザー部を含み、
　前記第１ウィング部は前記第２テザー部に繋がる、請求項１に記載の半導体基板。
　前記第１テザー部および前記第２テザー部は、前記第１ウィング部の前記第１方向に向かい合う両端部に繋がる、請求項３に記載の半導体基板。
　前記第１凹部が、前記第１テザー部および前記第２テザー部の間に位置する、請求項３に記載の半導体基板。
　前記窒化物半導体層は、前記リッジ部上に位置し、前記第１テザー部に対して凹んだ形状である第２凹部を含み、
　前記第１テザー部は、前記第１凹部および第２凹部の間に位置する、請求項１に記載の半導体基板。
　前記第１凹部の底が前記リッジ部に至る、請求項１に記載の半導体基板。
　前記第１凹部の底が前記リッジ部に至らない、請求項１に記載の半導体基板。
　前記リッジ部の上面はシード領域である、請求項１に記載の半導体基板。
　前記窒化物半導体層は、前記第１表面部から浮いた状態で前記第１ウィング部から前記第１方向に離隔する第３ウィング部を含む、請求項１に記載の半導体基板。
　前記窒化物半導体層は、前記リッジ部上に位置する第３テザー部と、前記リッジ部上に位置し、前記第３テザー部に対して凹んだ形状である第３凹部とを含み、
　前記第３凹部は、前記第１テザー部および前記第３テザー部の間に位置し、
　前記第３ウィング部は、前記前記第３テザー部に繋がる、請求項１０に記載の半導体基板。
　前記第３ウィング部は、前記第１テザー部に繋がる、請求項１０に記載の半導体基板。
　前記第１表面部および前記第２表面部それぞれが成長抑制機能を有する、請求項１に記載の半導体基板。
　前記第１表面部は第１マスク部、前記第２表面部は第２マスク部であり、
　前記第１マスク部上に、中空部を介して前記第１ウィング部が位置する、請求項１３に記載の半導体基板。
　前記リッジ基板は、前記窒化物半導体層と格子定数が異なる主基板を含む、請求項１に記載の半導体基板。
　前記リッジ部に、前記主基板の一部が含まれる、請求項１５に記載の半導体基板。
　前記第１テザー部の厚みは、前記第１ウィング部の厚みよりも小さい、請求項１に記載の半導体基板。
　前記第１テザー部の面積に対する前記第１ウィング部の面積の比の値が１０以上である、請求項１に記載の半導体基板。
　前記第１ウィング部は、前記第１テザー部に隣接する第１切り欠き部を含む、請求項１に記載の半導体基板。
　前記第１ウィング部は、前記第１テザー部に隣接する第２切り欠き部を含み、
　平面視において、前記第１切り欠き部の先端および前記第２切り欠き部の先端を結ぶ直線が第１方向に対して斜めをなす、請求項１９に記載の半導体基板。
　前記直線は、前記窒化物半導体層のｍ面に平行である、請求項２０に記載の半導体基板。
　前記第１ウィング部の側面に、上細り型のテーパ面が含まれる、請求項１に記載の半導体基板。
　前記第１テザー部の前記第１方向のサイズは、前記第１ウィング部の前記第１方向のサイズの１／４以下である、請求項１に記載の半導体基板。
　前記リッジ基板の上方に、活性層を含む機能層を備え、
　前記第１ウィング部の上方に前記機能層が位置する、請求項１に記載の半導体基板。
　前記第１テザー部の上方に前記機能層が位置する、請求項２４に記載の半導体基板。
　前記機能層は、平面視で前記第１凹部と重ならない、請求項２４に記載の半導体基板。
　前記機能層は、平面視で前記第１凹部と重なる、請求項２４に記載の半導体基板。
　前記窒化物半導体層がＧａＮ系半導体を含み、前記主基板がシリコン基板、サファイア基板あるいは炭化シリコン基板である、請求項１５に記載の半導体基板。
　前記リッジ部は、前記窒化物半導体層と繋がる結晶部と、前記結晶部に接する成長抑制膜とを含む、請求項１５に記載の半導体基板。
　前記リッジ基板は、前記主基板の上方に位置する下地層を備え、
　前記下地層は、シード領域と、前記第１表面部である非シード領域とを含み、
　前記シード領域上に前記結晶部が位置する、請求項２９に記載の半導体基板。
　前記非シード領域は、前記下地層の改質領域であり、
　前記シード領域は、前記下地層の非改質領域である、請求項３０に記載の半導体基板。
　第１方向に伸びるリッジ部、並びに前記リッジ部よりも低位置であり、前記リッジ部を介して隣り合う第１表面部および第２表面部を含むリッジ基板の上に窒化物半導体層を形成する工程と、
　前記窒化物半導体層をパターニングして、前記リッジ部上に位置する第１テザー部と、前記第１表面部から浮いた状態で前記第１テザー部に繋がる第１ウィング部と、前記リッジ部上に位置し、前記第１テザー部に対して凹んだ形状である第１凹部とを形成する工程とを含む、半導体基板の製造方法。
　第１方向に伸びるリッジ部、並びに、前記リッジ部よりも低位置であり、前記リッジ部を介して隣り合う第１表面部および第２表面部を含むリッジ基板と、前記リッジ基板上に位置する窒化物半導体層と、機能層とを備え、前記窒化物半導体層は、前記リッジ部上に位置する第１テザー部と、前記第１表面部から浮いた状態で前記第１テザー部に繋がる第１ウィング部と、前記リッジ部上に位置し、前記第１テザー部に対して凹んだ形状である第１凹部とを含んでおり、前記第１ウィング部上に前記機能層が位置する半導体基板を準備する工程と、
　前記第１ウィング部および前記第１テザー部を分断する工程とを含む、半導体デバイスの製造方法。
　第１方向に伸びるリッジ部、並びに、前記リッジ部よりも低位置であり、前記リッジ部を介して隣り合う第１表面部および第２表面部を含むリッジ基板と、前記リッジ基板上に位置する窒化物半導体層とを備え、前記窒化物半導体層は、前記リッジ部上に位置する第１テザー部と、前記第１表面部から浮いた状態で前記第１テザー部に繋がる第１ウィング部と、前記リッジ部上に位置し、前記第１テザー部に対して凹んだ形状である第１凹部とを含む半導体基板を準備する工程と、
　前記第１ウィング部上に機能層を形成する工程とを含む、半導体デバイスの製造方法。
　第１方向に伸びるリッジ部、並びに、前記リッジ部よりも低位置であり、前記リッジ部を介して隣り合う第１表面部および第２表面部を含むリッジ基板と、前記リッジ基板上に位置し、前記第１表面部および前記第２表面部に接触しない窒化物半導体層とを備える半導体基板を準備する工程と、
　前記窒化物半導体層上に機能層を形成する工程と、
　前記機能層を形成した後に前記窒化物半導体層をパターニングし、前記窒化物半導体層に、前記リッジ部上に位置する第１テザー部と、前記第１表面部から浮いた状態で前記第１テザー部に繋がる第１ウィング部と、前記リッジ部上に位置し、前記第１テザー部に対して凹んだ形状である第１凹部を形成する工程とを含む、半導体デバイスの製造方法。
　前記窒化物半導体層をＥＬＯ法を用いて形成する、請求項３２に記載の半導体基板の製造方法。
　前記機能層は、ＧａＮ系半導体を含む、量子井戸構造の活性層を有する、請求項３３または３４に記載の半導体デバイスの製造方法。
　前記第１テザー部および前記第１ウィング部を分断する工程を含む、請求項３４または３５に記載の半導体デバイスの製造方法。
　請求項３２に記載の各工程を行う、半導体基板の製造装置。
　請求項３３～３５のいずれか１項に記載の各工程を行う、半導体デバイスの製造装置。