TW202316504A - 半導體裝置之製造方法及製造裝置 - Google Patents

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Abstract

本發明執行如下步驟：準備半導體基板(11)，該半導體基板(11)於主基板之上方形成有第1半導體部(S1)；於第1半導體部(S1)形成複數個溝槽(TR)，藉此將第1半導體部(S1)分割成複數個基底半導體部(8)；及於複數個基底半導體部(8)之至少一者之上方形成化合物半導體部(9)。

Description

半導體裝置之製造方法及製造裝置
本發明係關於一種半導體裝置。
專利文獻1中揭示了一種為了將半導體裝置分離而對元件形成層進行PEC(Photo-Electro Chemical，光電化學)蝕刻之方法。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2020-136476號公報
[發明所欲解決之問題]
於該方法中，半導體裝置之品質有可能會因蝕刻損傷而下降。 [解決問題之技術手段]
本發明之半導體裝置之製造方法包含如下步驟：準備半導體基板，該半導體基板於主基板之上方形成有第1半導體部；將上述第1半導體部分割成複數個基底半導體部；及於上述複數個基底半導體部之至少一者之上方，形成化合物半導體部。 [發明之效果]
根據本發明，能提高半導體裝置之品質。
圖1係表示本實施方式之半導體裝置之製造方法之流程圖。圖2係表示本實施方式之半導體裝置之製造方法之俯視圖。如圖1～圖2所示，於本實施方式之半導體裝置之製造方法中，執行如下步驟：準備半導體基板11，該半導體基板11於包含主基板之模版基板7上形成有第1半導體部S1；將第1半導體部S1分割成複數個基底半導體部8；及於複數個基底半導體部8之至少一者之上方形成化合物半導體部9。
於對元件形成層進行蝕刻之先前之方法中，元件形成層有可能會因蝕刻而受到損傷。於本實施方式中，形成化合物半導體部9之前便將第1半導體部S1分割成複數個基底半導體部8。如此，成膜化合物半導體部9之活化層之前便會藉由例如溝槽TR之形成將第1半導體部S1分割開來，從而形成活化層之後便無需進行元件分割之蝕刻，藉此能避免對活化層造成損傷。由此，能提高包含化合物半導體部9之半導體裝置之品質。
模版基板7具有主基板、以及包含遮罩部5及開口部K之遮罩圖案6，第1半導體部S1可自開口部K(露出於開口部K之晶種部3)遍及遮罩部5上而形成。第1半導體部S1、以及基底半導體部8及化合物半導體部9可包含氮化物半導體(例如，GaN系半導體)。
作為半導體裝置之具體例，可例舉發光體(LED(Light Emitting Diode，發光二極體)晶片、半導體雷射晶片等)、次安裝有發光體之發光元件、封裝有發光元件之發光模組等，但並不限定於該等發光系之半導體裝置。例如，亦可為受光元件(Photo diode，光二極體)，該情形時，能獲得與發光系之半導體裝置之情形時相同之效果。
氮化物半導體例如可表達為AlxGayInzN(0≦x≦1；0≦y≦1；0≦z≦1；x＋y＋z＝1)，作為具體例，可例舉GaN系半導體、AlN(氮化鋁)、InAlN(氮化銦鋁)、InN(氮化銦)。GaN系半導體係指包含鎵原子(Ga)及氮原子(N)之半導體，作為典型例，可例舉GaN、AlGaN、AlGaInN、InGaN。基底半導體部8可為摻雜型(例如，包含供體之n型)，亦可為非摻雜型(i型)。
包含氮化物半導體之第1半導體部S1可使用ELO(Epitaxial Lateral Overgrowth，橫向磊晶過生長)法而形成。於ELO法中，使第1半導體部S1於具有遮罩圖案6(選擇生長遮罩圖案)之模版基板7上橫向生長。如此，即便模版基板7中包含之主基板為異種基板(晶格常數與第1半導體部S1不同之基板)，亦能於遮罩部5上形成貫穿差排密度較小之低缺陷部。因被低缺陷部上之化合物半導體部9繼承之穿透位錯(沿著厚度方向延伸之位錯)變少，故若為發光系之半導體裝置，則發光效率提高。
[實施例1] (半導體裝置之製造方法) 圖3係表示實施例1之半導體裝置之製造方法之流程圖。圖4係表示實施例1之半導體裝置之製造方法之俯視圖。圖5係表示實施例1之半導體裝置之製造方法之剖視圖。
於實施例1之半導體裝置之製造方法中，如圖3～圖5所示，執行如下步驟：準備模版基板7，該模版基板7具有主基板1、以及包含開口部K及遮罩部5之遮罩圖案6；自開口部K遍及遮罩部5上，形成包含氮化物半導體(例如，GaN系半導體)之第1半導體部S1；於第1半導體部S1形成複數個溝槽TR，藉此將第1半導體部S1分割成複數個基底半導體部8；於各基底半導體部8上形成包含氮化物半導體(例如，GaN系半導體)之化合物半導體部9；形成第1電極E1及第2電極E2；以及將包含基底半導體部8及化合物半導體部9之元件部(裝置積層體)DS自模版基板7轉印至支持基板SK。藉由將元件部DS轉印至支持基板SK(使其保持於支持基板SK)，模版基板7之遮罩部5與基底半導體部8分隔。遮罩圖案6可為遮罩層之圖案，第1半導體部S1可為第1半導體層，基底半導體部8可為基底半導體層，化合物半導體部9可為化合物半導體層。
例如，於先前之方法中，若完全不保護元件形成層，則目標以外之區域會被PEC蝕刻之蝕刻劑蝕刻，從而有可能導致半導體裝置之品質下降。又，於形成微LED等尺寸為100 μm以下之晶片之情形時，以往會藉由乾式蝕刻進行元件分離，但於上文所述之尺寸較小之晶片中，曾有經過乾式蝕刻之晶片之側面因蝕刻劑之離子、原子而受到物理、化學損傷之案例。若晶片尺寸為20 μm以下左右，則晶片之發光區域內之側面損傷之比率上升，從而亦會導致發光效率下降。活化層(例如，發光晶片之發光層、受光晶片之受光層)之側面損傷亦會引發嚴重之效率下降。
於實施例1中，例如形成包含活化層之化合物半導體部9之前會將第1半導體部S1分割成複數個基底半導體部8，從而形成活化層之後便無需進行元件分割之蝕刻，藉此來避免蝕刻損傷。由此，能提高包含化合物半導體部9之半導體裝置之品質。
圖6係表示實施例1之半導體裝置之製造裝置之方塊圖。如圖6所示，實施例1之半導體裝置之製造方法可藉由執行各步驟之半導體裝置之製造裝置40而實現。實施例1之半導體裝置之製造裝置40可具有準備模版基板7之裝置40A、形成第1半導體部S1之裝置40B、於第1半導體部S1形成複數個溝槽TR之裝置40C、形成化合物半導體部9之裝置40D、形成第1電極E1及第2電極E2之裝置40E、將元件部DS轉印至支持基板SK之裝置40F、及控制裝置40A～40F之裝置40G。關於裝置40B、40D，例如可使用MOCVD(Metal Organic Chemical Vapor Deposition，有機金屬化學氣相沈積)裝置。亦可使用裝置40B當作裝置40D。關於裝置40C，例如可使用蝕刻裝置。關於裝置40E，例如可使用濺鍍裝置。裝置40C、40E可包含光微影裝置。裝置40G可包含處理器及記憶體。裝置40G例如可為藉由執行內置記憶體、可通訊之外部裝置、或可存取之網路上所儲存之程式而控制裝置40A～40F之至少一者之構成，該程式、以及儲存有該程式之記錄媒體及外部裝置等亦包含於實施例1中。
於實施例1中，將第1半導體部S1分割成複數個基底半導體部8之後形成化合物半導體部9。因此，與將作為基底半導體部之基礎之第1半導體部與作為化合物半導體部之基礎之第2半導體部積層之後蝕刻第1及第2半導體部之實施方式(第2半導體部之側面會受到蝕刻影響之實施方式)相比，基於上文所說明之理由等，能提昇化合物半導體部9之側面之狀態。
再者，實施例1中，無需於活化層形成前執行全部之溝槽形成。亦可於形成化合物半導體部9之後執行用以剝離晶片之溝槽形成。另一方面，亦可於活化層形成前執行用以剝離晶片之溝槽形成、例如用以去除基底半導體部8之結合部(頸部)之溝槽形成。
如圖4及圖5所示，模版基板7具有主基板1、位於主基板1上之晶種部3、及位於晶種部3上之遮罩圖案6。遮罩圖案6包含遮罩部5及長條形狀之開口部K。於模版基板7中，晶種部3自開口部K露出，第1半導體部S1自晶種部3上開始晶體生長，從而與晶種部3結合。
於實施例1中，使用ELO法，例如呈沿著Y方向延伸之線狀形成包含氮化物半導體之第1半導體部S1。該情形時，要於在遮罩部5上逆向地橫向(X方向)生長之半導體晶體彼此於遮罩部5上締合之前阻止其等之生長。藉此，於在X方向上相鄰之第1半導體部S1之間形成間隙(gap)GP。X方向可為基底半導體部8之＜11-20＞方向(a軸方向)，Y方向可為基底半導體部8之＜1-100＞方向(m軸方向)，Z方向可為基底半導體部8之＜0001＞方向(c軸方向)。
實施例1中，可藉由蝕刻於第1半導體部S1形成複數個溝槽TR。複數個溝槽TR之至少一者可沿著開口部K之寬度方向(X方向)延伸。複數個溝槽TR之至少一者亦可沿著開口部K之長度方向(Y方向)延伸。可藉由包圍基底半導體部8之複數個溝槽TR及間隙GP，使基底半導體部8形成為島狀(與周圍不相連之狀態)。
對第1半導體部S1進行之蝕刻可為乾式蝕刻，且該乾式蝕刻藉由遮罩部5來終止。該情形時，遮罩部5作為蝕刻終止層發揮作用，且遮罩部5露出於溝槽TR之底部。該情形時，未必要使蝕刻於遮罩部5之表面終止，只要使蝕刻於遮罩部5中終止即可。遮罩部5由較第1半導體部S1難蝕刻之材料形成，只要能發揮使蝕刻終止之作用，即便蝕刻遮罩部5之一部分被蝕刻亦無妨。
各化合物半導體部9可對應於各基底半導體部8而形成為島狀。於基底半導體部8藉由複數個溝槽TR及間隙GP形成為島狀之情形時，俯視下(沿著Z方向觀察時)基底半導體部8被遮罩部5包圍。因氮化物半導體不易堆積於作為選擇生長遮罩之遮罩部5上，化合物半導體部9於(包含氮化物半導體之)基底半導體部8之上表面及側面生長，故能使化合物半導體部9形成為島狀。如此，能避免圖案化損傷，從而提昇化合物半導體部9之狀態。又，製造流程亦得到簡化。
又，如圖4所示，於以沿著開口部K之寬度方向(X方向)延伸之方式形成溝槽TR之情形時，能減少晶圓之翹曲。對主基板1使用具有與基底半導體部8不同之熱膨脹係數之異種基板之情形時，上述效果更為明顯。再者，有時將主基板1或模版基板7稱為晶圓，有時亦將模版基板7及其上之半導體部統稱為晶圓。例如，如圖4所示，於X方向上相鄰之第1半導體部S1藉由間隙GP而間隔開來。故而，晶圓之X方向之翹曲較少。但因第1半導體部S1係於Y方向上以較X方向之尺寸(寬度)長之尺寸連續地形成，故晶圓之Y方向之翹曲較多。而藉由在成膜活化層之前，利用X方向之溝槽TR將沿著Y方向延伸之第1半導體部S1分斷，應力得到緩和，晶圓之Y方向之翹曲減少。因此，成膜活化層時，晶圓之翹曲較少，容易使成膜過程中之晶圓表面之溫度於面內保持均一。從而，晶圓表面之溫度不均較小，例如於活化層包含In(銦)之情形時，能降低In濃度之不均，從而能改善晶圓面內之發光波長之不均。該效果於溝槽TR未到達基底半導體部8之下表面之狀態(於深度方向之中途停止之狀態)下亦可獲得。該情形時，藉由一面保護活化層之側面，一面再次以較第1次之溝槽寬度小之寬度對溝槽TR之中心部進行乾式蝕刻，能將半導體晶片自晶圓剝離。如此，活化層形成前所挖掘之溝槽TR亦可不到達遮罩部5。
圖7係實施例1之元件部之局部剖視圖。圖8係實施例1之元件部之局部俯視圖。如圖7所示，化合物半導體部9可包含活性部(活化層)9K。藉由在形成化合物半導體部9之前分割第1半導體部S1，形成基底半導體部8，能提昇活性部9K之側面之狀態。亦可於基底半導體部8上依序形成n型部9N、活性部9K及p型部9P作為化合物半導體部9。化合物半導體部9之厚度可為基底半導體部8之厚度之1/2以下。活性部9K及p型部9P之合計厚度可為基底半導體部8之厚度之1/2以下。 藉由將化合物半導體部9之厚度設為基底半導體部8之厚度之1/2以下，於基底半導體部8上形成化合物半導體部9之後，溝槽便不易被掩埋，從而剝離良率(剝離成功率)提高。
亦可於第1半導體部S1上形成再生長層(例如，包含n型GaN系半導體之緩衝層)，再於第1半導體部S1及再生長層形成複數個溝槽TR，藉此形成複數個基底半導體部8、及分割再生長層而獲得之複數個n型部。該情形時，可於基底半導體部8上之n型部之上形成活性部9K及p型部9P作為化合物半導體部9。即，用以分割第1半導體部S1之溝槽TR只要於成膜活性部9K之前形成即可，亦可先於第1半導體部S1上成膜n型部，然後再形成溝槽TR。
基底半導體部8可包含位於遮罩部5之上方之低缺陷部SD，且低缺陷部SD之穿透位錯(沿著Z軸方向延伸之位錯)之密度為5×10 6/cm 2以下。此處，貫穿差排密度例如可藉由對晶圓表面(例如，基底半導體部8或化合物半導體部9之表面)進行CL(Cathode Luminescence，陰極螢光)測定(例如，計數黑點之數量)而求出。 低缺陷部SD之貫穿差排密度亦可為位於開口部K上(晶種部3上)之位錯繼承部HD之貫穿差排密度之1/5以下。低缺陷部SD之基底面位錯之密度可為5×10 8/cm 2以下。基底面位錯可為與基底半導體部8之c面(X-Y面)平行地延伸之位錯。此處，基底面差排密度例如可藉由分割晶圓，切出低缺陷部SD之側面，對該側面之位錯密度進行CL測定而獲得。
如圖7及圖8所示，化合物半導體部9之活性部9K可包含發光部LS，且發光部LS之整體俯視下與低缺陷部SD重疊。發光部LS之1條邊(例如，與鄰接之溝槽TR正交之邊)之尺寸Ly可為80 μm以下，亦可為40 μm以下，還可為20 μm以下，亦可為10 μm以下，還可為5 μm以下。於實施例1中，為了避免對化合物半導體部9(尤其是活性部9K)造成蝕刻損傷，可使發光部LS之1條邊之尺寸Ly較小。
圖9係實施例1之元件部之局部剖視圖。如圖9所示，於元件部DS中，化合物半導體部9(包含活性部9K)可與基底半導體部8之側面(例如，藉由溝槽TR而露出之側面、及面對間隙GP之側面)之至少一部分相接。
作為陽極之第1電極E1可以俯視下與低缺陷部SD重疊，且與化合物半導體部9(p型部9P)相接之方式形成。於基底半導體部8之氮化物半導體為n型之情形時，作為陰極之第2電極E2可以與基底半導體部8相接之方式形成。亦可使第2電極E2以與化合物半導體部9之n型部9N相接之方式形成。
圖10係表示實施例1之半導體裝置之構成之剖視圖。藉由將轉印至支持基板SK之元件部DS自支持基板SK剝離，能獲得發光體21(例如，LED晶片)。又，藉由分割支持基板SK，能獲得包含發光體21及該支持體ST之發光元件22。可將發光體21及發光元件22均稱為半導體裝置20。
於實施例1中，元件部DS通過開口部K與模版基板7結合。因此，為了提高剝離良率，亦可縮小開口部K之寬度，減弱結合力。具體而言，可將開口部K之寬度設為8 μm以下，亦可將其設為4 μm以下。
(模版基板) 對主基板1可使用具有與GaN系半導體不同之晶格常數之異種基板。作為異種基板，可例舉單晶矽(Si)基板、藍寶石(Al 2O 3)基板、碳化矽(SiC)基板等。主基板1之面方位例如為矽基板之(111)面、藍寶石基板之(0001)面、SiC基板之6H-SiC(0001)面。其等僅為例示，只要為能藉由ELO法使第1半導體部S1生長之主基板及面方位即可。對主基板1亦可使用SiC(塊狀晶體)基板、GaN(塊狀晶體)基板或AlN(塊狀晶體)基板。
圖11係表示模版基板之構成例之剖視圖。模版基板7可為於主基板1(例如，矽基板)上依序形成有晶種部3(例如，AlN)及遮罩圖案6之構成，亦可為於主基板1(例如，矽基板)上依序形成有複數層晶種部3(例如，包含AlN及SiC之至少一者之下層部、及包含GaN系半導體之上層部)及遮罩圖案6之構成。晶種部3可以俯視下與開口部K重疊之方式局部地(例如，呈條紋狀)形成。晶種部3可包含以600°以下之低溫形成之氮化物半導體。如此能減少晶種部3之應力所導致之半導體基板(模版基板7及元件部DS)之翹曲。亦可使用濺鍍裝置(PSD(pulse sputter deposition，脈衝濺射沈積)、PLD(pulse laser deposition，脈衝雷射沈積)等)成膜晶種部3。若使用濺鍍裝置，則能實現低溫成膜及大面積成膜，從而有成本下降等優點。如圖11所示，模版基板7亦可為於主基板1(例如，SiC塊狀晶體基板、GaN塊狀晶體基板)上形成有遮罩圖案6之構成。
遮罩圖案6之開口部K具有使晶種部3露出，從而開始第1半導體部S1之生長之生長開始用孔之功能，遮罩圖案6之遮罩部5具有使第1半導體部S1橫向生長之選擇生長用遮罩之功能。亦可將晶種部3中於開口部K露出之區域改稱為晶種區域，將遮罩部5改稱為生長抑制區域或選擇生長區域。
對遮罩部5例如可使用包含氧化矽膜(SiOx)、氮化鈦膜(TiN等)、氮化矽膜(SiNx)、氮氧化矽膜(SiON)、及具有高熔點(例如1000度以上)之金屬膜之任一者之單層膜、或包含上述各膜之至少兩者之積層膜。
例如，使用濺鍍法於晶種部3之整面上形成厚度100 nm左右～4 μm左右(較佳為150 nm左右～2 μm左右)之氧化矽膜，再對氧化矽膜之整面塗佈抗蝕劑。其後，使用光微影法將抗蝕劑圖案化，形成具有條紋狀之複數個開口部之抗蝕劑。其後，藉由氫氟酸(HF)、緩衝氫氟酸(BHF)等濕式蝕刻劑將氧化矽膜之一部分去除，形成複數個開口部K，再藉由有機洗淨將抗蝕劑去除，由此形成遮罩圖案6。作為另一例，亦可使用濺鍍裝置或PECVD(Plasma Enhanced Chemical Vapor Deposition，電漿增強化學氣相沈積)裝置成膜出氮化矽膜。氮化矽膜即便較氧化矽膜薄，亦能經受住基底半導體部8之1000度左右之成膜溫度。氮化矽膜之膜厚可設為5 nm～4 μm左右。
長條形狀(狹縫狀)之開口部K可沿著X方向呈週期性排列。可將開口部K之寬度設為0.1 μm～20 μm左右。開口部K之寬度越小，則自開口部K向第1半導體部S1傳遞之穿透位錯之數量越少。又，能擴大低缺陷部SD。
氧化矽膜會於第1半導體部S1之成膜過程中微量分解、蒸發，而進入至第1半導體部S1，但氮化矽膜、氮氧化矽膜有高溫下難以分解、蒸發之優點。因此，可將遮罩部5設為氮化矽膜或氮氧化矽膜之單層膜，亦可將其設為於晶種部3上依序形成氧化矽膜及氮化矽膜而成之積層膜，還可將其設為於晶種部3上依序形成氮化矽膜及氧化矽膜而成之積層體膜，或可將其設為於基底部上依序形成氮化矽膜、氧化矽膜及氮化矽膜而成之積層膜。又，亦可控制SiON之氧及氮之組成，而形成所期望之氮氧化膜。
對於遮罩部5之針孔等異常部位，藉由在成膜後進行有機洗淨等處理，然後將其再次導入至成膜裝置中形成同種膜，能消滅異常部位。亦可使用一般之氧化矽膜(單層)，採用此種再成膜方法形成優質之遮罩部5。
作為模版基板7之一例，可對主基板1使用具有(111)面之矽基板，對晶種部3之下層部使用AlN層(30 nm～300 nm左右，例如150 nm)，對晶種部3之上層部使用GaN系漸變層，對遮罩部5使用依序形成氧化矽膜(SiO2)與氮化矽膜(SiN)而成之積層遮罩。GaN系漸變層可包含作為第1層之Al 0.6Ga 0.4N層(例如，300 nm)、及作為第2層之GaN層(例如，1～2 μm)。關於遮罩部5，可使用CVD(Chemical Vapor Deposition，化學氣相沈積)法(電漿化學氣相生長法)進行氧化矽膜及氮化矽膜各自之成膜，使氧化矽膜之厚度例如成為0.3 μm，使氮化矽膜之厚度例如成為70 nm。
(第1半導體部) 於實施例1中，將第1半導體部S1(基底半導體部8)設為GaN層，使用MOCVD裝置於上述模版基板7上進行氮化鎵(GaN)之ELO成膜。作為ELO成膜條件之一例，可採用基板溫度：1120℃，生長壓力：50 kPa，TMG(三甲基鎵)：22 sccm，NH 3：15 slm，V/III＝6000(V族原料之供給量與III族原料之供給量之比)。
該情形時，第1半導體部S1在露出於開口部K之晶種部3上選擇生長(縱向生長)，繼而於遮罩部5上橫向生長。然後，於在遮罩部5上自其兩側橫向生長之GaN晶體膜彼此締合之前，使其等之橫向生長停止。
遮罩部5之寬度(X方向之尺寸)為50 μm，開口部K之寬度(X方向之尺寸)為5 μm，第1半導體部S1之橫向寬度(X方向之尺寸)為53 μm，低缺陷部SD之寬度(X方向之尺寸)為24 μm，第1半導體部S1之層厚(Z方向之尺寸)為5 μm。第1半導體部S1之縱橫比成為53 μm/5 μm＝10.6，實現了非常高之縱橫比。遮罩部5之寬度可根據化合物半導體部9等之規格而設定(例如，10 μm～200 μm左右)。
實施例1之第1半導體部S1之形成中，於自開口部K露出之晶種部3上，形成沿著Z方向(c軸方向)生長之縱向生長層，其後形成沿著X方向(a軸方向)生長之橫向生長層。此時，藉由使縱向生長層之厚度為10 μm以下、5 μm以下或3 μm以下，能將橫向生長層之厚度抑制得較低，從而提高橫向成膜速率。
圖12係表示第1半導體部(ELO半導體層)之橫向生長之一例之剖視圖。如圖12所示，較理想為於自開口部K露出之晶種部3(上層部之GaN層)上形成初始生長層SL，其後使第1半導體部S1自初始生長層SL橫向生長。初始生長層SL成為第1半導體部S1之橫向生長之起點。初始生長層SL可形成為20 nm～5000 nm之厚度，例如50 nm～400 nm或70 nm～350 nm之厚度。藉由適當控制ELO成膜條件，能實現使第1半導體部S1沿著Z方向(c軸方向)生長，或使其沿著X方向(a軸方向)生長之控制。
此處，可於初始生長層SL之邊緣即將觸接於遮罩部5之上表面之前(與遮罩部5之側面上端相接之階段)、或剛觸接於遮罩部5之上表面之後之時序，停止初始生長層SL之成膜(即，可於此時序將ELO成膜條件自c軸方向成膜條件切換成a軸方向成膜條件)。如此，藉由使其由初始生長層SL自遮罩部5略微突出之狀態橫向生長，能抑制第1半導體部S1之c軸方向(厚度方向)上之生長，從而使第1半導體部S1高速且具有高結晶性地橫向生長，同時消耗原料亦減少。藉此，能以低成本形成又薄又大之低缺陷之第1半導體部S1(GaN等氮化物半導體之晶體)。第1半導體部S1之縱橫比(X方向之尺寸與厚度之比)可設為3.5以上、5.0以上、6.0以上、8.0以上、10以上、15以上、20以上、30以上或50以上。
(化合物半導體部及電極) 化合物半導體部9可藉由例如MOCVD法而形成。於圖7之化合物半導體部9中，例如將n型部9N設為n-GaN層，將包含發光部LS之活性部9K設為包含InGaN層及GaN層之MQW(Multi-Quantum Well，多量子井)，將p型部9P設為p-AlGaN層與p-GaN層之積層構造，藉此可使元件部DS成為LED(發光二極體)。如上所述，亦可由第1半導體部S1上之再生長層形成n型部9N。
第1電極E1(陽極)及第2電極E2(陰極)可為包含Al、Ag、Cr、Pd、Pt、Au、Ni、Ti、V、W、Cu、Zn、Sn及In之至少一者之單層構造或多層構造，亦可包含合金層。亦可將第1及第2電極E1、E2之至少一者設為透光性導電膜(ITO(Indium Tin Oxide，氧化銦錫)等)與光反射性金屬膜(Ag、Al、Ti等)之積層構造。
(變化例) 圖13係表示實施例1之半導體裝置之製造方法的另一例之俯視圖。如圖13所示，亦可使用ELO法呈面狀形成包含氮化物半導體之第1半導體部S1。該情形時，採用ELO法進行成膜時，只要使於遮罩部5上逆向地橫向(X方向)生長之半導體晶體彼此在遮罩部5上締合即可。締合發生於相鄰之開口部K之大致中央(遮罩部5之中央部)，於締合部之正下方會形成孔隙(空隙)。該孔隙形成於因締合而出現之第1半導體部S1之內部，發揮消除締合後之變形之作用。又，對第1半導體部S1形成沿著X方向延伸之複數個溝槽TR、及沿著Y方向延伸之複數個溝槽TR，藉此形成複數個島狀之基底半導體部8。
圖14係表示實施例1之半導體裝置之製造方法的另一例之流程圖。圖15係表示圖14之半導體裝置之製造方法之俯視圖。圖16係表示圖14之半導體裝置之製造方法之剖視圖。如圖14～圖16所示，亦可藉由形成於第1半導體部S1之複數個溝槽TR之至少一者，將第1半導體部S1與晶種部3(自開口部K露出之部分)之結合部去除。該情形時，為了避免形成為島狀之複數個基底半導體部8於模版基板7上離散，可於形成複數個溝槽TR之後形成固定膜AF，其後再形成化合物半導體部9。
固定膜AF與基底半導體部8之側面及遮罩部5相接，將基底半導體部8固定於模版基板7。作為固定膜AF，可使用氧化矽膜、氮化矽膜、氧化鋁膜、氮氧化矽膜、氧化鋁矽膜、氮氧化鋁膜、氧化鋯膜、氧化鈦膜、氧化鉭膜等介電體膜等。若對固定膜AF使用氧化矽膜、氮化矽膜、氧化鋁矽膜、氮氧化矽膜或氮化鈦膜等，則化合物半導體部9之氮化物半導體不會於固定膜AF上生長，因此能呈島狀形成化合物半導體部9。轉印元件部DS時，固定膜AF之至少一部分可殘留於模版基板7，亦可隨附於元件部DS。
例如，可使用抗蝕遮罩，利用乾式蝕刻形成溝槽TR，再利用濺鍍或EB(Electron Beem Deposition，電子束沈積)法整面地成膜出固定膜AF，其後藉由將抗蝕遮罩去除而將固定膜AF之無用部分剝離。藉由將固定膜AF用於晶片之固定，亦能發揮晶片側面(已知藉由乾式蝕刻而形成之溝槽側面會受到蝕刻損傷)之保護、及損傷修復之功能。固定膜AF不具有導電性，因此即便最終殘留於晶片上，亦無引發漏電等之風險。
圖17係表示實施例1之半導體裝置之製造方法的另一例之流程圖。圖14中，於形成化合物半導體部9之前形成固定膜AF，但並不限定於此。如圖17所示，亦可於形成化合物半導體部9之後形成固定膜AF。
圖18係表示實施例1之半導體裝置之製造方法的另一例之流程圖。圖14及圖16中，於基底半導體部8之上表面形成第2電極，但並不限定於此。如圖18所示，亦可於形成化合物半導體部9之後形成第1電極E1，將元件部DS轉印至支持基板SK之後，於基底半導體部8之下表面(背面)形成第2電極E2(陰極)。
圖19係表示實施例1之半導體裝置之製造方法的另一例之流程圖。圖20係表示圖19之半導體裝置之製造方法之俯視圖。如圖19～圖20所示，亦可於形成基底半導體部8之後將遮罩部5去除。例如，可將蝕刻劑注入至複數個溝槽TR，藉此利用蝕刻去除遮罩部5。如此，則元件部DS向支持基板SK之轉印變得容易。為了提高剝離(轉印)良率，亦可縮小開口部K之寬度，減弱基底半導體部8與模版基板7之結合力。具體而言，可將開口部K之寬度設為8 μm以下，亦可將其設為4 μm以下。
圖21係表示實施例1之半導體裝置之製造方法的另一例之流程圖。圖22係表示圖21之半導體裝置之製造方法之俯視圖。如圖21～圖22所示，亦可於形成化合物半導體部9之後，將作為氮化物半導體晶體之基底半導體部8及化合物半導體部9沿著例如具有與Y方向平行之法線之m面((1-100)面)HF劈開。將元件部DS設為半導體雷射之情形時，可於化合物半導體部9形成在Y方向(m軸方向)上對向之2個劈開面，將該等劈開面作為共振器端面。圖21中，向支持基板SK轉印之前沿著m面HF劈開，劈開後再進行轉印，但並不限定於此。亦可在轉印後於支持基板SK上劈開。 該情形時，化合物半導體部9之n型部9N及p型部9P可分別包含折射率較活性部9K大之導光層及包覆層，p型部9P亦可具有隆脊(電流狹窄部)。具體而言，作為n型部9N，可設置第1接觸層(例如n型GaN層)、第1包覆層(例如n型AlGaN層)、及第1導光層(例如n型GaN層)。對活化層9K可使用包含InGaN層之MQW(Multi-Quantum Well)構造。作為p型部9P，可設置電子阻擋層(例如p型AlGaN層)、第2導光層(例如p型GaN層)、第2包覆層(例如p型AlGaN層)、及第2接觸層(例如p型GaN層)。如上所述，亦可由第1半導體部S1上之再生長層形成n型部9N。
(半導體裝置) 圖23～圖27係表示實施例1中所獲得之半導體裝置之構成之立體圖。藉由圖3之製造方法，能獲得例如圖23或圖24所示之發光體(LED晶片)21。圖23中，第2電極E2與基底半導體部8相接，圖24中，第2電極E2與化合物半導體部9之n型部9N相接。藉由圖14之製造方法，能獲得例如圖25所示之發光體21。藉由圖18之製造方法，能獲得例如圖26所示之發光體21。藉由圖21之製造方法，能獲得例如圖27所示之發光體21(半導體雷射晶片)。隆脊RJ係電流狹窄部，自化合物半導體部9之活性部9K之劈開面(m面)出射雷射光。隆脊RJ可藉由對p型部9P實施乾式蝕刻而形成，該蝕刻對活性部9K造成不良影響之可能性較小。亦可於圖27之活性部9K之劈開面(m面)上形成光反射膜。光反射膜例如可藉由複數個介電體膜而形成。作為介電體膜之材料，可例舉SiO 2、Al 2O 3、AlN、AlON、SiON、Nb 2O 5、Ta 2O 5、ZrO 2等。又，亦可使用包含上述材料中之複數種之積層膜作為光反射膜。
圖28係表示包含實施例1中所獲得之半導體裝置的電子機器之構成之模式圖。圖28之電子機器70包含實施例1中所獲得之半導體裝置20(例如，發光體21、發光元件22)、驅動半導體裝置20之驅動電路50、及控制驅動電路50之控制電路60。控制電路60包含例如處理器及記憶體。作為電子機器70，可例舉顯示裝置、照明裝置、受光裝置、通訊裝置、測定裝置、資訊處理裝置、醫療機器、電動汽車(EV)等。
[實施例2] 圖29係表示實施例2之半導體裝置之製造方法之流程圖。圖30係表示實施例2之半導體裝置之製造方法之俯視圖。圖31係表示實施例2之半導體裝置之製造方法之剖視圖。
於實施例2中，如圖29～圖31所示，執行如下步驟：準備模版基板7，該模版基板7具有主基板1、以及包含開口部K及遮罩部5之遮罩圖案6；自開口部K遍及遮罩部5上，形成包含氮化物半導體(例如，GaN系半導體)之第1半導體部S1；將第1半導體部S1沿著氮化物半導體之m面8F劈開，藉此將第1半導體部S1分割成複數個基底半導體部8；於複數個基底半導體部8之至少一者之上方形成包含氮化物半導體(例如，GaN系半導體)之化合物半導體部9；形成第1電極E1及第2電極E2；以及將包含基底半導體部8及化合物半導體部9之元件部(裝置積層體)DS自模版基板7轉印至支持基板SK。化合物半導體部9可包含活性部(活化層)9K。
藉由劈開進行元件分割相較於例如藉由乾式蝕刻進行元件分割之情形時，所消失之第1半導體部S1之體積變小，從而能有效(作為元件)利用晶圓。
例如對主基板1使用異種基板(Si基板等)之情形時，緣於主基板1與第1半導體部S1之熱膨脹係數差而產生之應力會導致基板(模版基板7及第1半導體部S1)翹曲。成膜化合物半導體部9時，若發生該翹曲，則有可能會導致生長面之溫度變得不均一，化合物半導體部9之組成(例如，活性部9K之銦濃度)於面內出現差異，從而發光特性變差。藉由在形成化合物半導體部9之前將第1半導體部S1劈開，第1半導體部S1之應力得到緩和，基板之翹曲減少，因此能提高發光特性(例如，發光波長之面內均一性)。亦可藉由刻劃第1半導體部S1，而使第1半導體部S1之劈開自然推進。亦可為隨著內部應力之釋放，氮化物半導體晶體之m面劈開自然推進之實施方式。亦可依序形成n型部9N、活性部9K及p型部9P作為化合物半導體部9。
因係藉由第1半導體部S1之劈開而形成與周圍分離之島狀之基底半導體部8，故能於基底半導體部8上形成島狀之化合物半導體部9。於化合物半導體部9不成為島狀(與周圍分離之狀態)之情形時，藉由預先將作為化合物半導體部9之基礎之氮化物半導體晶體劈開或圖案化，即能獲得島狀之化合物半導體部9。
亦可於第1半導體部S1上形成再生長層(例如，n型GaN系半導體)，再將第1半導體部S1及再生長層劈開，藉此形成複數個基底半導體部8、及分割再生長層而獲得之複數個n型部。該情形時，可於基底半導體部8上之n型部之上形成活性部9K及p型部9P作為化合物半導體部9。
圖32係表示實施例2之半導體裝置之製造裝置之方塊圖。半導體裝置之製造裝置40可具有準備模版基板7之裝置40A、形成第1半導體部S1之裝置40B、劈開第1半導體部S1之裝置40H、形成化合物半導體部9之裝置40D、形成第1電極E1及第2電極E2之裝置40E、將元件部DS轉印至支持基板SK之裝置40F、及裝置40G。裝置40G控制裝置40A、40B、40H及裝置40D～40F。
將藉由劈開而於晶圓上分割開來之元件部DS轉印至支持基板SK時，亦可以跨越複數個元件部，例如每隔2個、每隔3個等之方式，選擇性地加以剝離。其之所以能實現之原因在於，基底半導體部8已於晶圓上被分割成小片。又，於藉由劈開進行元件分離之情形時，雖然相鄰之元件部之間隔較窄，但各元件部已通過開口部與模版基板7接合，故而能選擇性地僅剝離所期望之元件部。
又，藉由對支持基板SK進行每隔複數個元件部之選擇轉印，轉印至支持基板SK之後，將支持基板SK分割成搭載1個晶片之複數個單片(例如，發光元件、受光元件)時，能使單片之尺寸較大，從而操作該單片將其安裝至所期望之封裝體變得容易。
[實施例3] 圖33A及圖33B係表示實施例3之半導體裝置之製造方法之流程圖。圖34係表示實施例3之半導體裝置之製造方法之俯視圖。圖35係表示實施例3之半導體裝置之製造方法之剖視圖。
於實施例3中，如圖33A所示，可執行如下步驟：準備半導體基板11，該半導體基板11於模版基板7上形成有包含氮化物半導體之第1半導體部S1；於第1半導體部S1上形成第2半導體部S2；以及將第1及第2半導體部S1、S2劈開，藉此將第1及第2半導體部S1、S2分離成複數個元件部DS。
如圖33B所示，執行如下步驟：準備模版基板7，該模版基板7具有主基板1、以及包含開口部K及遮罩部5之遮罩圖案6；自開口部K遍及遮罩部5上，形成包含氮化物半導體(例如，GaN系半導體)之第1半導體部S1；於第1半導體部S1上形成包含氮化物半導體之第2半導體部(第2半導體層)S2；形成第1電極E1及第2電極E2；將第1及第2半導體部S1、S2沿著氮化物半導體之m面HF劈開，藉此將第1及第2半導體部S、S2分離成複數個元件部DS；以及將包含基底半導體部8及化合物半導體部9之元件部(裝置積層體)DS自模版基板7轉印至支持基板SK。化合物半導體部9可包含活性部9K。
元件部DS可為LED，亦可為半導體雷射。將元件部DS設為半導體雷射之情形時，可於化合物半導體部9形成在Y方向(m軸方向)上對向之2個劈開面HF，將該等劈開面HF作為共振器端面。
亦可於第1半導體部S1上隔著再生長層(例如，n型GaN系半導體)形成第2半導體部S2，再將第1半導體部S1及再生長層、以及第2半導體部S2劈開，藉此形成複數個元件部DS。
圖36係表示實施例3之半導體裝置之製造裝置之方塊圖。半導體裝置之製造裝置40可具有準備模版基板7之裝置40A、形成第1半導體部S1之裝置40B、形成第2半導體部S2之裝置40S、形成第1電極E1及第2電極E2之裝置40E、劈開第1及第2半導體部S1、S2之裝置40J、將元件部DS轉印至支持基板SK之裝置40F、及裝置40G。裝置40G控制裝置40A、40B、40S、40E、40J、40F。
將藉由劈開而於晶圓上分割開來之元件部DS轉印至支持基板SK時，亦可以跨越複數個元件部，例如每隔2個、每隔3個等之方式，選擇性地加以剝離。其之所以能實現之原因在於，基底半導體部8已於晶圓上被分割成小片。又，於藉由劈開進行元件分離之情形時，雖然相鄰之元件部之間隔較窄，但各元件部已通過開口部與模版基板7接合，故而能選擇性地僅剝離所期望之元件部。
又，藉由對支持基板SK進行每隔複數個元件部之選擇轉印，轉印至支持基板SK之後，將支持基板SK分割成搭載1個晶片之複數個單片時，能使單片之尺寸較大，從而操作該單片將其安裝至所期望之封裝體變得容易。
[實施例4] 於實施例1～3中，可將第1半導體部S1設為GaN層，但並不限定於此。亦可將實施例1～3之第1半導體部S1設為作為GaN系半導體層之InGaN層。InGaN層之橫向成膜例如係以低於1000℃之低溫進行。其原因在於，高溫下銦之蒸氣壓會變高，無法有效將其納入至膜中。藉由使成膜溫度降低，能獲得遮罩部5與InGaN層之相互反應減少之效果。又，InGaN層亦具有與遮罩部5之反應性較GaN層低之效果。若向InGaN層中以In組成量之1%以上加入銦，則與遮罩部5之反應性進一步降低，因此較為理想。作為鎵原料氣體，使用三乙基鎵(TEG)為宜。
上述技術形態係以例示及說明為目的，而非以限定為目的。業者應明瞭，基於該等例示及說明，能實現許多變化形態。
1:主基板 3:晶種部 5:遮罩部 6:遮罩圖案 7:模版基板 8:基底半導體部 8F:m面 9:化合物半導體部 9K:活性部 9N:n型部 9P:p型部 11:半導體基板 20:半導體裝置 21:發光體 22:發光元件 40:半導體裝置之製造裝置 40A:裝置 40B:裝置 40C:裝置 40D:裝置 40E:裝置 40F:裝置 40G:裝置 40H:裝置 40J:裝置 40S:裝置 50:驅動電路 60:控制電路 70:電子機器 AF:固定膜 DS:元件部 E1:第1電極 E2:第2電極 GP:間隙 HD:位錯繼承部 HF:m面(劈開面) K:開口部 LS:發光部 Ly:尺寸 RJ:隆脊部 S1:第1半導體部 S2:第2半導體部 SD:低位錯部 SK:支持基板 ST:支持體 TR:溝槽
圖1係表示本實施方式之半導體裝置之製造方法之流程圖。 圖2係表示本實施方式之半導體裝置之製造方法之俯視圖。 圖3係表示實施例1之半導體裝置之製造方法之流程圖。 圖4係表示實施例1之半導體裝置之製造方法之俯視圖。 圖5係表示實施例1之半導體裝置之製造方法之剖視圖。 圖6係表示實施例1之半導體裝置之製造裝置之方塊圖。 圖7係實施例1之元件部之局部剖視圖。 圖8係實施例1之元件部之局部俯視圖。 圖9係實施例1之元件部之局部剖視圖。 圖10係表示實施例1之半導體裝置之構成之剖視圖。 圖11係表示模版基板之構成例之剖視圖。 圖12係表示第1半導體部之橫向生長之一例之剖視圖。 圖13係表示實施例1之半導體裝置之製造方法的另一例之俯視圖。 圖14係表示實施例1之半導體裝置之製造方法的另一例之流程圖。 圖15係表示圖14之半導體裝置之製造方法之俯視圖。 圖16係表示圖14之半導體裝置之製造方法之剖視圖。 圖17係表示實施例1之半導體裝置之製造方法的另一例之流程圖。 圖18係表示實施例1之半導體裝置之製造方法的另一例之流程圖。 圖19係表示實施例1之半導體裝置之製造方法的另一例之流程圖。 圖20係表示圖19之半導體裝置之製造方法之俯視圖。 圖21係表示實施例1之半導體裝置之製造方法的另一例之流程圖。 圖22係表示圖21之半導體裝置之製造方法之俯視圖。 圖23係表示實施例1中所獲得之半導體裝置之構成之立體圖。 圖24係表示實施例1中所獲得之半導體裝置之構成之立體圖。 圖25係表示實施例1中所獲得之半導體裝置之構成之立體圖。 圖26係表示實施例1中所獲得之半導體裝置之構成之立體圖。 圖27係表示實施例1中所獲得之半導體裝置之構成之立體圖。 圖28係表示包含實施例1中所獲得之半導體裝置的電子機器之構成之模式圖。 圖29係表示實施例2之半導體裝置之製造方法之流程圖。 圖30係表示實施例2之半導體裝置之製造方法之俯視圖。 圖31係表示實施例2之半導體裝置之製造方法之剖視圖。 圖32係表示實施例2之半導體裝置之製造裝置之方塊圖。 圖33A係表示實施例3之半導體裝置之製造方法之流程圖。 圖33B係表示實施例3之半導體裝置之製造方法之流程圖。 圖34係表示實施例3之半導體裝置之製造方法之俯視圖。 圖35係表示實施例3之半導體裝置之製造方法之剖視圖。 圖36係表示實施例3之半導體裝置之製造裝置之方塊圖。
3:晶種部
5:遮罩部
6:遮罩圖案
7:模板
8:基底半導體部
9:化合物半導體部
11:半導體基板
K:開口部
S1:第1半導體部
TR:溝槽

Claims (38)

  1. 一種半導體裝置之製造方法，其包含如下步驟： 準備半導體基板，該半導體基板於主基板之上方形成有第1半導體部； 將上述第1半導體部分割成複數個基底半導體部；及 於上述複數個基底半導體部之至少一者之上方形成化合物半導體部。
  2. 如請求項1之半導體裝置之製造方法，其藉由在上述第1半導體部形成1個或複數個溝槽，而將上述第1半導體部分割成複數個基底半導體部。
  3. 如請求項1之半導體裝置之製造方法，其中上述第1半導體部包含GaN系半導體，且 藉由沿著上述第1半導體部之m面將其劈開，而將上述第1半導體部分離成複數個基底半導體部。
  4. 如請求項2之半導體裝置之製造方法，其藉由蝕刻形成上述複數個溝槽。
  5. 如請求項1之半導體裝置之製造方法，其中上述化合物半導體部包含活性部。
  6. 如請求項5之半導體裝置之製造方法，其中上述化合物半導體部於上述活性部之上方包含p型部。
  7. 如請求項1之半導體裝置之製造方法，其準備模版基板，該模版基板具有上述主基板、以及配設於上述主基板之上方且包含遮罩部及開口部之遮罩圖案；自上述開口部遍及上述遮罩部上，形成上述第1半導體部。
  8. 如請求項7之半導體裝置之製造方法，其中上述模版基板包含自上述開口部露出之晶種部，且上述第1半導體部與上述晶種部結合。
  9. 如請求項7之半導體裝置之製造方法，其藉由在上述第1半導體部形成複數個溝槽，而將上述第1半導體部分割成複數個基底半導體部， 上述開口部為長條形狀， 上述複數個溝槽之至少一者沿著上述開口部之寬度方向延伸。
  10. 如請求項7之半導體裝置之製造方法，其藉由在上述第1半導體部形成複數個溝槽，而將上述第1半導體部分割成複數個基底半導體部， 上述開口部為長條形狀， 上述複數個溝槽之至少一者沿著上述開口部之長度方向延伸。
  11. 如請求項8之半導體裝置之製造方法，其藉由在上述第1半導體部形成複數個溝槽，而將上述第1半導體部分割成複數個基底半導體部，且 藉由上述複數個溝槽之至少一者，上述第1半導體部與上述晶種部之至少一者之結合部被去除。
  12. 如請求項7之半導體裝置之製造方法，其執行如下步驟： 形成上述化合物半導體部之後，將上述複數個基底半導體部與上述遮罩圖案分隔。
  13. 如請求項7之半導體裝置之製造方法，其中上述複數個基底半導體部之至少一者包含位於上述遮罩部之上方之低缺陷部，且上述低缺陷部之貫穿差排密度為5×10 6/cm 2以下。
  14. 如請求項7之半導體裝置之製造方法，其中上述複數個基底半導體部之至少一者包含位於上述遮罩部之上方之低缺陷部，且上述低缺陷部之基底面差排密度為5×10 8/cm 2以下。
  15. 如請求項13之半導體裝置之製造方法，其中上述化合物半導體部包含活性部，且 上述活性部包含位於上述低缺陷部之上方之發光部。
  16. 如請求項1之半導體裝置之製造方法，其中上述化合物半導體部之厚度為上述複數個基底半導體部之至少一者之厚度之1/2以下。
  17. 如請求項1之半導體裝置之製造方法，其中上述第1半導體部包含氮化物半導體。
  18. 如請求項17之半導體裝置之製造方法，其藉由在上述第1半導體部形成複數個溝槽，而將上述第1半導體部分割成複數個基底半導體部，且 上述複數個溝槽之至少一者沿著上述氮化物半導體之＜1-100＞方向或＜11-20＞方向延伸。
  19. 如請求項1至18中任一項之半導體裝置之製造方法，其中上述化合物半導體部包含GaN系半導體，且 該半導體裝置之製造方法執行沿著上述GaN系半導體之m面將上述化合物半導體部劈開之步驟。
  20. 如請求項1之半導體裝置之製造方法，其將上述第1半導體部形成為線狀。
  21. 如請求項1之半導體裝置之製造方法，其將上述第1半導體部形成為面狀。
  22. 如請求項7之半導體裝置之製造方法，其藉由利用乾式蝕刻於上述第1半導體部形成複數個溝槽，而將上述第1半導體部分割成複數個基底半導體部，且 上述乾式蝕刻藉由上述遮罩部來終止。
  23. 如請求項1之半導體裝置之製造方法，其中上述化合物半導體部對應於各基底半導體部而形成為島狀。
  24. 如請求項1之半導體裝置之製造方法，其中上述複數個基底半導體部之至少一者及上述化合物半導體部構成元件部。
  25. 如請求項24之半導體裝置之製造方法，其包含使上述元件部保持於支持基板之步驟。
  26. 如請求項13之半導體裝置之製造方法，其包含如下步驟： 以俯視下與上述低缺陷部重疊，且與上述化合物半導體部相接之方式，形成第1電極。
  27. 如請求項26之半導體裝置之製造方法，其以與上述複數個基底半導體部之一者相接之方式形成第2電極。
  28. 如請求項27之半導體裝置之製造方法，其中上述第1電極為陽極，上述第2電極為陰極。
  29. 如請求項15之半導體裝置之製造方法，其中上述開口部為長條形狀，且 上述發光部之上述開口部之寬度方向之尺寸為20 μm以下。
  30. 如請求項8之半導體裝置之製造方法，其中上述開口部為狹縫狀，且 上述晶種部以與上述開口部重疊之方式形成為長條形狀。
  31. 如請求項12之半導體裝置之製造方法，其在形成上述化合物半導體部之前，將位於上述複數個基底半導體部之至少一者之下方之上述遮罩部去除。
  32. 如請求項7之半導體裝置之製造方法，其包含如下步驟： 形成與上述複數個基底半導體部之至少一者及上述遮罩部相接之固定膜。
  33. 如請求項32之半導體裝置之製造方法，其中上述固定膜與上述化合物半導體部相接。
  34. 如請求項3之半導體裝置之製造方法，其藉由刻劃上述第1半導體部，而使上述第1半導體部之劈開自然推進。
  35. 如請求項3之半導體裝置之製造方法，其中上述化合物半導體部包含GaN半導體，且 該半導體裝置之製造方法執行沿著上述GaN系半導體之m面將上述化合物半導體部劈開之步驟。
  36. 一種半導體裝置之製造方法，其包含如下步驟： 準備半導體基板，該半導體基板於模版基板上形成有包含氮化物半導體之第1半導體部； 於上述第1半導體部上形成包含GaN系半導體之第2半導體部；以及 沿著上述第1及第2半導體部之m面將其等劈開，藉此將上述第1及第2半導體部分離成複數個元件部。
  37. 如請求項36之半導體裝置之製造方法，其中各元件部包含基底半導體部及化合物半導體部，且 上述化合物半導體部包含活性部。
  38. 一種半導體裝置之製造裝置，其執行如請求項1或36之各步驟。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236867A (ja) * 1995-02-27 1996-09-13 Hitachi Ltd 窒化物系化合物半導体発光素子およびその製造方法
JP4169821B2 (ja) * 1998-02-18 2008-10-22 シャープ株式会社 発光ダイオード
JP2000068609A (ja) * 1998-08-24 2000-03-03 Ricoh Co Ltd 半導体基板および半導体レーザ
JP3588285B2 (ja) * 1999-09-29 2004-11-10 三洋電機株式会社 半導体素子の製造方法
JP2002261327A (ja) * 2001-03-06 2002-09-13 Sony Corp 半導体発光素子及び半導体発光素子の製造方法
JP2003051636A (ja) * 2001-08-06 2003-02-21 Sony Corp 半導体素子及びその製造方法
JP2004336040A (ja) * 2003-04-30 2004-11-25 Osram Opto Semiconductors Gmbh 複数の半導体チップの製造方法および電子半導体基体
JP4817673B2 (ja) * 2005-02-25 2011-11-16 三洋電機株式会社 窒化物系半導体素子の作製方法
JP5681937B2 (ja) * 2010-11-25 2015-03-11 株式会社パウデック 半導体素子およびその製造方法
US8629531B2 (en) * 2011-02-18 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method to reduce wafer warp for gallium nitride on silicon wafer
JP5723341B2 (ja) * 2012-09-20 2015-05-27 株式会社東芝 半導体装置の製造方法
JP2019134101A (ja) * 2018-01-31 2019-08-08 京セラ株式会社 半導体素子の製造方法
CN112154533A (zh) * 2018-05-17 2020-12-29 加利福尼亚大学董事会 划分一个或多个装置的条的方法
JP7232074B2 (ja) 2019-02-19 2023-03-02 住友化学株式会社 Ｉｉｉ族窒化物半導体装置およびエッチング装置

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