KR20240037325A - 반도체 디바이스의 제조 방법 및 제조 장치 - Google Patents

반도체 디바이스의 제조 방법 및 제조 장치 Download PDF

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KR20240037325A
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유키 타니구치
유이치로 하야시
코스케 미시마
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교세라 가부시키가이샤
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Abstract

주기판의 상방에 제 1 반도체부(S1)가 형성된 반도체 기판(11)을 준비하는 공정과, 제 1 반도체부(S1)에 복수의 트렌치(TR)를 형성함으로써 제 1 반도체부(S1)를 복수의 베이스 반도체부(8)로 분할하는 공정과, 복수의 베이스 반도체부(8) 중 적어도 하나의 상방에 화합물 반도체부(9)를 형성하는 공정을 행한다.

Description

반도체 디바이스의 제조 방법 및 제조 장치
본 발명은 반도체 디바이스에 관한 것이다.
특허문헌 1에는 반도체 디바이스를 분리하기 위해서, 소자 형성층에 PEC 에칭을 행하는 방법이 개시되어 있다.
일본 특허공개 2020-136476호 공보
본 개시에 의한 반도체 디바이스의 제조 방법은 주기판의 상방에 제 1 반도체부가 형성된 반도체 기판을 준비하는 공정과, 상기 제 1 반도체부를 복수의 베이스 반도체부로 분할하는 공정과, 상기 복수의 베이스 반도체부 중 적어도 하나의 상방에 화합물 반도체부를 형성하는 공정을 포함한다.
도 1은 본 실시형태에 의한 반도체 디바이스의 제조 방법을 나타내는 플로우차트이다.
도 2는 본 실시형태에 의한 반도체 디바이스의 제조 방법을 나타내는 평면도이다.
도 3은 실시예 1에 의한 반도체 디바이스의 제조 방법을 나타내는 플로우차트이다.
도 4는 실시예 1에 의한 반도체 디바이스의 제조 방법을 나타내는 평면도이다.
도 5는 실시예 1에 의한 반도체 디바이스의 제조 방법을 나타내는 단면도이다.
도 6은 실시예 1에 의한 반도체 디바이스의 제조 장치를 나타내는 블록도이다.
도 7은 실시예 1의 소자부의 부분 단면도이다.
도 8은 실시예 1의 소자부의 부분 평면도이다.
도 9는 실시예 1의 소자부의 부분 단면도이다.
도 10은 실시예 1의 반도체 디바이스의 구성을 나타내는 단면도이다.
도 11은 템플릿 기판의 구성예를 나타내는 단면도이다.
도 12는 제 1 반도체부의 가로 방향 성장의 일례를 나타내는 단면도이다.
도 13은 실시예 1에 의한 반도체 디바이스의 제조 방법의 다른 예를 나타내는 평면도이다.
도 14는 실시예 1에 의한 반도체 디바이스의 제조 방법의 다른 예를 나타내는 플로우차트이다.
도 15는 도 14에 의한 반도체 디바이스의 제조 방법을 나타내는 평면도이다.
도 16은 도 14에 의한 반도체 디바이스의 제조 방법을 나타내는 단면도이다.
도 17은 실시예 1에 의한 반도체 디바이스의 제조 방법의 다른 예를 나타내는 플로우차트이다.
도 18은 실시예 1에 의한 반도체 디바이스의 제조 방법의 다른 예를 나타내는 플로우차트이다.
도 19는 실시예 1에 의한 반도체 디바이스의 제조 방법의 다른 예를 나타내는 플로우차트이다.
도 20은 도 19에 의한 반도체 디바이스의 제조 방법을 나타내는 평면도이다.
도 21은 실시예 1에 의한 반도체 디바이스의 제조 방법의 다른 예를 나타내는 플로우차트이다.
도 22는 도 21에 의한 반도체 디바이스의 제조 방법을 나타내는 평면도이다.
도 23은 실시예 1에서 얻어진 반도체 디바이스의 구성을 나타내는 사시도이다.
도 24는 실시예 1에서 얻어진 반도체 디바이스의 구성을 나타내는 사시도이다.
도 25는 실시예 1에서 얻어진 반도체 디바이스의 구성을 나타내는 사시도이다.
도 26은 실시예 1에서 얻어진 반도체 디바이스의 구성을 나타내는 사시도이다.
도 27은 실시예 1에서 얻어진 반도체 디바이스의 구성을 나타내는 사시도이다.
도 28은 실시예 1에서 얻어진 반도체 디바이스를 포함하는 전자기기의 구성을 나타내는 모식도이다.
도 29는 실시예 2에 의한 반도체 디바이스의 제조 방법을 나타내는 플로우차트이다.
도 30은 실시예 2에 의한 반도체 디바이스의 제조 방법을 나타내는 평면도이다.
도 31은 실시예 2에 의한 반도체 디바이스의 제조 방법을 나타내는 단면도이다.
도 32는 실시예 2의 반도체 디바이스의 제조 장치를 나타내는 블록도이다.
도 33a는 실시예 3에 의한 반도체 디바이스의 제조 방법을 나타내는 플로우차트이다.
도 33b는 실시예 3에 의한 반도체 디바이스의 제조 방법을 나타내는 플로우차트이다.
도 34는 실시예 3에 의한 반도체 디바이스의 제조 방법을 나타내는 평면도이다.
도 35는 실시예 3에 의한 반도체 디바이스의 제조 방법을 나타내는 단면도이다.
도 36은 실시예 3의 반도체 디바이스의 제조 장치를 나타내는 블록도이다.
도 1은 본 실시형태에 의한 반도체 디바이스의 제조 방법을 나타내는 플로우차트이다. 도 2는 본 실시형태에 의한 반도체 디바이스의 제조 방법을 나타내는 평면도이다. 도 1∼도 2에 나타내는 바와 같이, 본 실시형태에 의한 반도체 디바이스의 제조 방법에서는 주기판을 포함하는 템플릿 기판(7) 상에 제 1 반도체부(S1)가 형성된 반도체 기판(11)을 준비하는 공정과, 제 1 반도체부(S1)를 복수의 베이스 반도체부(8)로 분할하는 공정과, 복수의 베이스 반도체부(8) 중 적어도 하나의 상방에 화합물 반도체부(9)를 형성하는 공정을 행한다.
소자 형성층에 대하여 에칭을 행하는 종래의 방법에서는 소자 형성층이 에칭에 의한 데미지를 받을 우려가 있었다. 본 실시형태에서는 화합물 반도체부(9)를 형성하기 전에 제 1 반도체부(S1)를 복수의 베이스 반도체부(8)로 분할하고 있다. 이렇게, 화합물 반도체부(9)의 활성층을 성막하기 전에, 예를 들면 트렌치(TR)의 형성에 의해 제 1 반도체부(S1)를 분할해 두고, 활성층의 형성 후에는 소자 분할의 에칭을 행하지 않음으로써, 활성층에의 데미지를 회피할 수 있다. 이것에 의해, 화합물 반도체부(9)를 포함하는 반도체 디바이스의 품질을 높일 수 있다.
템플릿 기판(7)이 주기판과, 마스크부(5) 및 개구부(K)를 포함하는 마스크 패턴(6)을 갖고, 제 1 반도체부(S1)가 개구부(K)(개구부(K)에 노출되는 시드부(3))로부터 마스크부(5) 상에 걸쳐 형성되어 있어도 좋다. 제 1 반도체부(S1) 그리고 베이스 반도체부(8) 및 화합물 반도체부(9)가 질화물 반도체(예를 들면, GaN계 반도체)를 포함하고 있어도 좋다.
반도체 디바이스의 구체예로서, 발광체(LED 칩, 반도체 레이저 칩 등), 발광체가 서브마운트된 발광 소자, 발광 소자가 패키징된 발광 모듈 등을 들 수 있지만, 이들 발광계의 반도체 디바이스에 한정되지 않는다. 예를 들면, 수광 소자(Photo diode)여도 좋고, 이 경우 발광계의 반도체 디바이스의 경우와 마찬가지의 효과를 얻을 수 있다.
질화물 반도체는, 예를 들면 AlxGayInzN(0≤x≤1; 0≤y≤1; 0≤z≤1; x+y+z=1)으로 나타낼 수 있고, 구체예로서 GaN계 반도체, AlN(질화알루미늄), InAlN(질화인듐알루미늄), InN(질화인듐)을 들 수 있다. GaN계 반도체란, 갈륨 원자(Ga) 및 질소 원자(N)를 포함하는 반도체이며, 전형적인 예로서 GaN, AlGaN, AlGaInN, InGaN을 들 수 있다. 베이스 반도체부(8)는 도프형(예를 들면, 도너를 포함하는 n형)이어도 좋고 논도프형(i형)이어도 좋다.
질화물 반도체를 포함하는 제 1 반도체부(S1)는 ELO(Epitaxial Lateral Overgrowth)법을 이용해서 형성할 수 있다. ELO법에 있어서는, 마스크 패턴(6)(선택 성장 마스크 패턴)을 갖는 템플릿 기판(7) 상에 제 1 반도체부(S1)를 가로 방향으로 성장시킨다. 이렇게 하면, 템플릿 기판(7)에 포함되는 주기판이 이종(異種) 기판(제 1 반도체부(S1)와 격자 정수가 상이한 기판)이어도, 마스크부(5) 상에 관통 전위 밀도가 작은 저결함부를 형성할 수 있다. 저결함부 상의 화합물 반도체부(9)에 인계되는 관통 전위(두께 방향으로 신장하는 전위)는 적어지기 때문에, 발광계의 반도체 디바이스이면 발광 효율이 높아진다.
〔실시예 1〕
(반도체 디바이스의 제조 방법)
도 3은 실시예 1에 의한 반도체 디바이스의 제조 방법을 나타내는 플로우차트이다. 도 4는 실시예 1에 의한 반도체 디바이스의 제조 방법을 나타내는 평면도이다. 도 5는 실시예 1에 의한 반도체 디바이스의 제조 방법을 나타내는 단면도이다.
실시예 1의 반도체 디바이스의 제조 방법에서는 도 3∼도 5에 나타내는 바와 같이 주기판(1)과, 개구부(K) 및 마스크부(5)를 포함하는 마스크 패턴(6)을 갖는 템플릿 기판(7)을 준비하는 공정과, 개구부(K)로부터 마스크부(5) 상에 걸쳐, 질화물 반도체(예를 들면, GaN계 반도체)를 포함하는 제 1 반도체부(S1)를 형성하는 공정과, 제 1 반도체부(S1)에 복수의 트렌치(TR)를 형성함으로써, 제 1 반도체부(S1)를 복수의 베이스 반도체부(8)로 분할하는 공정과, 각 베이스 반도체부(8) 상에 질화물 반도체(예를 들면, GaN계 반도체)를 포함하는 화합물 반도체부(9)를 형성하는 공정과, 제 1 전극(E1) 및 제 2 전극(E2)을 형성하는 공정과, 베이스 반도체부(8) 및 화합물 반도체부(9)를 포함하는 소자부(디바이스 적층체)(DS)를 템플릿 기판(7)으로부터 지지 기판(SK)에 전사하는 공정을 행한다. 소자부(DS)를 지지 기판(SK)에 전사함으로써(지지 기판(SK)에 유지시킴으로써) 템플릿 기판(7)의 마스크부(5)와 베이스 반도체부(8)가 이격된다. 마스크 패턴(6)이 마스크층의 패턴이어도 좋고, 제 1 반도체부(S1)가 제 1 반도체층이어도 좋고, 베이스 반도체부(8)가 베이스 반도체층이어도 좋고, 화합물 반도체부(9)가 화합물 반도체층이어도 좋다.
예를 들면, 종래의 방법에서는 소자 형성층을 완전히 보호하지 않으면 PEC 에칭의 에천트에 의해 의도하지 않은 영역이 에칭되어, 반도체 디바이스의 품질이 저하할 우려가 있었다. 또한, 마이크로 LED 등의 100㎛ 이하의 사이즈의 칩을 형성하는 경우에 드라이 에칭에 의해 소자 분리하는 경우가 있었지만, 상기 서술한 바와 같은 사이즈가 작은 칩에서는 드라이 에칭된 칩의 측면이 에천트의 이온 원자에 의해 물리적, 화학적인 데미지를 받는 경우가 있었다. 칩 사이즈가 20㎛ 이하 정도가 되면, 칩의 발광 영역에 대한 측면 데미지의 비율이 상승하여, 발광 효율을 저하시키는 경우도 있었다. 활성층(예를 들면, 발광칩의 발광층, 수광칩의 수광층)의 측면 데미지가 심각한 효율 저하를 일으키는 경우도 있었다.
실시예 1에서는, 예를 들면 활성층을 포함하는 화합물 반도체부(9)를 형성하기 전에 제 1 반도체부(S1)를 복수의 베이스 반도체부(8)로 분할하고, 활성층의 형성 후에는 소자 분할의 에칭을 행하지 않음으로써 에칭 데미지를 회피한다. 이것에 의해, 화합물 반도체부(9)를 포함하는 반도체 디바이스의 품질을 높일 수 있다.
도 6은 실시예 1에 의한 반도체 디바이스의 제조 장치를 나타내는 블록도이다. 도 6에 나타내는 바와 같이, 실시예 1의 반도체 디바이스의 제조 방법은 각 공정을 실행하는 반도체 디바이스의 제조 장치(40)에 의해 실현할 수 있다. 실시예 1의 반도체 디바이스의 제조 장치(40)는 템플릿 기판(7)을 준비하는 장치(40A), 제 1 반도체부(S1)를 형성하는 장치(40B), 제 1 반도체부(S1)에 복수의 트렌치(TR)를 형성하는 장치(40C), 화합물 반도체부(9)를 형성하는 장치(40D), 제 1 전극(E1) 및 제 2 전극(E2)을 형성하는 장치(40E), 소자부(DS)를 지지 기판(SK)에 전사하는 장치(40F), 및 장치(40A∼40F)를 제어하는 장치(40G)를 갖고 있어도 좋다. 장치(40B)·40D)에는, 예를 들면 MOCVD 장치를 사용할 수 있다. 장치(40D)로서 장치(40B)를 사용해도 좋다. 장치(40C)에는, 예를 들면 에칭 장치를 사용할 수 있다. 장치(40E)에는, 예를 들면 스퍼터 장치를 사용할 수 있다. 장치(40C·40E)가 포토리소그래피 장치를 포함하고 있어도 좋다. 장치(40G)가 프로세서 및 메모리를 포함하고 있어도 좋다. 장치(40G)는, 예를 들면 내장 메모리, 통신 가능한 외부 장치, 또는 액세스 가능한 네트워크상에 격납된 프로그램을 실행함으로써 장치(40A∼40F) 중 적어도 하나를 제어하는 구성이어도 좋고, 이 프로그램 그리고 이 프로그램이 격납된 기록 매체 및 외부 장치 등도 실시예 1에 포함된다.
실시예 1에서는 제 1 반도체부(S1)를 복수의 베이스 반도체부(8)로 분할한 후에 화합물 반도체부(9)를 형성한다. 따라서, 베이스 반도체부의 기초가 되는 제 1 반도체부와 화합물 반도체부의 기초가 되는 제 2 반도체부를 적층한 후에, 제 1 및 제 2 반도체부를 에칭하는 형태(제 2 반도체부의 측면이 에칭의 영향을 받는 형태)와 비교하여, 위에서 설명한 이유 등에 의해 화합물 반도체부(9)의 측면의 상태를 높일 수 있다.
또한, 실시예 1에서는 모든 트렌치 형성을 활성층 형성 전에 행할 필요는 없다. 칩 박리의 트렌치 형성을 화합물 반도체부(9)의 형성 후에 행해도 좋다. 한편, 칩 박리를 위한 트렌치 형성, 예를 들면 베이스 반도체부(8)의 결합부(넥부)를 제거하기 위한 트렌치 형성을 활성층 형성 전에 행해도 좋다.
도 4 및 도 5에 나타내는 바와 같이, 템플릿 기판(7)은 주기판(1)과, 주기판(1) 상에 위치하는 시드부(3)와, 시드부(3) 상에 위치하는 마스크 패턴(6)을 갖는다. 마스크 패턴(6)은 마스크부(5) 및 긴 형상의 개구부(K)를 포함한다. 템플릿 기판(7)에서는, 개구부(K)로부터 시드부(3)가 노출되어 있고, 제 1 반도체부(S1)는 시드부(3) 상에서 결정 성장을 개시하고, 시드부(3)와 결합한다.
실시예 1에서는 ELO법을 이용하여, 질화물 반도체를 포함하는 제 1 반도체부(S1)를, 예를 들면 Y 방향으로 신장하는 선 형상으로 형성하고 있다. 이 경우, 마스크부(5) 상을 역방향으로 가로 방향(X 방향) 성장하는 반도체 결정끼리가 마스크부(5) 상에서 회합하기 전에 그들의 성장을 멈춘다. 따라서, X 방향으로 이웃하는 제 1 반도체부(S1) 사이에는 갭(간극)(GP)이 형성된다. X 방향이 베이스 반도체부(8)의 <11-20> 방향(a축 방향)이며, Y 방향이 베이스 반도체부(8)의 <1-100> 방향(m축 방향)이며, Z 방향이 베이스 반도체부(8)의 <0001> 방향(c축 방향)이어도 좋다.
실시예 1에서는, 에칭에 의해 제 1 반도체부(S1)에 복수의 트렌치(TR)를 형성할 수 있다. 복수의 트렌치(TR) 중 적어도 하나는 개구부(K)의 폭 방향(X 방향)으로 신장하고 있어도 좋다. 복수의 트렌치(TR) 중 적어도 하나는 개구부(K)의 길이 방향(Y 방향)으로 신장하고 있어도 좋다. 베이스 반도체부(8)를 둘러싸는, 복수의 트렌치(TR) 및 갭(GP)에 의해 베이스 반도체부(8)가 섬 형상(주위와 연결되지 않은 상태)으로 되어도 좋다.
제 1 반도체부(S1)에 대한 에칭이 드라이 에칭이며, 이 드라이 에칭이 마스크부(5)에서 스톱해도 좋다. 이 경우, 마스크부(5)가 에칭 스토퍼로서 기능하고, 트렌치(TR)의 바닥에 마스크부(5)가 노출된다. 이 경우, 반드시 마스크부(5)의 표면에서 에칭이 스톱할 필요는 없고, 마스크부(5) 중에서 에칭이 스톱하면 좋다. 마스크부(5)는 제 1 반도체부(S1)보다 에칭되기 어려운 재료로 형성되고, 에칭을 스톱하는 역할을 할 수 있으면, 마스크부(5)의 일부가 에칭되어도 좋다.
각 화합물 반도체부(9)가 각 베이스 반도체부(8)에 대응해서 섬 형상으로 형성되어도 좋다. 베이스 반도체부(8)가 복수의 트렌치(TR) 및 갭(GP)에 의해 섬 형상으로 된 경우, 평면으로 볼 때(Z 방향의 시인)에 있어서는 베이스 반도체부(8)가 마스크부(5)로 둘러싸인다. 선택 성장 마스크인 마스크부(5) 상에는 질화물 반도체가 퇴적되기 어렵고, 화합물 반도체부(9)는 (질화물 반도체를 포함하는) 베이스 반도체부(8)의 상면 및 측면으로 성장하기 때문에, 화합물 반도체부(9)를 섬 형상으로 할 수 있다. 이렇게 하면, 패터닝 데미지를 회피하여, 화합물 반도체부(9)의 상태를 높일 수 있다. 또 제조 프로세스도 간략화된다.
또한, 도 4에 나타내는 바와 같이, 트렌치(TR)를 개구부(K)의 폭 방향(X 방향)으로 연장되도록 형성한 경우에는 웨이퍼의 휨을 저감할 수 있다. 이것은 주기판(1)에 베이스 반도체부(8)와 상이한 열팽창계수를 가지는 이종 기판을 사용한 경우에 현저하다. 또한, 주기판(1), 혹은 템플릿 기판(7)을 웨이퍼라고 부르는 경우가 있고, 템플릿 기판(7)과 그 위의 반도체부를 통합해서 웨이퍼라고 부르는 경우도 있다. 예를 들면 도 4에 나타내는 바와 같이, X 방향으로 이웃하는 제 1 반도체부(S1)는 갭(GP)에 의해 이간되어 있다. 그 때문에, 웨이퍼의 X 방향으로의 휨은 적다. 그러나, 제 1 반도체부(S1)는 Y 방향으로, X 방향의 사이즈(폭)보다 길게 연속해서 형성되기 때문에, Y 방향에 관한 웨이퍼의 휨이 크다. 그러나, 활성층을 성막하기 전에 Y 방향으로 신장하는 제 1 반도체부(S1)를 X 방향의 트렌치(TR)에 의해 분단함으로써, 응력이 완화되어 웨이퍼의 Y 방향의 휨이 저감된다. 그 때문에, 활성층을 성막할 때에 웨이퍼의 휨이 적고, 성막 중의 웨이퍼 표면의 온도를 면내에서 균일하게 유지하기 쉽다. 따라서, 웨이퍼 표면의 온도의 편차가 작아, 예를 들면 활성층이 In(인듐)을 포함하는 경우에 In 농도의 편차를 저감할 수 있어, 웨이퍼면 내에서의 발광 파장의 편차를 개선할 수 있다. 이 효과는, 트렌치(TR)가 베이스 반도체부(8)의 하면에 도달하고 있지 않은 상태(깊이 방향의 도중에서 멈춰 있는 상태)여도 얻을 수 있다. 이 경우는 활성층의 측면을 보호하면서, 트렌치(TR)의 중심부를 재차 1회째의 트렌치폭보다 작은 폭으로 드라이 에칭함으로써, 웨이퍼로부터 반도체칩을 박리할 수 있다. 이렇게 활성층 형성 전에 파지는 트렌치(TR)는 마스크부(5)에 도달하고 있지 않아도 좋다.
도 7은 실시예 1의 소자부의 부분 단면도이다. 도 8은 실시예 1의 소자부의 부분 평면도이다. 도 7에 나타내는 바와 같이, 화합물 반도체부(9)는 활성부(활성층)(9K)를 포함하고 있어도 좋다. 화합물 반도체부(9)를 형성하기 전에 제 1 반도체부(S1)를 분할하여 베이스 반도체부(8)를 형성함으로써, 활성부(9K)의 측면의 상태를 높일 수 있다. 베이스 반도체부(8) 상에 화합물 반도체부(9)로서 n형부(9N), 활성부(9K), 및 p형부(9P)를 이 순서로 형성해도 좋다. 화합물 반도체부(9)의 두께가 베이스 반도체부(8)의 두께의 1/2 이하여도 좋다. 활성부(9K) 및 p형부(9P)의 두께의 총계가 베이스 반도체부(8)의 두께의 1/2 이하여도 좋다.
화합물 반도체부(9)의 두께를 베이스 반도체부(8)의 두께의 1/2 이하로 함으로써, 베이스 반도체부(8) 상에 화합물 반도체부(9)를 형성했을 때에 트렌치가 메워지기 어려워져 박리 수율(박리 성공률)이 향상된다.
제 1 반도체부(S1) 상에 리그로스층(예를 들면, n형 GaN계 반도체를 포함하는 버퍼층)을 형성하고, 제 1 반도체부(S1) 및 리그로스층에 복수의 트렌치(TR)를 형성함으로써, 복수의 베이스 반도체부(8)와, 리그로스층을 분할해서 얻어지는 복수의 n형부를 형성해도 좋다. 이 경우, 베이스 반도체부(8) 상의 n형부 상에 화합물 반도체부(9)로서 활성부(9K) 및 p형부(9P)를 형성할 수 있다. 즉, 제 1 반도체부(S1)를 분할하기 위한 트렌치(TR)는 활성부(9K)의 성막 전에 형성하면 좋고, 제 1 반도체부(S1) 상에 n형부를 성막하고, 그 후에 트렌치(TR)를 형성해도 좋다.
베이스 반도체부(8)가 마스크부(5)의 상방에 위치하는 저결함부(SD)를 포함하고, 저결함부(SD)의 관통 전위(Z축 방향으로 신장하는 전위)의 밀도가 5×106/㎠ 이하여도 좋다. 여기서의 관통 전위 밀도는, 예를 들면 웨이퍼 표면(예를 들면, 베이스 반도체부(8) 또는 화합물 반도체부(9)의 표면)을 CL(Cathode Luminescence) 측정함으로써(예를 들면, 흑점의 수를 카운트함으로써) 구할 수 있다.
저결함부(SD)의 관통 전위 밀도는 개구부(K) 상(시드부(3) 상)에 위치하는 전위 계승부(HD)의 관통 전위 밀도의 1/5 이하여도 좋다. 저결함부(SD)의 기저면 전위의 밀도가 5×108/㎠ 이하여도 좋다. 기저면 전위가 베이스 반도체부(8)의 c면(X-Y면)에 평행하게 신장하는 전위여도 좋다. 여기서의 기저면 전위 밀도는, 예를 들면 웨이퍼를 분할해서 저결함부(SD)의 측면을 드러내고, 이 측면의 전위 밀도를 CL 측정함으로써 얻어진다.
도 7 및 도 8에 나타내는 바와 같이, 화합물 반도체부(9)의 활성부(9K)가 발광부(LS)를 포함하고, 발광부(LS)의 전체가 평면으로 볼 때 저결함부(SD)와 겹쳐도 좋다. 발광부(LS)의 하나의 변(예를 들면, 인접하는 트렌치(TR)에 직교하는 변)의 사이즈(Ly)가 80㎛ 이하여도 좋고, 40㎛ 이하여도 좋고, 20㎛ 이하여도 좋고, 10㎛ 이하여도 좋고, 5㎛ 이하여도 좋다. 실시예 1에서는, 화합물 반도체부(9)(특히, 활성부(9K))에의 에칭 데미지가 회피되기 때문에, 발광부(LS)의 하나의 변의 사이즈(Ly)가 작아도 상관없다.
도 9는 실시예 1의 소자부의 부분 단면도이다. 도 9에 나타내는 바와 같이, 소자부(DS)에 있어서, 화합물 반도체부(9)(활성부(9K)를 포함한다)가 베이스 반도체부(8)의 측면(예를 들면, 트렌치(TR)에 의해 노출되는 측면 및 갭(GP)에 면하는 측면)의 적어도 일부와 접하고 있어도 좋다.
애노드인 제 1 전극(E1)은 평면으로 볼 때 저결함부(SD)와 겹치고, 또한 화합물 반도체부(9)(p형부(9P))와 접하도록 형성해도 좋다. 베이스 반도체부(8)의 질화물 반도체가 n형일 경우, 캐소드인 제 2 전극(E2)은 베이스 반도체부(8)와 접하도록 형성할 수 있다. 제 2 전극(E2)을 화합물 반도체부(9)의 n형부(9N)와 접하도록 형성해도 좋다.
도 10은 실시예 1의 반도체 디바이스의 구성을 나타내는 단면도이다. 지지 기판(SK)에 전사된 소자부(DS)를 지지 기판(SK)으로부터 박리함으로써 발광체(21)(예를 들면, LED 칩)를 얻을 수 있다. 또한, 지지 기판(SK)을 분할함으로써 발광체(21) 및 그 지지체(ST)를 포함하는 발광 소자(22)를 얻을 수 있다. 발광체(21) 및 발광 소자(22) 각각을 반도체 디바이스(20)라고 칭할 수 있다.
실시예 1에서는, 소자부(DS)는 템플릿 기판(7)과 개구부(K)를 통해서 결합하고 있다. 그래서, 박리 수율을 높이기 위해서, 개구부(K)의 폭을 작게 해서 결합력을 약하게 해도 좋다. 구체적으로는, 개구부(K)의 폭을 8㎛ 이하로 해도 좋고, 4㎛ 이하로 할 수도 있다.
(템플릿 기판)
주기판(1)에는 GaN계 반도체와 상이한 격자 정수를 갖는 이종 기판을 사용할 수 있다. 이종 기판으로서는, 단결정의 실리콘(Si) 기판, 사파이어(Al2O3) 기판, 실리콘 카바이드(SiC) 기판 등을 들 수 있다. 주기판(1)의 면방위는, 예를 들면 실리콘 기판의 (111)면, 사파이어 기판의 (0001)면, SiC 기판의 6H-SiC(0001)면이다. 이들은 예시이며, 제 1 반도체부(S1)를 ELO법으로 성장시킬 수 있는 주기판 및 면 방위이면 좋다. 주기판(1)에 SiC(벌크 결정) 기판, GaN(벌크 결정) 기판, 혹은 AlN(벌크 결정) 기판을 사용할 수도 있다.
도 11은 템플릿 기판의 구성예를 나타내는 단면도이다. 템플릿 기판(7)은 주기판(1)(예를 들면, 실리콘 기판) 상에 시드부(3)(예를 들면, AlN) 및 마스크 패턴(6)이 이 순서로 형성된 구성이어도 좋고, 주기판(1)(예를 들면, 실리콘 기판) 상에 복층의 시드부(3)(예를 들면, AlN 및 SiC 중 적어도 일방을 포함하는 하층부와, GaN계 반도체를 포함하는 상층부) 및 마스크 패턴(6)이 이 순서로 형성된 구성이어도 좋다. 시드부(3)가 평면으로 볼 때 개구부(K)와 겹치도록 국소적으로(예를 들면, 스트라이프 형상으로) 형성되어 있어도 좋다. 시드부(3)가 600°이하의 저온에서 형성된 질화물 반도체를 포함하고 있어도 좋다. 이렇게 하면, 시드부(3)의 응력에서 기인하는 반도체 기판(템플릿 기판(7) 및 소자부(DS))의 휨을 저감할 수 있다. 시드부(3)를 스퍼터 장치(PSD: pulse sputter deposition, PLD: pulase laser depodition 등)를 사용해서 성막할 수도 있다. 스퍼터 장치를 사용하면, 저온 성막 및 대면적 성막이 가능, 비용 절감 등의 메리트가 있다. 도 11에 나타내는 바와 같이, 템플릿 기판(7)은 주기판(1)(예를 들면, SiC 벌크 결정 기판, GaN 벌크 결정 기판) 상에 마스크 패턴(6)이 형성된 구성이어도 좋다.
마스크 패턴(6)의 개구부(K)는 시드부(3)를 노출시켜, 제 1 반도체부(S1)의 성장을 개시시키는 성장 개시용 홀의 기능을 갖고, 마스크 패턴(6)의 마스크부(5)는 제 1 반도체부(S1)를 가로 방향 성장시키는 선택 성장용 마스크의 기능을 갖는다. 시드부(3) 중 개구부(K)에 있어서 노출되는 영역을 시드 영역, 마스크부(5)를 성장 억제 영역 혹은 선택 성장 영역이라고 바꿔 말할 수도 있다.
마스크부(5)에는, 예를 들면 실리콘 산화막(SiOx), 질화티타늄막(TiN 등), 실리콘 질화막(SiNx), 실리콘 산질화막(SiON), 및 고융점(예를 들면 1000도 이상)을 가지는 금속막 중 어느 하나를 포함하는 단층막, 또는 이들 중 적어도 2개를 포함하는 적층막을 사용할 수 있다.
예를 들면, 시드부(3) 상에 스퍼터법을 이용해서 두께 100nm 정도∼4㎛ 정도(바람직하게는 150nm 정도∼2㎛ 정도)의 실리콘 산화막을 전체면 형성하고, 실리콘 산화막의 전체면에 레지스트를 도포한다. 그 후, 포토리소그래피법을 이용해서 레지스트를 패터닝하여, 스트라이프 형상의 복수의 개구부를 가진 레지스트를 형성한다. 그 후, 불산(HF), 버퍼드 불산(BHF) 등의 웨트 에천트에 의해 실리콘 산화막의 일부를 제거해서 복수의 개구부(K)로 하고, 레지스트를 유기 세정으로 제거함으로써 마스크 패턴(6)이 형성된다. 다른 예로서, 실리콘 질화막을 스퍼터 장치, 혹은 PECVD 장치를 사용해서 성막해도 좋다. 실리콘 질화막은 실리콘 산화막보다 얇아도 베이스 반도체부(8)의 1000도 정도의 성막 온도를 견딜 수 있다. 실리콘 질화막의 막두께는 5nm∼4㎛ 정도로 할 수 있다.
긴 형상(슬릿 형상)의 개구부(K)는 X 방향으로 주기적으로 배열할 수 있다. 개구부(K)의 폭을 0.1㎛∼20㎛ 정도로 해도 좋다. 개구부(K)의 폭이 작을수록 개구부(K)로부터 제 1 반도체부(S1)로 전파되는 관통 전위의 수는 감소한다. 또한, 저결함부(SD)를 크게 할 수 있다.
실리콘 산화막은 제 1 반도체부(S1)의 성막 중에 미량이지만 분해, 증발하여 제 1 반도체부(S1)에 도입되는 경우가 있지만, 실리콘 질화막, 실리콘 산질화막은 고온에서 분해, 증발하기 어렵다는 메리트가 있다. 그래서, 마스크부(5)를 실리콘 질화막 혹은 실리콘 산질화막의 단층막으로 해도 좋고, 시드부(3) 상에 실리콘 산화막 및 실리콘 질화막을 이 순서로 형성한 적층막으로 해도 좋고, 시드부(3) 상에 실리콘 질화막 및 실리콘 산화막을 이 순서로 형성한 적층체막으로 해도 좋고, 하지부 상에 실리콘 질화막, 실리콘 산화막 및 실리콘 질화막을 이 순서로 형성한 적층막으로 해도 좋다. 또한, SiON의 산소 및 질소의 조성을 제어하여, 소망의 산질화막을 형성해도 좋다.
마스크부(5)의 핀홀 등의 이상 부분은 성막 후에 유기 세정 등을 행하고, 재차 성막 장치에 도입해서 동종막을 형성함으로써 이상 부분을 소멸시킬 수 있다. 일반적인 실리콘 산화막(단층)을 사용하고, 이러한 재성막 방법을 이용해서 양질의 마스크부(5)를 형성할 수도 있다.
템플릿 기판(7)의 일례로서, 주기판(1)에 (111)면을 갖는 실리콘 기판을 사용하고, 시드부(3)의 하층부에 AlN층(30nm∼300nm 정도, 예를 들면 150nm)을 사용하고, 시드부(3)의 상층부에 GaN계 그레이디드 층을 사용하고, 마스크부(5)에는 산화실리콘막(SiO2)과 질화실리콘막(SiN)을 이 순서로 형성한 적층 마스크를 사용할 수 있다. GaN계 그레이디드층은 제 1 층인 Al0.6Ga0.4N층(예를 들면, 300nm)과, 제 2 층인 GaN층(예를 들면, 1∼2㎛)을 포함하고 있어도 좋다. 마스크부(5)에 대해서는 산화실리콘막 및 질화실리콘막 각각의 성막에 CVD법(플라스마 화학기상 성장법)을 이용하고, 산화실리콘막의 두께를 예를 들면 0.3㎛, 질화실리콘막의 두께를 예를 들면 70nm로 할 수 있다.
(제 1 반도체부)
실시예 1에서는 제 1 반도체부(S1)(베이스 반도체부(8))를 GaN층으로 하고, MOCVD 장치를 이용해서 전술한 템플릿 기판(7) 상에 질화갈륨(GaN)의 ELO 성막을 행했다. ELO 성막 조건의 일례로서, 기판 온도: 1120℃, 성장 압력: 50㎪, TMG(트리메틸갈륨): 22sccm, NH3: 15slm, V/III=6000(III족 원료의 공급량에 대한 V족 원료의 공급량의 비)을 채용할 수 있다.
이 경우, 개구부(K)에 노출된 시드부(3) 상에 제 1 반도체부(S1)가 선택 성장(세로 방향 성장)하고, 이어서 마스크부(5) 상에 가로 방향 성장한다. 그리고, 마스크부(5) 상에 있어서 그 양측으로부터 가로 방향 성장하는 GaN 결정막끼리가 회합하기 전에 이들의 가로 성장을 정지시켰다.
마스크부(5)의 폭(X 방향의 사이즈)은 50㎛, 개구부(K)의 폭(X 방향의 사이즈)은 5㎛, 제 1 반도체부(S1)의 가로폭(X 방향의 사이즈)은 53㎛, 저결함부(SD)의 폭(X 방향의 사이즈)은 24㎛, 제 1 반도체부(S1)의 층두께(Z 방향의 사이즈)는 5㎛였다. 제 1 반도체부(S1)의 애스펙트비는 53㎛/5㎛=10.6이 되어, 매우 높은 애스펙트비가 실현되었다. 마스크부(5)의 폭은 화합물 반도체부(9) 등의 사양에 따라서 설정할 수 있다(예를 들면, 10㎛∼200㎛ 정도).
실시예 1에 있어서의 제 1 반도체부(S1)의 형성에서는 개구부(K)로부터 노출된 시드부(3) 상에, Z 방향(c축 방향)으로 성장하는 세로 성장층을 형성하고, 그 후 X 방향(a축 방향)으로 성장하는 가로 성장층을 형성한다. 이때, 세로 성장층의 두께를 10㎛ 이하, 5㎛ 이하, 혹은 3㎛ 이하로 함으로써, 가로 성장층의 두께를 낮게 억제하고, 가로 방향 성막 레이트를 높일 수 있다.
도 12는 제 1 반도체부(ELO 반도체층)의 가로 방향 성장의 일례를 나타내는 단면도이다. 도 12에 나타내는 바와 같이, 개구부(K)로부터 노출되는 시드부(3)(상층부의 GaN층) 상에 이니셜 성장층(SL)을 형성하고, 그 후 이니셜 성장층(SL)으로부터 제 1 반도체부(S1)를 가로 방향 성장시키는 것이 바람직하다. 이니셜 성장층(SL)은 제 1 반도체부(S1)의 가로 방향 성장의 기점이 된다. 이니셜 성장층(SL)은 20nm∼5000nm의 두께, 예를 들면 50nm∼400nm, 혹은 70nm∼350nm의 두께로 형성할 수 있다. ELO 성막 조건을 적절히 제어함으로써, 제 1 반도체부(S1)를 Z 방향(c축 방향)으로 성장시키거나, X 방향(a축 방향)으로 성장시키거나 하는 제어가 가능하다.
여기서는, 이니셜 성장층(SL)의 엣지가 마스크부(5)의 상면에 올라가기 직전(마스크부(5)의 측면 상단(上端)에 접하고 있는 단계), 또는 마스크부(5)의 상면에 올라간 직후의 타이밍에 이니셜 성장층(SL)의 성막을 멈춰도 좋다(즉, 이 타이밍에 ELO 성막 조건을 c축 방향 성막 조건으로부터 a축 방향 성막 조건으로 전환해도 좋다). 이렇게 하면, 이니셜 성장층(SL)이 마스크부(5)로부터 약간 돌출되어 있는 상태에서 가로 방향 성장시킴으로써, 제 1 반도체부(S1)의 c축 방향(두께 방향)으로의 성장을 억제하고, 제 1 반도체부(S1)를 고속으로 또한 고결정성을 갖고 가로 방향 성장시킬 수 있고, 소비 원료도 저감한다. 이것에 의해, 저결함의 제 1 반도체부(S1)(GaN 등의 질화물 반도체의 결정체)를 얇게 또한 넓게 저비용으로 형성할 수 있다. 제 1 반도체부(S1)의 애스펙트비(두께에 대한 X 방향의 사이즈의 비)는 3.5 이상, 5.0 이상, 6.0 이상, 8.0 이상, 10 이상, 15 이상, 20 이상, 30 이상, 혹은 50 이상으로 할 수 있다.
(화합물 반도체부 및 전극)
화합물 반도체부(9)는, 예를 들면 MOCVD법으로 형성할 수 있다. 도 7의 화합물 반도체부(9)에서는, 예를 들면 n형부(9N)를 n-GaN층으로 하고, 발광부(LS)를 포함하는 활성부(9K)를 InGaN층 및 GaN층을 포함하는 MQW(Multi-Quantum Well)로 하고, p형부(9P)를 p-AlGaN층 및 p-GaN층의 적층 구조로 함으로써, 소자부(DS)를 LED(발광 다이오드)로 할 수 있다. 상기 서술한 바와 같이, n형부(9N)를 제 1 반도체부(S1) 상의 리그로스층으로부터 형성해도 좋다.
제 1 전극(E1)(애노드) 및 제 2 전극(E2)(캐소드)에 대해서는 Al, Ag, Cr, Pd, Pt, Au, Ni, Ti, V, W, Cu, Zn, Sn 및 In 중 적어도 하나 포함하는 단층 구조 또는 복층 구조여도 좋고, 합금층을 포함하고 있어도 좋다. 제 1 및 제 2 전극(E1·E2) 중 적어도 일방을 투광성 도전막(ITO(Indium Tin Oxide) 등)과, 광반사성 금속막(Ag, Al, Ti 등)의 적층 구조로 할 수도 있다.
(변형예)
도 13은 실시예 1에 의한 반도체 디바이스의 제조 방법의 다른 예를 나타내는 평면도이다. 도 13에 나타내는 바와 같이, 질화물 반도체를 포함하는 제 1 반도체부(S1)를 ELO법을 이용해서 면 형상으로 형성해도 좋다. 이 경우, ELO법에 의한 성막 시에 마스크부(5) 상을 역방향으로 가로 방향(X 방향) 성장하는 반도체 결정끼리를 마스크부(5) 상에서 회합시키면 좋다. 회합은 이웃하는 개구부(K)의 대략 중앙(마스크부(5)의 중앙부)에서 일어나고, 회합부의 바로 아래에 보이드(공극)가 형성되는 경우가 있다. 이 보이드는 회합에 의해 생긴 제 1 반도체부(S1)의 내부에 형성되고, 회합 후의 변형을 개방하는 역할을 한다. 또한, 제 1 반도체부(S1)에 대하여 X 방향으로 신장하는 복수의 트렌치(TR) 및 Y 방향으로 신장하는 복수의 트렌치(TR)를 형성함으로써, 복수의 섬 형상의 베이스 반도체부(8)가 형성된다.
도 14는 실시예 1에 의한 반도체 디바이스의 제조 방법의 다른 예를 나타내는 플로우차트이다. 도 15는 도 14에 의한 반도체 디바이스의 제조 방법을 나타내는 평면도이다. 도 16은 도 14에 의한 반도체 디바이스의 제조 방법을 나타내는 단면도이다. 도 14∼도 16에 나타내는 바와 같이, 제 1 반도체부(S1)에 형성되는 복수의 트렌치(TR) 중 적어도 하나에 의해 제 1 반도체부(S1)와 시드부(3)(개구부(K)로부터 노출되는 부분)의 결합부가 제거되어도 좋다. 이 경우, 섬 형상으로 된 복수의 베이스 반도체부(8)가 템플릿 기판(7) 상에서 이산하지 않도록, 복수의 트렌치(TR)를 형성한 후에 앵커막(AF)을 형성하고, 그 후에 화합물 반도체부(9)를 형성할 수 있다.
앵커막(AF)은 베이스 반도체부(8)의 측면 및 마스크부(5)에 접하고, 베이스 반도체부(8)를 템플릿 기판(7)에 붙잡아둔다. 앵커막(AF)으로서는 산화실리콘막, 질화실리콘막, 산화알루미늄막, 산질화실리콘막, 산화알루미늄-실리콘막, 산질화알루미늄막, 산화지르코늄막, 산화티타늄막, 산화탄탈막 등의 유전체막 등을 사용할 수 있다. 앵커막(AF)에 산화실리콘막, 질화실리콘막, 산화알루미늄-실리콘막, 산질화실리콘막, 혹은 질화티타늄막 등을 사용함으로써, 화합물 반도체부(9)의 질화물 반도체는 앵커막(AF) 상으로 성장하지 않기 때문에, 화합물 반도체부(9)를 섬 형상으로 형성할 수 있다. 소자부(DS)의 전사 시에 있어서는, 앵커막(AF)의 적어도 일부가 템플릿 기판(7)에 잔류해도 좋고, 소자부(DS)에 부수해도 좋다.
예를 들면, 레지스트 마스크를 사용하고, 트렌치(TR)를 드라이 에칭으로 형성하고, 앵커막(AF)을 전체면에 스퍼터나 EB(Electron Beem Deposition)법으로 성막하고, 그 후에 레지스트 마스크를 제거함으로써 앵커막(AF)의 불필요 부분을 리프트 오프할 수 있다. 앵커막(AF)을 칩의 고정에 사용함으로써, 칩 측면(드라이 에칭으로 형성된 트렌치 측면에는 에칭 데미지가 가해지는 것이 알려져 있다)의 보호, 데미지 리커버리의 기능도 한다. 앵커막(AF)은 도전성이 없기 때문에, 최종적으로 칩 상에 남았다고 하여도 전기적 리크 등을 일으킬 우려는 없다.
도 17은 실시예 1에 의한 반도체 디바이스의 제조 방법의 다른 예를 나타내는 플로우차트이다. 도 14에서는 화합물 반도체부(9)의 형성 전에 앵커막(AF)을 형성하고 있지만 이것에 한정되지 않는다. 도 17과 같이, 화합물 반도체부(9)의 형성 후에 앵커막(AF)을 형성할 수도 있다.
도 18은 실시예 1에 의한 반도체 디바이스의 제조 방법의 다른 예를 나타내는 플로우차트이다. 도 14 및 도 16에서는 베이스 반도체부(8)의 상면에 제 2 전극을 형성하고 있지만, 이것에 한정되지 않는다. 도 18과 같이, 화합물 반도체부(9)의 형성 후에 제 1 전극(E1)을 형성하고, 소자부(DS)를 지지 기판(SK)에 전사한 후에 베이스 반도체부(8)의 하면(이면)에 제 2 전극(E2)(캐소드)을 형성할 수도 있다.
도 19는 실시예 1에 의한 반도체 디바이스의 제조 방법의 다른 예를 나타내는 플로우차트이다. 도 20은 도 19에 의한 반도체 디바이스의 제조 방법을 나타내는 평면도이다. 도 19∼도 20에 나타내는 바와 같이, 베이스 반도체부(8)의 형성 후에 마스크부(5)를 제거해도 좋다. 예를 들면, 복수의 트렌치(TR)에 에천트를 주입함으로써 마스크부(5)를 에칭에 의해 제거할 수 있다. 이렇게 하면, 소자부(DS)의 지지 기판(SK)에의 전사가 용이해진다. 박리(전사) 수율을 높이기 위해, 개구부(K)의 폭을 작게 해서 베이스 반도체부(8)와 템플릿 기판(7)의 결합력을 약하게 해도 좋다. 구체적으로는, 개구부(K)의 폭을 8㎛ 이하로 해도 좋고, 4㎛ 이하로 할 수도 있다.
도 21은 실시예 1에 의한 반도체 디바이스의 제조 방법의 다른 예를 나타내는 플로우차트이다. 도 22는 도 21에 의한 반도체 디바이스의 제조 방법을 나타내는 평면도이다. 도 21∼도 22에 나타내는 바와 같이, 화합물 반도체부(9)의 형성 후에 질화물 반도체 결정인 베이스 반도체부(8) 및 화합물 반도체부(9)를, 예를 들면 Y 방향에 평행한 법선을 가지는 m면((1-100)면)(HF)에서 벽개해도 좋다. 소자부(DS)를 반도체 레이저로 하는 경우는, 화합물 반도체부(9)에 Y 방향(m축 방향)으로 마주 보는 2개의 벽개면을 형성하고, 이들 벽개면을 공진기 끝면으로 할 수 있다. 도 21에서는 지지 기판(SK)에의 전사 전에 m면(HF)에서 벽개하고, 벽개 후에 전사하고 있지만, 이것에 한정되지 않는다. 전사 후에 지지 기판(SK) 상에서 벽개할 수도 있다.
이 경우, 화합물 반도체부(9)의 n형부(9N) 및 p형부(9P) 각각이 활성부(9K)보다 굴절률이 큰 광가이드층 및 클래드층을 포함하고 있어도 좋고, p형부(9P)가 리지(전류 협착부)를 갖고 있어도 좋다. 구체적으로는, n형부(9N)로서 제 1 콘택트층(예를 들면 n형 GaN층), 제 1 클래드층(예를 들면 n형 AlGaN층), 및 제 1 광가이드층(예를 들면 n형 GaN층)을 형성해도 좋다. 활성층(9K)에는 InGaN층을 포함하는 MQW(Multi-Quantum Well) 구조를 사용할 수 있다. p형부(9P)로서 전자 블록킹층(예를 들면 p형 AlGaN층), 제 2 광가이드층(예를 들면 p형 GaN층), 제 2 클래드층(예를 들면 p형 AlGaN층), 및 제 2 콘택트층(예를 들면 p형 GaN층)을 형성해도 좋다. 상기 서술한 바와 같이, n형부(9N)를 제 1 반도체부(S1) 상의 리그로스층으로부터 형성해도 좋다.
(반도체 디바이스)
도 23∼도 27은 실시예 1에서 얻어진 반도체 디바이스의 구성을 나타내는 사시도이다. 도 3의 제조 방법에 의해, 예를 들면 도 23 혹은 도 24에 나타내는 발광체(LED 칩)(21)를 얻을 수 있다. 도 23에서는 제 2 전극(E2)이 베이스 반도체부(8)에 접하고 있고, 도 24에서는 제 2 전극(E2)이 화합물 반도체부(9)의 n형부(9N)에 접하고 있다. 도 14의 제조 방법에 의해, 예를 들면 도 25에 나타내는 발광체(21)를 얻을 수 있다. 도 18의 제조 방법에 의해, 예를 들면 도 26에 나타내는 발광체(21)를 얻을 수 있다. 도 21의 제조 방법에 의해, 예를 들면 도 27에 나타내는 발광체(21)(반도체 레이저 칩)를 얻을 수 있다. 리지(RJ)는 전류 협착부이며, 화합물 반도체부(9)의 활성부(9K)의 벽개면(m면)으로부터 레이저광이 출사된다. 리지(RJ)는 p형부(9P)를 드라이 에칭해서 형성할 수 있고, 이 에칭이 활성부(9K)에 악영향을 미칠 우려는 작다. 도 27의 활성부(9K)의 벽개면(m면) 상에 광반사막을 형성해도 좋다. 광반사막은, 예를 들면 복수의 유전체막으로 형성할 수 있다. 유전체막의 재료로서는 SiO2, Al2O3, AlN, AlON, SiON, Nb2O5, Ta2O5, ZrO2 등을 들 수 있다. 또한, 이들을 복수종 포함하는 적층막을 광반사막으로서 사용할 수도 있다.
도 28은 실시예 1에서 얻어진 반도체 디바이스를 포함하는 전자기기의 구성을 나타내는 모식도이다. 도 28의 전자기기(70)는 실시예 1에서 얻어지는 반도체 디바이스(20)(예를 들면, 발광체(21), 발광 소자(22))와, 반도체 디바이스(20)를 구동하는 구동 회로(50)와, 구동 회로(50)를 제어하는 제어 회로(60)를 포함한다. 제어 회로(60)는, 예를 들면 프로세서 및 메모리를 포함한다. 전자기기(70)로서는, 표시 장치, 조명 장치, 수광 장치, 통신 장치, 측정 장치, 정보 처리 장치, 의료기기, 전기자동차(EV) 등을 들 수 있다.
〔실시예 2〕
도 29는 실시예 2에 의한 반도체 디바이스의 제조 방법을 나타내는 플로우차트이다. 도 30은 실시예 2에 의한 반도체 디바이스의 제조 방법을 나타내는 평면도이다. 도 31은 실시예 2에 의한 반도체 디바이스의 제조 방법을 나타내는 단면도이다.
실시예 2에서는, 도 29∼도 31에 나타내는 바와 같이, 주기판(1)과, 개구부(K) 및 마스크부(5)를 포함하는 마스크 패턴(6)을 포함하는 템플릿 기판(7)을 준비하는 공정과, 개구부(K)로부터 마스크부(5) 상에 걸쳐, 질화물 반도체(예를 들면, GaN계 반도체)를 포함하는 제 1 반도체부(S1)를 형성하는 공정과, 제 1 반도체부(S1)를 질화물 반도체의 m면(8F)에서 벽개함으로써, 제 1 반도체부(S1)를 복수의 베이스 반도체부(8)로 분할하는 공정과, 복수의 베이스 반도체부(8) 중 적어도 하나의 상방에 질화물 반도체(예를 들면, GaN계 반도체)를 포함하는 화합물 반도체부(9)를 형성하는 공정과, 제 1 전극(E1) 및 제 2 전극(E2)을 형성하는 공정과, 베이스 반도체부(8) 및 화합물 반도체부(9)를 포함하는 소자부(디바이스 적층체)(DS)를 템플릿 기판(7)으로부터 지지 기판(SK)에 전사하는 공정을 행한다. 화합물 반도체부(9)는 활성부(활성층)(9K)를 포함하고 있어도 좋다.
벽개로 소자 분할을 행함으로써, 예를 들면 드라이 에칭으로 소자 분할을 행하는 경우에 비하여, 소실되는 제 1 반도체부(S1)의 체적이 작아져, 웨이퍼를 유효하게 (소자로서) 이용할 수 있다.
예를 들면 주기판(1)에 이종 기판(Si 기판 등)을 사용한 경우, 주기판(1)과 제 1 반도체부(S1)의 열팽창계수차로부터 오는 응력에 의한 기판(템플릿 기판(7) 및 제 1 반도체부(S1))의 휨이 발생하는 경우가 있다. 화합물 반도체부(9)를 성막할 때에 이 휨이 발생하고 있으면, 성장면의 온도가 불균일해지고, 화합물 반도체부(9)의 조성(예를 들면, 활성부(9K)의 인듐 농도)이 면내에서 고르지 않게 되어, 발광 특성이 악화될 우려가 있다. 화합물 반도체부(9)의 형성 전에 제 1 반도체부(S1)를 벽개함으로써 제 1 반도체부(S1)의 응력이 완화되고, 기판의 휨이 저감되기 때문에, 발광 특성(예를 들면, 발광 파장의 면내 균일성)을 향상시킬 수 있다. 제 1 반도체부(S1)를 스크라이브함으로써, 제 1 반도체부(S1)의 벽개를 자연 진행시켜도 좋다. 내부 응력의 개방에 따라 질화물 반도체 결정의 m면 벽개가 자연 진행되는 형태여도 좋다. 화합물 반도체부(9)로서 n형부(9N), 활성부(9K), 및 p형부(9P)를 이 순서로 형성해도 좋다.
제 1 반도체부(S1)의 벽개에 의해 주위로부터 분리된 섬 형상의 베이스 반도체부(8)가 형성되기 때문에, 베이스 반도체부(8) 상에 섬 형상의 화합물 반도체부(9)를 형성할 수 있다. 화합물 반도체부(9)가 섬 형상(주위로부터 분리된 상태)이 되지 않는 경우는, 화합물 반도체부(9)의 기초가 되는 질화물 반도체 결정을 다시 벽개 혹은 패터닝함으로써, 섬 형상의 화합물 반도체부(9)를 얻는 것이 가능하다.
제 1 반도체부(S1) 상에 리그로스층(예를 들면, n형 GaN계 반도체)을 형성하고, 제 1 반도체부(S1) 및 리그로스층을 벽개함으로써, 복수의 베이스 반도체부(8)와, 리그로스층을 분할해서 얻어지는 복수의 n형부를 형성해도 좋다. 이 경우, 베이스 반도체부(8) 상의 n형부 상에 화합물 반도체부(9)로서 활성부(9K) 및 p형부(9P)를 형성할 수 있다.
도 32는 실시예 2의 반도체 디바이스의 제조 장치를 나타내는 블록도이다. 반도체 디바이스의 제조 장치(40)는 템플릿 기판(7)을 준비하는 장치(40A), 제 1 반도체부(S1)를 형성하는 장치(40B), 제 1 반도체부(S1)를 벽개하는 장치(40H), 화합물 반도체부(9)를 형성하는 장치(40D), 제 1 전극(E1) 및 제 2 전극(E2)을 형성하는 장치(40E), 소자부(DS)를 지지 기판(SK)에 전사하는 장치(40F), 및 장치(40G)를 갖고 있어도 좋다. 장치(40G)는 장치(40A·40B·40H) 및 장치(40D∼40F)를 제어한다.
벽개에 의해 웨이퍼 상에서 분할된 소자부(DS)를 지지 기판(SK)에 전사할 때, 예를 들면 2개, 3개 간격 등 복수의 소자부를 넘도록 선택적으로 박리해도 좋다. 이것은, 웨이퍼 상에서 베이스 반도체부(8)가 소편으로 분할되어 있기 때문에 가능해진다. 또한, 벽개로 소자 분리를 행한 경우, 이웃하는 소자부의 간격은 좁지만, 각 소자부는 개구부를 통해서 템플릿 기판(7)에 접합되어 있기 때문에, 소망의 소자부만을 선택적으로 박리하는 것이 가능해진다.
또한, 지지 기판(SK)에 복수개 간격의 소자부의 선택 전사를 행함으로써, 지지 기판(SK)에 전사 후, 지지 기판(SK)을 1칩 탑재의 복수의 개편(예를 들면, 발광 소자, 수광 소자)으로 분할할 때에, 개편 사이즈를 크게 할 수 있고, 그 개편을 핸들링해서 소망의 패키지에 마운트하는 것이 용이해진다.
〔실시예3〕
도 33a 및 도 33b는 실시예 3에 의한 반도체 디바이스의 제조 방법을 나타내는 플로우차트이다. 도 34는 실시예 3에 의한 반도체 디바이스의 제조 방법을 나타내는 평면도이다. 도 35는 실시예 3에 의한 반도체 디바이스의 제조 방법을 나타내는 단면도이다.
실시예 3에서는, 도 33a에 나타내는 바와 같이, 템플릿 기판(7) 상에 질화물 반도체를 포함하는 제 1 반도체부(S1)가 형성된 반도체 기판(11)을 준비하는 공정과, 제 1 반도체부(S1) 상에 제 2 반도체부(S2)를 형성하는 공정과, 제 1 및 제 2 반도체부(S1·S2)를 벽개함으로써, 제 1 및 제 2 반도체부(S1·S2)를 복수의 소자부(DS)로 분리하는 공정을 행해도 좋다.
도 33b에 나타내는 바와 같이, 주기판(1)과, 개구부(K) 및 마스크부(5)를 포함하는 마스크 패턴(6)을 포함하는 템플릿 기판(7)을 준비하는 공정과, 개구부(K)로부터 마스크부(5) 상에 걸쳐, 질화물 반도체(예를 들면, GaN계 반도체)를 포함하는 제 1 반도체부(S1)를 형성하는 공정과, 제 1 반도체부(S1) 상에 질화물 반도체를 포함하는 제 2 반도체부(제 2 반도체층)(S2)를 형성하는 공정과, 제 1 전극(E1) 및 제 2 전극(E2)을 형성하는 공정과, 제 1 및 제 2 반도체부(S1·S2)를 질화물 반도체의 m면(HF)에서 벽개함으로써 제 1 및 제 2 반도체부(S·S2)를 복수의 소자부(DS)로 분리하는 공정과, 베이스 반도체부(8) 및 화합물 반도체부(9)를 포함하는 소자부(디바이스 적층체)(DS)를 템플릿 기판(7)으로부터 지지 기판(SK)에 전사하는 공정을 행한다. 화합물 반도체부(9)는 활성부(9K)를 포함하고 있어도 좋다.
소자부(DS)는 LED여도 좋고, 반도체 레이저여도 좋다. 소자부(DS)를 반도체 레이저로 하는 경우는, 화합물 반도체부(9)에 Y 방향(m축 방향)으로 마주 보는 2개의 벽개면(HF)을 형성하고, 이들 벽개면(HF)을 공진기 끝면으로 할 수 있다.
제 1 반도체부(S1) 상에 리그로스층(예를 들면, n형 GaN계 반도체)을 개재해서 제 2 반도체부(S2)를 형성하고, 제 1 반도체부(S1) 및 리그로스층 그리고 제 2 반도체부(S2)를 벽개함으로써, 복수의 소자부(DS)를 형성할 수도 있다.
도 36은 실시예 3의 반도체 디바이스의 제조 장치를 나타내는 블록도이다. 반도체 디바이스의 제조 장치(40)는 템플릿 기판(7)을 준비하는 장치(40A), 제 1 반도체부(S1)를 형성하는 장치(40B), 제 2 반도체부(S2)를 형성하는 장치(40S), 제 1 전극(E1) 및 제 2 전극(E2)을 형성하는 장치(40E), 제 1 및 제 2 반도체부(S1·S2)를 벽개하는 장치(40J), 소자부(DS)를 지지 기판(SK)에 전사하는 장치(40F), 및 장치(40G)를 갖고 있어도 좋다. 장치(40G)는 장치(40A·40B·40S·40E·40J·40F)를 제어한다.
벽개에 의해 웨이퍼 상에서 분할된 소자부(DS)를 지지 기판(SK)에 전사할 때에, 예를 들면 2개, 3개 간격 등 복수의 소자부를 넘도록 선택적으로 박리해도 좋다. 이것은 웨이퍼 상에서 베이스 반도체부(8)가 소편으로 분할되어 있기 때문에 가능해진다. 또한, 벽개로 소자 분리를 행한 경우, 이웃하는 소자부의 간격은 좁지만, 각 소자부는 개구부를 통해서 템플릿 기판(7)에 접합되어 있기 때문에, 소망의 소자부만을 선택적으로 박리하는 것이 가능해진다.
또한, 지지 기판(SK)에 복수개 간격의 소자부의 선택 전사를 행함으로써, 지지 기판(SK)에 전사 후, 지지 기판(SK)을 1칩 탑재의 복수의 개편으로 분할할 때에 개편 사이즈를 크게 할 수 있고, 그 개편을 핸들링해서 소망의 패키지에 마운트하는 것이 용이해진다.
〔실시예 4〕
실시예 1∼3에서는 제 1 반도체부(S1)를 GaN층으로 할 수 있지만 이것에 한정되지 않는다. 실시예 1∼3의 제 1 반도체부(S1)를 GaN계 반도체층인 InGaN층으로 할 수도 있다. InGaN층의 가로 방향 성막은, 예를 들면 1000℃를 하회하는 저온에서 행한다. 고온에서는 인듐의 증기압이 높아지고, 막 중에 유효하게 도입되지 않기 때문이다. 성막 온도가 저온이 됨으로써, 마스크부(5)와 InGaN층의 상호 반응이 저감되는 효과가 있다. 또한, InGaN층은 GaN층보다 마스크부(5)와의 반응성이 낮다는 효과도 있다. InGaN층에 인듐이 In 조성 레벨 1% 이상으로 도입되도록 되면, 마스크부(5)와의 반응성이 더욱 저하하기 때문에 바람직하다. 갈륨 원료 가스로서는 트리에틸갈륨(TEG)을 사용하는 것이 바람직하다.
상기 서술한 기술 형태는 예시 및 설명을 목적으로 하는 것이며, 한정을 목적으로 하는 것이 아니다. 이들 예시 및 설명에 의거하면, 많은 변형 형태가 가능해지는 것이 당업자에게는 명확하다.
1: 주기판
3: 시드부
5: 마스크부
6: 마스크 패턴
7: 템플릿 기판
8: 베이스 반도체부
9: 화합물 반도체부
9K: 활성부
11: 반도체 기판
20: 반도체 디바이스
21: 발광체
22: 발광 소자
40: 반도체 디바이스의 제조 장치
K: 개구부
S1: 제 1 반도체부
S2: 제 2 반도체부
TR: 트렌치
DS: 소자부
RJ: 리지부
SD: 저전위부
HD: 전위 계승부
E1: 제 1 전극
E2: 제 2 전극
ST: 지지체
SK: 지지 기판

Claims (38)

  1. 주기판의 상방에 제 1 반도체부가 형성된 반도체 기판을 준비하는 공정과,
    상기 제 1 반도체부를 복수의 베이스 반도체부로 분할하는 공정과,
    상기 복수의 베이스 반도체부 중 적어도 하나의 상방에 화합물 반도체부를 형성하는 공정을 포함하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 반도체부에 1 또는 복수의 트렌치를 형성함으로써, 상기 제 1 반도체부를 복수의 베이스 반도체부로 분할하는 반도체 디바이스의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 반도체부는 GaN계 반도체를 포함하고,
    상기 제 1 반도체부의 m면에서 벽개함으로써, 상기 제 1 반도체부를 복수의 베이스 반도체부로 분리하는 반도체 디바이스의 제조 방법.
  4. 제 2 항에 있어서,
    상기 복수의 트렌치를 에칭에 의해 형성하는 반도체 디바이스의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 화합물 반도체부는 활성부를 포함하는 반도체 디바이스의 제조 방법.
  6. 제 5 항에 있어서,
    상기 화합물 반도체부는 상기 활성부의 상방에 p형부를 포함하는 반도체 디바이스의 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 주기판과, 상기 주기판의 상방에 배치되고, 마스크부 및 개구부를 포함하는 마스크 패턴을 갖는 템플릿 기판을 준비하고, 상기 제 1 반도체부를 상기 개구부로부터 상기 마스크부 상에 걸쳐 형성하는 반도체 디바이스의 제조 방법.
  8. 제 7 항에 있어서,
    상기 템플릿 기판은 상기 개구부로부터 노출되는 시드부를 포함하고, 상기 제 1 반도체부는 상기 시드부와 결합하는 반도체 디바이스의 제조 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 반도체부에 복수의 트렌치를 형성함으로써 상기 제 1 반도체부를 복수의 베이스 반도체부로 분할하고,
    상기 개구부는 긴 형상이며,
    상기 복수의 트렌치 중 적어도 하나는 상기 개구부의 폭 방향으로 신장하는 반도체 디바이스의 제조 방법.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 반도체부에 복수의 트렌치를 형성함으로써 상기 제 1 반도체부를 복수의 베이스 반도체부로 분할하고,
    상기 개구부는 긴 형상이며,
    상기 복수의 트렌치 중 적어도 하나는 상기 개구부의 길이 방향으로 신장하는 반도체 디바이스의 제조 방법.
  11. 제 8 항에 있어서,
    상기 제 1 반도체부에 복수의 트렌치를 형성함으로써 상기 제 1 반도체부를 복수의 베이스 반도체부로 분할하고,
    상기 복수의 트렌치 중 적어도 하나에 의해 상기 제 1 반도체부와 상기 시드부 중 적어도 일부의 결합부가 제거되는 반도체 디바이스의 제조 방법.
  12. 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 화합물 반도체부를 형성한 후에, 상기 복수의 베이스 반도체부와 상기 마스크 패턴을 이격하는 공정을 행하는 반도체 디바이스의 제조 방법.
  13. 제 7 항에 있어서,
    상기 복수의 베이스 반도체부 중 적어도 하나는 상기 마스크부의 상방에 위치하는 저결함부를 포함하고, 상기 저결함부의 관통 전위 밀도가 5×106/㎠ 이하인 반도체 디바이스의 제조 방법.
  14. 제 7 항에 있어서,
    상기 복수의 베이스 반도체부 중 적어도 하나는 상기 마스크부의 상방에 위치하는 저결함부를 포함하고, 상기 저결함부의 기저면 전위 밀도가 5×108/㎠ 이하인 반도체 디바이스의 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 화합물 반도체부는 활성부를 포함하고,
    상기 활성부는 상기 저결함부의 상방에 위치하는 발광부를 포함하는 반도체 디바이스의 제조 방법.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 화합물 반도체부의 두께는 상기 복수의 베이스 반도체부 중 적어도 하나의 두께의 1/2 이하인 반도체 디바이스의 제조 방법.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 1 반도체부는 질화물 반도체를 포함하는 반도체 디바이스의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 1 반도체부에 복수의 트렌치를 형성함으로써 상기 제 1 반도체부를 복수의 베이스 반도체부로 분할하고,
    상기 복수의 트렌치 중 적어도 하나가 상기 질화물 반도체의 <1-100> 방향 또는 <11-20> 방향으로 신장하는 반도체 디바이스의 제조 방법.
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 화합물 반도체부는 GaN계 반도체를 포함하고,
    상기 화합물 반도체부를 상기 GaN계 반도체의 m면에서 벽개하는 공정을 행하는 반도체 디바이스의 제조 방법.
  20. 제 1 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 제 1 반도체부를 선 형상으로 형성하는 반도체 디바이스의 제조 방법.
  21. 제 1 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 제 1 반도체부를 면 형상으로 형성하는 반도체 디바이스의 제조 방법.
  22. 제 7 항에 있어서,
    상기 제 1 반도체부에 드라이 에칭에 의해 복수의 트렌치를 형성함으로써 상기 제 1 반도체부를 복수의 베이스 반도체부로 분할하고,
    상기 드라이 에칭은 상기 마스크부에서 스톱하는 반도체 디바이스의 제조 방법.
  23. 제 1 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 화합물 반도체부가 각 베이스 반도체부에 대응해서 섬 형상으로 형성되는 반도체 디바이스의 제조 방법.
  24. 제 1 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 복수의 베이스 반도체부 중 적어도 하나 및 상기 화합물 반도체부가 소자부를 구성하는 반도체 디바이스의 제조 방법.
  25. 제 24 항에 있어서,
    상기 소자부를 지지 기판에 유지시키는 공정을 포함하는 반도체 디바이스의 제조 방법.
  26. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
    평면으로 볼 때 상기 저결함부와 겹치고, 또한 상기 화합물 반도체부와 접하도록 제 1 전극을 형성하는 공정을 포함하는 반도체 디바이스의 제조 방법.
  27. 제 26 항에 있어서,
    상기 복수의 베이스 반도체부 중 하나와 접하도록 제 2 전극을 형성하는 반도체 디바이스의 제조 방법.
  28. 제 27 항에 있어서,
    상기 제 1 전극이 애노드이며, 상기 제 2 전극이 캐소드인 반도체 디바이스의 제조 방법.
  29. 제 15 항에 있어서,
    상기 개구부는 긴 형상이며,
    상기 발광부는 상기 개구부의 폭 방향의 사이즈가 20㎛ 이하인 반도체 디바이스의 제조 방법.
  30. 제 8 항에 있어서,
    상기 개구부가 슬릿 형상이며,
    상기 시드부가 상기 개구부와 겹치도록 긴 형상으로 형성되어 있는 반도체 디바이스의 제조 방법.
  31. 제 12 항에 있어서,
    상기 화합물 반도체부를 형성하기 전에 상기 복수의 베이스 반도체부 중 적어도 하나의 하방에 위치하는 상기 마스크부를 제거하는 반도체 디바이스의 제조 방법.
  32. 제 7 항에 있어서,
    상기 복수의 베이스 반도체부 중 적어도 하나와 상기 마스크부에 접하는 앵커막을 형성하는 공정을 포함하는 반도체 디바이스의 제조 방법.
  33. 제 32 항에 있어서,
    상기 앵커막이 상기 화합물 반도체부에 접하는 반도체 디바이스의 제조 방법.
  34. 제 3 항에 있어서,
    상기 제 1 반도체부를 스크라이브함으로써 상기 제 1 반도체부의 벽개를 자연 진행시키는 반도체 디바이스의 제조 방법.
  35. 제 3 항에 있어서,
    상기 화합물 반도체부는 GaN 반도체를 포함하고,
    상기 화합물 반도체부를 상기 GaN계 반도체의 m면에서 벽개하는 공정을 행하는 반도체 디바이스의 제조 방법.
  36. 템플릿 기판 상에 질화물 반도체를 포함하는 제 1 반도체부가 형성된 반도체 기판을 준비하는 공정과,
    상기 제 1 반도체부 상에 GaN계 반도체를 포함하는 제 2 반도체부를 형성하는 공정과,
    상기 제 1 및 제 2 반도체부의 m면에서 벽개함으로써 상기 제 1 및 제 2 반도체부를 복수의 소자부로 분리하는 공정을 포함하는 반도체 디바이스의 제조 방법.
  37. 제 36 항에 있어서,
    각 소자부는 베이스 반도체부 및 화합물 반도체부를 포함하고,
    상기 화합물 반도체부는 활성부를 포함하는 반도체 디바이스의 제조 방법.
  38. 제 1 항 또는 제 36 항에 기재된 각 공정을 행하는 반도체 디바이스의 제조 장치.
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