CN117121161A - 半导体基板和其制造方法以及制造装置、半导体器件和其制造方法以及制造装置、电子设备 - Google Patents

半导体基板和其制造方法以及制造装置、半导体器件和其制造方法以及制造装置、电子设备 Download PDF

Info

Publication number
CN117121161A
CN117121161A CN202280028160.XA CN202280028160A CN117121161A CN 117121161 A CN117121161 A CN 117121161A CN 202280028160 A CN202280028160 A CN 202280028160A CN 117121161 A CN117121161 A CN 117121161A
Authority
CN
China
Prior art keywords
semiconductor
semiconductor substrate
substrate
substrate according
seed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280028160.XA
Other languages
English (en)
Inventor
正木克明
神川刚
小林敏洋
林雄一郎
谷口祐基
青木优太
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Publication of CN117121161A publication Critical patent/CN117121161A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H01L21/0265—Pendeoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

具备：主基板；位于比主基板更上方的晶种部(SD)；和在第1方向(9Y方向)上并排的第1以及第2半导体部(8F、8S)，第1以及第2半导体部与晶种部相接，晶种部(SD)将第1方向(Y方向)设为长边方向，在主基板(1)与第1半导体部以及第2半导体部之间设置中空部(VD)。

Description

半导体基板和其制造方法以及制造装置、半导体器件和其制 造方法以及制造装置、电子设备
技术领域
本发明涉及半导体基板等。
背景技术
在专利文献1中公开了使用ELO(Epitaxial Lateral Overgrowth，外延横向过生长)法在硅基板等主基板的上方形成浮起的状态的半导体器件层(包含活性层)的手法。
在先技术文献
专利文献
专利文献1：JP特开2018.32863号公报
发明内容
本公开所涉及的半导体基板具备：主基板；位于比所述主基板更上方的晶种部；和在第1方向上并排的第1半导体部以及第2半导体部，所述第1半导体部以及第2半导体部与所述晶种部相接，所述晶种部将所述第1方向作为长边方向，在所述主基板与所述第1半导体部以及第2半导体部之间设置中空部。
附图说明
图1是表示本实施方式所涉及的半导体基板的结构的俯视图。
图2A是表示本实施方式所涉及的半导体基板的结构的截面图。
图2B是表示本实施方式所涉及的半导体基板的结构的截面图。
图3是表示本实施方式所涉及的半导体基板的制造方法的一例的俯视图。
图4是表示本实施方式所涉及的半导体基板的制造方法的一例的流程图。
图5是表示本实施方式所涉及的半导体基板的制造装置的一例的框图。
图6是表示本实施方式所涉及的半导体器件的制造方法的一例的流程图。
图7是表示本实施方式所涉及的半导体器件的制造装置的一例的框图。
图8是表示本实施方式所涉及的电子设备的结构的示意图。
图9是表示实施例1所涉及的半导体基板的结构的俯视图。
图10是图9的c-c箭头方向观察截面图。
图11是图9的d-d箭头方向观察截面图。
图12是表示实施例1中的半导体器件的单片化工序的俯视图。
图13是表示实施例1中的半导体器件的单片化工序的截面图。
图14A是表示实施例1所涉及的半导体基板的其他结构的截面图。
图14B是表示实施例1所涉及的半导体基板的其他结构的截面图。
图15是表示实施例1所涉及的半导体基板的其他结构的俯视图。
图16是表示实施例1中的模板基板的制造方法的流程图。
图17是表示图16的制造方法的截面图。
图18是表示实施例1中的模板基板的其他制造方法的流程图。
图19是表示图18的制造方法的截面图。
图20是表示实施例1中的半导体基板的制造方法的流程图。
图21是表示图20的制造方法的截面图。
图22是表示实施例1所涉及的半导体基板的其他结构的俯视图。
图23是表示实施例1所涉及的半导体基板的其他结构的俯视图。
图24是表示实施例1中的半导体基板的其他制造方法的截面图。
图25是表示实施例2所涉及的半导体基板的结构的俯视图。
图26是表示实施例2所涉及的半导体基板的结构的截面图。
图27是表示实施例2所涉及的半导体基板的结构的截面图。
图28是表示实施例4的结构的示意性截面图。
图29是表示实施例4对电子设备的运用例的截面图。
图30是表示实施例5的结构的示意性截面图。
图31是表示实施例6的半导体基板的俯视图。
图32是表示实施例6的半导体基板的截面。
具体实施方式
〔半导体基板〕
图1是表示本实施方式所涉及的半导体基板的第1以及第2半导体部的结构的俯视图。图2A以及图2B是表示本实施方式所涉及的半导体基板的结构的截面图。如图1、图2A以及图2B所示那样，本实施方式所涉及的半导体基板10(半导体晶片)具备：主基板1；位于比主基板1更上方的晶种部SD；和在第1方向(Y方向)上并排的第1半导体部8F以及第2半导体部8S，第1半导体部8F以及第2半导体部8S与晶种部SD相接。晶种部SD将Y方向设为长边方向。在主基板1与第1半导体部8F以及第2半导体部8S之间设置中空部(空洞部)VD。另外，在本公开中，第1半导体部8F以及第2半导体部8S可以是层状形成的第1半导体层8F以及第2半导体层8S。
在主基板的上表面1f设置向上方突出的凸部1Q，晶种部SD位于凸部1Q上。在主基板1的上方设置具有开口部K以及掩模部5的掩模图案6，在俯视观察下，开口部K和晶种部SD重叠，在第1以及第2半导体部8F、8S与掩模部5之间设置中空部VD。
第1半导体部8F包含隔着中空部VD而与主基板1对置的第1悬浮部P1，第2半导体部8S包含隔着中空部VD而与主基板1对置的第2悬浮部P2，第1悬浮部P1和第2悬浮部P2分离。第1半导体部8F包含与第1悬浮部P1成对的第3悬浮部P3，第1悬浮部P1以及第3悬浮部P3以浮起的状态(在下侧没有支承构件而与中空部相接的状态)在与第1方向(Y方向)正交的第2方向(X方向)上并排。第2半导体部8S包含与第2悬浮部P2成对的第4悬浮部P4，第2悬浮部P2以及第4悬浮部P4以浮起的状态在X方向上并排。
第1半导体部8F包含位于晶种部SD上的第1基座部BF，第1基座部BF位于第1以及第3悬浮部P1、P3之间，与第1以及第3悬浮部P1、P3连接。第2半导体部8S包含位于晶种部SD上的第2基座部BS，第2基座部BS位于第2以及第4悬浮部P2、P4之间，与第2以及第4悬浮部P2、P4连接。
第1悬浮部P1包含与第1基座部BF连接的拴系(tether)部T1和与拴系部T1连接的主体部H1，拴系部T1与主体部H1相比而Y方向的长度更小。第3悬浮部P3包含与第1基座部BF连接的拴系部T3和与拴系部T3连接的主体部H3，拴系部T3与主体部H3相比而Y方向的长度更小。另外，拴系部T1的结构并不限定于此。拴系部T1也可以是Y方向的长度与主体部H1相同、厚度(Z方向的尺寸)比主体部H1小的结构。进而，拴系部T1也可以是Y方向的长度比主体部H1小、厚度也比主体部H1小的结构。
半导体基板10包含位于晶种部SD上的第3导体部8T，第1基座部BF以及第2基座部BS经由第3半导体部8T而连接。另外，在本公开中，第3导体部8T层状形成，以下，有时表现为第3导体层8T。
在半导体基板10中，在主基板1上层叠多个层状的构件，能将其层叠方向设为“上方向”。此外，能将以与半导体基板10的法线方向平行的视线观察半导体基板10这一情况称作“俯视观察”。所谓半导体基板，是指包含半导体部的基板，主基板1可以是半导体，也可以是非半导体。有时将主基板1、掩模图案6以及层状的第1晶种部S1包括在内称作模板基板7。
第1以及第2半导体部8F、8S包含氮化物半导体。氮化物半导体例如能表征为AlxGayInZN(0≤x≤1；0≤y≤1；0≤z≤1；x+y+z＝1)，作为具体例，能举出GaN系半导体、A1N(氮化铝)、InAlN(氮化铟铝)、InN(氮化铟)。GaN系半导体是包含镓原子(Ga)以及氮原子(N)的半导体，例如能举出GaN、AlGaN、A1GaInN、InGaN等。第1以及第2半导体部8F、8S可以是掺杂型(例如包含施主的n型)，也可以是无掺杂型。
第1以及第2半导体部8F、8S能使用ELO(Epitaxial Lateral Overgrowth，外延横向过生长)法来形成。在ELO法中，例如在图2A、图2B中，作为主基板1而使用晶格常数与GaN系半导体不同的异种基板，在晶种部SD使用氮化物半导体，在掩模部5使用无机化合物膜，能从第1基座部BF在掩模部5的上方(空中)使包含GaN系半导体的第1半导体部8F横向(X方向)生长。在该情况下，将第1半导体部8F的厚度方向(Z方向)设为GaN系结晶的<0001>方向(c轴方向)，能将长条形状的晶种部SD以及开口部K的长边方向(第1方向、Y方向)设为GaN系结晶的<1-100>方向(m轴方向)，将晶种部SD以及开口部K的宽度方向(第2方向、X方向)设为GaN系结晶的<11-20>方向(a轴方向)。有时将用ELO法形成的层(包含第1以及第2半导体部8F、8S等)称作ELO半导体部8。
用ELO法形成的第1半导体部8F包含：俯视观察下与掩模部5重叠且贯穿位错相对少的低位错部(第1悬浮部P1)；和俯视观察下与开口部K的晶种SD重叠且与低位错部相比而贯穿位错相对多的第1基座部BF。低位错部可以是非贯穿位错密度比贯穿位错密度大的结构。在比第1半导体部8F更上层包含层状的活性部(以下简称为活性层)的情况下，例如能将活性层的发光区域设置成俯视观察下与低位错部重叠。
贯穿位错是沿着第1半导体部8F的厚度方向(Z方向)从第1半导体部8F的下表面或内部延伸到其表面或表层的位错(缺陷)。贯穿位错能通过对第1半导体部8F的表层(与c面平行)进行CL(Cathode luminescence，阴极发光)测定来观察。非贯穿位错是对基于与厚度方向平行的面(例如m面)的截面进行CL测定的位错，主要是基底面(c面)位错。
至少在第1以及第2半导体部8F、8S上设置层状的功能部9。功能层9(以下也简称为功能层)可以是单层体，也可以是层叠体。功能层9可以具有作为半导体器件的构成要素的功能、保护不受外力影响的功能、保护不受静电影响的功能、抑制水、氧等异物侵入的保护功能、保护不受蚀刻剂等影响的功能、光学功能、以及感测功能的至少1者。功能层9可以还形成在第1以及第2半导体部8F、8S的侧面(端面)。
在图1、图2A以及图2B所示的半导体基板10中，由于第1半导体部8F当中的与中空部VD相接的(不与晶种部SD相接)第1悬浮部P1、和第2半导体部8S当中的与中空部VD相接的(不与晶种部SD相接)第2悬浮部P2分离，因此，从半导体基板10得到包含主体部H1、H3的半导体器件时的单片化工序容易。例如，为了将第1悬浮部P1的主体部H1从半导体基板10分离，使拴系部T1断裂即可。此外，由于主体部H1从主基板1浮起，因此，来自主基板1的应力被缓和，在主体部H1产生的裂纹、缺陷减少。进而，通过使主体部H1从主基板1浮起，在主体部H1下配置作为选择生长掩模(沉积抑制掩模)发挥功能的掩模部5，从而主体部H1成为低位错部，能形成活性区域(例如发光区域)以使得俯视观察下与低位错部重叠。低位错部的贯穿位错密度例如是5×106〔个/cm2〕以下，主体部H1的X方向的尺寸能设为10μm以上。此外，能通过ELO半导体部形成后的蚀刻等简易的工序来形成主体部H1以及拴系部T1等。
〔半导体基板的制造〕
图3是表示本实施方式所涉及的半导体基板的制造方法的一例的俯视图。图4是表示本实施方式所涉及的半导体基板的制造方法的一例的流程图。在图3以及图4所示的半导体基板的制造方法中，在准备模板基板7的工序之后，进行如下工序，即，在模板基板7上形成不与掩模图案6相接的ELO半导体部(空气桥构造)8，之后，通过使用光刻法来将ELO半导体部8图案化(例如蚀刻)，来做出第1以及第2半导体部8F、8S。通过该工序，能形成包含主体部H1以及拴系部T1等的第1悬浮部P1、和从第1悬浮部P1分离的第2悬浮部P2。另外，能在将ELO半导体部8图案化的工序之前或之后进行形成功能层9的工序。
图5是表示本实施方式所涉及的半导体基板的制造装置的一例的框图。图5的半导体基板的制造装置70具备：进行在模板基板7上形成第1以及第2半导体部8F、8S的工序的半导体部形成部72；和控制半导体部形成部72的控制部74。半导体部形成部72进行如下工序，即，形成不与掩模图案6相接的ELO半导体部8，之后，例如通过使用光刻法来将ELO半导体部8图案化从而做出第1以及第2半导体部8F、8S。半导体基板的制造装置70可以是形成功能层9的结构。
半导体部形成部72可以包含MOCVD装置以及图案化装置，控制部74可以包含处理器以及存储器。控制部74例如可以是如下结构，即，通过执行存放于内置存储器、能通信的通信装置、或能访问的网络上的程序来控制半导体部形成部72，该程序以及存放该程序的记录介质等也含在本实施方式中。
〔半导体器件的制造〕
图6是表示本实施方式所涉及的半导体器件的制造方法的一例的流程图。在图6的半导体器件的制造方法中，在准备半导体基板10的工序之后，进行如下工序：使拴系部T1等断裂，来从半导体基板10将主体部H1等隔离，得到半导体器件。
图7是表示本实施方式所涉及的半导体器件的制造装置的一例的框图。图7的半导体器件的制造装置80具备半导体器件生成部82和控制半导体器件生成部82的控制部84。半导体器件生成部82进行如下工序：使拴系部T1断裂来从半导体基板10将主体部HT隔离，得到半导体器件。半导体器件的制造装置80可以是形成功能层9的结构。
〔半导体器件〕
从半导体基板10隔离的主体部H1能作为半导体器件发挥功能。作为半导体器件的具体例，能举出发光二极管(LED)、半导体激光器、肖特基二极管、光电二极管、晶体管(包含功率晶体管、高电子迁移率晶体管)等。
〔电子设备〕
图8是表示本实施方式所涉及的电子设备的结构的示意图。图8的电子设备30包含：包含主体部H1的半导体器件20；安装半导体器件20的驱动基板23；和控制驱动基板23的控制电路25。
作为电子设备30，能举出显示装置、激光出射装置(包含法布里-珀罗型、面发光型)、照明装置、通信装置、信息处理装置、感测装置、电力控制装置等。
〔实施例1〕
(整体结构)
图9是表示实施例1所涉及的半导体基板的结构的俯视图。图10是图9的c-c箭头方向观察截面图。图11是图9的d-d箭头方向观察截面图。如图9～图11所示那样，实施例1所涉及的半导体基板10具备：主基板1；位于比主基板1更上方的晶种部SD；和在Y方向上并排的第1半导体部8F以及第2半导体部8S，第1半导体部8F以及第2半导体部8S与晶种部SD相接，在主基板1与第1半导体部8F以及第2半导体部8S之间设置中空部(空洞部)VD。
第1半导体部8F包含与中空部VD相接的第1悬浮部P1，第2半导体部8S包含与中空部VD相接的第2悬浮部P2，第1悬浮部P1和第2悬浮部P2分离。第1半导体部8F包含与第1悬浮部P1成对的第3悬浮部P3，第1悬浮部P1以及第3悬浮部P3以浮起的状态在X方向上并排。第1半导体部8F包含位于晶种部SD上的第1基座部BF，第1基座部BF位于第1以及第3悬浮部P1、P3之间，与第1以及第3悬浮部P1、P3连接。
在实施例1中，第1悬浮部P1的X方向的长度比第1悬浮部P1的厚度大。在主基板上表面1F设置向上方突出的凸部1Q，晶种部SD位于凸部1Q上，第1悬浮部P1的X方向的长度比凸部1Q的高度大。第1悬浮部P1包含与第1基座部BF连接的拴系部T1和与拴系部T1连接的主体部H1，拴系部T1与主体部H1相比而Y方向的长度更小。
半导体基板10具备俯视观察下与第1悬浮部P1重叠的功能层9。功能层9在俯视观察下与主体部H1以及拴系部T1重叠。拴系部T1的Y方向的长度比拴系部T1的厚度大。拴系部T1的Y方向的长度为主体部H1的Y方向的长度的一半以下。
并不限定于俯视观察下功能层9与主体部H1以及拴系部T1重叠的结构。也可以是俯视观察下功能层9不与拴系部T1重叠的结构，即，是功能层9层叠于主体部H1上且不层叠于拴系部T1上的结构。如此一来，在单片化时，拴系部T1易于断裂。
半导体基板10在主基板1的上方具备具有开口部K以及掩模部5(选择生长掩模)的掩模图案6，在俯视观察下，开口部K和晶种部SD重叠。在第1半导体部8F与掩模部5之间设置中空部VD。掩模部5覆盖晶种部SD的端面。即，晶种部SD的上表面与第1基座部BF相接，晶种部SD的下表面与主基板1的上表面(凸部1Q)相接，端面(侧面)被掩模部5覆盖。因此，半导体部8F不与晶种部SD的端面接触。
图12是表示实施例1中的半导体器件的单片化工序的俯视图。图13是表示实施例1中的半导体器件的单片化工序的截面图。如图12以及图13所示那样，例如通过使拴系部T1、T3断裂，将第1悬浮部P1的主体部H1以及第3悬浮部P3的主体部H3从半导体基板10隔离，能得到半导体器件20。也可以在半导体器件20的一侧面残余拴系部T1的一部分Tf，也可以在另一侧面残余锚固膜9a(后述)。
关于使拴系部T1、T3断裂的手法，可以对功能层9从上方给予(推入)(向下的)压力，也可以利用激光来使其断裂。此外，也可以通过半导体基板10的温度控制来使其断裂。例如，可以使用帕耳帖元件将附带粘着胶带的状态的半导体基板10降低到低温。在这时，一般比半导体热膨胀系数大的粘着胶带大幅收缩，对拴系部T1、T3施加应力。作为进一步的手法，也可以在半导体基板10上接合支承基板，对拴系部T1、T3机械地施加上方向的力来使它们断裂。
(主基板)
主基板1能使用具有与GaN系半导体不同的晶格常数的异种基板。作为异种基板，能举出单晶的硅(Si)基板、蓝宝石(Al2O3)基板、碳化硅(SiC)基板等。主基板1的面方位例如是硅基板的(111)面、蓝宝石基板的(0001)面、SiC基板的6H-SiC(0001)面。这些是例示，只要是能使ELO半导体部生长的主基板以及面方位，就可以任意。
(晶种部)
晶种部SD是ELO半导体部的生长起点，能使用氮化物半导体(GaN系半导体、AlN、InAlN、InN等)、碳化硅(SiC)等。例如，能将局部形成于硅基板或碳化硅基板的主基板1的凸部上的氮化铝(AlN)作为晶种部SD。此外，能将局部形成于碳化硅基板的主基板1的凸部上的GaN系半导体作为晶种部SD。
图14A是表示实施例1所涉及的半导体基板的其他结构的截面图。如图14A所示那样，可以在硅基板的主基板1的凸部上隔着缓冲部2B(例如AlN)局部形成GaN系半导体的晶种部SD。在主基板1使用硅基板、晶种部SD使用GaN系半导体的情况下，由于有时两者(硅基板和GaN系半导体)相互熔融，因此，通过设置AlN等缓冲部2B，能抑制熔融。此外，通过设置晶格常数接近于GaN系半导体的缓冲部2B，还能期待晶种部SD的结晶性的提升。作为缓冲部2B，可以使用低温(800°以下)形成的AlN。如此一来，晶种部SD(例如GaN系半导体)的结晶性提升。晶种部SD、缓冲部2B也可以用MOCVD法以外的方法例如溅射法等来形成。由此一来，能实现消耗品费用的削减、折旧费的减少，能提高生产率。图14B是表示实施例1所涉及的半导体基板的其他结构的截面图。如图14B所示那样，也可以在凸部1Q的上表面的一部分设置晶种部SD。
(掩模图案)
掩模图案6具有掩模部5以及开口部K，在开口部K露出晶种部SD。开口部K是在Y方向上伸长的多个狭缝，可以是在相邻的开口部K之间设置掩模部5的结构。图15是表示实施例1所涉及的半导体基板的其他结构的俯视图。如图15所示那样，可以将开口部K以及晶种部SD在Y方向上隔开。即，设为以Y方向为长边方向的多个晶种部SD在Y方向上并排的结构。如此一来，形成Y方向上并排的多个ELO半导体部，能缓和在主基板1与主要是第1半导体部8F之间产生的应力。由此，第1半导体部8F中的缺陷、裂纹的产生减少。此外，主基板1的翘曲减少，主基板1的大口径化变得容易。掩模部5和开口部K意味着有掩模体的部分和没有掩模体的部分，不管掩模部5是否是层状。掩模图案6也可以是掩模层。此外，也可以开口部K的整体被掩模部5包围。
作为掩模部5，例如能使用包含硅氧化膜(SiOx)、氮化钛膜(TiN等)、硅氮化膜(SiNx)、硅氮氧化膜(SiON)、以及具有高熔点(例如1000度以上)的金属膜的任1者的单层膜、或包含这些的至少2者的层叠膜。硅氧化膜在ELO半导体部的成膜中微量且分解、蒸发，有时会被取入到ELO半导体部，硅氮化膜、硅氮氧化膜有难以在高温下分解、蒸发这样的优点。因此，可以将掩模部5设为硅氮化膜或硅氮氧化膜的单层膜，也可以设为将硅氧化膜以及硅氮化膜按该顺序形成的层叠膜，也可以设为将硅氮化膜以及硅氧化膜按该顺序形成的层叠体膜，还可以设为将硅氮化膜、硅氧化膜以及硅氮化膜按该顺序形成的层叠膜。
(模板基板)
图16是表示实施例1中的模板基板的制造方法的流程图。图17是表示图16的制造方法的截面图。在图16以及图17中，进行如下工序：在主基板1上将晶种层SL以及牺牲膜ZF(例如光刻胶)按该顺序进行成膜的工序；将图案化的牺牲膜ZF作为掩模图案来将晶种层SL图案化的工序；将牺牲膜ZF作为掩模图案来蚀刻主基板1表面从而形成凸部1Q的工序；形成覆盖主基板1以及牺牲膜ZF的掩模图案6的工序(例如使用溅射法、PECVD法)；和通过清洗剂除去光刻胶来形成使晶种部SD露出的开口部K以及掩模部5的工序。在该情况下，掩模部5成为覆盖晶种部SD的端面(侧面)的结构。
图18是表示实施例1中的模板基板的其他制造方法的流程图。图19是表示图18的制造方法的截面图。在图18以及图19中，进行如下工序：在硅基板或碳化硅基板的主基板1上将晶种层SL、以及牺牲膜ZF(氧化硅膜或抗蚀剂膜)按该顺序进行成膜的工序；将晶种层SL以及牺牲膜ZF图案化的工序；将牺牲膜ZF作为掩模图案来蚀刻主基板1表面从而形成凸部1Q的工序；蚀刻(除去)牺牲膜ZF的工序；对主基板1的表面实施基板加工处理(热氧化处理或氮化处理)来形成作为基板加工膜(硅热氧化膜、硅氮化膜或硅氮氧化膜)的掩模部5以及开口部K的工序。基板加工膜的膜质卓越，适合置于高温下的选择生长掩模。
掩模图案6的厚度例如设为100nm左右～4μm左右(优选150nm左右～2μm左右)，开口部K的宽度设为0.1μm～20μm左右。开口部K的宽度越小，从各开口部K传播到ELO半导体部8的贯穿位错的数量越减少。此外，能增大低位错部的主体部(H1等)的面积。
(ELO半导体部的成膜)
在实施例1中，将ELO半导体部(包含8F、8S、8T)设为GaN层，使用MOCVD(MetalOrganic Chemical Vapor Deposition，金属有机化学气相沉积)装置在前述的模板基板7上进行ELO成膜。作为ELO成膜条件的一例，能采用基板温度：1120℃、生长压力：50kPa、TMG(三甲基镓)：22sccm、NH3：15slm、V/III＝6000(V族原料的供给量相对于III族原料的供给量之比)。
在该情况下，在晶种部SD上，ELO半导体部选择生长，接着在掩模部5的上方(空中)横向生长。然后，在掩模部5的上方，在从其两侧横向生长的ELO半导体部会合之前使横向生长停止。
提高横向成膜速率的手法如以下。首先，在晶种部SD上形成在Z方向(c轴方向)上生长的纵向生长层，之后，形成在X方向(a轴方向)上生长的横向生长层。为了进行纵向生长，例如使生长温度低到1050℃。这时，通过将纵向生长层的厚度设为10μm以下、优选5μm以下、进一步优选3μm以下，能将横向生长层的厚度抑制得低，提高横向成膜速率。
关于ELO半导体部8的成膜温度，相比于超过1200℃的高温，更优选1150℃以下的温度。在低于1000℃这样的低温下，也能进行ELO半导体部8的形成，出于掩模部5的分解抑制的观点可以说更加优选。
另外，在低于1000℃这样的低温成膜中，作为镓原料气体而优选使用三乙基镓(TEG)。由于TEG与TMG相比，在低温下有机原料更加效率良好地分解，因此，能提高横向成膜速率。
在ELO法的结晶生长中，除了上述的有机金属气相生长(MOCVD)法以外，还能使用氢化物气相生长(Vaper Phase Epitaxy；HVPE)法、分子束气相生长(Molecular BeamEpitaxy：MBE)法等。
(功能层)
位于第1以及第2半导体部8F、8S上的功能层9包含：层状的器件部9d(以下也简称为器件层)；位于比器件层9d更上层的绝缘膜9p(钝化膜)；和位于比绝缘膜9p更上层的第1以及第2电极E1、E2。主体部H1以及功能层9可以是作为发光二极管、半导体激光器等半导体器件发挥功能的结构。
器件层9d、绝缘膜9p、和第1以及第2电极E1、E2不与拴系部T1重叠。器件层9d例如是n型半导体部(例如GaN系)、无掺杂半导体部(例如GaN系)、p型半导体部(例如GaN系)的层叠体，还能将无掺杂半导体部设为活性层(电子和空穴进行耦合的层)。器件层9d使用任意的方法形成即可。绝缘膜9p能使用氧化硅、氮化硅等无机膜。能够第1以及第2电极E1、E2的一者设为阳极，另一者设为阴极。还能使第1电极E1的面积比第2电极E2的面积大。在实施例1中，在器件层9d上设置第1以及第2电极E1、E2，但并不限定于此。例如，也可以仅将第1电极E1设置于器件层9d上。
图20是表示实施例1中的半导体基板的制造方法的流程图。图21是表示图20的制造方法的截面图。如图9、图20以及图21所示那样，进行如下工序：在模板基板7上形成ELO半导体部8的工序；在ELO半导体部8上形成器件层9d的工序；在器件层9d上例如通过PECVD法来成膜绝缘膜9p的工序；将绝缘膜9p图案化的工序；形成第1以及第2电极E1、E2的工序；对ELO半导体部8进行干式蚀刻(例如反应性离子蚀刻：RIE)来形成包含主体部H1、H3以及拴系部T1、T3的第1半导体部8F、和第2半导体部8S的工序。ELO半导体部8的蚀刻除了干式方式的ECR(电子回旋共振)蚀刻、CAIB(化学辅助离子束)蚀刻等以外，还可以使用湿式方式的PEC(光电化学)蚀刻。
绝缘膜9p是形成于比器件层9d更上层的钝化膜(例如氧化硅膜、氮化硅膜)，俯视观察下与主体部H1重叠，不与拴系部T1重叠。如此一来，能避免绝缘膜9p妨碍拴系部T1的破坏的不良状况。此外，如图13所示那样，绝缘膜9p的一部分(例如覆盖主体部的H1的端面中央部并来到主基板上的掩模部5的部分)作为锚固膜9a发挥功能。如此一来，主体部H1稳定，且在使拴系部T1断裂使能使锚固膜9a也同时断裂。
另外，在形成ELO半导体部8时，也可以在掩模部5的上方使从其两侧横向生长的ELO半导体部彼此会合，在对ELO半导体部8进行蚀刻时将会合部(高位错部)除去。
图22是表示实施例1所涉及的半导体基板的其他结构的俯视图。如图22所示那样，可以是第1悬浮部P1包含多个拴系部T1、T5、主体部H1经由多个拴系部T1、T5与第1基座部BF连接的结构。通过设置多个拴系部T1、T5，有主体部H1稳定这样的优点。
图23是表示实施例1所涉及的半导体基板的其他结构的俯视图。如图23所示那样，可以是第1悬浮部P1的拴系部T1具有缺口(切口)NC的结构。在该情况下，能设为切口NC的侧面相对于X方向成60°的结构。例如在拴系部形成时设置半圆状的缺口，之后浸渍在TMAH(四甲基氢氧化铵)中，来生出GaN系半导体的m面，由此能形成这样的切口NC。通过形成切口NC这样的锐角的断裂起点，拴系部T1的断裂变得容易。
图24是表示实施例1中的半导体基板的其他制造方法的截面图。在图10中，在主基板1设置凸部1Q，但并不限定于此。如图24那样，也可以按该顺序包含主基板1(例如硅基板)、面状的缓冲层2(例如AlN)以及以Y方向为长边方向的局部的晶种部SD(例如GaN系半导体)，使用在掩模图案6的开口部K露出晶种部SD的模板基板7，形成与晶种部SD以及掩模部5相接的ELO半导体部(包含第1半导体部8F)，之后，将掩模部5通过蚀刻(例如湿式蚀刻)来除去。由此，能使第1半导体部8F浮起(设为下表面与中空部VD相接的状态)。另外，也可以在形成功能层9之前除去掩模部5。
〔实施例2〕
图25是表示实施例2所涉及的半导体基板的结构的俯视图。图26以及图27是表示实施例2所涉及的半导体基板的结构的截面图。在实施例1中，在掩模部5的上方从其两侧横向生长的ELO半导体部会合之前使横向生长停止，设为第1以及第2半导体部8F、8S具有俯视观察下与掩模部5重叠的端面(边缘)的结构，但并不限定于此。如图25～图27所示那样，也可以是使在掩模部5的上方从其两侧横向生长的ELO半导体部会合的结构。
如图25～图27所示，第1半导体部8F包含隔着中空部VD而与主基板1对置的第1悬浮部P1，第2半导体部8S包含隔着中空部VD而与主基板1对置的第2悬浮部P2，第1悬浮部P1和第2悬浮部P2分离。第1半导体部8F包含与第1悬浮部P1成对的第3悬浮部P3，第1悬浮部P1以及第3悬浮部P3以浮起的状态在X方向上并排。第1半导体部8F包含位于晶种部SD上的第1基座部BF，第1基座部BF位于第1以及第3悬浮部P1、P3之间，与第1以及第3悬浮部P1、P3连接。第1悬浮部P1包含与第1基座部BF连接的拴系部T1和与拴系部T1连接的主体部H1，拴系部T1与主体部H1相比而Y方向的长度更小。
半导体基板10在主基板1的上方具备具有开口部K以及掩模部5(选择生长掩模)的掩模图案6，在俯视观察下，开口部K和晶种部SD重叠。在第1半导体部8F与掩模部5之间设置中空部VD。掩模部5覆盖晶种部SD的端面。即，晶种部SD的上表面与第1基座部BF相接，晶种部SD的下表面与主基板1的上表面(凸部1Q)相接，端面(侧面)被掩模部5覆盖。因此，半导体部8F不与晶种部SD的端面接触。
形成于半导体部8上的功能层9包含：器件层9d；位于比器件层9d更上层的绝缘膜9p(钝化膜)；和位于比绝缘膜9p更上层的第1以及第2电极E1、E2。
〔实施例3〕
在实施例1、2中，将ELO半导体部设为GaN层，但并不限定于此。在实施例3中，作为第1以及第2半导体部8F、8S(ELO半导体部)，还能形成作为GaN系半导体部的InGaN层。InGaN层的横向成膜例如在低于1000℃这样的低温下进行。这是因为，在高温下，铟的蒸汽压力变高，不会被有效地取入到膜中。通过成膜温度成为低温，有减少掩模部5与InGaN层的相互反应的效果。此外，InGaN层还有相比于GaN层而与掩模部5的反应性更低这样的效果。若在InGaN层中以In组成水平1％以上将铟取入，则与掩模部5的反应性进一步降低，因而期望。作为镓原料气体，优选使用三乙基镓(TEG)。
〔实施例4〕
图28是表示实施例4的结构的示意性截面图。在实施例4中，构成由主体部H1以及器件层9d作为LED(发光二极管)发挥功能的半导体器件20。主体部H1(例如GaN系半导体)例如是掺杂硅等的n型。器件层9d从下层侧起依次包含活性层34、电子阻挡层35、GaN系p型半导体部36。活性层34是MQW(Multi-Quantum Well，多重量子阱)，包含InGaN层以及GaN层。电子阻挡层35例如是AlGaN层。GaN系p型半导体部36例如是GaN层。阳极38(例如第1电极E1)配置成与GaN系p型半导体部36接触，阴极39(例如第2电极E2)配置成与主体部H1接触。
图29是表示实施例4对电子设备的运用例的截面图。通过实施例4，能得到红色微型LED20R、绿色微型LED20G、蓝色微型LED20B，通过将它们安装在驱动基板(TFT基板)23，能构成微型LED显示器30D(电子设备)。作为一例，在驱动基板23的多个像素电路27经由导电树脂24(例如各向异性导电树脂)等安装红色微型LED20R、绿色微型LED20G、蓝色微型LED20B，之后，在驱动基板23安装控制电路25以及驱动电路29等。也可以驱动电路29的一部分含在驱动基板23中。
〔实施例5〕
图30是表示实施例5的结构的示意性截面图。在实施例5中，构成通过主体部H1以及器件层9d作为半导体激光器发挥功能的半导体器件20。器件层9d从下层侧起依次包含n型包层41、n型光引导层42、活性层43、电子阻挡层44、p型光引导层45、p型包层46以及GaN系p型半导体部47。各光引导层42、45能使用InGaN层。各包层41、46能使用GaN层或A1GaN层。阳极48配置成与GaN系p型半导体部47接触，主体部H1安装在安装基板53的n焊盘49上。
〔实施例6〕
图31是表示实施例6的半导体基板的俯视图。图32是表示实施例6的半导体基板的截面。实施例6的半导体基板10具有：在上表面包含第1以及第2晶种区域J1、J2和生长抑制区域(沉积抑制区域)SP的模板基板7；从第1晶种区域J1来到生长抑制区域SP的上方且在与生长抑制区域SP之间形成中空部VD的第1半导体部8F；从第2晶种区域J2来到生长抑制区域SP的上方且在与生长抑制区域SP之间形成中空部VD的第2半导体部8S，第1以及第2半导体部8F、8S空开间隙G1在第1方向(Y方向)上相邻。Y方向可以是包含氮化物半导体的第1以及第2半导体部8F、8S的m轴方向。第1以及第2晶种区域J1、J2可以位于比生长抑制区域SP更上侧。
第1以及第2晶种区域J1、J2可以是以Y方向为长边的形状。也可以是第1以及第2半导体部8F、8S各自的两端在Y轴方向上尖端细的形状。也可以配置空开间隙G2与第1半导体部8F在X方向上相邻的第4半导体部8U。X方向可以是包含氮化物半导体的第1以及第2半导体部8F、8U的a轴方向。半导体基板10有难以翘曲这样的优点。第1以及第2晶种区域J1、J2可以是晶种部上表面当中的与掩模图案的开口部重叠的区域，生长抑制区域SP可以是掩模部的上表面。
符号说明
1 主基板
SD 晶种部
5 掩模部
6 掩模图案
7 模板基板
8F 第1半导体部
8S 第2半导体部
9 功能层
9d 器件层
10 半导体基板
20 半导体器件
30 电子设备
70 半导体基板的制造装置
K 开口部
VD 中空部
P1 第1悬浮部
P2 第2悬浮部
P3 第3悬浮部
H1 主体部
T1 拴系部。

Claims (36)

1.一种半导体基板，具备：
主基板；
位于比所述主基板更上方的晶种部；和
在第1方向上并排的第1半导体部以及第2半导体部，
所述第1半导体部以及第2半导体部与所述晶种部相接，
所述晶种部将所述第1方向设为长边方向，
在所述主基板与所述第1半导体部以及所述第2半导体部之间设置中空部。
2.根据权利要求1所述的半导体基板，其中，
所述第1半导体部包含隔着所述中空部而与所述主基板对置的第1悬浮部，
所述第2半导体部包含隔着所述中空部而与所述主基板对置的第2悬浮部，
所述第1悬浮部和第2悬浮部分离。
3.根据权利要求2所述的半导体基板，其中，
所述第1半导体部包含与所述第1悬浮部成对的第3悬浮部，
所述第1悬浮部以及第3悬浮部以浮起的状态在与所述第1方向正交的第2方向上并排。
4.根据权利要求3所述的半导体基板，其中，
所述第1半导体部包含位于所述晶种部上的第1基座部，
所述第1基座部位于所述第1悬浮部以及第3悬浮部之间，与所述第1悬浮部以及第3悬浮部连接。
5.根据权利要求3所述的半导体基板，其中，
所述第1悬浮部的所述第2方向的长度比所述第1悬浮部的厚度大。
6.根据权利要求3所述的半导体基板，其中，
在所述主基板上表面设置向上方突出的凸部，
所述晶种部位于所述凸部上，
所述第1悬浮部的所述第2方向的长度比所述凸部的高度大。
7.根据权利要求4所述的半导体基板，其中，
所述第1悬浮部包含：与所述第1基座部连接的至少1个拴系部；和与所述拴系部连接的主体部，
所述拴系部与所述主体部相比，所述第1方向的长度更小。
8.根据权利要求7所述的半导体基板，其中，
所述半导体基板具备：俯视观察下与所述第1悬浮部重叠的功能部。
9.根据权利要求8所述的半导体基板，其中，
所述功能部包含器件部和比所述器件部更上方的绝缘膜。
10.根据权利要求7所述的半导体基板，其中，
所述拴系部的所述第1方向的长度比所述拴系部的厚度大。
11.根据权利要求7所述的半导体基板，其中，
所述拴系部的所述第1方向的长度为所述主体部的第1方向的长度的一半以下。
12.根据权利要求7所述的半导体基板，其中，
在所述拴系部设置缺口。
13.根据权利要求7所述的半导体基板，其中，
所述第1悬浮部包含与所述第1基座部连接的多个拴系部。
14.根据权利要求1所述的半导体基板，其中，
所述晶种部包含氮化物半导体。
15.根据权利要求4所述的半导体基板，其中，
所述半导体基板包含位于所述晶种部上的第3半导体部，
所述第2半导体部包含位于所述晶种部上的第2基座部，
所述第1基座部以及第2基座部经由所述第3半导体部而连接。
16.根据权利要求1所述的半导体基板，其中，
在所述主基板的上方具备具有开口部以及掩模部的掩模图案，
在俯视观察下，所述开口部和所述晶种部重叠。
17.根据权利要求16所述的半导体基板，其中，
在所述第1半导体部以及第2半导体部与所述掩模部之间设置所述中空部。
18.根据权利要求16所述的半导体基板，其中，
所述掩模部覆盖所述晶种部的端面。
19.根据权利要求1所述的半导体基板，其中，
所述第1半导体部包含GaN系半导体，所述主基板是晶格常数与所述GaN系半导体不同的异种基板。
20.根据权利要求19所述的半导体基板，其中，
所述异种基板是硅基板或碳化硅基板，
所述第1方向是所述GaN系半导体的<1-100>方向。
21.根据权利要求3所述的半导体基板，其中，
所述第1悬浮部以及第2悬浮部分别包含贯穿位错密度为5×106〔个/cm2〕以下的低缺陷区域，
所述低缺陷区域的所述第2方向的尺寸为10μm以上。
22.根据权利要求8所述的半导体基板，其中，
所述功能部包含电极以及活性部。
23.根据权利要求16所述的半导体基板，其中，
所述主基板是硅基板，
所述掩模部是对所述硅基板实施热氧化处理或氮化处理而得到的基板加工膜。
24.根据权利要求9所述的半导体基板，其中，
所述绝缘膜在俯视观察下与所述主体部重叠，且不与所述拴系部重叠。
25.根据权利要求24所述的半导体基板，其中，
所述绝缘膜的一部分与所述主体部的侧面接触，作为将所述主体部相对于所述主基板进行固定的锚固膜而发挥功能。
26.一种半导体基板的制造方法，是权利要求1所述的半导体基板的制造方法，
由通过ELO法形成的半导体部形成所述第1半导体部以及第2半导体部。
27.根据权利要求26所述的半导体基板的制造方法，其中，
所述第1半导体部包含隔着所述中空部而与所述主基板对置的第1悬浮部，
所述第2半导体部包含隔着所述中空部而与所述主基板对置的第2悬浮部，
通过对用ELO法形成的半导体部进行蚀刻，来形成所述第1悬浮部以及所述第2悬浮部。
28.根据权利要求27所述的半导体基板的制造方法，其中，
所述第1半导体部包含位于所述晶种部上的第1基座部，
在所述蚀刻中，在所述第1悬浮部形成与所述第1基座部连接的拴系部和与所述拴系部连接的主体部。
29.根据权利要求27所述的半导体基板的制造方法，其中，
在所述蚀刻之前，通过作为锚固而发挥功能的绝缘膜来支承用ELO法形成的半导体部。
30.根据权利要求26所述的半导体基板的制造方法，其中，
通过在形成于所述主基板上表面的凸部设置所述晶种部，来形成所述中空部。
31.根据权利要求26所述的半导体基板的制造方法，其中，
在包含掩模部以及开口部的掩模图案上用ELO法形成所述半导体部，之后将所述掩模部除去，从而形成所述中空部。
32.一种半导体基板的制造装置，进行权利要求26所述的半导体基板的制造方法。
33.一种半导体器件的制造方法，包含：
准备权利要求8所述的半导体基板的工序；和
使所述拴系部断裂的工序。
34.一种半导体器件的制造装置，进行权利要求33所述的各工序。
35.一种半导体器件，通过权利要求33所述的半导体器件的制造方法得到，包含所述拴系部的一部分。
36.一种电子设备，包含权利要求35所述的半导体器件。
CN202280028160.XA 2021-04-20 2022-04-14 半导体基板和其制造方法以及制造装置、半导体器件和其制造方法以及制造装置、电子设备 Pending CN117121161A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2021071379 2021-04-20
JP2021-071379 2021-04-20
PCT/JP2022/017816 WO2022224902A1 (ja) 2021-04-20 2022-04-14 半導体基板並びにその製造方法および製造装置、半導体デバイス並びにその製造方法および製造装置、電子機器

Publications (1)

Publication Number Publication Date
CN117121161A true CN117121161A (zh) 2023-11-24

Family

ID=83723282

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280028160.XA Pending CN117121161A (zh) 2021-04-20 2022-04-14 半导体基板和其制造方法以及制造装置、半导体器件和其制造方法以及制造装置、电子设备

Country Status (6)

Country Link
EP (1) EP4328956A1 (zh)
JP (1) JPWO2022224902A1 (zh)
KR (1) KR20230157470A (zh)
CN (1) CN117121161A (zh)
TW (1) TWI830203B (zh)
WO (1) WO2022224902A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI319893B (en) * 2006-08-31 2010-01-21 Nitride semiconductor substrate, method for forming a nitride semiconductor layer and method for separating the nitride semiconductor layer from the substrate
WO2009110207A1 (ja) * 2008-03-01 2009-09-11 住友化学株式会社 半導体基板、半導体基板の製造方法および電子デバイス
JP6222540B2 (ja) * 2013-02-04 2017-11-01 株式会社パウデック 絶縁ゲート型電界効果トランジスタの製造方法
US10229991B2 (en) * 2014-09-25 2019-03-12 Intel Corporation III-N epitaxial device structures on free standing silicon mesas
JP6469795B2 (ja) 2017-09-21 2019-02-13 アルディーテック株式会社 絶縁ゲート型電界効果トランジスタ

Also Published As

Publication number Publication date
JPWO2022224902A1 (zh) 2022-10-27
TWI830203B (zh) 2024-01-21
EP4328956A1 (en) 2024-02-28
TW202247264A (zh) 2022-12-01
KR20230157470A (ko) 2023-11-16
WO2022224902A1 (ja) 2022-10-27

Similar Documents

Publication Publication Date Title
US9882085B2 (en) Method for separating epitaxial layers from growth substrates, and semiconductor device using same
JPH11145516A (ja) 窒化ガリウム系化合物半導体の製造方法
US9905727B2 (en) Fabrication of thin-film devices using selective area epitaxy
JP6986645B1 (ja) 半導体基板、半導体デバイス、電子機器
US20240079856A1 (en) Method of fabricating a resonant cavity and distributed bragg reflector mirrors for a vertical cavity surface emitting laser on a wing of an epitaxial lateral overgrowth region
US20240136181A1 (en) Semiconductor substrate, method for manufacturing the same, apparatus for manufacturing the same, and template substrate
JP4381397B2 (ja) 窒化物系半導体素子および窒化物系半導体の形成方法
WO2022224902A1 (ja) 半導体基板並びにその製造方法および製造装置、半導体デバイス並びにその製造方法および製造装置、電子機器
TW202414535A (zh) 半導體基板以及其製造方法及製造裝置、半導體元件以及其之製造方法及製造裝置、電子機器
US20240191391A1 (en) SEMICONDUCTOR SUBSTRATE, MANUFACTURING METHOD AND MANUFACTURING APPARATUS THEREFOR, GaN-BASED CRYSTAL BODY, SEMICONDUCTOR DEVICE, AND ELECTRONIC DEVICE
WO2022220124A1 (ja) 半導体基板並びにその製造方法および製造装置、ＧａＮ系結晶体、半導体デバイス、電子機器
US20240145622A1 (en) Template substrate, method and apparatus for manufacturing template substrate, semiconductor substrate, method and apparatus for manufacturing semiconductor substrate
TWI838676B (zh) 半導體基板、半導體裝置、電子機器
WO2022270309A1 (ja) 半導体デバイスの製造方法および製造装置、半導体デバイスならびに電子機器
TWI819447B (zh) 半導體基板、半導體基板之製造方法、半導體基板之製造裝置、電子零件及電子機器
WO2023027086A1 (ja) 半導体デバイスの製造方法および製造装置
JP4416761B2 (ja) 窒化物系半導体素子および窒化物系半導体の形成方法
US20240120708A1 (en) Light-emitting body, method and apparatus for manufacturing light-emitting body, light-emitting element and method for manufacturing light-emitting element, and electronic device
CN117769613A (zh) 模板基板和其制造方法以及制造装置、半导体基板和其制造方法以及制造装置、半导体器件、电子设备
JP2023171128A (ja) 半導体基板、テンプレート基板、半導体基板の製造方法および製造装置、半導体デバイスの製造方法および製造装置、半導体デバイス
KR101660735B1 (ko) 질화물 반도체 박막 성장 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination