JP6222540B2 - 絶縁ゲート型電界効果トランジスタの製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタの製造方法 Download PDFInfo
- Publication number
- JP6222540B2 JP6222540B2 JP2013019159A JP2013019159A JP6222540B2 JP 6222540 B2 JP6222540 B2 JP 6222540B2 JP 2013019159 A JP2013019159 A JP 2013019159A JP 2013019159 A JP2013019159 A JP 2013019159A JP 6222540 B2 JP6222540 B2 JP 6222540B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- substrate
- type
- gan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
- Y02E10/544—Solar cells from Group III-V materials
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Description
この発明は、半導体素子の製造方法、絶縁ゲート型電界効果トランジスタ、絶縁ゲート型電界効果トランジスタの製造方法、半導体発光素子の製造方法および太陽電池の製造方法に関し、例えば、窒化ガリウム（ＧａＮ）系半導体を用いた絶縁ゲート型電界効果トランジスタ、半導体発光素子または太陽電池に適用して好適なものである。
省エネ社会実現のために電気エネルギーの重要性が増しており、２１世紀は益々電力に依存しようとしている。電気・電子機器のキーデバイスはトランジスタやダイオードなどの半導体素子である。従って、これらの半導体素子の省エネ性が非常に重要である。現在、電力変換素子はシリコン（Ｓｉ）半導体素子が担っているが、そのＳｉ半導体素子はほぼその物性限界まで性能向上が図られており、これ以上の省エネ化は難しい状況である。
そこで、Ｓｉに代えて、シリコンカーバイド（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドギャップ半導体による電力変換素子の研究開発が精力的になされてきている。その中でも、ＧａＮは電力効率性・耐電圧性においてＳｉＣよりも格段に優れた物性値を持っているので、ＧａＮ系半導体素子の研究開発が盛んに行われている。
ＧａＮ系半導体素子は、電界効果トランジスタ（ＦＥＴ）型の横型、すなわち、基板に平行に走行チャネルが形成されている構成の素子が開発されている。例えば、サファイアやＳｉＣなどからなるベース基板上にアンドープＧａＮ層が厚さ数μｍ、その上にＡｌ組成が約２５％程度のＡｌＧａＮ層が厚さ２５〜３０ｎｍ程度積層され、ＡｌＧａＮ／ＧａＮヘテロ界面に生ずる２次元電子ガス（２ＤＥＧ）を利用する素子である。この素子は通常はＨＦＥＴ(hetero-junction FET) と呼ばれている。
さて、電力変換素子として、現行の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）やパワーＭＯＳトランジスタなどのＳｉパワー半導体素子から、ＧａＮ系半導体素子に置き換えるには、その製造コストが性能に見合うほどに低コストである必要がある。しかしながら、ＧａＮ系半導体素子を製造するために、サファイア基板やＳｉＣ基板をＧａＮ系半導体成長用基板に用いることは基板コストの面で難しいとされている。
そこで、Ｓｉ基板は大口径および低コストであるので、その上のＧａＮ系半導体素子は価格／性能比でＳｉパワー半導体素子を凌駕できると見られている。
Ｓｉ基板上に形成された従来のＧａＮ系ＨＦＥＴを図２７に示す。Ｓｉ基板上のＧａＮ系半導体成長技術としては、一般に有機金属化学気相成長（ＭＯＣＶＤ）法が用いられている。このＧａＮ系ＨＦＥＴの製造方法は次の通りである。
図２９に示すように、まず、Ｓｉ（１１１）基板１０１上に、ＡｌＮ膜１０２を厚さ数１０〜１００ｎｍ程度成長させる。このＡｌＮ膜１０２は、後に成長するＧａＮ系半導体層とＳｉ（１１１）基板１０１との化学反応を防止するためのものである。
次に、ＡｌＮ／ＧａＮまたはＡｌＮ／ＡｌＧａＮのペア、例えば、厚さが５ｎｍ／２０ｎｍのペアを２００層程度（総厚５μｍ程度）エピタキシャル成長し、バッファ層１０３を形成する。このバッファ層１０３は、その上にエピタキシャル成長させるＧａＮ系半導体層の結晶品質を向上させ、反りやクラックなどを阻止するためのものである。
次に、バッファ層１０３上に厚さ１μｍ程度のＧａＮ層１０４、厚さ２０〜３０ｎｍ程度のＡｌＧａＮ層１０５および厚さ５ｎｍ程度のＧａＮキャップ層１０６を順次エピタキシャル成長させる。
歪による分極効果によりＡｌＧａＮ層１０５とＧａＮ層１０４との間のＡｌＧａＮ／ＧａＮ界面に２次元電子ガス（２ＤＥＧ）（図示せず）が自動的に発生し、それが電子チャネルとして用いられる。
上述のようにして形成された基板を用いて、以下のようにしてＧａＮ系ＨＦＥＴを製造する。
まず、ＧａＮキャップ層１０６上に表面保護膜としてＳｉＮ膜やＳｉＯ2 膜などの絶縁膜１０７を形成する。
次に、絶縁膜１０７上に、フォトリソグラフィーにより、素子分離領域形成部に対応する部分に開口を有するレジストパターンを形成した後、このレジストパターンをマスクとして、Ｂ（ホウ素）、Ｇａ（ガリウム）、Ｎ（窒素）、Ｃ（炭素）、Ｃｒ（クロム）、Ｆｅ（鉄）などの元素をイオン注入することにより、このレジストパターンの開口の部分のＡｌＮ膜１０２、バッファ層１０３、ＧａＮ層１０４、ＡｌＧａＮ層１０５およびＧａＮキャップ層１０６を高抵抗化し、高抵抗層からなる素子分離領域１０８を形成する。
次に、フォトリソグラフィーにより、ソース電極およびドレイン電極の形成部に対応する部分に開口を有するレジストパターンを形成した後、このレジストパターンをマスクとして絶縁膜１０７およびＧａＮキャップ層１０６を順次エッチングすることにより開口１０９、１１０を形成する。
次に、基板全面にオーミック金属を蒸着した後、リフトオフ法により、レジストパターンをその上に形成されたオーミック金属膜とともに除去する。リフトオフ後には、ＡｌＧａＮ層１０５上のソース電極およびドレイン電極の形成部に開口１０９、１１０と同一形状のオーミック金属膜が残される。この後、オーミック金属膜のオーミック接触特性の改善のために熱処理を施す。こうして、ソース電極１１１およびドレイン電極１１２が形成される。
次に、絶縁膜１０７上にゲート電極１１３を形成する。この後、図示は省略するが、取り出し電極の形成およびその取り出し電極の低抵抗化のためのメッキ処理を行い、最後に表面にＳｉＯ2 膜などの保護膜を形成する。
Ｓｉ基板上に形成する上述の従来のＧａＮ系ＨＦＥＴにおいては、次のような問題がある。
（１）基板の反りやクラックが発生し、歩留まりが著しく低下する。
（２）ＧａＮ系半導体層（ＡｌＮ膜１０２、バッファ層１０３、ＧａＮ層１０４、ＡｌＧａＮ層１０５およびＧａＮキャップ層１０６）の厚さは現実には３〜５μｍであるが、この厚さでは、ドレイン電極１１２とＳｉ（１１１）基板１０１との間の耐圧が不足しており、耐圧確保のためにＧａＮ系半導体層の厚さをより大きくすると、（１）の問題が生じる。
（１）基板の反りやクラックが発生し、歩留まりが著しく低下する。
（２）ＧａＮ系半導体層（ＡｌＮ膜１０２、バッファ層１０３、ＧａＮ層１０４、ＡｌＧａＮ層１０５およびＧａＮキャップ層１０６）の厚さは現実には３〜５μｍであるが、この厚さでは、ドレイン電極１１２とＳｉ（１１１）基板１０１との間の耐圧が不足しており、耐圧確保のためにＧａＮ系半導体層の厚さをより大きくすると、（１）の問題が生じる。
（１）、（２）の問題についてより詳細に説明する。ＧａＮ（０００１）とＳｉ（１１１）とでは、基板面内の格子定数が互いに約１６％異なり、また熱膨張係数差は３×１０-6／Ｋと大きい。このため、ＧａＮ系半導体層には成長中に非常に大きな応力が発生し、貫通転位が多量に発生する。貫通転位密度は１０9 〜１０11ｃｍ-2程度で、サファイア基板上に成長させたＧａＮ系半導体層の貫通転位密度よりも一桁大きい。従って、縦方向の耐圧は、このＧａＮ系半導体層中の貫通転位の存在により、物性値から期待されるよりも小さい。Ｓｉ基板上のＧａＮ系半導体素子では、Ｓｉ基板とＧａＮ系半導体素子との間の耐圧として例えば１０００Ｖ程度を確保するには、ＧａＮ系半導体層の厚さは５μｍ程度以上とすることが必要となる。
Ｓｉ基板上にＧａＮ系半導体層を成長させた基板で大きな問題は、Ｓｉの方がＧａＮ系半導体より熱膨張係数が小さいため、高温から室温に戻るときにＧａＮ系半導体層が収縮し、それによってＧａＮ系半導体層が引っ張り力を受け、凹状に大きく反り、甚だしくはクラックが入ることである。
この反りやクラックを緩和するための手法として、ＡｌＮ（５ｎｍ）／ＧａＮ（２０ｎｍ）程度の極薄膜ペアを数１００層積層したり、Ａｌ組成の異なるＡｌＧａＮ層を順次積層し、合計３〜５μｍ程度の厚さのバッファ層を形成したりすると、反りやクラックの程度が比較的緩和する。
反りやクラックを低減するためには、バッファ層１０３、ＧａＮ層１０４、ＡｌＧａＮ層１０５などの厚さを小さくする必要があるが、それではドレイン電極１１２とＳｉ（１１１）基板１０１との間の耐圧を確保することができない。
Ｓｉ基板上にＧａＮ系半導体素子を製造する場合に、耐圧を向上させるための従来の技術としては次のような技術が提案されている。
（１）バッファ層１０３の厚膜化（非特許文献１〜３参照）
（２）素子直下のＳｉ基板のエッチング（非特許文献４参照）
（３）ＳＯＩ（Silicon on Insulator）基板上の結晶成長（非特許文献５参照）
（４）絶縁基板の貼り合わせ（非特許文献６、７参照）
（１）バッファ層１０３の厚膜化（非特許文献１〜３参照）
（２）素子直下のＳｉ基板のエッチング（非特許文献４参照）
（３）ＳＯＩ（Silicon on Insulator）基板上の結晶成長（非特許文献５参照）
（４）絶縁基板の貼り合わせ（非特許文献６、７参照）
（１）は耐圧向上のための最も一般的な方法である。図２８に示すように、バッファ層１０３として厚さ５〜６μｍ程度の厚いＡｌＮ／ＧａＮ多層膜を用いる。この厚いＡｌＮ／ＧａＮ多層膜上に厚さ１．０〜１．５μｍ程度のＡｌＧａＮ／ＧａＮ素子層を形成すると、素子−基板間の耐圧は１．８ｋＶ程度まで向上すると言われている。しかしながら、このような厚膜の結晶成長はコスト増加に繋がり採用できない。それどころか、バッファ層１０３の厚さが増加することにより、ドレイン電極１１２からＳｉ（１１１）基板１０１までの距離が増加するので、電磁気学的な遮蔽効果が薄れ、電流コラプスが増加する。それによって素子性能が低下することになり、実用的ではない。また、基板の反りも大きくなり、歩留まりが低下する。
（２）については、図２９に示すように、素子直下のＳｉ（１１１）基板１０１をエッチングにより除去して開口１０１ａを形成する。高耐圧となるドレイン電極１１２の下を含む素子直下のＳｉ（１１１）基板１０１を除去することにより、耐圧の向上は期待できるが、実験的にはその効果は報告されていない。除去されていない残りのＳｉ（１１１）基板１０１を通じて耐圧が決定されているようであり、更なる工夫がいる。また、一般的に、パワー素子の場合、素子面積が大きく、チップの周辺だけにＳｉ基板が存在することになり、素子作製に困難を生じる可能性がある。
（３）については、図３０に示すように、Ｓｉ基板２０１上に形成されたＳｉＯ2 膜２０２上にＳｉ層２０３を形成したＳＯＩ基板上に、ＡｌＮ膜１０２、バッファ層１０３、ＧａＮ層１０４、ＡｌＧａＮ層１０５などのＧａＮ系半導体層を成長させる。この場合には、ＳｉＯ2 膜２０２が印加電圧のある割合を受け持ち、ＧａＮ系半導体層やＳｉ基板２０１に掛かる電圧を軽減するので、潜在的には耐圧向上が期待できる手法である。しかしながら、ＳＯＩ基板を用いることはコストの増加や絶縁膜であるＳｉＯ2 膜２０２による熱伝導性の悪化を招く。
（４）については、図３０に示すように、Ｓｉ基板上にＧａＮ系半導体層を成長させた後にＳｉ基板を何らかの方法で除去し、サファイア基板やガラス基板などの絶縁基板３０１に貼り合わせる。この方法によれば、高耐圧化は期待できるが、サファイア基板やガラス基板などは熱伝導性が悪く、高出力素子には適用できない。さらに、ＧａＮ系半導体層と絶縁基板との貼り合わせについては、直接接合は現状では難しく、間に接着層を介在させる必要があるが、そうすると熱伝導特性をさらに悪化させる。また、ＧａＮ系半導体層と絶縁基板との貼り合わせ界面には汚染や欠陥などが存在するため、これがソース電極１１１とドレイン電極１１２との間のリーク電流の増加に繋がる可能性が非常に大きく、信頼性の低下および歩留まりの低下に繋がる。
W.Huang,T.P.Chow,Y.Niiyama,T.Nomura,and S.Yoshida,"Lateral Implanted RESURF GaN MOSFETs with BV Up to 2.5kV," in Proc.20th ISPSD(2008),291
Selvaraj,S.L.;Suzue,T.;Egawa,T.,"Breakdown Enhancement of AlGaN/GaN HEMTs on 4-in silicon by Improving the GaN Quality on Thick Buffer Layers" IEEE Electron Device Letters,30,No.6,(2009)587
Rowena,I.B.;Selvaraj,S.L.;Egawa,T.,"Buffer Thickness Contribution to Supress Vertical Leakage Current With High Breakdown Field(2.3MV/cm)for GaN on Si" Electron Device Letters,32,No.11,(2011)1534
Srivastava,P.;Das,J.;Visalli,D.;Van Hove,M.;Malinowski,P.E.;Marcon,D.;Lenci,S.;Geens,K.;Kai Cheng;Leys,M.;Decoutere,S.;Mertens,R.P.,Borghs,G.,"Record Breakdown Voltage(2200V)of GaN DHFETs on Si With 2-um Buffer Thickness by Local Substrate Removal" Electron Device Letters,32,No.1,(2011)p.30
S.Tripathy,L.S.Wang,S.J.Chua,"Characterization of GaN layers grown on silicon-on-insulator substrates"Applied Surface Science,253(2006)236-240
Srivastava,P.;Das,J.;Visalli,D.;Derluyn,J.;Van Hove,M.;Malinowski,P.E.;Marcon,D.;Geens,K.;Kai Cheng;Degroote,S.;Leys,M.;Germain,M.;Decoutere,S.;Mertens,R.P.,Borghs,G.,"Silicon Substrate Removal of GaN DHFETs for Enhanced( ＜1100V) Breakdown voltage",Electron Device Letters,31,No.8,(2010)p.851
Bin Lu; Palacios,T.,"High Breakdown(1500V)AlGaN/GaN HEMTs by Substrate-Transfer Technology",Electron Device Letters,31,No.9,(2010)p.951
以上のように、現在提案されている技術では、Ｓｉ基板を用いて高耐圧高出力のＧａＮ系半導体素子を高歩留まりで製造する最適な技術は提案されていない。
この発明は、従来技術が有する上記の課題を一挙に解決することを目的とする。
すなわち、この発明が解決しようとする課題は、Ｓｉ基板を用いて高耐圧高出力の半導体電子素子、半導体発光素子、半導体受光素子などの各種の半導体素子を容易に製造することができる半導体素子の製造方法を提供することである。
この発明が解決しようとする他の課題は、Ｓｉ基板を用いて高耐圧高出力の絶縁ゲート型電界効果トランジスタを容易に製造することができる絶縁ゲート型電界効果トランジスタの製造方法およびこの製造方法により製造することができる絶縁ゲート型電界効果トランジスタを提供することである。
この発明が解決しようとする他の課題は、Ｓｉ基板を用いて高耐圧高出力の絶縁ゲート型電界効果トランジスタを容易に製造することができる絶縁ゲート型電界効果トランジスタの製造方法およびこの製造方法により製造することができる絶縁ゲート型電界効果トランジスタを提供することである。
この発明が解決しようとする他の課題は、Ｓｉ基板を用いて高耐圧高出力の半導体発光素子を容易に製造することができる半導体発光素子の製造方法を提供することである。
この発明が解決しようとする他の課題は、Ｓｉ基板を用いて高耐圧高出力の太陽電池を容易に製造することができる半導体発光素子の製造方法を提供することである。
上記課題を解決するために、この発明は、
第１の基板上に六方晶系の結晶構造を有する第１の半導体層を成長させる工程と、
上記第１の半導体層を上記第１の基板がエッチングされるまでストライプ状にエッチングすることにより複数のストライプ状のシードを形成する工程と、
上記シードを形成した後の上記第１の基板の表面を六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程と、
それぞれの上記シードから六方晶系の結晶構造を有する第２の半導体層を横方向成長させる工程とを有する半導体素子の製造方法である。
この半導体素子の製造方法は、典型的には、例えば、第２の半導体層を横方向成長させた後、第２の半導体層上に第２の基板を設ける工程と、シード、第２の半導体層および第２の基板から第１の基板を剥離する工程とをさらに有する。あるいは、この半導体素子の製造方法は、例えば、第２の半導体層を横方向成長させた後、第２の半導体層を覆うように全面に六方晶系の結晶構造を有する第３の半導体層を成長させる工程と、第３の半導体層上に第２の基板を設ける工程と、シード、第２の半導体層、第３の半導体層および第２の基板から第１の基板を剥離する工程とをさらに有する。第２の半導体層および第３の半導体層には、導電型が互いに同一または互いに異なる一種類または複数種類の半導体層が含まれる。一つの例では、第１の半導体層を成長させた後、シードを形成する前に、第１の半導体層上に絶縁膜を形成し、この絶縁膜および第１の半導体層を第１の基板がエッチングされるまでストライプ状にエッチングすることによりシードを形成する。必要に応じて、シード上にこの絶縁膜を残した状態で第２の半導体層を横方向成長させてもよい。あるいは、例えば、シードを形成する工程において、第１の基板が１μｍ以上の深さにエッチングされるようにする。こうすることで、例えば、第１の基板の剥離（分離）の際にエッチング液が浸透する隙間が作られ、エッチングされやすくなる。また、典型的には、六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程は、第１の基板を酸化または窒化する工程である。あるいはまた、シードを形成する工程において、第１の基板がエッチングされることにより形成される第１の基板からなるストライプ状の柱の断面のアスペクト比（柱の高さ／柱の幅）が１以上となるまで、または、第１の基板からなるストライプ状の柱の高さが４μｍ以上になるまで第１の基板がエッチングされるようにする。こうすることで、第１の基板からなるストライプ状の柱が割れて、素子を構成する半導体層にクラックなどが入るのを防止する効果を得ることができる。好適には、シード、第２の半導体層および第２の基板から第１の基板を剥離する工程、あるいは、シード、第２の半導体層、第３の半導体層および第２の基板から第１の基板を剥離する工程は、第１の基板をウェットエッチングする工程である。こうすることで、第２の半導体層あるいは第３の半導体層にほとんど損傷を与えずに、第１の基板を剥離（分離）することができる。
半導体素子は、基本的にはどのようなものであってもよいが、例えば、半導体電子素子、半導体発光素子、半導体受光素子などである。半導体電子素子は、例えば、絶縁ゲート型電界効果トランジスタ、超接合絶縁ゲート型電界効果トランジスタ、フィールドストップ絶縁ゲート型バイポーラトランジスタ、超接合絶縁ゲート型電界効果トランジスタとフィールドストップ絶縁ゲート型バイポーラトランジスタとの複合素子、ショットキーバリアダイオード（ＳＢＤ）、ｐｎ接合ダイオードなどである。
半導体素子が半導体発光素子（例えば、半導体レーザや発光ダイオードなど）あるいは半導体受光素子（太陽電池やフォトダイオードなど）である場合、例えば、第２の半導体層には、少なくとも１層以上のｎ型半導体層と少なくとも１層以上のｐ型半導体層とが含まれ、上記のｎ型半導体層に接続されてカソード電極が設けられ、上記のｐ型半導体層に接続されてアノード電極が設けられる。半導体素子がショットキーバリアダイオードである場合、例えば、第３の半導体層には、少なくとも１層以上のノンドープまたはｎ- 型半導体層と少なくとも１層以上のｎ型半導体層（ｎ型コンタクト層）とが含まれ、第３の半導体層のうち第１の半導体層および第２の半導体層側の面のノンドープまたはｎ- 型半導体層に接続されてショットキー電極が設けられ、第３の半導体層のうち第１の半導体層および第２の半導体層と反対側の面のｎ型半導体層に接続されてオーミック電極が設けられる。あるいは、半導体素子がショットキーバリアダイオードである場合、例えば、第２の半導体層には、少なくとも１層以上のｐ型またはｐ- 型半導体層が含まれ、第３の半導体層には、少なくとも１層以上のノンドープまたはｎ- 型半導体層と少なくとも１層以上のｎ型半導体層（ｎ型コンタクト層）とが含まれ、第３の半導体層のうち、第１の半導体層および第２の半導体層側の面および第２の半導体層のｐ型またはｐ- 型半導体層に接続されてショットキー電極が設けられ、第３の半導体層のうち、第１の半導体層および第２の半導体層と反対側の面のｎ型半導体層に接続されてオーミック電極が設けられる。半導体素子が絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）である場合、例えば、第１の半導体層には、少なくとも１層以上のｎ型半導体層が含まれ、第２の半導体層には、少なくとも１層以上のｐ型半導体層が含まれ、第３の半導体層には、少なくとも１層以上のノンドープまたはｎ- 型半導体層と少なくとも１層以上のｎ型半導体層（ｎ型コンタクト層）とが含まれ、第１の半導体層ののｎ型半導体層に接続されてソース電極が設けられ、第２の半導体層のｐ型半導体層上に絶縁膜を介してゲート電極が設けられ、第３の半導体層のｎ型半導体層に接続されてドレイン電極が設けられる。また、半導体素子が絶縁ゲート型電界効果トランジスタあるいは超接合絶縁ゲート型電界効果トランジスタである場合、例えば、第１の半導体層には、少なくとも１層以上のｎ型半導体層が含まれ、第２の半導体層には、少なくとも１層以上のｐ型半導体層と少なくとも１層以上のｐ- 型半導体層が含まれ、第３の半導体層には、少なくとも１層以上のノンドープまたはｎ- 型半導体層と少なくとも１層以上のｎ型半導体層とが含まれ、第１の半導体層のｎ型半導体層に接続されてソース電極が設けられ、第２の半導体層のｐ型半導体層およびｐ- 型半導体層上に絶縁膜を介してゲート電極が設けられ、第３の半導体層のｎ型半導体層に接続されてドレイン電極が設けられる。半導体素子が超接合絶縁ゲート型電界効果トランジスタである場合、例えば、第１の半導体層には、少なくとも１層以上のｎ型半導体層が含まれ、第２の半導体層には、少なくとも１層以上のｐ型半導体層と少なくとも１層以上のｐ- 型半導体層とが含まれ、第３の半導体層には、少なくとも１層以上のノンドープまたはｎ- 型半導体層と少なくとも１層以上のｎ型半導体層（ｎ型コンタクト層）とが含まれ、第１の半導体層のｎ型半導体層に接続されてソース電極が設けられ、第２の半導体層のｐ型半導体層およびｐ- 型半導体層上に絶縁膜を介してゲート電極が設けられ、第３の半導体層のｎ型半導体層に接続されてドレイン電極が設けられ、第２の半導体層のｐ型半導体層およびｐ- 型半導体層の厚さをＡ、第３の半導体層の上記ノンドープまたはｎ- 型半導体層の厚さをＢとしたとき、Ａ／Ｂが０．５以上１未満である。半導体素子がフィールドストップ絶縁ゲート型バイポーラトランジスタである場合、例えば、第１の半導体層には、少なくとも１層以上のｎ型半導体層が含まれ、第２の半導体層には、少なくとも１層以上のｐ型半導体層が含まれ、第３の半導体層には、少なくとも１層以上のノンドープまたはｎ- 型半導体層と少なくとも１層以上のｎ型半導体層（フィールドストップ層）および少なくとも一層以上のｐ型半導体層が含まれ、第１の半導体層のｎ型半導体層に接続されてソース電極が設けられ、第２の半導体層のｐ型半導体層上に絶縁膜を介してゲート電極が設けられ、第３の半導体層のｐ型半導体層に接続されてドレイン電極が設けられる。半導体素子が超接合絶縁ゲート型電界効果トランジスタとフィールドストップ絶縁ゲート型バイポーラとの複合素子である場合、例えば、第１の半導体層には、少なくとも１層以上のｎ型半導体層が含まれ、第２の半導体層には、少なくとも１層以上のｐ型半導体層と少なくとも１層以上のｐ- 型半導体層とが含まれ、第３の半導体層には、少なくとも１層以上のノンドープまたはｎ- 型半導体層と少なくとも１層以上のｎ型半導体層（フィールドストップ層）および少なくとも１層以上のｐ型半導体層が含まれ、第１の半導体層のｎ型半導体層に接続されてソース電極が設けられ、第２の半導体層のｐ型半導体層およびｐ- 型半導体層上に絶縁膜を介してゲート電極が設けられ、第３の半導体層のｐ型半導体層に接続されてドレイン電極が設けられ、第２の半導体層のｐ型半導体層およびｐ- 型半導体層の厚さをＡ、第３の半導体層のｎ- 型半導体層の厚さをＢとしたとき、Ａ／Ｂが０．５以上１未満である。
第１の基板は、基本的にはどのようなものであってもよいが、好適には、Ｓｉ基板である。第１の半導体層、第２の半導体層および第３の半導体層は、基本的にはどのような半導体からなるものであってもよいが、典型的には、窒化物系ＩＩＩ−Ｖ族化合物半導体からなる。あるいは、第１の半導体層、第２の半導体層および第３の半導体層は、Ｂ、Ａｌ、ＧａおよびＩｎからなる群より選ばれた少なくとも１種類以上のＩＩＩ族元素とＮ、ＰおよびＡｓからなる群より選ばれた少なくとも１種類以上のＶ族元素とからなるＩＩＩ−Ｖ族化合物半導体からなる。
また、この発明は、
第１の基板上に六方晶系の結晶構造を有する第１の半導体層を成長させる工程と、
上記第１の半導体層を上記第１の基板がエッチングされるまでストライプ状にエッチングすることにより複数のストライプ状のシードを形成する工程と、
上記シードを形成した後の上記第１の基板の表面を六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程と、
それぞれの上記シードから六方晶系の結晶構造を有する第２の半導体層を相互に接触しないように横方向成長させる工程と、
上記第２の半導体層を覆うように全面に六方晶系の結晶構造を有する第３の半導体層を成長させる工程と、
上記第３の半導体層上に第２の基板を設ける工程と、
上記シード、上記第２の半導体層、上記第３の半導体層および上記第２の基板から上記第１の基板を剥離する工程とを有する絶縁ゲート型電界効果トランジスタの製造方法である。
第１の基板上に六方晶系の結晶構造を有する第１の半導体層を成長させる工程と、
上記第１の半導体層を上記第１の基板がエッチングされるまでストライプ状にエッチングすることにより複数のストライプ状のシードを形成する工程と、
上記シードを形成した後の上記第１の基板の表面を六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程と、
それぞれの上記シードから六方晶系の結晶構造を有する第２の半導体層を横方向成長させる工程とを有する半導体素子の製造方法である。
この半導体素子の製造方法は、典型的には、例えば、第２の半導体層を横方向成長させた後、第２の半導体層上に第２の基板を設ける工程と、シード、第２の半導体層および第２の基板から第１の基板を剥離する工程とをさらに有する。あるいは、この半導体素子の製造方法は、例えば、第２の半導体層を横方向成長させた後、第２の半導体層を覆うように全面に六方晶系の結晶構造を有する第３の半導体層を成長させる工程と、第３の半導体層上に第２の基板を設ける工程と、シード、第２の半導体層、第３の半導体層および第２の基板から第１の基板を剥離する工程とをさらに有する。第２の半導体層および第３の半導体層には、導電型が互いに同一または互いに異なる一種類または複数種類の半導体層が含まれる。一つの例では、第１の半導体層を成長させた後、シードを形成する前に、第１の半導体層上に絶縁膜を形成し、この絶縁膜および第１の半導体層を第１の基板がエッチングされるまでストライプ状にエッチングすることによりシードを形成する。必要に応じて、シード上にこの絶縁膜を残した状態で第２の半導体層を横方向成長させてもよい。あるいは、例えば、シードを形成する工程において、第１の基板が１μｍ以上の深さにエッチングされるようにする。こうすることで、例えば、第１の基板の剥離（分離）の際にエッチング液が浸透する隙間が作られ、エッチングされやすくなる。また、典型的には、六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程は、第１の基板を酸化または窒化する工程である。あるいはまた、シードを形成する工程において、第１の基板がエッチングされることにより形成される第１の基板からなるストライプ状の柱の断面のアスペクト比（柱の高さ／柱の幅）が１以上となるまで、または、第１の基板からなるストライプ状の柱の高さが４μｍ以上になるまで第１の基板がエッチングされるようにする。こうすることで、第１の基板からなるストライプ状の柱が割れて、素子を構成する半導体層にクラックなどが入るのを防止する効果を得ることができる。好適には、シード、第２の半導体層および第２の基板から第１の基板を剥離する工程、あるいは、シード、第２の半導体層、第３の半導体層および第２の基板から第１の基板を剥離する工程は、第１の基板をウェットエッチングする工程である。こうすることで、第２の半導体層あるいは第３の半導体層にほとんど損傷を与えずに、第１の基板を剥離（分離）することができる。
半導体素子は、基本的にはどのようなものであってもよいが、例えば、半導体電子素子、半導体発光素子、半導体受光素子などである。半導体電子素子は、例えば、絶縁ゲート型電界効果トランジスタ、超接合絶縁ゲート型電界効果トランジスタ、フィールドストップ絶縁ゲート型バイポーラトランジスタ、超接合絶縁ゲート型電界効果トランジスタとフィールドストップ絶縁ゲート型バイポーラトランジスタとの複合素子、ショットキーバリアダイオード（ＳＢＤ）、ｐｎ接合ダイオードなどである。
半導体素子が半導体発光素子（例えば、半導体レーザや発光ダイオードなど）あるいは半導体受光素子（太陽電池やフォトダイオードなど）である場合、例えば、第２の半導体層には、少なくとも１層以上のｎ型半導体層と少なくとも１層以上のｐ型半導体層とが含まれ、上記のｎ型半導体層に接続されてカソード電極が設けられ、上記のｐ型半導体層に接続されてアノード電極が設けられる。半導体素子がショットキーバリアダイオードである場合、例えば、第３の半導体層には、少なくとも１層以上のノンドープまたはｎ- 型半導体層と少なくとも１層以上のｎ型半導体層（ｎ型コンタクト層）とが含まれ、第３の半導体層のうち第１の半導体層および第２の半導体層側の面のノンドープまたはｎ- 型半導体層に接続されてショットキー電極が設けられ、第３の半導体層のうち第１の半導体層および第２の半導体層と反対側の面のｎ型半導体層に接続されてオーミック電極が設けられる。あるいは、半導体素子がショットキーバリアダイオードである場合、例えば、第２の半導体層には、少なくとも１層以上のｐ型またはｐ- 型半導体層が含まれ、第３の半導体層には、少なくとも１層以上のノンドープまたはｎ- 型半導体層と少なくとも１層以上のｎ型半導体層（ｎ型コンタクト層）とが含まれ、第３の半導体層のうち、第１の半導体層および第２の半導体層側の面および第２の半導体層のｐ型またはｐ- 型半導体層に接続されてショットキー電極が設けられ、第３の半導体層のうち、第１の半導体層および第２の半導体層と反対側の面のｎ型半導体層に接続されてオーミック電極が設けられる。半導体素子が絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）である場合、例えば、第１の半導体層には、少なくとも１層以上のｎ型半導体層が含まれ、第２の半導体層には、少なくとも１層以上のｐ型半導体層が含まれ、第３の半導体層には、少なくとも１層以上のノンドープまたはｎ- 型半導体層と少なくとも１層以上のｎ型半導体層（ｎ型コンタクト層）とが含まれ、第１の半導体層ののｎ型半導体層に接続されてソース電極が設けられ、第２の半導体層のｐ型半導体層上に絶縁膜を介してゲート電極が設けられ、第３の半導体層のｎ型半導体層に接続されてドレイン電極が設けられる。また、半導体素子が絶縁ゲート型電界効果トランジスタあるいは超接合絶縁ゲート型電界効果トランジスタである場合、例えば、第１の半導体層には、少なくとも１層以上のｎ型半導体層が含まれ、第２の半導体層には、少なくとも１層以上のｐ型半導体層と少なくとも１層以上のｐ- 型半導体層が含まれ、第３の半導体層には、少なくとも１層以上のノンドープまたはｎ- 型半導体層と少なくとも１層以上のｎ型半導体層とが含まれ、第１の半導体層のｎ型半導体層に接続されてソース電極が設けられ、第２の半導体層のｐ型半導体層およびｐ- 型半導体層上に絶縁膜を介してゲート電極が設けられ、第３の半導体層のｎ型半導体層に接続されてドレイン電極が設けられる。半導体素子が超接合絶縁ゲート型電界効果トランジスタである場合、例えば、第１の半導体層には、少なくとも１層以上のｎ型半導体層が含まれ、第２の半導体層には、少なくとも１層以上のｐ型半導体層と少なくとも１層以上のｐ- 型半導体層とが含まれ、第３の半導体層には、少なくとも１層以上のノンドープまたはｎ- 型半導体層と少なくとも１層以上のｎ型半導体層（ｎ型コンタクト層）とが含まれ、第１の半導体層のｎ型半導体層に接続されてソース電極が設けられ、第２の半導体層のｐ型半導体層およびｐ- 型半導体層上に絶縁膜を介してゲート電極が設けられ、第３の半導体層のｎ型半導体層に接続されてドレイン電極が設けられ、第２の半導体層のｐ型半導体層およびｐ- 型半導体層の厚さをＡ、第３の半導体層の上記ノンドープまたはｎ- 型半導体層の厚さをＢとしたとき、Ａ／Ｂが０．５以上１未満である。半導体素子がフィールドストップ絶縁ゲート型バイポーラトランジスタである場合、例えば、第１の半導体層には、少なくとも１層以上のｎ型半導体層が含まれ、第２の半導体層には、少なくとも１層以上のｐ型半導体層が含まれ、第３の半導体層には、少なくとも１層以上のノンドープまたはｎ- 型半導体層と少なくとも１層以上のｎ型半導体層（フィールドストップ層）および少なくとも一層以上のｐ型半導体層が含まれ、第１の半導体層のｎ型半導体層に接続されてソース電極が設けられ、第２の半導体層のｐ型半導体層上に絶縁膜を介してゲート電極が設けられ、第３の半導体層のｐ型半導体層に接続されてドレイン電極が設けられる。半導体素子が超接合絶縁ゲート型電界効果トランジスタとフィールドストップ絶縁ゲート型バイポーラとの複合素子である場合、例えば、第１の半導体層には、少なくとも１層以上のｎ型半導体層が含まれ、第２の半導体層には、少なくとも１層以上のｐ型半導体層と少なくとも１層以上のｐ- 型半導体層とが含まれ、第３の半導体層には、少なくとも１層以上のノンドープまたはｎ- 型半導体層と少なくとも１層以上のｎ型半導体層（フィールドストップ層）および少なくとも１層以上のｐ型半導体層が含まれ、第１の半導体層のｎ型半導体層に接続されてソース電極が設けられ、第２の半導体層のｐ型半導体層およびｐ- 型半導体層上に絶縁膜を介してゲート電極が設けられ、第３の半導体層のｐ型半導体層に接続されてドレイン電極が設けられ、第２の半導体層のｐ型半導体層およびｐ- 型半導体層の厚さをＡ、第３の半導体層のｎ- 型半導体層の厚さをＢとしたとき、Ａ／Ｂが０．５以上１未満である。
第１の基板は、基本的にはどのようなものであってもよいが、好適には、Ｓｉ基板である。第１の半導体層、第２の半導体層および第３の半導体層は、基本的にはどのような半導体からなるものであってもよいが、典型的には、窒化物系ＩＩＩ−Ｖ族化合物半導体からなる。あるいは、第１の半導体層、第２の半導体層および第３の半導体層は、Ｂ、Ａｌ、ＧａおよびＩｎからなる群より選ばれた少なくとも１種類以上のＩＩＩ族元素とＮ、ＰおよびＡｓからなる群より選ばれた少なくとも１種類以上のＶ族元素とからなるＩＩＩ−Ｖ族化合物半導体からなる。
また、この発明は、
第１の基板上に六方晶系の結晶構造を有する第１の半導体層を成長させる工程と、
上記第１の半導体層を上記第１の基板がエッチングされるまでストライプ状にエッチングすることにより複数のストライプ状のシードを形成する工程と、
上記シードを形成した後の上記第１の基板の表面を六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程と、
それぞれの上記シードから六方晶系の結晶構造を有する第２の半導体層を相互に接触しないように横方向成長させる工程と、
上記第２の半導体層を覆うように全面に六方晶系の結晶構造を有する第３の半導体層を成長させる工程と、
上記第３の半導体層上に第２の基板を設ける工程と、
上記シード、上記第２の半導体層、上記第３の半導体層および上記第２の基板から上記第１の基板を剥離する工程とを有する絶縁ゲート型電界効果トランジスタの製造方法である。
また、この発明は、
第１の基板上に六方晶系の結晶構造を有する第１の半導体層を成長させる工程と、
上記第１の半導体層を上記第１の基板がエッチングされるまでストライプ状にエッチングすることにより複数のストライプ状のシードを形成する工程と、
上記シードを形成した後の上記第１の基板の表面を六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程と、
それぞれの上記シードから六方晶系の結晶構造を有する第２の半導体層を相互に接触しないように横方向成長させる工程と、
上記第２の半導体層を覆うように全面に六方晶系の結晶構造を有する第３の半導体層を成長させる工程と、
上記第３の半導体層上に第２の基板を設ける工程と、
上記シード、上記第２の半導体層、上記第３の半導体層および上記第２の基板から上記第１の基板を剥離する工程と、
上記シードの幅方向の中央部に上記シードの長手方向に延びるストライプ状の第１の凹部を形成するとともに、互いに隣接する上記シードの間の部分に上記シードの長手方向に延びるストライプ状の第２の凹部を形成する工程と、
上記第１の凹部にソース電極を形成するとともに、上記第２の凹部にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ソース電極および上記ゲート電極側に第３の基板を設ける工程と、
上記第３の半導体層から上記第２の基板を剥離する工程と、
上記第３の半導体層上にドレイン電極を形成する工程とを有する絶縁ゲート型電界効果トランジスタの製造方法である。
第１の基板上に六方晶系の結晶構造を有する第１の半導体層を成長させる工程と、
上記第１の半導体層を上記第１の基板がエッチングされるまでストライプ状にエッチングすることにより複数のストライプ状のシードを形成する工程と、
上記シードを形成した後の上記第１の基板の表面を六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程と、
それぞれの上記シードから六方晶系の結晶構造を有する第２の半導体層を相互に接触しないように横方向成長させる工程と、
上記第２の半導体層を覆うように全面に六方晶系の結晶構造を有する第３の半導体層を成長させる工程と、
上記第３の半導体層上に第２の基板を設ける工程と、
上記シード、上記第２の半導体層、上記第３の半導体層および上記第２の基板から上記第１の基板を剥離する工程と、
上記シードの幅方向の中央部に上記シードの長手方向に延びるストライプ状の第１の凹部を形成するとともに、互いに隣接する上記シードの間の部分に上記シードの長手方向に延びるストライプ状の第２の凹部を形成する工程と、
上記第１の凹部にソース電極を形成するとともに、上記第２の凹部にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ソース電極および上記ゲート電極側に第３の基板を設ける工程と、
上記第３の半導体層から上記第２の基板を剥離する工程と、
上記第３の半導体層上にドレイン電極を形成する工程とを有する絶縁ゲート型電界効果トランジスタの製造方法である。
この絶縁ゲート型電界効果トランジスタの製造方法においては、例えば、第１の半導体層を第１の基板がエッチングされるまでストライプ状にエッチングすることにより複数のストライプ状のシードを形成する工程において、第１の基板がエッチングされることにより形成される第１の基板からなるストライプ状の柱の断面のアスペクト比が１以上、好適には２以上となるまで第１の基板がエッチングされるようにする。こうすることで、第３の半導体層の成長時にこのストライプ状の柱に力が加わって破壊されやすくすることができる。
典型的には、例えば、第１の基板上に六方晶系の結晶構造を有する第１の半導体層を成長させた後、上記複数のストライプ状のシードを形成する前に、 上記第１の半導体層上に絶縁膜を形成し、この絶縁膜および上記第１の半導体層を上記第１の基板がエッチングされるまでストライプ状にエッチングすることにより上記複数のストライプ状のシードを形成する。
六方晶系の結晶構造を有する第１の半導体層、第２の半導体層および第３の半導体層は窒化物系ＩＩＩ−Ｖ族化合物半導体のほか、例えばＺｎＯ、α−ＺｎＳ、α−ＣｄＳ、α−ＣｄＳｅなどであってもよい。窒化物系ＩＩＩ−Ｖ族化合物半導体は、最も一般的にはＡｌX Ｂy Ｇａ1-x-y-z Ｉｎz Ａｓu Ｎ1-u-v Ｐv （ただし、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、０≦ｕ≦１、０≦ｖ≦１、０≦ｘ＋ｙ＋ｚ＜１、０≦ｕ＋ｖ＜１）からなり、より具体的にはＡｌX Ｂy Ｇａ1-x-y-z Ｉｎz Ｎ（ただし、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、０≦ｘ＋ｙ＋ｚ＜１）からなり、典型的にはＡｌX Ｇａ1-x-z Ｉｎz Ｎ（ただし、０≦ｘ≦１、０≦ｚ≦１）からなる。
第１の基板は、結晶性の窒化物系ＩＩＩ−Ｖ族化合物半導体層を成長させることができる限り、基本的（技術的）にはどのようなものであってもよいが、工業的観点（価格、大口径化、得られる素子特性など）から、好適にはＳｉ基板である。
シード上に絶縁膜を残した状態で第２の半導体層を横方向成長させてもよい。また、例えば、第１の半導体層として第１の導電型の第４の半導体層および第２の導電型の第５の半導体層を順次成長させる。例えば、第２の半導体層は第２の導電型、第３の半導体層は第１の導電型であるが、これに限定されるものではない。また、必要に応じて、第３の半導体層は最上層に第３の半導体層よりも不純物濃度が高いコンタクト層を有する。また、コンタクト層を厚く成長させ、第２の基板として用いてもよい。同様に、第３の半導体層を厚く成長させ、第２の基板として用いてもよい。
また、この発明は、
六方晶系の結晶構造を有するストライプ状の複数のｎ型の第４の半導体層と、
それぞれの上記第４の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ型の第５の半導体層と、
上記複数の第５の半導体層を覆い、かつ互いに隣接する上記第５の半導体層の間の部分を埋めるように連続膜として設けられたｎ型の第６の半導体層と、
上記第４の半導体層に設けられたソース電極と、
上記第５の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
上記第６の半導体層の上記ソース電極および上記ゲート絶縁膜が設けられた面と反対側の面に設けられたドレイン電極とを有する絶縁ゲート型電界効果トランジスタである。
六方晶系の結晶構造を有するストライプ状の複数のｎ型の第４の半導体層と、
それぞれの上記第４の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ型の第５の半導体層と、
上記複数の第５の半導体層を覆い、かつ互いに隣接する上記第５の半導体層の間の部分を埋めるように連続膜として設けられたｎ型の第６の半導体層と、
上記第４の半導体層に設けられたソース電極と、
上記第５の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
上記第６の半導体層の上記ソース電極および上記ゲート絶縁膜が設けられた面と反対側の面に設けられたドレイン電極とを有する絶縁ゲート型電界効果トランジスタである。
また、この発明は、
六方晶系の結晶構造を有するストライプ状の複数のｎ型の第７の半導体層と、
それぞれの上記第７の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｎ型の第８の半導体層と、
それぞれの上記第８の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ型の第９の半導体層と、
上記複数の第９の半導体層を覆い、かつ互いに隣接する上記第９の半導体層の間の部分を埋めるように連続膜として設けられたｎ型の第１０の半導体層と、
上記第７の半導体層の上記第９の半導体層と反対側の面に設けられたソース電極と、
互いに隣接する上記第９の半導体層の間の部分の上記第１０の半導体層の上記第７の半導体層側の面にゲート絶縁膜を介して設けられたゲート電極と、
上記第１０の半導体層の上記ソース電極および上記ゲート絶縁膜が設けられた面と反対側の面に設けられたドレイン電極とを有し、
上記第９の半導体層のバンドギャップは上記第８の半導体層および上記第１０の半導体層のバンドギャップより大きい絶縁ゲート型電界効果トランジスタである。
六方晶系の結晶構造を有するストライプ状の複数のｎ型の第７の半導体層と、
それぞれの上記第７の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｎ型の第８の半導体層と、
それぞれの上記第８の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ型の第９の半導体層と、
上記複数の第９の半導体層を覆い、かつ互いに隣接する上記第９の半導体層の間の部分を埋めるように連続膜として設けられたｎ型の第１０の半導体層と、
上記第７の半導体層の上記第９の半導体層と反対側の面に設けられたソース電極と、
互いに隣接する上記第９の半導体層の間の部分の上記第１０の半導体層の上記第７の半導体層側の面にゲート絶縁膜を介して設けられたゲート電極と、
上記第１０の半導体層の上記ソース電極および上記ゲート絶縁膜が設けられた面と反対側の面に設けられたドレイン電極とを有し、
上記第９の半導体層のバンドギャップは上記第８の半導体層および上記第１０の半導体層のバンドギャップより大きい絶縁ゲート型電界効果トランジスタである。
また、この発明は、
六方晶系の結晶構造を有するストライプ状の複数のｎ型の第１１の半導体層と、
それぞれの上記第１１の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ型の第１２の半導体層と、
それぞれの上記第１２の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ- 型の第１３の半導体層と、
上記複数の第１３の半導体層を覆い、かつ互いに隣接する上記第１３の半導体層の間の部分を埋めるように連続膜として設けられたｎ型の第１４の半導体層と、
上記第１４の半導体層上に設けられたｐ型の第１５の半導体層と、
上記第１１の半導体層に設けられたソース電極と、
上記第１２の半導体層および上記第１３の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
上記第１５の半導体層上に設けられたドレイン電極とを有する絶縁ゲート型電界効果トランジスタである。
この絶縁ゲート型電界効果トランジスタは、超接合絶縁ゲート型電界効果トランジスタとして用いることができる。
六方晶系の結晶構造を有するストライプ状の複数のｎ型の第１１の半導体層と、
それぞれの上記第１１の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ型の第１２の半導体層と、
それぞれの上記第１２の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ- 型の第１３の半導体層と、
上記複数の第１３の半導体層を覆い、かつ互いに隣接する上記第１３の半導体層の間の部分を埋めるように連続膜として設けられたｎ型の第１４の半導体層と、
上記第１４の半導体層上に設けられたｐ型の第１５の半導体層と、
上記第１１の半導体層に設けられたソース電極と、
上記第１２の半導体層および上記第１３の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
上記第１５の半導体層上に設けられたドレイン電極とを有する絶縁ゲート型電界効果トランジスタである。
この絶縁ゲート型電界効果トランジスタは、超接合絶縁ゲート型電界効果トランジスタとして用いることができる。
また、この発明は、
六方晶系の結晶構造を有するストライプ状の複数のｎ型の第１６の半導体層と、
それぞれの上記第１６の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ型の第１７の半導体層と、
上記複数の第１７の半導体層を覆い、かつ互いに隣接する上記第１７の半導体層の間の部分を埋めるように連続膜として設けられたｎ型の第１８の半導体層と、
上記第１８の半導体層上に設けられたｎ型の第１９の半導体層と、
上記第１９の半導体層上に設けられたｐ型の第２０の半導体層と、
上記第１６の半導体層の上記第１７の半導体層と反対側の面に設けられたソース電極と、
上記第１７の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
上記第２０の半導体層上に設けられたドレイン電極とを有する絶縁ゲート型電界効果トランジスタである。
この絶縁ゲート型電界効果トランジスタは、絶縁ゲート型バイポーラトランジスタとして用いることができる。
六方晶系の結晶構造を有するストライプ状の複数のｎ型の第１６の半導体層と、
それぞれの上記第１６の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ型の第１７の半導体層と、
上記複数の第１７の半導体層を覆い、かつ互いに隣接する上記第１７の半導体層の間の部分を埋めるように連続膜として設けられたｎ型の第１８の半導体層と、
上記第１８の半導体層上に設けられたｎ型の第１９の半導体層と、
上記第１９の半導体層上に設けられたｐ型の第２０の半導体層と、
上記第１６の半導体層の上記第１７の半導体層と反対側の面に設けられたソース電極と、
上記第１７の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
上記第２０の半導体層上に設けられたドレイン電極とを有する絶縁ゲート型電界効果トランジスタである。
この絶縁ゲート型電界効果トランジスタは、絶縁ゲート型バイポーラトランジスタとして用いることができる。
また、この発明は、
六方晶系の結晶構造を有するストライプ状の複数のｎ型の第２１の半導体層と、
それぞれの上記第２１の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ型の第２２の半導体層と、
それぞれの上記第２２の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ型の第２３の半導体層と、
上記複数の第２３の半導体層を覆い、かつ互いに隣接する上記第２３の半導体層の間の部分を埋めるように連続膜として設けられたｎ型の第２４の半導体層と、
上記第２４の半導体層上に設けられたｎ型の第２５の半導体層と、
上記第２５の半導体層上に設けられたｐ型の第２６の半導体層と、
上記第２１の半導体層に設けられたソース電極と、
上記第２２の半導体層および上記第２３の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
上記第２６の半導体層上に設けられたドレイン電極とを有する絶縁ゲート型電界効果トランジスタである。
この絶縁ゲート型電界効果トランジスタは、超接合絶縁ゲート型電界効果トランジスタと絶縁ゲート型バイポーラトランジスタとの複合素子として用いることができる。
六方晶系の結晶構造を有するストライプ状の複数のｎ型の第２１の半導体層と、
それぞれの上記第２１の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ型の第２２の半導体層と、
それぞれの上記第２２の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ型の第２３の半導体層と、
上記複数の第２３の半導体層を覆い、かつ互いに隣接する上記第２３の半導体層の間の部分を埋めるように連続膜として設けられたｎ型の第２４の半導体層と、
上記第２４の半導体層上に設けられたｎ型の第２５の半導体層と、
上記第２５の半導体層上に設けられたｐ型の第２６の半導体層と、
上記第２１の半導体層に設けられたソース電極と、
上記第２２の半導体層および上記第２３の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
上記第２６の半導体層上に設けられたドレイン電極とを有する絶縁ゲート型電界効果トランジスタである。
この絶縁ゲート型電界効果トランジスタは、超接合絶縁ゲート型電界効果トランジスタと絶縁ゲート型バイポーラトランジスタとの複合素子として用いることができる。
また、この発明は、
六方晶系の結晶構造を有するストライプ状の複数のｎ型の第２７の半導体層と、
それぞれの上記第２７の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ型の第２８の半導体層と、
それぞれの上記第２８の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ型の第２９の半導体層と、
上記複数の第２９の半導体層を覆い、かつ互いに隣接する上記第２９の半導体層の間の部分を埋めるように連続膜として設けられたｎ型の第３０の半導体層と、
上記第３０の半導体層上に設けられたｎ型の第３１の半導体層と、
上記第３１の半導体層上に設けられたｐ型の第３２の半導体層と、
上記第３０の半導体層の上記第２８の半導体層と反対側の面に設けられたソース電極と、
上記第２８の半導体層および上記第２９の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
上記第３２の半導体層上に設けられたドレイン電極とを有することを特徴とする絶縁ゲート型電界効果トランジスタである。
六方晶系の結晶構造を有するストライプ状の複数のｎ型の第２７の半導体層と、
それぞれの上記第２７の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ型の第２８の半導体層と、
それぞれの上記第２８の半導体層を覆うように、かつ相互に接触しないように設けられた複数のｐ型の第２９の半導体層と、
上記複数の第２９の半導体層を覆い、かつ互いに隣接する上記第２９の半導体層の間の部分を埋めるように連続膜として設けられたｎ型の第３０の半導体層と、
上記第３０の半導体層上に設けられたｎ型の第３１の半導体層と、
上記第３１の半導体層上に設けられたｐ型の第３２の半導体層と、
上記第３０の半導体層の上記第２８の半導体層と反対側の面に設けられたソース電極と、
上記第２８の半導体層および上記第２９の半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
上記第３２の半導体層上に設けられたドレイン電極とを有することを特徴とする絶縁ゲート型電界効果トランジスタである。
また、この発明は、
第１の基板上に六方晶系の結晶構造を有する第１の半導体層を成長させる工程と、
上記第１の半導体層を上記第１の基板がエッチングされるまでストライプ状にエッチングすることにより複数のストライプ状のシードを形成する工程と、
上記シードを形成した後の上記第１の基板の表面を六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程と、
それぞれの上記シードから六方晶系の結晶構造を有する第２の半導体層を相互に接触しないように横方向成長させる工程と、
上記第２の半導体層を覆うように全面に六方晶系の結晶構造を有する第３の半導体層を成長させる工程と、
上記第３の半導体層上に第２の基板を設ける工程と、
上記シード、上記第２の半導体層、上記第３の半導体層および上記第２の基板から上記第１の基板を剥離する工程とを有する半導体発光素子の製造方法である。
第１の基板上に六方晶系の結晶構造を有する第１の半導体層を成長させる工程と、
上記第１の半導体層を上記第１の基板がエッチングされるまでストライプ状にエッチングすることにより複数のストライプ状のシードを形成する工程と、
上記シードを形成した後の上記第１の基板の表面を六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程と、
それぞれの上記シードから六方晶系の結晶構造を有する第２の半導体層を相互に接触しないように横方向成長させる工程と、
上記第２の半導体層を覆うように全面に六方晶系の結晶構造を有する第３の半導体層を成長させる工程と、
上記第３の半導体層上に第２の基板を設ける工程と、
上記シード、上記第２の半導体層、上記第３の半導体層および上記第２の基板から上記第１の基板を剥離する工程とを有する半導体発光素子の製造方法である。
また、この発明は、
第１の基板上に六方晶系の結晶構造を有する第１の半導体層を成長させる工程と、
上記第１の半導体層を上記第１の基板がエッチングされるまでストライプ状にエッチングすることにより複数のストライプ状のシードを形成する工程と、
上記シードを形成した後の上記第１の基板の表面を六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程と、
それぞれの上記シードから六方晶系の結晶構造を有する第２の半導体層を相互に接触しないように横方向成長させる工程と、
上記第２の半導体層を覆うように全面に発光素子構造を構成する六方晶系の結晶構造を有する第３の半導体層を成長させる工程と、
上記第３の半導体層上に第２の基板を貼り付ける工程と、
上記シード、上記第２の半導体層、上記第３の半導体層および上記第２の基板から上記第１の基板を剥離する工程と、
上記第１の基板を剥離する前または上記第１の基板を剥離した後に上記第３の半導体層の両面にそれぞれ第１の電極および第２の電極を形成する工程とを有することを特徴とする半導体発光素子の製造方法である。
第１の基板上に六方晶系の結晶構造を有する第１の半導体層を成長させる工程と、
上記第１の半導体層を上記第１の基板がエッチングされるまでストライプ状にエッチングすることにより複数のストライプ状のシードを形成する工程と、
上記シードを形成した後の上記第１の基板の表面を六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程と、
それぞれの上記シードから六方晶系の結晶構造を有する第２の半導体層を相互に接触しないように横方向成長させる工程と、
上記第２の半導体層を覆うように全面に発光素子構造を構成する六方晶系の結晶構造を有する第３の半導体層を成長させる工程と、
上記第３の半導体層上に第２の基板を貼り付ける工程と、
上記シード、上記第２の半導体層、上記第３の半導体層および上記第２の基板から上記第１の基板を剥離する工程と、
上記第１の基板を剥離する前または上記第１の基板を剥離した後に上記第３の半導体層の両面にそれぞれ第１の電極および第２の電極を形成する工程とを有することを特徴とする半導体発光素子の製造方法である。
半導体発光素子の製造方法の発明においては、その性質に反しない限り、上記の絶縁ゲート型電界効果トランジスタの製造方法に関連して説明したことが成立する。
また、この発明は、
第１の基板上に六方晶系の結晶構造を有する第１の半導体層を成長させる工程と、
上記第１の半導体層を上記第１の基板がエッチングされるまでストライプ状にエッチングすることにより複数のストライプ状のシードを形成する工程と、
上記シードを形成した後の上記第１の基板の表面を六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程と、
それぞれの上記シードから六方晶系の結晶構造を有する第２の半導体層を相互に接触しないように横方向成長させる工程と、
上記第２の半導体層を覆うように全面に六方晶系の結晶構造を有する第３の半導体層を成長させる工程と、
上記第３の半導体層上に第２の基板を設ける工程と、
上記シード、上記第２の半導体層、上記第３の半導体層および上記第２の基板から上記第１の基板を剥離する工程とを有する太陽電池の製造方法である。
第１の基板上に六方晶系の結晶構造を有する第１の半導体層を成長させる工程と、
上記第１の半導体層を上記第１の基板がエッチングされるまでストライプ状にエッチングすることにより複数のストライプ状のシードを形成する工程と、
上記シードを形成した後の上記第１の基板の表面を六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程と、
それぞれの上記シードから六方晶系の結晶構造を有する第２の半導体層を相互に接触しないように横方向成長させる工程と、
上記第２の半導体層を覆うように全面に六方晶系の結晶構造を有する第３の半導体層を成長させる工程と、
上記第３の半導体層上に第２の基板を設ける工程と、
上記シード、上記第２の半導体層、上記第３の半導体層および上記第２の基板から上記第１の基板を剥離する工程とを有する太陽電池の製造方法である。
また、この発明は、
第１の基板上に六方晶系の結晶構造を有する第１の半導体層を成長させる工程と、
上記第１の半導体層を上記第１の基板がエッチングされるまでストライプ状にエッチングすることにより複数のストライプ状のシードを形成する工程と、
上記シードを形成した後の上記第１の基板の表面を六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程と、
それぞれの上記シードから六方晶系の結晶構造を有する第２の半導体層を相互に接触しないように横方向成長させる工程と、
上記第２の半導体層を覆うように全面に太陽電池構造を構成する六方晶系の結晶構造を有する第３の半導体層を成長させる工程と、
上記第３の半導体層上に第２の基板を貼り付ける工程と、
上記シード、上記第２の半導体層、上記第３の半導体層および上記第２の基板から上記第１の基板を剥離する工程と、
上記第１の基板を剥離する前または上記第１の基板を剥離した後に上記第３の半導体層の両面にそれぞれ第１の電極および第２の電極を形成する工程とを有することを特徴とする太陽電池の製造方法である。
第１の基板上に六方晶系の結晶構造を有する第１の半導体層を成長させる工程と、
上記第１の半導体層を上記第１の基板がエッチングされるまでストライプ状にエッチングすることにより複数のストライプ状のシードを形成する工程と、
上記シードを形成した後の上記第１の基板の表面を六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程と、
それぞれの上記シードから六方晶系の結晶構造を有する第２の半導体層を相互に接触しないように横方向成長させる工程と、
上記第２の半導体層を覆うように全面に太陽電池構造を構成する六方晶系の結晶構造を有する第３の半導体層を成長させる工程と、
上記第３の半導体層上に第２の基板を貼り付ける工程と、
上記シード、上記第２の半導体層、上記第３の半導体層および上記第２の基板から上記第１の基板を剥離する工程と、
上記第１の基板を剥離する前または上記第１の基板を剥離した後に上記第３の半導体層の両面にそれぞれ第１の電極および第２の電極を形成する工程とを有することを特徴とする太陽電池の製造方法である。
太陽電池の製造方法の発明においては、その性質に反しない限り、上記の絶縁ゲート型電界効果トランジスタの製造方法に関連して説明したことが成立する。
第４〜第３２の半導体層は、第１〜第３の半導体層と同様な半導体からなる。
第４〜第３２の半導体層は、第１〜第３の半導体層と同様な半導体からなる。
この発明によれば、Ｓｉ基板を用いて高耐圧高出力の半導体電子素子、半導体発光素子、半導体受光素子を容易に製造することができる。あるいは、この発明によれば、Ｓｉ基板を用いて高耐圧高出力の絶縁ゲート型電界効果トランジスタあるいは半導体発光素子あるいは太陽電池を容易に製造することができる。
以下、発明を実施するための形態（以下、実施の形態と言う。）について説明する。
〈１．第１の実施の形態〉
第１の実施の形態による縦型（vertical type)ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
〈１．第１の実施の形態〉
第１の実施の形態による縦型（vertical type)ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
図１Ａに示すように、Ｓｉ基板などからなる第１の基板１１上に例えば有機金属化学気相成長（ＭＯＣＶＤ）法により例えば５００℃程度の温度でＡｌＮやＧａＮなどからなる低温バッファ層１２を成長させた後、この低温バッファ層１２上に例えば同じくＭＯＣＶＤ法により例えば１０００〜１１００℃程度の温度、例えば１０５０℃でｎ+ 型ＧａＮ層１３を成長させる。低温バッファ層１２の厚さは特に限定されないが、一般的には１０〜５０ｎｍ、例えば２０ｎｍである。ｎ+ 型ＧａＮ層１３の厚さは必要に応じて選ばれるが、例えば０．１〜２μｍである。ｎ+ 型ＧａＮ層１３にはｎ型不純物として例えばＳｉがドープされ、不純物濃度は例えば１×１０18〜１×１０19ｃｍ-3程度である。
次に、図１Ｂに示すように、ｎ+ 型ＧａＮ層１３上に例えば真空蒸着法やＣＶＤ法などにより例えばＳｉＯ2 膜やＳｉＮ膜などの絶縁膜またはエッチングマスク１４を形成する。絶縁膜またはエッチングマスク１４を後で除去する場合には、この絶縁膜またはエッチングマスク１４として金属膜やレジスト膜などを用いることもできる。
次に、図１Ｃに示すように、絶縁膜またはエッチングマスク１４上にフォトリソグラフィーにより所定形状のストライプ状のレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして例えば反応性イオンエッチング（ＲＩＥ）法などのドライエッチング法により絶縁膜またはエッチングマスク１４をストライプ状にパターニングする。この後、レジストパターンを除去する。このストライプ状の絶縁膜またはエッチングマスク１４の長手方向は、好適には、ｎ+ 型ＧａＮ層１３の〈１−１００〉方向あるいは〈１１−２０〉方向に選ばれる。
次に、図２Ａに示すように、こうして形成されたストライプ状の絶縁膜またはエッチングマスク１４をマスクとしてドライエッチング法またはウェットエッチング法により第１の基板１１が深さＤだけエッチングされるまでエッチングする。例えば、第１の基板１１がＳｉ基板である場合には、ｎ+ 型ＧａＮ層１３および低温バッファ層１２はＲＩＥ法などのドライエッチング法によりエッチングし、第１の基板１１、すなわちＳｉ基板はウェットエッチング法によりエッチングする。このエッチングにより、ｎ+ 型ＧａＮ層１３、低温バッファ層１２および第１の基板１１の最上部はストライプ状にパターニングされる。ストライプ状のｎ+ 型ＧａＮ層１３および低温バッファ層１２の幅は例えば２〜１０μｍとする。また、互いに隣接するｎ+ 型ＧａＮ層１３とｎ+ 型ＧａＮ層１３との間の距離は例えば６〜２０μｍとする。第１の基板１１のエッチング深さＤは例えば０．２μｍ以上に選ばれ、一般的には０．２μｍ以上２０μｍ以下に選ばれる。ストライプ状のｎ+ 型ＧａＮ層１３は後に行う成長の際のシード（種結晶）となる。
次に、図２Ｂに示すように、絶縁膜またはエッチングマスク１４をウェットエッチング法などによりエッチング除去する。
次に、図２Ｃに示すように、エッチングにより露出した第１の基板１１の表面に成長防止膜１５を形成する。この成長防止膜１５としては、例えば、ＳｉＯX 膜（ＳｉＯ2 膜を含む）やＳｉＮX 膜（Ｓｉ3 Ｎ4 膜を含む）などが用いられる。この成長防止膜１５の形成方法としては、酸化法、窒化法、ＣＶＤ法などを用いることができ、第１の基板１１の種類などに応じて適宜選ばれる。例えば、第１の基板１１がＳｉ基板である場合、ＳｉＯX 膜は、例えば、Ｓｉ基板の表面を熱酸化法やプラズマ酸化法などにより酸化することにより形成される。熱酸化の条件の一例を挙げると、酸化炉中でＯ2 雰囲気において１０００℃、３０分である。プラズマ酸化の条件の一例を挙げると、プラズマエンハンスト化学気相成長（ＰＥＣＶＤ）炉中で基板温度３００〜１０００℃において酸素プラズマを照射する。Ｓｉ基板の表面を酸化する際には、ｎ+ 型ＧａＮ層１３の表面が酸化され過ぎないようにする。ＳｉＮX 膜は、例えば、Ｓｉ基板の表面を熱窒化法やプラズマ窒化法などにより窒化することにより形成される。熱窒化の条件の一例を挙げると、ＭＯＣＶＤ炉中でＮＨ3 雰囲気において１０００℃以上の温度で１０分間窒化する。プラズマ窒化の条件の一例を挙げると、ＰＥＣＶＤ炉中で基板温度３００〜１０００℃において窒素プラズマを照射する。
次に、図３Ａに示すように、ｎ+ 型ＧａＮ層１３をシードとして例えばＭＯＣＶＤ法によりｐ型ＧａＮ層１６を横方向成長（ＥＬＯ（Epitaxial Lateral Overgrowth))させる。このとき、第１の基板１１の表面に成長防止膜１５が形成されており、この成長防止膜１５上ではＧａＮの成長が極めて抑制されるため、ｎ+ 型ＧａＮ層１３をシードとしてｐ型ＧａＮ層１６を横方向成長させることができる。このｐ型ＧａＮ層１６の横方向成長は、互いに隣接するｎ+ 型ＧａＮ層１３から横方向成長するｐ型ＧａＮ層１６同士が接触する前に停止させる。ｐ型ＧａＮ層１６の横方向成長の条件（温度、圧力、成長速度など）の選択により、ｐ型ＧａＮ層１６の両側面の成長面（ファセット）や縦横成長比率などを制御することができる。ｐ型ＧａＮ層１６にはｐ型不純物として例えばＭｇがドープされ、不純物濃度は例えば１×１０18〜１×１０21ｃｍ-3である。
次に、図３Ｂに示すように、例えばＭＯＣＶＤ法によりｎ型ＧａＮ層１７を全面に連続膜となるまで成長させ、その上にさらに、ｎ型ＧａＮ層１７より不純物濃度が高いｎ+ 型ＧａＮコンタクト層１８を成長させる。これらのｎ型ＧａＮ層１７およびｎ+ 型ＧａＮコンタクト層１８の成長時には、ｎ+ 型ＧａＮ層１３と低温バッファ層１２との界面から発生した転位が上方に伝播する結果、貫通転位１９が発生する。この貫通転位１９の密度は一般的には１×１０-8〜１×１０-10 ｍ-2である。互いに隣接するｐ型ＧａＮ層１６から横方向成長するｎ型ＧａＮ層１７同士が接触する会合部にも同様に貫通転位１９が発生する。ｎ型ＧａＮ層１７にはｎ型不純物として例えばＳｉがドープされ、不純物濃度は例えば１×１０15〜１×１０17ｃｍ-3である。ｎ+ 型ＧａＮコンタクト層１８にはｎ型不純物として例えばＳｉがドープされ、不純物濃度は例えば１×１０18〜１×１０19ｃｍ-3である。ｎ型ＧａＮ層１７およびｎ+ 型ＧａＮコンタクト層１８の厚さは必要に応じて選ばれるが、ｎ型ＧａＮ層１７の厚さは例えば３〜２０μｍ、ｎ+ 型ＧａＮコンタクト層１８の厚さは例えば１０〜１００ｎｍである。
次に、図４に示すように、ｎ+ 型ＧａＮコンタクト層１８上に接着層２０を介して第２の基板２１を貼り付ける。接着層２０は第２の基板２１の種類などに応じて適宜選ばれるが、例えば、レジスト、ワックス、セラミックバインダーなどが用いられる。第２の基板２１は、後の工程で行われるリン酸（Ｈ2 ＰＯ4 ）や水酸化カリウム（ＫＯＨ）、塩化ナトリウム（ＮａＯＨ）などを用いたウェットエッチングに耐性のある基板である限り、特に限定されず、必要に応じて選ばれるが、例えばサファイア（Ａｌ2 Ｏ3 ）基板を用いることができるほか、ウェットエッチングに耐性のある保護層（例えば、レジスト層）で表面を保護すれば、金属基板や他の基板などを用いることができる。金属基板としては、例えば銅（Ｃｕ）、ＣｕＷ、Ｍｏなどからなるもの、他の基板としては例えばＳｉ、ＡｌＮ、ＡｌＳｉなどからなるものを用いることができる。
次に、第１の基板１１と低温バッファ層１２との間を分離することにより、第１の基板１１を第２の基板２１上のｎ+ 型ＧａＮ層１３、ｎ型ＧａＮ層１７、ｐ型ＧａＮ層１６およびｎ+ 型ＧａＮコンタクト層１８から剥離する。具体的には、例えば、成長防止膜１５をエッチング除去した後、第１の基板１１をウエットエッチングする。このウエットエッチングにおいては、第１の基板１１の最上部に形成された深さＤの溝内にエッチング液が浸透し、ｎ+ 型ＧａＮ層１３の下方の第１の基板１１からなるストライプ状の柱がエッチング除去されることにより、第１の基板１１を第２の基板２１上のｎ+ 型ＧａＮ層１３、ｎ型ＧａＮ層１７およびｐ型ＧａＮ層１６から剥離することができる。例えば、第１の基板１１がＳｉ基板である場合には、フッ硝酸（ＨＦ＋ＨＮＯ3 ）やＫＯＨ、水酸化テトラメチルアンモニウム（ＴＭＡＨ）などを用いてウェットエッチングする。第１の基板１１の裏面からポリッシングやウェットエッチングなどを行うことにより第１の基板１１を除去してもよい。なお、必要に応じて、第１の基板１１を剥離または除去せず、そのまま残してもよい。
次に、図５に示すように、フォトリソグラフィーにより、ｎ+ 型ＧａＮ層１３の中央部に対応する部分がストライプ状に開口した所定形状のレジストパターン２２をｎ+ 型ＧａＮ層１３、ｎ型ＧａＮ層１７およびｐ型ＧａＮ層１６上に形成する。次に、このレジストパターン２２をマスクとしてｎ+ 型ＧａＮ層１３を少なくともｐ型ＧａＮ層１６に達する深さまでドライエッチングすることにより凹部２３を形成する。次に、レジストパターン２２を除去する。この後、ｐ型ＧａＮ層１６のｐ型不純物の電気的活性化のために、例えば窒素雰囲気中において８００℃で２０分アニールする。ｐ型ＧａＮ層１６に達する凹部２３の形成は、このアニール工程においてｐ型ＧａＮ層１６からの水素の脱離を容易にすること、および、後に形成するゲート電極とｐ型ＧａＮ層１６とのコンタクトを取ることが目的である。
次に、図６に示すように、凹部２３を形成したｎ+ 型ＧａＮ層１３、ｎ型ＧａＮ層１７およびｐ型ＧａＮ層１６の全面にゲート絶縁膜２５を形成する。このゲート絶縁膜２５としては例えばＳｉＯ2 膜やＳｉＮ膜やＡｌ2 Ｏ3 膜やＨｆＯ2 膜あるいはそれらの積層膜などを用いることができる。このゲート絶縁膜２５は、下地にダメージを与えない成膜法、例えば真空蒸着法、原子層堆積法（ＡＬＤ法）などにより形成することができる。次に、このゲート絶縁膜２５のうちのｎ+ 型ＧａＮ層１３上の所定部分をエッチング除去して開口２５ａを形成する。次に、例えば真空蒸着法やスパッタリング法などにより全面に金属膜を形成した後、この金属膜を所定形状にパターニングすることにより、凹部２３の内部を含めて全面にソース電極およびゲート電極形成用の金属膜を形成する。この金属膜は、必要に応じて選ばれるが、例えば、Ｎｉ／Ｔｉ／Ｐｔ／Ａｕ多層膜を用いることができる。次に、この金属膜をエッチングにより所定形状にパターニングすることにより、凹部２３の内部にソース電極２６を形成するとともに、ｐ型ＧａＮ層１６やｎ型ＧａＮ層１７上にゲート絶縁膜２５を介してゲート電極２７を形成する。次に、これらのソース電極２６およびゲート電極２７上に例えば真空蒸着法などにより全面にＳｉＯ2 膜などの絶縁膜２８を形成する。次に、この絶縁膜２８のうちのソース電極２６上の所定部分に開口２８ａを形成する。次に、例えば真空蒸着法やスパッタリング法などによりこの絶縁膜２８の全面に金属膜を形成し、必要に応じてこの金属膜を所定形状にパターニングすることによりソースパッド電極２９を形成する。次に、このソースパッド電極２９上に第３の基板３０を貼り付ける。この第３の基板３０は必要に応じて選ばれるが、好適には熱伝導性の良好なセラミック基板や金属基板などが用いられ、具体的には、例えば、Ｓｉ、ＡｌＮ、Ｃｕ、ＣｕＷ、ＡｌＳｉ、ＳｉＣなどからなるものを用いることができる。この後、ｎ+ 型ＧａＮコンタクト層１８から接着層２０および第２の基板２１を剥離する。第２の基板２１は必要に応じて再利用（リサクイル）することができる。
次に、図７に示すように、ｎ+ 型ＧａＮ層１３の上方の、貫通転位１９が集中して存在する部分を含む所定部分のｎ+ 型ＧａＮコンタクト層１８およびｎ型ＧａＮ層１７の最上部をエッチング除去して凹部３１を形成する。次に、例えば真空蒸着法やスパッタリング法などにより全面に例えばＳｉＯ2 膜などの絶縁膜３２を形成した後、この絶縁膜３２をエッチングにより所定形状にパターニングすることにより凹部３１およびその近傍の部分のみ残す。この後、例えば真空蒸着法やスパッタリング法などによりこの絶縁膜３３およびｎ+ 型ＧａＮコンタクト層１８の全面に金属膜を形成し、必要に応じてこの金属膜を所定形状にパターニングしてドレイン電極３３を形成する。この場合、貫通転位１９が集中して存在する部分の上部が絶縁膜３３により覆われており、ドレイン電極３３がこの貫通転位１９が集中して存在する部分に直接接触していないので、貫通転位１９を通してのリーク電流の低減を図ることができる。
以上により、目的とする縦型ＧａＮ系ＭＯＳＦＥＴを製造することができる。この縦型ＧａＮ系ＭＯＳＦＥＴは、ｎ型ＧａＮ層１７の不純物濃度および厚さの選択により、ドレイン電極３３側のｎ型ＧａＮ層１７に空乏層を広範囲に広げることができるため、高耐圧かつ高出力とすることができる。
以上のように、この第１の実施の形態によれば、ＩＧＢＴや超接合（ＳＪ）を用いないで高耐圧高出力の縦型ＧａＮ系ＭＯＳＦＥＴを実現することができる。しかも、この縦型ＧａＮ系ＭＯＳＦＥＴはＳｉ基板を用いて容易に製造することができるため、製造コストの低減を図ることができる。
〈２．第２の実施の形態〉
第２の実施の形態においては、縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
第２の実施の形態においては、縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
図８Ａに示すように、第２の実施の形態による縦型ＧａＮ系ＭＯＳＦＥＴの製造方法においては、第１の基板１１をエッチングする際に十分に深くエッチングし、具体的には、例えば、エッチング後に残される第１の基板１１によりアスペクト比が１以上のストライプ状の柱が形成されるようにエッチングする。第１の基板１１のエッチング深さＤは、例えば４〜３０μｍとする。第１の基板１１のエッチングにより露出した第１の基板１１の表面には第１の実施の形態と同様に成長防止膜１５を形成する。
次に、図８Ｂに示すように、ｎ+ 型ＧａＮ層１３をシードとしてｐ型ＧａＮ層１７を横方向成長させた後、全面にｎ型ＧａＮ層１８を連続膜となるまで成長させる。この場合、ｎ型ＧａＮ層１８の成長後の冷却段階で、例えばＳｉ基板などからなる第１の基板１１とｎ型ＧａＮ層１８との熱膨張係数の差により第１の基板１１およびｎ型ＧａＮ層１７の双方に応力が発生する。ｎ型ＧａＮ層１７の熱膨張係数がＳｉ基板などからなる第１の基板１１より大きい場合には、ｎ型ＧａＮ層１７には引っ張り応力が発生し、クラックが発生しやすくなる。しかしながら、第１の基板１１からなるストライプ状の柱の断面のアスペクト比が１以上であり、機械的に弱いため、この柱が破断することにより、ｎ型ＧａＮ層１７に発生する引っ張り応力の低減を図ることができ、それによってクラックなどが発生するのを防止することができる。
この後、第１の実施の形態と同様に工程を進めて目的とする縦型ＧａＮ系ＭＯＳＦＥＴを製造する。
この第２の実施の形態によれば、第１の実施の形態と同様な利点を得ることができる。
〈３．第３の実施の形態〉
第３の実施の形態においては、ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴおよびその製造方法について説明する。
第３の実施の形態においては、ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴおよびその製造方法について説明する。
図９に示すように、第３の実施の形態においては、第１の実施の形態と同様にしてストライプ状のｎ+ 型ＧａＮ層１３を形成した後、このｎ+ 型ＧａＮ層１３をシードとしてｐ型ＧａＮ層１６を横方向成長させる。次に、このｐ型ＧａＮ層１６を覆うようにｐ型ＧａＮ層３４を成長させた後、ｎ型ＧａＮ層１７を連続膜となるまで成長させ、さらにその上にｎ+ 型ＧａＮコンタクト層１８を成長させる。ｐ型ＧａＮ層３４の不純物濃度（ホール濃度）、高さ（厚さ）、幅などを制御することにより、ｎ型ＧａＮ層１７とこのｐ型ＧａＮ層３４とにより良好な超接合を実現することができる。ｐ型ＧａＮ層１６にはｐ型不純物として例えばＭｇがドープされ、不純物濃度は例えば１×１０19〜１×１０21ｃｍ-3、ｐ型ＧａＮ層３４にはｐ型不純物として例えばＭｇがドープされ、不純物濃度は例えば１×１０17〜１×１０20ｃｍ-3とする。ｐ型ＧａＮ層３４の不純物濃度（ホール濃度）、高さ（厚さ）、幅などの制御は、例えば、成長時に用いるＧａ原料（トリメチルガリウム（ＴＭＧ）など）やｐ型不純物としてのＭｇのドーパント（シクロペンタジエニル（Ｃｐ2 Ｍｇ）など）の供給量、Ｖ／ＩＩＩ比（ＩＩＩ原料（アンモニア（ＮＨ3 ）の供給量に対するＶ族原料（Ｇａ原料）の供給量の比）、成長温度、圧力などの成長条件を制御することにより行うことができる。必要に応じて、ｐ型ＧａＮ層３４にドープされるＭｇなどのｐ型不純物の電気的活性化のために、ｎ+ 型ＧａＮコンタクト層１８を成長させた後、ｎ+ 型ＧａＮコンタクト層１８からｐ型ＧａＮ層３４に到達する溝を形成し、この状態で例えば窒素雰囲気中において８００℃で２０分アニールすることにより、成長時にｐ型ＧａＮ層３４に取り込まれた水素を水素ガスとして外部に放出させるようにしてもよい。この後、第１の実施の形態と同様に工程を進めてドレイン電極３３まで形成する。
以上により、目的とするＳＪ縦型ＧａＮ系ＭＯＳＦＥＴを製造することができる。
この第３の実施の形態によれば、第１の実施の形態と同様な利点に加えて、ｎ型ＧａＮ層１７とｐ型ＧａＮ層３４とにより超接合が形成されるため、ソース電極２３とドレイン電極３３との間のチャネル層の全体に空乏層を広げることができ、それによって縦型ＧａＮ系ＭＯＳＦＥＴの耐圧の大幅な向上を図ることができるという利点も得ることができる。
〈４．第４の実施の形態〉
第４の実施の形態においては、ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
第４の実施の形態においては、ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
図１０に示すように、第１の実施の形態と同様にしてストライプ状のｎ+ 型ＧａＮ層１３を形成した後、このｎ+ 型ＧａＮ層１３をシードとしてｐ型ＧａＮ層１６を横方向成長させる。次に、このｐ型ＧａＮ層１６を覆うようにｐ型ＧａＮ層３４を成長させた後、ｎ型ＧａＮ層１７を連続膜となるまで成長させ、さらにその上にｎ+ 型ＧａＮコンタクト層１８を成長させる。第３の実施の形態と同様に、ｐ型ＧａＮ層３４の不純物濃度（ホール濃度）、高さ（厚さ）、幅などを制御することにより、ｎ型ＧａＮ層１８とこのｐ型ＧａＮ層３４とにより良好な超接合を実現することができる。ｐ型ＧａＮ層１７にはｐ型不純物として例えばＭｇがドープされ、不純物濃度は例えば１×１０19〜１×１０21ｃｍ-3、ｐ型ＧａＮ層３４にはｐ型不純物として例えばＭｇがドープされ、不純物濃度は例えば１×１０17〜１×１０20ｃｍ-3とする。
次に、図１１に示すように、第１の実施の形態と同様にして、ｎ+ 型ＧａＮコンタクト層１８上に接着層２０を介して第２の基板２１を貼り付けた後、第１の基板１１を剥離する。
次に、図１２に示すように、第１の実施の形態と同様にして、ｎ+ 型ＧａＮ層１３、ｐ型ＧａＮ層１６、ｐ型ＧａＮ層３４およびｎ型ＧａＮ層１７上に所定形状のレジストパターン２２を形成した後、このレジストパターン２２をマスクとしてｎ+ 型ＧａＮ層１３をエッチングすることにより凹部２３を形成する。
次に、図１３に示すように、第１の実施の形態と同様にして、ゲート絶縁膜２５、開口２５ａ、ソース電極２３、ゲート電極２４、絶縁膜２８、開口２８ａおよびソースパッド電極２９を形成し、このソースパッド電極２９に第３の基板３０を貼り付けた後、ｎ+ 型ＧａＮコンタクト層１８から接着層２０および第２の基板２１を剥離する。
次に、図１４に示すように、開口３１を形成し、この開口３１の部分に絶縁膜３２を形成した後、ドレイン電極３３を形成する。
以上により、目的とするＳＪ縦型ＧａＮ系ＭＯＳＦＥＴが製造される。
この第４の実施の形態によれば、第３の実施の形態と同様な利点を得ることができる。
〈５．第５の実施の形態〉
第５の実施の形態においては、ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
第５の実施の形態においては、ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
図１５に示すように、第５の実施の形態においては、第４の実施の形態に比べて、ｐ型ＧａＮ層３４を薄く成長させる。その他のことは第４の実施の形態と同様である。
この第５の実施の形態によれば、第４の実施の形態と同様な利点を得ることができる。
〈６．第６の実施の形態〉
第６の実施の形態においては、ＩＧＢＴおよびＳＪ縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
第６の実施の形態においては、ＩＧＢＴおよびＳＪ縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
図１６に示すように、第６の実施の形態は、ｎ型ＧａＮ層１７上に、ｎ+ 型ＧａＮコンタクト層１８の代わりにｐ+ 型ＧａＮコンタクト層３５を成長させることを除いて、第４の実施の形態と同様である。ｐ+ 型ＧａＮコンタクト層３５には例えばＭｇがドープされ、不純物濃度は例えば１×１０19〜１×１０21ｃｍ-3である。
この第６の実施の形態によれば、第１の実施の形態と同様な利点に加えて、次のような利点を得ることができる。すなわち、ｎ型ＧａＮ層１７上にｐ+ 型ＧａＮコンタクト層３５が設けられた構造により、ＩＧＢＴと同等な構造を得ることができる。このため、ＩＧＢＴの伝導度変調効果と超接合ＭＯＳＦＥＴの特徴である空乏層領域拡大効果とを同時に得ることができ、超低オン抵抗かつ高耐圧のＩＧＢＴおよびＳＪ縦型ＧａＮ系ＭＯＳＦＥＴを実現することができる。
〈７．第７の実施の形態〉
第７の実施の形態においては、縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
第７の実施の形態においては、縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
図１７に示すように、第７の実施の形態においては、第１の基板１１上に低温バッファ層１２およびｎ+ 型ＧａＮ層１３を成長させた後、引き続いてｎ+ 型ＧａＮ層１３上にｐ+ 型ＧａＮ層３６を成長させる。次に、ｐ+ 型ＧａＮ層３６上に絶縁膜またはエッチングマスク１４を形成する。次に、絶縁膜またはエッチングマスク１４をストライプ状にパターニングする。次に、こうして形成されたストライプ状の絶縁膜またはエッチングマスク１４をマスクとして第１の基板１１が深さＤだけエッチングされるまでエッチングする。このエッチングにより、ｐ+ 型ＧａＮ層３６、ｎ+ 型ＧａＮ層１３、低温バッファ層１２および第１の基板１１の最上部はストライプ状にパターニングされる。次に、エッチングにより露出した第１の基板１１の表面に成長防止膜１５を形成する。次に、ｎ+ 型ＧａＮ層１３およびｐ+ 型ＧａＮ層３６をシードとしてｐ型ＧａＮ層３４を横方向成長させる。このとき、第１の基板１１の表面に成長防止膜１５が形成されており、この成長防止膜１５上ではＧａＮの成長が極めて抑制されるため、ｎ+ 型ＧａＮ層１３をシードとしてｐ型ＧａＮ層３４を横方向成長させることができる。このｐ型ＧａＮ層３４の横方向成長は、互いに隣接するｎ+ 型ＧａＮ層１３から横方向成長するｐ型ＧａＮ層１６同士が接触する前に停止させる。次に、例えばＭＯＣＶＤ法によりｎ型ＧａＮ層１７を全面に連続膜となるまで成長させ、その上にさらに、ｎ型ＧａＮ層１７より不純物濃度が高いｎ+ 型ＧａＮコンタクト層１８を成長させる。ｐ型ＧａＮ層１６上に絶縁膜またはエッチングマスク１４が設けられており、ｎ+ 型ＧａＮ層１３と低温バッファ層１２との界面から発生した転位がｐ型ＧａＮ層１６を貫通した貫通転位１９は絶縁膜またはエッチングマスク１４で止められていることにより、これらのｐ型ＧａＮ層３４、ｎ型ＧａＮ層１７およびｎ+ 型ＧａＮコンタクト層１８の成長時には、ｐ型ＧａＮ層１６から貫通転位１９がｐ型ＧａＮ層３４、ｎ型ＧａＮ層１７およびｎ+ 型ＧａＮコンタクト層１８に伝播するのを防止することができる。この場合、ｐ型ＧａＮ層３４、ｎ型ＧａＮ層１７およびｎ+ 型ＧａＮコンタクト層１８に存在する貫通転位１９は、絶縁膜またはエッチングマスク１４の中央部の上の部分に形成される左右から横方向成長するｐ型ＧａＮ層１６同士の会合部および互いに隣接するｐ型ＧａＮ層３４から横方向成長するｎ型ＧａＮ層１７同士が接触する会合部だけに存在し、貫通転位１９の密度は極めて低い。
この後、第１の実施の形態と同様に工程を進めて、目的とするＳＪ縦型ＧａＮ系ＭＯＳＦＥＴを製造する。
この第７の実施の形態によれば、第１の実施の形態と同様な利点に加えて、ｐ型ＧａＮ層１６、ｎ型ＧａＮ層１７およびｎ+ 型ＧａＮコンタクト層１８に存在する貫通転位１９の密度の大幅な低減を図ることができることにより、ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴの破壊電圧の向上およびリーク電流の大幅な低減を図ることができるという利点も得ることができる。
〈８．第８の実施の形態〉
第８の実施の形態においては、縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
第８の実施の形態においては、縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
図１８に示すように、第８の実施の形態においては、ｎ型ＧａＮ層１７上に成長させるｎ+ 型ＧａＮコンタクト層１８の厚さを十分に大きく、例えば１００〜４００μｍにし、その代わりに第２の基板２１を用いない。ｎ+ 型ＧａＮコンタクト層１８の成長には、ＭＯＣＶＤ法のほか、ハイドライド気相エピタキシャル成長またはハライド気相エピタキシャル成長（ＨＶＰＥ）法を用いることができる。この場合、ｎ型ＧａＮ層１７およびｎ+ 型ＧａＮコンタクト層１８の厚さが極めて大きいため、これらのｎ型ＧａＮ層１７およびｎ+ 型ＧａＮコンタクト層１８を成長後、冷却段階でｎ+ 型ＧａＮ層１３の下方の第１の基板１１からなるストライプ状の柱が破断し、第１の基板１１が剥離する。
この後、第１の実施の形態と同様に工程を進めて、目的とするＳＪ縦型ＧａＮ系ＭＯＳＦＥＴを製造する。
この第８の実施の形態によれば、第１の実施の形態と同様な利点に加えて、第２の基板２１が不要となるため、ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴの製造コストのより一層の低減を図ることができるという利点を得ることができる。
〈９．第９の実施の形態〉
第９の実施の形態においては、縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
第９の実施の形態においては、縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
図１９に示すように、第９の実施の形態においては、第１の実施の形態と同様にしてｎ+ 型ＧａＮ層１３をシードとしてｎ型ＧａＮ層４０を横方向成長させ、引き続いてアンドープまたはｐ型ＡｌＧａＩｎＮ層４１を成長させた後、ｎ型ＧａＮ層１７を連続膜となるまで成長させ、さらにその上にｎ+ 型ＧａＮコンタクト層１８を成長させる。
次に、ｎ+ 型ＧａＮコンタクト層１８上に接着層２０（図１９においては図示せず）を介して第２の基板２１（図１９においては図示せず）を貼り付ける。
次に、ｎ+ 型ＧａＮ層１３、ｎ型ＧａＮ層４０、アンドープまたはｐ型ＡｌＧａＩｎＮ層４１およびｎ型ＧａＮ層１７の全面にゲート絶縁膜２５を形成する。
次に、フォトリソグラフィーにより、ｎ+ 型ＧａＮ層１３の中央部に対応する部分がストライプ状に開口した所定形状のレジストパターン２２（図１９においては図示せず）をｎ+ 型ＧａＮ層１３、ｎ型ＧａＮ層４０、アンドープまたはｐ型ＡｌＧａＩｎＮ層４１およびｎ型ＧａＮ層１７上に形成する。次に、このレジストパターン２２をマスクとしてゲート絶縁膜２５をウェットエッチングすることにより開口２５ａを形成する。次に、例えば真空蒸着法やスパッタリング法などにより全面に金属膜を形成した後、この金属膜を所定形状にパターニングすることにより、開口２５ａの内部のｎ+ 型ＧａＮ層１３上にソース電極２６を形成するとともに、互いに隣接するｎ+ 型ＧａＮ層１３とｎ+ 型ＧａＮ層１３との間の部分におけるゲート絶縁膜２５上にゲート電極２７を形成する。次に、例えば真空蒸着法などにより全面にＳｉＯ2 膜などの絶縁膜２８を形成する。次に、この絶縁膜２８のうちのソース電極２６上の所定部分に開口２８ａを形成する。次に、例えば真空蒸着法やスパッタリング法などによりこの絶縁膜２８の全面に金属膜を形成し、必要に応じてこの金属膜を所定形状にパターニングすることによりソースパッド電極２９を形成する。次に、このソースパッド電極２９上に第３の基板３０を貼り付ける。この第３の基板３０は必要に応じて選ばれるが、好適にはＡｕＳｎなどからなるはんだのほか、熱伝導性の良好なセラミック基板や金属基板など、具体的には、例えば、Ｓｉ、ＡｌＮ、Ｃｕ、ＣｕＷ、ＡｌＳｉ、ＳｉＣなどからなるものを用いることができる。この後、ｎ+ 型ＧａＮコンタクト層１８から接着層２０および第２の基板２１を剥離する。
次に、ｎ+ 型ＧａＮ層１３の上方の、貫通転位１９が集中して存在する部分を含む所定部分のｎ+ 型ＧａＮコンタクト層１８およびｎ型ＧａＮ層１７の最上部をエッチング除去して凹部３１を形成する。次に、例えば真空蒸着法やスパッタリング法などにより全面に例えばＳｉＯ2 膜などの絶縁膜３２を形成した後、この絶縁膜３２をエッチングにより所定形状にパターニングすることにより凹部３１およびその近傍の部分のみ残す。この後、例えば真空蒸着法やスパッタリング法などによりこの絶縁膜３３およびｎ+ 型ＧａＮコンタクト層１８の全面に金属膜を形成し、必要に応じてこの金属膜を所定形状にパターニングしてドレイン電極３３を形成する。
以上により、目的とするノーマリーオフ型の縦型ＧａＮ系ＭＯＳＦＥＴを製造することができる。図１９に、この縦型ＧａＮ系ＭＯＳＦＥＴのオン時のソース電極２６からドレイン電極３３への電子の移動経路を矢印で模式的に示す。
この第９の実施の形態によれば、高耐圧かつ高出力のノーマリーオフ型の縦型ＧａＮ系ＭＯＳＦＥＴを低コストで製造することができる。
〈１０．第１０の実施の形態〉
第１０の実施の形態においては、ＦＳ（Field Stop）−ＩＧＢＴ縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
第１０の実施の形態においては、ＦＳ（Field Stop）−ＩＧＢＴ縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
図２０に示すように、第１０の実施の形態においては、第１の実施の形態と同様にしてｎ型ＧａＮ層１７まで成長させた後、その上にフィールドストップ層となるｎ+ 型ＧａＮ層４２およびｐ+ 型ＧａＮ層４３を順次成長させる。ｐ+ 型ＧａＮ層４３には例えばＭｇがドープされ、不純物濃度は例えば１×１０18〜１×１０21ｃｍ-3である。
この後、第１の実施の形態と同様に工程を進めて目的とするＦＳ−ＩＧＢＴ縦型ＧａＮ系ＭＯＳＦＥＴを製造する。
図２０に示すように、このＦＳ−ＩＧＢＴ縦型ＧａＮ系ＭＯＳＦＥＴにおいては、ｐ+ 型ＧａＮ層４３とｎ+ 型ＧａＮ層４２とにより形成されるｐｎ接合に電流が流れることにより光子（ｈν）が発生し、この光子の入射によりｎ型ＧａＮ層１７中に電子（ｅ- ）−正孔（ｅ+ ）対が生成されることによりキャリアが増加することで、オン抵抗が低下する伝導度変調効果が得られる。
この第１０の実施の形態によれば、高耐圧かつ高出力のＦＳ−ＩＧＢＴ縦型ＧａＮ系ＭＯＳＦＥＴを低コストで製造することができる。
〈１１．第１１の実施の形態〉
第１１の実施の形態においては、ＦＳ−ノンラッチアップ−ＩＧＢＴ縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
第１１の実施の形態においては、ＦＳ−ノンラッチアップ−ＩＧＢＴ縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
図２２に示すように、第１１の実施の形態においては、第１の実施の形態と同様にしてｎ+ 型ＧａＮ層１３をシードとしてｐ型ＧａＮ層１６を横方向成長させた後、ｎ型ＧａＮ層１７を連続膜となるまで成長させ、さらにその上にフィールドストップ層となるｎ+ 型ＧａＮ層４２およびｐ+ 型ＧａＮ層４３を順次成長させる。
次に、ｎ+ 型ＧａＮコンタクト層１８上に接着層２０（図２０においては図示せず）を介して第２の基板２１（図２０においては図示せず）を貼り付ける。
次に、ｎ+ 型ＧａＮ層１３、ｐ型ＧａＮ層１６およびｎ型ＧａＮ層１７の全面にゲート絶縁膜２５を形成する。
次に、フォトリソグラフィーにより、ｎ+ 型ＧａＮ層１３から少しずれた部分がストライプ状に開口した所定形状のレジストパターン２２（図２２においては図示せず）をｎ+ 型ＧａＮ層１３、ｐ型ＧａＮ層１６およびｎ型ＧａＮ層１７上に形成する。次に、このレジストパターン２２をマスクとしてゲート絶縁膜２５をウェットエッチングすることにより開口２５ａを形成する。次に、例えば真空蒸着法やスパッタリング法などにより全面に金属膜を形成した後、この金属膜を所定形状にパターニングすることにより、開口２５ａの内部のｎ+ 型ＧａＮ層１３上にエミッタ電極を兼用するソース電極２６を形成するとともに、ｐ型ＧａＮ層１６の部分におけるゲート絶縁膜２５上にゲート電極２７を形成する。次に、例えば真空蒸着法などにより全面にＳｉＯ2 膜などの絶縁膜２８を形成する。次に、この絶縁膜２８のうちのソース電極２６上の所定部分に開口２８ａを形成する。次に、例えば真空蒸着法やスパッタリング法などによりこの絶縁膜２８の全面に金属膜を形成し、必要に応じてこの金属膜を所定形状にパターニングすることによりソースパッド電極２９を形成する。次に、このソースパッド電極２９の全面に第３の基板３０を貼り付ける。この第３の基板３０は必要に応じて選ばれるが、好適にはＡｕＳｎなどからなるはんだのほか、熱伝導性の良好なセラミック基板や金属基板など、具体的には、例えば、Ｓｉ、ＡｌＮ、Ｃｕ、ＣｕＷ、ＡｌＳｉ、ＳｉＣなどからなるものを用いることができる。この後、ｎ+ 型ＧａＮコンタクト層１８から接着層２０および第２の基板２１を剥離する。
次に、ｎ+ 型ＧａＮ層１３の上方の、貫通転位１９が集中して存在する部分を含む所定部分のｐ+ 型ＧａＮ層４３、ｎ+ 型ＧａＮ層４２およびｎ型ＧａＮ層１７の最上部をエッチング除去して凹部３１を形成する。次に、例えば真空蒸着法やスパッタリング法などにより全面に例えばＳｉＯ2 膜などの絶縁膜３２を形成した後、この絶縁膜３２をエッチングにより所定形状にパターニングすることにより凹部３１およびその近傍の部分のみ残す。この後、例えば真空蒸着法やスパッタリング法などによりこの絶縁膜３３およびｐ+ 型ＧａＮ層４３の全面に金属膜を形成し、必要に応じてこの金属膜を所定形状にパターニングしてドレイン電極３３を形成する。
以上により、目的とするＦＳ−ノンラッチアップ−ＩＧＢＴ縦型ＧａＮ系ＭＯＳＦＥＴを製造することができる。
このＦＳ−ノンラッチアップ−ＩＧＢＴ縦型ＧａＮ系ＭＯＳＦＥＴにおいては、第１０の実施の形態と同様にオン抵抗が低下する伝導度変調効果が得られることに加えて、オン時にチャネル層であるｎ型ＧａＮ層１７に空乏層４４が広がってピンチオフが生じる構造を有することにより、ソース−ドレイン電流をラッチアップ電流以下に制限し、ラッチアップを回避することができ、オフ時には、コレクタを構成するｐ+ 型ＧａＮ層４３側に空乏層４４が到達するのをｎ+ 型ＧａＮ層４２により防止することができる。
この第１１の実施の形態によれば、高耐圧かつ高出力のＦＳ−ノンラッチアップ−ＩＧＢＴ縦型ＧａＮ系ＭＯＳＦＥＴを低コストで製造することができる。
〈１２．第１２の実施の形態〉
第１２の実施の形態においては、ＦＳ−ＩＧＢＴ−ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
第１２の実施の形態においては、ＦＳ−ＩＧＢＴ−ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
図２３に示すように、第１２の実施の形態においては、第３の実施の形態と同様にしてｎ+ 型ＧａＮ層１３をシードとしてｐ型ＧａＮ層１６を横方向成長させ、さらにｐ型ＧａＮ層３４を成長させた後、ｎ型ＧａＮ層１７を連続膜となるまで成長させ、さらにその上にフィールドストップ層となるｎ+ 型ＧａＮ層４２およびｐ+ 型ＧａＮ層４３を順次成長させる。
この後、第３の実施の形態と同様に工程を進めて目的とするＦＳ−ＩＧＢＴ−ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴを製造する。
このＦＳ−ＩＧＢＴ−ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴにおいては、第１０の実施の形態と同様にオン抵抗が低下する伝導度変調効果と、第３の実施の形態と同様に超接合により得られる空乏層拡大効果とを得ることができる。すなわち、このＦＳ−ＩＧＢＴ−ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴは、超低オン抵抗かつ高耐圧の縦型ＧａＮ系ＭＯＳＦＥＴを実現することができる。
この第１２の実施の形態によれば、高耐圧かつ高出力のＦＳ−ＩＧＢＴ−ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴを低コストで製造することができる。
〈１３．第１３の実施の形態〉
第１３の実施の形態においては、ＦＳ−ノンラッチアップ−ＩＧＢＴ−ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
第１３の実施の形態においては、ＦＳ−ノンラッチアップ−ＩＧＢＴ−ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴの製造方法について説明する。
図２４に示すように、第１３の実施の形態においては、第３の実施の形態と同様にしてｎ+ 型ＧａＮ層１３をシードとしてｐ型ＧａＮ層１６を横方向成長させ、さらにｐ型ＧａＮ層３４を成長させた後、ｎ型ＧａＮ層１７を連続膜となるまで成長させ、さらにその上にフィールドストップ層となるｎ+ 型ＧａＮ層４２およびｐ+ 型ＧａＮ層４３を順次成長させる。
この後、第１１の実施の形態と同様に工程を進めて目的とするＦＳ−ノンラッチアップ−ＩＧＢＴ−ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴを製造する。
この第１３の実施の形態によれば、高耐圧かつ高出力のＦＳ−ノンラッチアップ−ＩＧＢＴ−ＳＪ縦型ＧａＮ系ＭＯＳＦＥＴを低コストで製造することができる。
〈１４．第１４の実施の形態〉
第１４の実施の形態においては、ＧａＮ系半導体発光素子の製造方法について説明する。
第１４の実施の形態においては、ＧａＮ系半導体発光素子の製造方法について説明する。
図２４に示すように、第１４の実施の形態においては、第１の実施の形態と同様にしてストライプ状のｎ+ 型ＧａＮ層１３を形成した後、ｎ+ 型ＧａＮ層１３をシードとしてｎ型ＧａＮ層４０を横方向成長させる。次に、ｎ型ＡｌＧａＮクラッド層５１を全面に連続膜となるまで成長させ、さらにその上に例えばＩｎx Ｇａ1-x Ｎ／Ｉｎy Ｇａ1-y Ｎ多重量子井戸（ＭＱＷ）構造の活性層５２およびｐ型ＡｌＧａＮクラッド層５３を順次成長させる。ｐ型ＡｌＧａＮクラッド層５３上には一般的にはさらに、ｐ+ 型ＧａＮコンタクト層が成長される。
次に、ｐ型ＡｌＧａＮクラッド層５３あるいはその上のｐ+ 型ＧａＮコンタクト層上に接着層２０を介して第２の基板２１を貼り付ける。
次に、第１の基板１１と低温バッファ層１２との間を分離することにより、第１の基板１１を第２の基板２１上のｎ+ 型ＧａＮ層１３、ｎ型ＧａＮ層４０およびｎ型ＡｌＧａＮクラッド層５１から剥離する。
次に、第１の基板１１の剥離により露出したｎ+ 型ＧａＮ層１３、ｎ型ＧａＮ層４０およびｎ型ＡｌＧａＮクラッド層５１の表面にｎ側電極（図示せず）を形成する。
次に、このｎ側電極の全面に第３の基板３０を貼り付ける。この後、ｐ型ＡｌＧａＮクラッド層５３あるいはその上のｐ+ 型ＧａＮコンタクト層から接着層２０および第２の基板２１を剥離する。
次に、ｐ型ＡｌＧａＮクラッド層５３あるいはその上のｐ+ 型ＧａＮコンタクト層上にｐ側電極を形成する。半導体発光素子が半導体レーザである場合には、例えば、ｐ型ＡｌＧａＮクラッド層５３の上部をストライプ状のリッジ形状にパターニングした後、このリッジ部にコンタクトするようにｐ側電極を形成する。
この後、従来公知のＧａＮ系半導体レーザまたはＧａＮ系発光ダイオードの製造方法に従って目的とするＧａＮ系半導体発光素子を製造する。
この第１４の実施の形態によれば、ＧａＮ系半導体レーザまたはＧａＮ系発光ダイオードをＳｉ基板を用いて容易に製造することができ、製造コストの低減を図ることができる。
〈１５．第１５の実施の形態〉
第１５の実施の形態においては、ＧａＮ系太陽電池の製造方法について説明する。
第１５の実施の形態においては、ＧａＮ系太陽電池の製造方法について説明する。
図２７に示すように、第１５の実施の形態においては、第１の実施の形態と同様にしてストライプ状のｎ+ 型ＧａＮ層１３を形成した後、ｎ+ 型ＧａＮ層１３をシードとしてｎ型ＧａＮ層４０を横方向成長させる。次に、ｎ型ＡｌＧａＮ層６１を全面に連続膜となるまで成長させ、さらにその上に例えばｉ型ＡｌＧａＮ層６２およびｐ型ＡｌＧａＮ層６３を順次成長させる。ｐ型ＡｌＧａＮ層６３上には一般的にはｐ+ 型ＧａＮコンタクト層が成長される。
次に、ｐ型ＡｌＧａＮ層６３あるいはその上のｐ+ 型ＧａＮコンタクト層上に接着層２０を介して第２の基板２１を貼り付ける。
次に、第１の基板１１と低温バッファ層１２との間を分離することにより、第１の基板１１を第２の基板２１上のｎ+ 型ＧａＮ層１３、ｎ型ＧａＮ層４０およびｎ型ＡｌＧａＮクラッド層５１から剥離する。
次に、第１の基板１１の剥離により露出したｎ+ 型ＧａＮ層１３、ｎ型ＧａＮ層４０およびｎ型ＡｌＧａＮクラッド層５１の表面にカソード電極（図示せず）を形成する。
次に、このカソード電極の全面に第３の基板３０を貼り付ける。この後、ｐ型ＡｌＧａＮ層６３あるいはその上のｐ+ 型ＧａＮコンタクト層から接着層２０および第２の基板２１を剥離する。
次に、ｐ型ＡｌＧａＮ層５３あるいはその上のｐ+ 型ＧａＮコンタクト層上にアノード電極を形成する。
この後、必要な後工程を行って目的とするＧａＮ系太陽電池を製造する。
この第１５の実施の形態によれば、ＧａＮ系太陽電池をＳｉ基板を用いて容易に製造することができ、製造コストの低減を図ることができる。
〈１６．第１６の実施の形態〉
第１６の実施の形態においては、縦型ＧａＮ系ショットキーバリアダイオードの製造方法について説明する。
第１６の実施の形態においては、縦型ＧａＮ系ショットキーバリアダイオードの製造方法について説明する。
図２６に示すように、第１６の実施の形態においては、第１の実施の形態と同様にしてストライプ状のｎ+ 型ＧａＮ層１３を形成した後、ｎ+ 型ＧａＮ層１３をシードとしてｐ型ＧａＮ層１６を横方向成長させる。次に、ｎ型ＧａＮ層１７を全面に連続膜となるまで成長させ、さらにその上にｎ+ 型ＧａＮコンタクト層１８を成長させる。
次に、ｎ+ 型ＧａＮコンタクト層１８のうちの互いに隣接するｎ+ 型ＧａＮ層１３の間の部分に対応する部分をエッチング除去して開口１８ａを形成した後、この開口１８ａの内部にＳｉＯ2 膜などの絶縁膜７１を形成し、この絶縁膜７１により貫通転位１９を覆う。
次に、第２の基板２１上にオーミック電極７２を設けたものを用意し、ｎ+ 型ＧａＮコンタクト層１８上にこの第２の基板２１上のオーミック電極７２側を貼り付ける。
次に、第１の基板１１と低温バッファ層１２との間を分離することにより、第１の基板１１を第２の基板２１上のｎ+ 型ＧａＮ層１３、ｐ型ＧａＮ層１６およびｎ型ＧａＮ層１７から剥離する。
次に、第１の基板１１の剥離により露出した面の、貫通転位１９が露出しているｎ+ 型ＧａＮ層１３を覆うようにＳｉＯ2 膜などの絶縁膜７３を形成した後、この絶縁膜７３で覆われていない部分のｐ型ＧａＮ層１６およびｎ型ＧａＮ層１７に接触するようにショットキー電極７４を形成する。
以上により、目的とする縦型ＧａＮ系ショットキーバリアダイオードを製造することができる。
この第１６の実施の形態によれば、Ｓｉ基板を用いて縦型ＧａＮ系ショットキーバリアダイオードを容易に製造することができ、製造コストの低減を図ることができる。
以上、この発明の実施の形態について具体的に説明したが、この発明は、上述の実施の形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施の形態において挙げた数値、構造、形状、材料、プロセスなどはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料、プロセスなどを用いてもよい。また、必要に応じて、第１〜第１６の実施の形態のうちの二つ以上を組み合わせてもよい。
１１…第１の基板、１２…低温バッファ層、１３…ｎ+ 型ＧａＮ層、１４…絶縁膜またはエッチングマスク、１５…成長防止膜、１６…ｐ型ＧａＮ層、１７…ｎ型ＧａＮ層、１８…ｎ+ 型ＧａＮコンタクト層、１９…貫通転位、２０…接着層、２１…第２の基板、２２…レジストパターン、２３、２４…凹部、２５…ゲート絶縁膜、２５ａ…開口、２６…ソース電極、２７…ゲート電極、２８…絶縁膜、２９…ソースパッド電極、３０…第３の基板、３１…開口、３２…絶縁膜、３３…ドレイン電極、３４…ｐ型ＧａＮ層、３５…ｐ+ 型ＧａＮコンタクト層、３６…ｐ+ 型ＧａＮ層、３７…ｎ型ＧａＮ層、３９…ＡｌＧａＩｎＮ層、４０…ｎ型ＧａＮ層、４１…アンドープまたはｐ型ＡｌＧａＩｎＮ層、４２…ｎ+ 型ＧａＮ層、４３…ｐ+ 型ＧａＮ層、４４…空乏層、４５…凹部、４６…２次元電子ガス、５１…ｎ型ＡｌＧａＮクラッド層、５２…活性層、５３…ｐ型ＡｌＧａＮクラッド層、６１…ｎ型ＡｌＧａＮ層、６２…ｉ型ＡｌＧａＮ層、６３…ｐ型ＡｌＧａＮ層、７１、７３…絶縁膜、７２…オーミック電極、７４…ショットキー電極
Claims (8)
- 第１の基板上に六方晶系の結晶構造を有する第１の半導体層を成長させる工程と、
上記第１の半導体層を上記第１の基板がエッチングされるまでストライプ状にエッチングすることにより複数のストライプ状のシードを形成する工程と、
上記シードを形成した後の上記第１の基板の表面を六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程と、
それぞれの上記シードから六方晶系の結晶構造を有する第２の半導体層を相互に接触しないように横方向成長させる工程と、
上記第２の半導体層を横方向成長させた後、上記第２の半導体層を覆うように全面に六方晶系の結晶構造を有する第３の半導体層を成長させる工程と、
上記第３の半導体層上に第２の基板を設ける工程と、
上記シード、上記第２の半導体層、上記第３の半導体層および上記第２の基板から上記第１の基板を剥離する工程と、
上記第１の基板を剥離した後、上記第１の基板を剥離することにより露出した上記第２の半導体層および上記第３の半導体層側の剥離面において、上記シードを構成する上記第１の半導体層に接続されたソース電極を形成するとともに、少なくとも上記第２の半導体層および上記第３の半導体層上にゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上にゲート電極を形成する工程と、
上記ソース電極および上記ゲート電極側に第３の基板を設ける工程と、
上記第３の半導体層から上記第２の基板を剥離する工程と、
上記第３の半導体層上にドレイン電極を形成する工程とを有し、
上記ソース電極が接続された上記第１の半導体層はソース領域として機能し、上記ドレイン電極が形成された上記第３の半導体層はドレイン領域として機能する絶縁ゲート型電界効果トランジスタの製造方法。 - 上記六方晶系の結晶構造を有する半導体層が実質的に成長しないように処理する工程が上記第１の基板を酸化または窒化する工程である請求項１記載の絶縁ゲート型電界効果トランジスタの製造方法。
- 上記シードを形成する工程において、上記第１の基板がエッチングされることにより形成される上記第１の基板からなるストライプ状の柱の断面のアスペクト比が１以上となるまで、または、上記第１の基板からなるストライプ状の柱の高さが４μｍ以上になるまで上記第１の基板がエッチングされるようにする請求項１または２記載の絶縁ゲート型電界効果トランジスタの製造方法。
- 上記第１の半導体層は第１の導電型、上記第２の半導体層は第２の導電型、上記第３の半導体層は第１の導電型である請求項１記載の絶縁ゲート型電界効果トランジスタの製造方法。
- 上記第１の半導体層は第１の導電型、上記第２の半導体層は第２の導電型、上記第３の半導体層のうち最上層の部分は第２の導電型、その他の部分の上記第３の半導体層は第１の導電型である請求項１記載の絶縁ゲート型電界効果トランジスタの製造方法。
- 上記第１の半導体層は第１の導電型、上記第２の半導体層は第２の導電型、上記第３の半導体層のうち最上層の部分は第１の導電型の半導体層およびその上の第２の導電型の半導体層からなり、その他の部分の上記第３の半導体層は第１の導電型である請求項１記載の絶縁ゲート型電界効果トランジスタの製造方法。
- 上記第１の半導体層は第１の導電型、上記第２の半導体層は第１の導電型、上記第３の半導体層のうち上記第２の半導体層を覆う部分は第２の導電型、その他の部分は第１の導電型である請求項１記載の絶縁ゲート型電界効果トランジスタの製造方法。
- 上記第１の半導体層および上記第２の半導体層または上記第１の半導体層、上記第２の半導体層および上記第３の半導体層は窒化物系ＩＩＩ−Ｖ族化合物半導体からなる請求項１〜７のいずれか一項記載の絶縁ゲート型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013019159A JP6222540B2 (ja) | 2013-02-04 | 2013-02-04 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013019159A JP6222540B2 (ja) | 2013-02-04 | 2013-02-04 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017180808A Division JP6469795B2 (ja) | 2017-09-21 | 2017-09-21 | 絶縁ゲート型電界効果トランジスタ |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2014150211A JP2014150211A (ja) | 2014-08-21 |
| JP2014150211A5 JP2014150211A5 (ja) | 2016-06-23 |
| JP6222540B2 true JP6222540B2 (ja) | 2017-11-01 |
Family
ID=51572953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013019159A Active JP6222540B2 (ja) | 2013-02-04 | 2013-02-04 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6222540B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6906427B2 (ja) * | 2017-11-09 | 2021-07-21 | 株式会社豊田中央研究所 | 窒化物半導体装置とその製造方法 |
| WO2022224902A1 (ja) * | 2021-04-20 | 2022-10-27 | 京セラ株式会社 | 半導体基板並びにその製造方法および製造装置、半導体デバイス並びにその製造方法および製造装置、電子機器 |
| WO2023228605A1 (ja) * | 2022-05-24 | 2023-11-30 | 株式会社ジャパンディスプレイ | 積層構造体とその作製方法、および積層構造体を含む半導体装置 |
| WO2024084630A1 (ja) * | 2022-10-19 | 2024-04-25 | 京セラ株式会社 | 半導体基板、半導体基板の製造方法および製造装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3036495B2 (ja) * | 1997-11-07 | 2000-04-24 | 豊田合成株式会社 | 窒化ガリウム系化合物半導体の製造方法 |
| JP3705142B2 (ja) * | 2001-03-27 | 2005-10-12 | ソニー株式会社 | 窒化物半導体素子及びその作製方法 |
| JP4191599B2 (ja) * | 2001-08-01 | 2008-12-03 | 株式会社パウデック | 結晶層の製造方法および素子の製造方法 |
| TWI319893B (en) * | 2006-08-31 | 2010-01-21 | Nitride semiconductor substrate, method for forming a nitride semiconductor layer and method for separating the nitride semiconductor layer from the substrate | |
| JP4638958B1 (ja) * | 2009-08-20 | 2011-02-23 | 株式会社パウデック | 半導体素子の製造方法 |
-
2013
- 2013-02-04 JP JP2013019159A patent/JP6222540B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014150211A (ja) | 2014-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5433909B2 (ja) | ＧａＮ系半導体素子の製造方法 | |
| JP4638958B1 (ja) | 半導体素子の製造方法 | |
| JP5675084B2 (ja) | 窒化物系ダイオード | |
| WO2016033968A1 (zh) | 场效应二极管及其制造方法 | |
| US10629720B2 (en) | Layered vertical field effect transistor and methods of fabrication | |
| KR102080745B1 (ko) | 질화물 반도체 소자 및 그 제조 방법 | |
| JP2008166469A (ja) | 窒化物半導体装置とその製造方法 | |
| KR20070001095A (ko) | ＧａＮ계 반도체장치 | |
| US10312175B1 (en) | Diamond air bridge for thermal management of high power devices | |
| JP5655424B2 (ja) | 化合物半導体装置 | |
| JP5691138B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| TW201515220A (zh) | 具垂直結構之氮化鎵功率半導體裝置 | |
| JP6222540B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JP2015135946A (ja) | 窒化物半導体素子及びその製造方法 | |
| JP5777586B2 (ja) | 半導体装置及びその製造方法 | |
| JP6469795B2 (ja) | 絶縁ゲート型電界効果トランジスタ | |
| US9034722B2 (en) | Method of removing a compound semiconductor layer from a compound semiconductor device | |
| JP2011066398A (ja) | 半導体素子およびその製造方法 | |
| JP5564799B2 (ja) | 窒化ガリウム系半導体電子デバイスを作製する方法 | |
| CN108807500B (zh) | 一种具有高阈值电压的增强型高电子迁移率晶体管 | |
| CN210897283U (zh) | 一种半导体器件 | |
| JP5596653B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2006228891A (ja) | 窒化物半導体装置 | |
| CN113628962B (zh) | Ⅲ族氮化物增强型hemt器件及其制造方法 | |
| JP2009054659A (ja) | 窒化ガリウム半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160203 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160203 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160506 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170117 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170316 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170829 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170921 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6222540 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |