TW202414535A

TW202414535A - 半導體基板以及其製造方法及製造裝置、半導體元件以及其之製造方法及製造裝置、電子機器

Info

Publication number: TW202414535A
Application number: TW112149322A
Authority: TW
Inventors: 正木克明; 神川剛; 小林敏洋; 林雄一郎; 谷口祐基; 青木優太
Original assignee: 日商京瓷股份有限公司
Priority date: 2021-04-20
Filing date: 2022-04-19
Publication date: 2024-04-01

Abstract

本發明之半導體基板具備：主基板、位於較主基板更靠上方之晶種部(SD)、以及排列於第1方向(9Y方向)之第1及第2半導體部(8F、8S)，第1及第2半導體部與晶種部相接，晶種部(SD)係以第1方向(Y方向)為長度方向，主基板(1)、與第1半導體部及第2半導體部之間之位置設有中空部(VD)。

Description

半導體基板以及其製造方法及製造裝置、半導體元件以及其之製造方法及製造裝置、電子機器

本發明係關於一種半導體基板等。

於專利文獻1中揭示有一種方法，其係使用ELO(Epitaxial Lateral Overgrowth，磊晶橫向過生長)法，於矽基板等主基板之上方形成浮起狀態之半導體元件層(包含活性層)。 [先前技術文獻] [專利文獻]

[專利文獻1]日本專利特開2018-32863號公報

[發明所欲解決之問題]

專利文獻1之構成中，存在於自半導體基板獲得半導體元件時難以進行單片化之問題。 [解決問題之技術手段]

本發明之半導體基板具備主基板、位於較上述主基板更靠上方之晶種部、以及排列於第1方向之第1及第2半導體部，上述第1及第2半導體部與上述晶種部相接，上述晶種部係以上述第1方向為長度方向，上述主基板、與上述第1半導體部及第2半導體部之間的位置設有中空部。 [發明之效果]

根據上述構成，自半導體基板獲得半導體元件時容易進行單片化。

〔半導體基板〕圖1係表示本實施方式之半導體基板之第1及第2半導體部之構成的俯視圖。圖2A及圖2B係表示本實施方式之半導體基板之構成之剖視圖。如圖1、圖2A及圖2B所示，本實施方式之半導體基板10(半導體晶圓)具備主基板1、位於較主基板1更靠上方之晶種部SD、以及排列於第1方向(Y方向)之第1半導體部8F及第2半導體部8S，第1半導體部8F及第2半導體部8S與晶種部SD相接。晶種部SD係以Y方向為長度方向。中空部(空隙部)VD位於主基板1與第1半導體部8F及第2半導體部8S之間。再者，本發明中，第1半導體部8F及第2半導體部8S亦可為形成為層狀之第1半導體層8F及第2半導體層8S。

於主基板之上表面1f，設置有朝上方突出之凸部1Q，晶種部SD位於凸部1Q上。於主基板1之上方，設置有具有開口部K及遮罩部5之遮罩圖案6，於俯視下，開口部K與晶種部SD重疊，中空部VD位於第1及第2半導體部8F、8S與遮罩部5之間。

第1半導體部8F包含隔著中空部VD而與主基板1對向之第1浮動部P1，第2半導體部8S包含隔著中空部VD而與主基板1對向之第2浮動部P2，第1浮動部P1與第2浮動部P2分離。第1半導體部8F包含與第1浮動部P1成對之第3浮動部P3，第1浮動部P1及第3浮動部P3以浮起之狀態(下側無支持構件、與中空部相接之狀態)排列於與第1方向(Y方向)正交之第2方向(X方向)。第2半導體部8S包含與第2浮動部P2成對之第4浮動部P4，第2浮動部P2及第4浮動部P4以浮起之狀態排列於X方向。

第1半導體部8F包含位於晶種部SD上之第1基底部BF，第1基底部BF位於第1及第3浮動部P1、P3之間，且與第1及第3浮動部P1、P3連接。第2半導體部8S包含位於晶種部SD上之第2基底部BS，第2基底部BS位於第2及第4浮動部P2、P4之間，且與第2及第4浮動部P2、P4連接。

第1浮動部P1包含連接於第1基底部BF之繫留部T1、及連接於繫留部T1之本體部H1，繫留部T1之Y方向上之長度較本體部H1小。第3浮動部P3包含連接於第1基底部BF之繫留部T3、及連接於繫留部T3之本體部H3，繫留部T3之Y方向上之長度較本體部H3小。再者，繫留部T1之構成並不限定於此。繫留部T1亦可為如下構成，即，Y方向上之長度與本體部H1相同，厚度(Z方向上之尺寸)較本體部H1小。進而，繫留部T1亦可為如下構成，即，Y方向上之長度較本體部H1小，厚度亦較本體部H1小。

半導體基板10包含位於晶種部SD上之第3導體部8T，第1基底部BF及第2基底部BS經由第3半導體部8T而連接。再者，本發明中，第3導體部8T形成為層狀，以下，有時表達為第3導體層8T。

半導體基板10中，於主基板1上積層有複數個層狀構件，可將其積層方向設為「上方向」。又，可將沿著與半導體基板10之法線方向平行之視線觀察半導體基板10稱為「俯視」。半導體基板係指包含半導體部之基板，主基板1可為半導體，亦可為非半導體。有時將主基板1、遮罩圖案6及層狀之第1晶種部S1包含在內稱為模板基板7。

第1及第2半導體部8F、8S包含氮化物半導體。氮化物半導體例如可表示為AlxGayInzN(0≦x≦1；0≦y≦1；0≦z≦1；x＋y＋z＝1)，作為具體例，可例舉GaN系半導體、AlN(氮化鋁)、InAlN(氮化銦鋁)、及InN(氮化銦)。GaN系半導體係包含鎵原子(Ga)及氮原子(N)之半導體，例如可例舉GaN、AlGaN、AlGaInN、及InGaN等。第1及第2半導體部8F、8S既可為摻雜型(例如，包含施體之n型)亦可為非摻雜型。

第1及第2半導體部8F、8S可使用ELO(Epitaxial Lateral Overgrowth)法形成。ELO法中，例如於圖2A、圖2B中，可使用晶格常數與GaN系半導體不同之異質基板作為主基板1，使用氮化物半導體作為晶種部SD，且使用無機化合物膜作為遮罩部5，使包含GaN系半導體之第1半導體部8F自第1基底部BF朝遮罩部5之上方(空中)沿橫向(X方向)生長。該情形時，可將第1半導體部8F之厚度方向(Z方向)設為GaN系結晶之＜0001＞方向(c軸方向)，將作為長形之晶種部SD及開口部K之長度方向(第1方向，Y方向)設為GaN系結晶之＜1-100＞方向(m軸方向)，將晶種部SD及開口部K之寬度方向(第2方向，X方向)設為GaN系結晶之＜11-20＞方向(a軸方向)。有時將以ELO法形成之層(包含第1及第2半導體部8F、8S等)稱為ELO半導體部8。

以ELO法形成之第1半導體部8F包含：低差排部(第1浮動部P1)，其於俯視下與遮罩部5重疊且貫穿差排相對較少；及第1基底部BF，其於俯視下與開口部K之晶種SD重疊且貫穿差排相較於低差排部而言相對較多。低差排部亦可為非貫穿差排密度大於貫穿差排密度之構成。於較第1半導體部8F更靠上層包含層狀之活性部(以下，亦簡稱為活性層)之情形時，例如，可將活性層之發光區域設置成於俯視下與低差排部重疊。

貫穿差排係沿第1半導體部8F之厚度方向(Z方向)自第1半導體部8F之下表面或內部延伸至其表面或表層之差排(缺陷)。貫穿差排能夠藉由對第1半導體部8F之表層(與c面平行)進行CL(Cathode luminescence，陰極發光)測定而觀察。非貫穿差排係於與厚度方向平行之面(例如，m面)之剖面中進行CL測定所得之差排，主要為基底面(c面)差排。

至少於第1及第2半導體部8F、8S上設置有層狀之功能部9。功能層9(以下，亦簡稱為功能層)既可為單層體亦可為積層體。功能層9可具有作為半導體元件之構成要素之功能、避免外力之保護功能、避免靜電之保護功能、抑制水、氧等異物侵入之保護功能、避免蝕刻劑等之保護功能、光學功能、及感測功能中之至少一者。功能層9亦可還形成於第1及第2半導體部8F、8S之側面(端面)。

圖1、圖2A及圖2B所示之半導體基板10中，第1半導體部8F中與中空部VD相接(未與晶種部SD相接)之第1浮動部P1、及第2半導體部8S中與中空部VD相接(未與晶種部SD相接)之第2浮動部P2分離，故自半導體基板10獲得包含本體部H1、H3之半導體元件時容易進行單片化步驟。例如，為了將第1浮動部P1之本體部H1自半導體基板10分離，只要使繫留部T1破斷即可。又，由於本體部H1自主基板1浮起，故來自主基板1之應力得以緩和，本體部H1中產生之龜裂或缺陷減少。進而，藉由使本體部H1自主基板1浮起，且於本體部H1下配置作為選擇生長遮罩(沈積抑制遮罩)發揮功能之遮罩部5，從而本體部H1成為低差排部，可以於俯視下與低差排部重疊之方式形成活性區域(例如，發光區域)。低差排部之貫穿差排密度例如為5×10 ⁶〔個/cm ²〕以下，本體部H1之X方向上之尺寸可設為10 μm以上。又，藉由ELO半導體部形成後之蝕刻等簡易之步驟，可形成本體部H1及繫留部T1等。

〔半導體基板之製造〕圖3係表示本實施方式之半導體基板之製造方法之一例的俯視圖。圖4係表示本實施方式之半導體基板之製造方法之一例的流程圖。圖3及圖4所示之半導體基板之製造方法中，於準備模板基板7之步驟之後，於模板基板7上，形成不與遮罩圖案6相接之ELO半導體部(空橋式構造)8，其後進行如下步驟，即，藉由使用光微影法將ELO半導體部8圖案化(例如蝕刻)而形成第1及第2半導體部8F、8S。藉由該步驟，可形成包含本體部H1及繫留部T1等之第1浮動部P1、以及與第1浮動部P1分離之第2浮動部P2。再者，可於將ELO半導體部8圖案化之步驟之前或之後進行形成功能層9之步驟。

圖5係表示本實施方式之半導體基板之製造裝置之一例的方塊圖。圖5之半導體基板之製造裝置70具備：半導體部形成部72，其進行於模板基板7上形成第1及第2半導體部8F、8S之步驟；及控制部74，其控制半導體部形成部72。半導體部形成部72進行如下步驟，即，形成不與遮罩圖案6相接之ELO半導體部8，其後，使用例如光微影法將ELO半導體部8圖案化，藉此形成第1及第2半導體部8F、8S。半導體基板之製造裝置70亦可為形成功能層9之構成。

半導體部形成部72亦可包含MOCVD(Metal Organic Chemical Vapor Deposition，有機金屬化學氣相沈積)裝置及圖案化裝置，控制部74亦可包含處理器及記憶體。控制部74可為如下構成，即，例如藉由執行儲存於內置記憶體、能夠通訊之通訊裝置、或能夠存取之網路上之程式而控制半導體部形成部72，該程式及儲存有該程式之記錄媒體等亦包含於本實施方式。

〔半導體元件之製造〕圖6係表示本實施方式之半導體元件之製造方法之一例的流程圖。圖6之半導體元件之製造方法中，於準備半導體基板10之步驟之後，進行如下步驟，即，使繫留部T1等破斷而將本體部H1等自半導體基板10分離，獲得半導體元件。

圖7係表示本實施方式之半導體元件之製造裝置之一例的方塊圖。圖7之半導體元件之製造裝置80具備半導體元件產生部82、及控制半導體元件產生部82之控制部84。半導體元件產生部82進行如下步驟，即，使繫留部T1破斷而將本體部HT自半導體基板10分離，獲得半導體元件。半導體元件之製造裝置80亦可為形成功能層9之構成。

〔半導體元件〕自半導體基板10分離後之本體部H1可作為半導體元件發揮功能。作為半導體元件之具體例，可例舉發光二極體(LED)、半導體雷射、肖特基二極體、光電二極體、電晶體(包含功率電晶體、高電子遷移率電晶體)等。

〔電子機器〕圖8係表示本實施方式之電子機器之構成之模式圖。圖8之電子機器30包括：半導體元件20，其包含本體部H1；驅動基板23，其供安裝半導體元件20；及控制電路25，其控制驅動基板23。

作為電子機器30，可例舉顯示裝置、雷射出射裝置(包含法布裏-柏羅型、面發光型)、照明裝置、通訊裝置、資訊處理裝置、感測裝置、及電力控制裝置等。

〔實施例1〕 (整體構成) 圖9係表示實施例1之半導體基板之構成之俯視圖。圖10係沿圖9之c-c箭頭方向觀察之剖視圖。圖11係沿圖9之d-d箭頭方向觀察之剖視圖。如圖9～圖11所示，實施例1之半導體基板10具備主基板1、位於較主基板1更靠上方之晶種部SD、以及排列於Y方向之第1半導體部8F及第2半導體部8S，第1半導體部8F及第2半導體部8S與晶種部SD相接，中空部(空隙部)VD位於主基板1、與第1半導體部8F及第2半導體部8S之間。

第1半導體部8F包含與中空部VD相接之第1浮動部P1，第2半導體部8S包含與中空部VD相接之第2浮動部P2，且第1浮動部P1與第2浮動部P2分離。第1半導體部8F包含與第1浮動部P1成對之第3浮動部P3，第1浮動部P1及第3浮動部P3以浮起之狀態排列於X方向。第1半導體部8F包含位於晶種部SD上之第1基底部BF，第1基底部BF位於第1及第3浮動部P1、P3之間，並連接於第1及第3浮動部P1、P3。

實施例1中，第1浮動部P1之X方向上之長度大於第1浮動部P1之厚度。於主基板上表面1F，設置有朝上方突出之凸部1Q，晶種部SD位於凸部1Q上，第1浮動部P1之X方向上之長度大於凸部1Q之高度。第1浮動部P1包含連接於第1基底部BF之繫留部T1、及連接於繫留部T1之本體部H1，繫留部T1之Y方向上之長度較本體部H1小。

半導體基板10具備於俯視下與第1浮動部P1重疊之功能層9。功能層9於俯視下與本體部H1及繫留部T1重疊。繫留部T1之Y方向上之長度大於繫留部T1之厚度。繫留部T1之Y方向上之長度為本體部H1之Y方向上之長度之一半以下。

並不限定於俯視下功能層9與本體部H1及繫留部T1重疊之構成。亦可為於俯視下功能層9不與繫留部T1重疊之構成，即，功能層9積層於本體部H1上且未積層於繫留部T1上之構成。如此一來，於單片化時繫留部T1易破斷。

半導體基板10於主基板1之上方具備具有開口部K及遮罩部5(選擇生長遮罩)之遮罩圖案6，於俯視下，開口部K與晶種部SD重疊。中空部VD位於第1半導體部8F與遮罩部5之間。遮罩部5覆蓋晶種部SD之端面。即，晶種部SD之上表面與第1基底部BF相接，晶種部SD之下表面與主基板1之上表面(凸部1Q)相接，端面(側面)被遮罩部5覆蓋。因此，半導體部8F未與晶種部SD之端面接觸。

圖12係表示實施例1之半導體元件之單片化步驟之俯視圖。圖13係表示實施例1之半導體元件之單片化步驟之剖視圖。如圖12及圖13所示，例如，藉由使繫留部T1、T3破斷，可將第1浮動部P1之本體部H1及第3浮動部P3之本體部H3自半導體基板10分離，而獲得半導體元件20。繫留部T1之一部分Tf可殘留於半導體元件20之一側面，錨定膜9a(下述)可殘留於半導體元件20之另一側面。

關於使繫留部T1、T3破斷之方法，可自上方對功能層9賦予(壓入)(向下之)壓力，亦可利用雷射使之破斷。又，亦可藉由半導體基板10之溫度控制而使之破斷。例如，亦可使用珀爾帖元件，使附帶黏著帶之狀態之半導體基板10之溫度降至低溫。此時，一般而言熱膨脹係數較半導體大之黏著帶會大幅度收縮，而對繫留部T1、T3施加應力。作為進一步之方法，亦可將支持基板接合於半導體基板10上，對繫留部T1、T3機械地施加上方向之力而使其等破斷。

(主基板) 主基板1可使用具有與GaN系半導體不同之晶格常數之異質基板。作為異質基板，可例舉單晶之矽(Si)基板、藍寶石(Al ₂O ₃)基板、碳化矽(SiC)基板等。主基板1之面方位例如為矽基板之(111)面、藍寶石基板之(0001)面、SiC基板之6H-SiC(0001)面。其等為例示，只要為可使ELO半導體部生長之主基板及面方位則可為任意。

(晶種部) 晶種部SD為ELO半導體部之生長起點，可使用氮化物半導體(GaN系半導體、AlN、InAlN、InN等)、碳化矽(SiC)等。例如可將局部形成於矽基板或碳化矽基板即主基板1之凸部上之氮化鋁(AlN)設為晶種部SD。又，可將局部形成於碳化矽基板即主基板1之凸部上之GaN系半導體設為晶種部SD。

圖14A係表示實施例1之半導體基板之另一構成之剖視圖。如圖14A所示，亦可於矽基板即主基板1之凸部上，隔著緩衝部2B(例如，AlN)局部形成GaN系半導體之晶種部SD。於使用矽基板作為主基板1，且使用GaN系半導體作為晶種部SD之情形時，有時兩者(矽基板與GaN系半導體)相互熔融，故藉由設置AlN等緩衝部2B而能夠抑制熔融。又，藉由設置晶格常數接近於GaN系半導體之緩衝部2B，亦能夠期待晶種部SD之結晶性之提高。作為緩衝部2B，亦可使用低溫(800°以下)形成之AlN。如此一來，晶種部SD(例如，GaN系半導體)之結晶性提高。晶種部SD、緩衝部2B亦可藉由除MOCVD法以外之方法、例如濺射法等而形成。藉此，可削減消耗品費，降低折舊費，可提高生產性。圖14B係表示實施例1之半導體基板之另一構成之剖視圖。如圖14B所示，亦可於凸部1Q之上表面之一部分設置晶種部SD。

(遮罩圖案) 遮罩圖案6具有遮罩部5及開口部K，於開口部K露出晶種部SD。開口部K係沿Y方向延伸之複數個狹縫，亦可為遮罩部5位於相鄰之開口部K之間之構成。圖15係表示實施例1之半導體基板之另一構成之俯視圖。如圖15所示，亦可將開口部K及晶種部SD於Y方向上隔開。即，設為以Y方向作為長度方向之複數個晶種部SD排列於Y方向之構成。如此一來，形成排列於Y方向之複數個ELO半導體部，可緩和主基板1與主要第1半導體部8F之間產生之應力。藉此，減少第1半導體部8F中之缺陷、龜裂之產生。又，減少主基板1之翹曲，主基板1之大口徑化變得容易。遮罩部5與開口部K係指具有遮罩體之部分與不具有遮罩體之部分，無論遮罩部5是否為層狀。遮罩圖案6亦可為遮罩層。又，開口部K之整體亦可未被遮罩部5包圍。

作為遮罩部5，例如可使用包含氧化矽膜(SiO _x)、氮化鈦膜(TiN等)、氮化矽膜(SiN _x)、氮氧化矽膜(SiON)、及具有高熔點(例如1000度以上)之金屬膜中之任一者之單層膜、或包含其等中之至少兩者之積層膜。氧化矽膜於ELO半導體部之成膜中儘管微量但仍然分解、蒸發，有時被取入至ELO半導體部，但氮化矽膜、氮氧化矽膜具有於高溫下不易分解、蒸發之優點。因此，可將遮罩部5設為氮化矽膜或氮氧化矽膜之單層膜，亦可設為依序形成有氧化矽膜及氮化矽膜之積層膜，還可設為依序形成有氮化矽膜及氧化矽膜之積層體，還可設為依序形成有氮化矽膜、氧化矽膜及氮化矽膜之積層膜。

(模板基板) 圖16係表示實施例1之模板基板之製造方法之流程圖。圖17係表示圖16之製造方法之剖視圖。於圖16及圖17中，進行如下步驟，即，於主基板1上，依序形成晶種層SL、及犧牲膜ZF(例如光阻)；將已圖案化之犧牲膜ZF作為遮罩圖案而使晶種層SL圖案化；將犧牲膜ZF作為遮罩圖案對主基板1之表面進行蝕刻，而形成凸部1Q；形成覆蓋主基板1及犧牲膜ZF之遮罩圖案6(例如使用濺射法或PECVD(Plasma-enhanced chemical vapor deposition，電漿增強化學氣相沈積)法)；及藉由清洗液去除光阻而形成使晶種部SD露出之開口部K及遮罩部5。該情形時，遮罩部5成為覆蓋晶種部SD之端面(側面)之構成。

圖18係表示實施例1之模板基板之另一製造方法之流程圖。圖19係表示圖18之製造方法之剖視圖。於圖18及圖19中，進行如下步驟，即，於矽基板或碳化矽基板即主基板1上，依序形成晶種層SL、及犧牲膜ZF(氧化矽膜或抗蝕膜)；將晶種層SL及犧牲膜ZF圖案化；將犧牲膜ZF作為遮罩圖案對主基板1之表面進行蝕刻，而形成凸部1Q；蝕刻(去除)犧牲膜ZF；及對主基板1之表面實施基板加工處理(熱氧化處理或氮化處理)，形成作為基板加工膜(熱氧化矽膜或氮化矽膜或氮氧化矽膜)之遮罩部5及開口部K。基板加工膜之膜質優異，適合置於高溫下之選擇生長遮罩。

遮罩圖案6之厚度例如設為100 nm左右～4 μm左右(較佳為150 nm左右～2 μm左右)，開口部K之寬度設為0.1 μm～20 μm左右。開口部K之寬度越小，則自各開口部K傳輸至ELO半導體部8之貫穿差排之數量越少。又，可增大作為低差排部之本體部(H1等)之面積。

(ELO半導體部之成膜) 實施例1中，將ELO半導體部(包含8F、8S、8T)設為GaN層，使用MOCVD(Metal Organic Chemical Vapor Deposition)裝置於上述模板基板7上進行ELO成膜。作為ELO成膜條件之一例，可採用基板溫度：1120℃，生長壓力：50 kPa，TMG(三甲基鎵)：22 sccm，NH ₃：15 slm，V/III＝6000(V族原料之供給量相對於III族原料之供給量之比)。

該情形時，ELO半導體部於晶種部SD上選擇生長，繼而於遮罩部5之上方(空中)橫向生長。然後，於遮罩部5之上方自其兩側橫向生長之ELO半導體部締合之前停止橫向生長。

提高橫向成膜速率之方法如下。首先，於晶種部SD上，形成沿Z方向(c軸方向)生長之縱向生長層，其後，形成沿X方向(a軸方向)生長之橫向生長層。為了進行縱向生長，例如使生長溫度低至1050℃。此時，藉由將縱向生長層之厚度設為10 μm以下、較佳為5 μm以下、更佳為3 μm以下，可將橫向生長層之厚度抑制得較低，從而提高橫向成膜速率。

關於ELO半導體部8之成膜溫度，相較於超過1200℃之高溫，較佳為1150℃以下之溫度。於低於1000℃之低溫下亦能夠形成ELO半導體部8，就抑制遮罩部5之分解之觀點而言可謂更佳。

再者，於低於1000℃之低溫成膜中，較佳為使用三乙基鎵(TEG)作為鎵原料氣體。與TMG相比，TEG於低溫下有機原料會高效率地分解，故可提高橫向成膜速率。

於ELO法之結晶生長中，除上述有機金屬氣相沈積(MOCVD)法之外，還可使用氫化物氣相沈積(Vaper Phase Epitaxy；HVPE)法、分子束氣相沈積(Molecular Beam Epitaxy：MBE)法等。

(功能層) 位於第1及第2半導體部8F、8S上之功能層9包含層狀之元件部9d(以下，亦簡稱為元件層)、位於較元件層9d更靠上層之絕緣膜9p(鈍化膜)、及位於較絕緣膜9p更靠上層之第1及第2電極E1、E2。本體部H1及功能層9亦可為作為發光二極體、半導體雷射等半導體元件發揮功能之構成。

元件層9d、絕緣膜9p、以及第1及第2電極E1、E2不與繫留部T1重疊。元件層9d例如為n型半導體部(例如GaN系)、非摻雜半導體部(例如GaN系)、p型半導體部(例如GaN系)之積層體，亦可將非摻雜半導體部設為活性層(電子與電洞結合之層)。元件層9d以任意方法形成即可。關於絕緣膜9p，可使用氧化矽、氮化矽等無機膜。可使第1及第2電極E1、E2之一者為陽極，另一者為陰極。亦可使第1電極E1之面積大於第2電極E2之面積。實施例1中，於元件層9d上設置有第1及第2電極E1、E2，但並不限定於此。例如，亦可於元件層9d上僅設置第1電極E1。

圖20係表示實施例1之半導體基板之製造方法之流程圖。圖21係表示圖20之製造方法之剖視圖。如圖9、圖20及圖21所示，進行如下步驟，即，於模板基板7上形成ELO半導體部8；於ELO半導體部8上形成元件層9d；於元件層9d上，例如藉由PECVD法形成絕緣膜9p；將絕緣膜9p圖案化；形成第1及第2電極E1、E2；及對ELO半導體部8進行乾式蝕刻(例如反應性離子蝕刻：RIE)，而形成包含本體部H1、H3及繫留部T1、T3之第1半導體部8F與第2半導體部8S。於ELO半導體部8之蝕刻中，除乾式方式之ECR(電子回旋共振)蝕刻、CAIB(化學輔助離子束)蝕刻等之外，亦可使用濕式方式之PEC(photoelectrochemistry，光電化學)蝕刻。

絕緣膜9p係形成於較元件層9d更靠上層之鈍化膜(例如，氧化矽膜、氮化矽膜)，於俯視下與本體部H1重疊，且不與繫留部T1重疊。如此一來，可避免絕緣膜9p妨礙繫留部T1之破壞之不良情況。又，如圖13所示，絕緣膜9p之一部分(例如，覆蓋本體部H1之端面中央部且到達主基板上之遮罩部5之部分)作為錨定膜9a發揮功能。如此一來，於本體部H1穩定、且使繫留部T1破斷時可使錨定膜9a亦同時破斷。

再者，於形成ELO半導體部8時，亦可於遮罩部5之上方使自其兩側橫向生長之ELO半導體部彼此締合，於蝕刻ELO半導體部8時去除締合部(高差排部)。

圖22係表示實施例1之半導體基板之另一構成之俯視圖。如圖22所示，亦可為如下構成，即，第1浮動部P1包含複數個繫留部T1、T5，本體部H1經由複數個繫留部T1、T5而連接於第1基底部BF。藉由設置複數個繫留部T1、T5而具有本體部H1穩定之優點。

圖23係表示實施例1之半導體基板之另一構成之俯視圖。如圖23所示，亦可為如下構成，即，第1浮動部P1之繫留部T1具有切口(凹槽)NC。該情形時，可設為凹槽NC之側面相對於X方向成60°之構成。此種凹槽NC例如可藉由在繫留部形成時預先設置半圓狀之切口，其後浸漬於TMAH(氫氧化四甲基銨)中使GaN系半導體之m面露出而形成。藉由形成如凹槽NC之尖角之破斷起點，而使繫留部T1之破斷變得容易。

圖24係表示實施例1之半導體基板之另一製造方法之剖視圖。圖10中，於主基板1設置有凸部1Q，但並不限定於此。如圖24般，亦可依序包含主基板1(例如，矽基板)、面狀之緩衝層2(例如，AlN)、及以Y方向為長度方向之局部之晶種部SD(例如，GaN系半導體)，使用在遮罩圖案6之開口部K露出晶種部SD之模板基板7，形成與晶種部SD及遮罩部5相接之ELO半導體部(包含第1半導體部8F)，其後，藉由蝕刻(例如，濕式蝕刻)而去除遮罩部5。藉此，可使第1半導體部8F浮起(成為下表面與中空部VD相接之狀態)。再者，亦可於形成功能層9之前去除遮罩部5。

〔實施例2〕圖25係表示實施例2之半導體基板之構成之俯視圖。圖26及圖27係表示實施例2之半導體基板之構成之剖視圖。實施例1中，設為如下構成，即，於遮罩部5之上方自其兩側橫向生長之ELO半導體部締合之前停止橫向生長，第1及第2半導體部8F、8S具有於俯視下與遮罩部5重疊之端面(邊緣)，但並不限定於此。如圖25～圖27所示，亦可為使於遮罩部5之上方自其兩側橫向生長之ELO半導體部締合之構成。

如圖25～圖27所示，第1半導體部8F包含隔著中空部VD而與主基板1對向之第1浮動部P1，第2半導體部8S包含隔著中空部VD而與主基板1對向之第2浮動部P2，且第1浮動部P1與第2浮動部P2分離。第1半導體部8F包含與第1浮動部P1成對之第3浮動部P3，第1浮動部P1及第3浮動部P3以浮起之狀態排列於X方向。第1半導體部8F包含位於晶種部SD上之第1基底部BF，第1基底部BF位於第1及第3浮動部P1、P3之間，並連接於第1及第3浮動部P1、P3。第1浮動部P1包含連接於第1基底部BF之繫留部T1、及連接於繫留部T1之本體部H1，繫留部T1之Y方向上之長度較本體部H1小。

形成於半導體部8上之功能層9包含元件層9d、位於較元件層9d更靠上層之絕緣膜9p(鈍化膜)、以及位於較絕緣膜9p更靠上層之第1及第2電極E1、E2。

〔實施例3〕實施例1、2中，將ELO半導體部設為GaN層，但並不限定於此。實施例3中，亦可形成作為GaN系半導體部之InGaN層作為第1及第2半導體部8F、8S(ELO半導體部)。InGaN層之橫向成膜例如於低於1000℃之低溫下進行。其原因在於，於高溫下銦之蒸氣壓變高，不會有效地取入至膜中。由於成膜溫度為低溫，故而具有遮罩部5與InGaN層之相互反應降低之效果。又，InGaN層亦具有與遮罩部5之反應性較GaN層低之效果。若將銦以In組成濃度1%以上取入至InGaN層，則與遮罩部5之反應性進一步降低，故較為理想。作為鎵原料氣體，較佳為使用三乙基鎵(TEG)。

〔實施例4〕圖28係表示實施例4之構成之模式性剖視圖。實施例4中，由本體部H1及元件層9d構成作為LED(發光二極體)發揮功能之半導體元件20。本體部H1(例如，GaN系半導體)例如為摻雜有矽等之n型。元件層9d自下層側起依序包含活性層34、電子阻擋層35、及GaN系p型半導體部36。活性層34為MQW(Multi-Quantum Well，多量子井)，包含InGaN層及GaN層。電子阻擋層35例如為AlGaN層。GaN系p型半導體部36例如為GaN層。陽極38(例如，第1電極E1)以與GaN系p型半導體部36接觸之方式配置，陰極39(例如，第2電極E2)以與本體部H1接觸之方式配置。

圖29係表示對實施例4之電子機器之應用例之剖視圖。藉由實施例4可獲得紅色微型LED20R、綠色微型LED20G、及藍色微型LED20B，藉由將其等安裝於驅動基板(TFT基板)23，可構成微型LED顯示器30D(電子機器)。作為一例，將紅色微型LED20R、綠色微型LED20G、及藍色微型LED20B隔著導電樹脂24(例如，各向異性導電樹脂)等安裝於驅動基板23之複數個像素電路27，其後，將控制電路25及驅動器電路29等安裝於驅動基板23。驅動器電路29之一部分亦可包含於驅動基板23。

〔實施例5〕圖30係表示實施例5之構成之模式性剖視圖。實施例5中，由本體部H1及元件層9d構成作為半導體雷射發揮功能之半導體元件20。元件層9d自下層側起依序包含n型包覆層41、n型光導層42、活性層43、電子阻擋層44、p型光導層45、p型包覆層46、及GaN系p型半導體部47。各光導層42、45可使用InGaN層。各包覆層41、46可使用GaN層或AlGaN層。陽極48以與GaN系p型半導體部47接觸之方式配置，本體部H1安裝於安裝基板53之n型墊49上。

〔實施例6〕圖31係表示實施例6之半導體基板之俯視圖。圖32係表示實施例6之半導體基板之剖面。實施例6之半導體基板10具有：模板基板7，其於上表面包含第1及第2晶種區域J1、J2以及生長抑制區域(沈積抑制區域)SP；第1半導體部8F，其自第1晶種區域J1至生長抑制區域SP之上方，與生長抑制區域SP之間形成中空部VD；及第2半導體部8S，其自第2晶種區域J2至生長抑制區域SP之上方，與生長抑制區域SP之間形成中空部VD；第1及第2半導體部8F、8S隔著間隙G1於第1方向(Y方向)上相鄰。Y方向可為包含氮化物半導體之第1及第2半導體部8F、8S之m軸方向。第1及第2晶種區域J1、J2亦可位於較生長抑制區域SP更靠上側。

第1及第2晶種區域J1、J2亦可為以Y方向作為長邊之形狀。第1及第2半導體部8F、8S亦可為各自之兩端沿Y軸方向前端變細之形狀。亦可配置隔著間隙G2與第1半導體部8F在X方向上相鄰之第4半導體部8U。X方向亦可為包含氮化物半導體之第1及第2半導體部8F、8U之a軸方向。半導體基板10具有不易翹曲之優點。第1及第2晶種區域J1、J2亦可為晶種部上表面中之與遮罩圖案之開口部重疊之區域，生長抑制區域SP亦可為遮罩部之上表面。

1:主基板 5:遮罩部 6:遮罩圖案 7:模板基板 8:ELO半導體部 8F:第1半導體部 8S:第2半導體部 8T:第3導體部 9:功能層 9d:元件層 10:半導體基板 20:半導體元件 30:電子機器 70:半導體基板之製造裝置 BF:第1基底部 BS:第2基底部 H1:本體部 H3:本體部 K:開口部 P1:第1浮動部 P2:第2浮動部 P3:第3浮動部 P4:第4浮動部 SD:晶種部 T1:繫留部 T3:繫留部 VD:中空部

圖1係表示本實施方式之半導體基板之構成之俯視圖。圖2A係表示本實施方式之半導體基板之構成之剖視圖。圖2B係表示本實施方式之半導體基板之構成之剖視圖。圖3係表示本實施方式之半導體基板之製造方法之一例的俯視圖。圖4係表示本實施方式之半導體基板之製造方法之一例的流程圖圖5係表示本實施方式之半導體基板之製造裝置之一例的方塊圖。圖6係表示本實施方式之半導體元件之製造方法之一例的流程圖。圖7係表示本實施方式之半導體元件之製造裝置之一例的方塊圖。圖8係表示本實施方式之電子機器之構成之模式圖。圖9係表示實施例1之半導體基板之構成之俯視圖。圖10係沿圖9之c-c箭頭方向觀察之剖視圖。圖11係沿圖9之d-d箭頭方向觀察之剖視圖。圖12係表示實施例1之半導體元件之單片化步驟之俯視圖。圖13係表示實施例1之半導體元件之單片化步驟之剖視圖。圖14A係表示實施例1之半導體基板之另一構成之剖視圖。圖14B係表示實施例1之半導體基板之另一構成之剖視圖。圖15係表示實施例1之半導體基板之另一構成之俯視圖。圖16係表示實施例1之模板基板之製造方法之流程圖。圖17係表示圖16之製造方法之剖視圖。圖18係表示實施例1之模板基板之另一製造方法之流程圖。圖19係表示圖18之製造方法之剖視圖。圖20係表示實施例1之半導體基板之製造方法之流程圖。圖21係表示圖20之製造方法之剖視圖。圖22係表示實施例1之半導體基板之另一構成之俯視圖。圖23係表示實施例1之半導體基板之另一構成之俯視圖。圖24係表示實施例1之半導體基板之另一製造方法之剖視圖。圖25係表示實施例2之半導體基板之構成之俯視圖。圖26係表示實施例2之半導體基板之構成之剖視圖。圖27係表示實施例2之半導體基板之構成之剖視圖。圖28係表示實施例4之構成之模式性剖視圖。圖29係表示對實施例4之電子機器之應用例之剖視圖。圖30係表示實施例5之構成之模式性剖視圖。圖31係表示實施例6之半導體基板之俯視圖。圖32係表示實施例6之半導體基板之剖面。

8:ELO半導體部

8F:第1半導體部

8S:第2半導體部

8T:第3導體部

BF:第1基底部

BS:第2基底部

H1:本體部

H3:本體部

P1:第1浮動部

P2:第2浮動部

P3:第3浮動部

P4:第4浮動部

SD:晶種部

T1:繫留部

T3:繫留部

Claims

一種半導體基板，其具備：主基板、位於較上述主基板更靠上方之晶種部、以及排列於第1方向之第1半導體部及第2半導體部；上述第1半導體部及第2半導體部與上述晶種部相接，上述晶種部係以上述第1方向為長度方向，上述主基板、與上述第1半導體部及上述第2半導體部之間之位置設有中空部。
如請求項1之半導體基板，其中上述第1半導體部包含隔著上述中空部而與上述主基板對向之第1浮動部，上述第2半導體部包含隔著上述中空部而與上述主基板對向之第2浮動部，上述第1浮動部與第2浮動部分離。
如請求項2之半導體基板，其中上述第1半導體部包含與上述第1浮動部成對之第3浮動部，上述第1浮動部及第3浮動部以浮起之狀態排列於與上述第1方向正交之第2方向。
如請求項3之半導體基板，其中上述第1半導體部包含位於上述晶種部上之第1基底部，上述第1基底部位於上述第1及第3浮動部之間，並連接於上述第1及第3浮動部。
如請求項3之半導體基板，其中上述第1浮動部之上述第2方向上之長度大於上述第1浮動部之厚度。
如請求項3之半導體基板，其中於上述主基板上表面，設置有朝上方突出之凸部，上述晶種部位於上述凸部上，上述第1浮動部之上述第2方向上之長度大於上述凸部之高度。
如請求項4之半導體基板，其中上述第1浮動部包含連接於上述第1基底部之至少1個繫留部、及連接於上述繫留部之本體部，上述繫留部之上述第1方向上之長度較上述本體部小。
如請求項7之半導體基板，其具備於俯視下與上述第1浮動部重疊之功能部。
如請求項8之半導體基板，其中上述功能部包含元件部、及較上述元件部更靠上方之絕緣膜。
如請求項7之半導體基板，其中上述繫留部之上述第1方向上之長度大於上述繫留部之厚度。
如請求項7之半導體基板，其中上述繫留部之上述第1方向上之長度為上述本體部之第1方向上之長度之一半以下。
如請求項7之半導體基板，其中於上述繫留部設置有切口。
如請求項7之半導體基板，其中上述第1浮動部包含連接於上述第1基底部之複數個繫留部。
如請求項1之半導體基板，其中上述晶種部包含氮化物半導體。
如請求項4之半導體基板，其包含位於上述晶種部上之第3半導體部，上述第2半導體部包含位於上述晶種部上之第2基底部，上述第1基底部及第2基底部經由上述第3半導體部而連接。
如請求項1之半導體基板，其中於上述主基板之上方，具備具有開口部及遮罩部之遮罩圖案，俯視下，上述開口部與上述晶種部重疊。
如請求項16之半導體基板，其中上述中空部位於上述第1半導體部及第2半導體部與上述遮罩部之間。
如請求項16之半導體基板，其中上述遮罩部覆蓋上述晶種部之端面。
如請求項1之半導體基板，其中上述第1半導體部包含GaN系半導體，上述主基板係晶格常數與上述GaN系半導體不同之異質基板。
如請求項19之半導體基板，其中上述異質基板係矽基板或碳化矽基板，上述第1方向係上述GaN系半導體之＜1-100＞方向。
如請求項3之半導體基板，其中上述第1及第2浮動部分別包含貫穿差排密度為5×10 ⁶[個/cm ²]以下之低缺陷區域，上述低缺陷區域之上述第2方向上之尺寸為10 μm以上。
如請求項8之半導體基板，其中上述功能部包含電極及活性部。
如請求項16之半導體基板，其中上述主基板為矽基板，上述遮罩部係對上述矽基板實施熱氧化處理或氮化處理而獲得之基板加工膜。
如請求項9之半導體基板，其中上述絕緣膜於俯視下與上述本體部重疊，且不與上述繫留部重疊。
如請求項24之半導體基板，其中上述絕緣膜之一部分與上述本體部之側面接觸，作為將上述本體部固定於上述主基板之錨定膜發揮功能。
一種半導體基板之製造方法，其係如請求項1之半導體基板之製造方法，自以ELO法形成之半導體部形成上述第1半導體部及第2半導體部。
如請求項26之半導體基板之製造方法，其中上述第1半導體部包含隔著上述中空部而與上述主基板對向之第1浮動部，上述第2半導體部包含隔著上述中空部而與上述主基板對向之第2浮動部，藉由對以ELO法形成之半導體部進行蝕刻而形成上述第1浮動部及上述第2浮動部。
如請求項27之半導體基板之製造方法，其中上述第1半導體部包含位於上述晶種部上之第1基底部，上述蝕刻中，於上述第1浮動部形成連接於上述第1基底部之繫留部、及連接於上述繫留部之本體部。
如請求項27之半導體基板之製造方法，其中於上述蝕刻之前，藉由作為錨發揮功能之絕緣膜支持以ELO法形成之半導體部。
如請求項26之半導體基板之製造方法，其中藉由在形成於上述主基板上表面之凸部設置上述晶種部，而形成上述中空部。
如請求項26之半導體基板之製造方法，其中於包含遮罩部及開口部之遮罩圖案上以ELO法形成上述半導體部，其後去除上述遮罩部，藉此形成上述中空部。
一種半導體基板之製造裝置，其進行如請求項26之半導體基板之製造方法。
一種半導體元件之製造方法，其包含以下步驟：準備如請求項8之半導體基板；及使上述繫留部破斷。
一種半導體元件之製造裝置，其進行如請求項33之各步驟。
一種半導體元件，其係藉由如請求項33之半導體元件之製造方法而獲得，且包含上述繫留部之一部分。
一種電子機器，其包含如請求項35之半導體元件。