TW201711203A - 具有凸起摻雜結晶結構的半導體裝置 - Google Patents

具有凸起摻雜結晶結構的半導體裝置 Download PDF

Info

Publication number
TW201711203A
TW201711203A TW105111385A TW105111385A TW201711203A TW 201711203 A TW201711203 A TW 201711203A TW 105111385 A TW105111385 A TW 105111385A TW 105111385 A TW105111385 A TW 105111385A TW 201711203 A TW201711203 A TW 201711203A
Authority
TW
Taiwan
Prior art keywords
raised
crystalline
doped
iii
disposed
Prior art date
Application number
TW105111385A
Other languages
English (en)
Inventor
馬可 拉多撒福傑維克
山薩塔克 達斯古塔
薩納斯 珈納
成承訓
漢威 陳
羅伯特 喬
Original Assignee
英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾股份有限公司 filed Critical 英特爾股份有限公司
Publication of TW201711203A publication Critical patent/TW201711203A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

一種包括延伸自元件層的提高或凸起摻雜結晶結構的半導體裝置被描述。於實施例中，Ⅲ-N電晶體包括在閘極堆疊的任一側上的凸起結晶n+摻雜源極/汲極結構。於實施例中，非晶材料被使用以限制多晶源極/汲極材料之生長，允許生長自未受損區域之高品質源極/汲極摻雜晶體，且橫向擴展以形成具有形成於該元件層中的二維電子氣(2DEG)的低電阻介面。於一些實施例中，於開始凸起源極/汲極生長前，可造成競爭的多晶過生長的受損GaN之區域被覆蓋以非晶材料。

Description

具有凸起摻雜結晶結構的半導體裝置
本發明揭露係關於一種半導體裝置，以及更具體地，係具有凸起摻雜結晶結構的半導體裝置。
用於可攜式電子產品中的積體電路(IC)需求已激發更大程度的半導體裝置整合。發展中的許多先進半導體裝置發揮非矽半導體材料，包括化合物半導體材料(如GaAs、InP、InGaAs、InAs、及III-N材料)。III-N材料，及具有纖鋅礦結晶度的其他材料，例如但不限於AgI、ZnO、CdS、CdSe、α-SiC及BN，顯示出如功率管理IC與RF功率放大器之對於高電壓及高頻應用的特別前景。III-N異質外延(異質結構)場效電晶體(HFET)，如高電子遷移率電晶體(HEMT)及金氧半導體(MOS)HEMT，以一或多種異質介面來使用半導體異質結構，例如在GaN半導體及另一III-N半導體合金之介面，如AlGaN或AlInN。GaN為基之HFET元件獲益於相對寬的能隙(~3.4eV)，具有較以矽為基之MOSFET更高的崩 潰電壓及高載子遷移率。III-N材料系統亦可用於光學(如LED)、光電、及感測器，其一或多個可被用於整合至電子裝置平台。
對於許多非矽元件材料，提供適於產生良好歐姆接觸的摻雜半導體材料是具挑戰性的。用以降低接觸電阻與片電阻之接點結構與技術可有利地降低整體元件電阻以增強元件表現及/或降低元件功率消耗。
101‧‧‧半導體元件結構
102‧‧‧第一區域
103‧‧‧第二區域
115‧‧‧非晶材料
131‧‧‧非矽結晶體
132‧‧‧凹陷
133‧‧‧凹陷邊緣
135‧‧‧極化層
136‧‧‧二維電子氣
140‧‧‧生長遮罩
150‧‧‧凸起摻雜結晶材料
201‧‧‧半導體裝置結構
205‧‧‧基板
215‧‧‧非晶材料
216‧‧‧頂部表面
231‧‧‧結晶結構
233‧‧‧凸起邊緣
360‧‧‧閘極堆疊
370‧‧‧接點金屬
380‧‧‧層間介電質
401‧‧‧電晶體
706‧‧‧鰭結構
730A‧‧‧凸起結晶結構
730B‧‧‧凸起結晶結構
730C‧‧‧凸起結晶結構
800‧‧‧系統
805‧‧‧行動計算平台
806‧‧‧伺服器機器
810‧‧‧整合系統
815‧‧‧電池
825‧‧‧無線射頻積體電路
830‧‧‧電源管理積體電路
835‧‧‧控制器
850‧‧‧封裝單片積體電路
860‧‧‧載板
900‧‧‧計算裝置
902‧‧‧主機板
904‧‧‧處理器
906‧‧‧通訊晶片
此處所描述之材料於附圖中係作為示例顯示而非用以限制。為簡化及清楚顯示，圖式中之元件並不必要是根據比例繪製。例如，為了清楚起見，某些元件之尺寸可相對於其他元件擴大。再者，在適當考量下，參考標號於圖式間重複以指示相對應或類似元件。於圖中： 圖1A係根據本發明之實施例之半導體元件結構的橫截面圖，包括圍繞填充以非晶之凹陷的非矽結晶邊緣之提高摻雜結晶材料。
圖1B係根據本發明之實施例之半導體元件結構的橫截面圖，進一步描繪作為晶體成長前端的提高摻雜結晶材料以符合凹陷的非矽結晶邊緣。
圖2係根據本發明之實施例之半導體元件結構的橫截面圖，包括圍繞延伸於非矽材料之上的凸起非矽結晶體的凸起摻雜結晶材料。
圖3與4係根據本發明一些實施例，描繪包括凸起包 圍結晶源極/汲極材料的GaN電晶體的橫截面圖。
圖5與6係根據本發明實施例，顯示形成凸起包圍結晶源極/汲極材料之方法的流程圖。
圖7A、7B、7C、7D、7E、7F、7G、及7H為根據本發明實施例，以圖6所示之方法中的選擇操作逐步形成SoC的截面圖。
圖8係根據本發明實施例，顯示使用包括矽上的矽FETs的SoC，以及包括凸起包圍結晶源極/汲極材料的GaN HFETs的行動計算平台與資料伺服器機器；以及 圖9係根據本發明實施例，顯示電子計算裝置之功能方塊圖。
【發明內容及實施方式】
一或多個實施例將參照所附之圖被描述。特定之組態與排列被詳細描繪與討論，其僅是作為示範性目的。對熟悉該項技藝者當可輕易瞭解在不脫離本發明精神與範疇下，其他組態與排列是可行的。除了此處詳細描述以外，對熟悉該項技藝者當可瞭解於此所描述之技術及/或排列可實施於其他系統與應用中。
於以下詳細描述中參照附圖，形成其之一部分並說明示範實施例。再者，當可瞭解其他實施例可被使用且可在不脫離本發明精神與範疇下作出結構及/或邏輯性改變。應注意的是關於方向與關聯，例如上、下、頂部、底部等，可被使用來僅增進圖式中的特徵描述。因此，以下詳 述並非用以限制，且本發明範疇僅由所附申請專利範圍及其等效物來界定。
在下列說明中，提出眾多的細節，然而，對於本領域具有通常知識者顯而易見的是，本發明可不以這些特定的細節來實行。在一些實例中，周知的方法及裝置係以方塊圖形式而非詳細的來繪示，以避免混淆本發明。遍及本說明書所參照的「實施例」或「在一實施例中」意味有關本實施例而說明的特定特徵、結構、功能或特性係包括在至少一個本發明的實施例中。因此，遍及本發明各處中之片語「在一實施例中」的顯現不必然參照至相同的本發明之實施例。此外，特定的特徵、結構、功能或特性可以任何適合的方式結合在一或多個實施例中。例如，第一實施例可與第二實施例結合於任何一處，關於此二者實施例的特定特徵、結構、功能、或特性並非規定成為互相排斥的。
如本發明及申請項之描述中所使用，除非內容清楚表示，單數形式「一」及「該」係希望包括複數形式。亦將理解的是如文中使用之用詞「及/或」係指並包含一或多相關聯所列項目之任何及所有可能組合。
術語「耦接」及「連接」，隨著他們的衍生，在此可用以說明組件之間的功能或結構關係。應了解，這些術語並不意指彼此為同義字。相反的，在特定實施例中，「連接」可用以指示兩個或更多元件彼此直接實體的、光學的、或電性的接觸。「耦接」可用以指示兩個或更多元件彼此不是以直接就是以間接(在他們之間具有其它介入的 元件)實體的或電性的接觸，及/或兩個或更多元件彼此配合或互動(例如，當在因果關係之中時)。
如在此使用的術語「越過/之上(over)」、「之下(under)」、「之間(between)」及「上頭(on)」參照至參考其它組件或材料的組件或材料的相對位置，這樣的關係是顯著的。例如，配置於另一層之上(上方(over))或之下(下方(under))的一材料可直接與另一材料接觸或是可具有一或更多介入之材料。再者，配置於兩材料之間的一材料可直接與此兩層接觸或可具有一或更多介入之層。相反的，在第二材料「上頭(on)」的第一材料係直接與第二材料接觸。在組件總成之狀況下可實施類似差別。
如此描述通篇及申請項中所使用，由「至少一」或「一或多」用詞結合之項目清單可表示所列項目之任何組合。例如，「A、B或C之至少一者」用語可表示A；B；C；A及B；A及C；B及C；或A、B及C。
此處所描述的是包括一或多的重生長於鄰近非晶材料之結晶晶種表面上的凸起結晶摻雜半導體材料的異質磊晶結構。於一些實施例中，非晶材料相對於結晶晶種表面被摻雜以阻礙低品質摻雜材料的生長(例如，多晶矽)。生長之結晶摻雜半導體材料理想地為用於最低片電阻與接觸電阻之下方元件層之單晶。於一些例示實施例中，纖鋅礦結晶度的凸起、高架、摻雜半導體材料係生長於極化層之頂表面。於一些實施例中，摻雜結晶材料之橫向生長於 非晶材料阻擋生長基板之受損區域下被促進，低品質材料的競爭生長可另行成核。於一些實施例中，凸起結晶摻雜半導體材料環繞下方結晶結構之側壁以與元件層之區域接觸而連接二維電子氣(2DEG)。
如下所述，本文示範之凸起磊晶摻雜結晶結構與技術提供了改善之結晶度、理想地單晶、特別是在纖鋅礦材料系統中，如GaN材料。於一些有利實施例中，進一步如下所例示，多晶III-N材料之成核係經由非晶生長遮罩材料之使用而選擇性地被阻礙，其可被犧牲，或永久地合併至最終元件結構。
發明人找出成長自晶種表面的摻雜半導體材料，其具有持續的損害，例如於凹陷蝕刻製程期間，可具有多晶微結構或極高差排密度。如此低品質源極/汲極材料造成不利地高元件接觸電阻。根據此描述之實施例，於受損結構上之半導體材料之成核可被謹慎地防止，例如經由應用非晶材料遮罩以覆蓋受損表面之至少一部份。再生長材料可藉此主要成核於未受損晶種表面上，可形成較佳微結構之摻雜材料(理想單晶)。摻雜材料之接觸電阻或片電阻被足夠改善，由非晶遮罩材料之維度侷限對於較差材料品質之更擴展摻雜材料區域而言是較佳的。
於一些實施例中，半導體元件結構包括凸起摻雜結晶材料，圍繞了至少部分地填充以非晶材料的凹陷之非矽結晶邊緣。根據一些實施例，圖1A係半導體元件結構101之橫截面圖，包括有圍繞了至少部分地填滿或填塞以非晶 材料115的凹陷132之非矽結晶邊緣的凸起摻雜結晶材料150。
凹陷132於非矽結晶體131中被摻雜。於一些實施例中，結晶體131為III-N材料、例如但不限於AlN、GaN、AlGaN、InAlGaN。發明人目前瞭解於內文中詳述之結構與技術的III-N材料可廣泛地應用於纖鋅礦半導體家族，更包括至少AgI、ZnO、CdS、CdSe、α-SiC及BN，且可被進一步應用至其他非矽材料系統，例如但不限於GaAs、InP、InAs、InGaAs、InGaP等。可預期的是熟悉該項技藝者當可熟悉此些半導體材料系統之特性，而成功應用此處所描述技術於缺少介於此處詳述之例示III-N材料系統與替代材料系統間的不相容之一些特定已知知識上。
於一些實施例中，結晶體131具有單晶微結構。結晶體131之結晶品質可由於實施以形成結晶體131之材料成分與技術而大幅地變化。例如，III-N結晶體131可具有高如108-1011/cm2之差排密度。如圖1A所示，於一些III-N實施例中，III-N結晶結構131之c軸理想地係對準約垂直於結晶體131之頂表面。然而實際上，c軸可稍微傾斜，例如由於在邊料或偏軸基板之有瑕疵的磊晶生長而小於垂直幾度。於一些實施例中，{000-1}平面係更鄰近結晶體131之背側表面。如此實施例可以是指Ga極性(+c)因為Ga(或其他III族元素)之三鍵指向基板(未圖示)。對於Ga(或其他III族元素)之三鍵指向相對方 向之替代實施例，結晶體131可以是指N極性(-c)。
結晶體131可以是塊狀基板之一部分，或可以是設置於載體基板上的磊晶材料。於另一實施例中，凹陷132僅經結晶體131之部分厚度延伸。於一例示實施例中，凹陷132具有由自結晶體131之頂表面延伸至凹陷132之底部的凹陷邊緣133所定義的深度。結晶體中之凹陷可部分地以非晶材料回填以防止先前蝕刻製程損壞之凹陷表面上的摻雜結晶材料之成核。於圖1A中，非晶材料115可置放於凹陷132之底部表面之上。
於一些實施例中，非晶介電成分係置放於非矽結晶體之凹陷中。於一些例示實施例中，非晶材料115係提供良好電性隔離之介電質，例如但不限於氧化鋁(Al2O3)、氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、氮化碳化矽(SiCN)、或聚合物電介質(如苯并環丁烯)。於一些實施例中，非晶材料115係以未具有非晶材料之凹陷表面區域而圖案化至電介質材料區域。例如於圖1A中，凹陷邊緣133的一部份是無非晶材料115且非晶材料115的頂表面實質上是平坦的。在凹陷邊緣133的頂端下方的平坦化非晶材料115表示被選擇性蝕刻的非晶材料115。
於一些實施例中，一或多個元件層材料被設置於部分凹陷非矽結晶體上方。該一或多個元件層材料係晶狀的且可被設置於底層結晶體之側壁或頂表面上方。於一些實施例中，自底層結晶體所得之具有微結構與方向的元件層材 料是外延的而提供長晶面。元件層材料可形成包含一或多個異質接面的異質結構。在示例GaN結晶體之上下文中，元件層材料可包括GaN通道材料，及一或多個極化層(如AlN、及/或AlInN、及/或AlGaN、及/或InGaN)。其他元件層材料可包括一或多個穿隧層材料、量子井結構材料、及類此者。於圖1A所示之例示實施例中，元件層材料包括設置於結晶體131之GaN通道區域上方的極化層135。極化層135於通道區域內產生二維電子氣(2DEG)136。
於一些實施例中，凸起摻雜結晶材料與非矽結晶體或元件層材料之至少一未受損表面物理接觸。對一些實施例，凸起摻雜結晶材料自未受損表面成核且成長至增高結構。受損表面成核藉由非晶材料而被限制，接著結晶體或元件層材料的未受損微結構，凸起摻雜結晶材料可實質上為單晶。圖1A所示為設置於極化層135表面上的凸起摻雜結晶材料150。於一些實施例中，凸起摻雜結晶材料150具有差排密度不多於大於底層結晶體131及/或極化層135的差排密度之一等級。例如，於一些例示GaN實施例，結晶體131及/或極化層135具有介於108cm-2與1011cm-2間的差排密度，凸起摻雜結晶材料150具有介於109cm-2與1012cm-2間的差排密度。相對地，生長自受損表面之凸起摻雜結晶材料相較於元件層之頂表面具有更多數量之缺陷，差排密度於最佳情形下可大上許多數量級，更可能的是簡單多晶。
凸起摻雜結晶材料可以是已知可適用於元件層材料組成及/或含有該元件層材料的裝置的任何成分。於一例示實施例中，結晶體131為GaN且極化層135頂表面包含另一III-N材料(如AlInN)，凸起摻雜結晶材料150包含InGaN之單晶。於另一實施例中，結晶InGaN為n+摻雜以作為電晶體之源極及/或汲極區域。n+摻雜標準可為任何典型地施加於GaN裝置的N+源極/汲極，實施例並不限制於上下文中。
於一些實施例中，凸起摻雜結晶材料係與下面非矽結晶體或元件層材料之一以上表面物理接觸。於圖1A中，凸起摻雜結晶材料150延伸，或「覆蓋」極化層135頂表面與凹陷邊緣133的至少一部份之兩者。凸起摻雜結晶材料150與凹陷邊緣133緊密接觸。在半導體元件結構101之上下文中，元件功能受到介於2DEG 136與摻雜結晶材料150間的介面之品質而被顯著影響。如圖1所示，凸起摻雜結晶材料150經由凹陷邊緣133而接合2DEG 136，發明人發現到可藉由大致上單晶且已長出源自由先前過程未受損的結晶面的成長前端之摻雜結晶材料與如極化層135的頂表面來達成低接觸電阻。
圖1B更進一步顯示了根據一些實施例中凸起摻雜結晶材料150之成長前端的移動。如圖所示，初始凸起摻雜結晶材料150A生長自未被生長遮罩140所覆蓋之極化層135的頂部C-階段表面。凹陷邊緣133上的成核由於沿凹陷邊緣133的生成狀況及/或微結構的狀況而相對較慢。 於額外生成時間之後，初始凸起摻雜結晶材料150A已延伸至中間凸起摻雜結晶材料150B。在凹陷邊緣133處無廣大成核之下，與凹陷邊緣133相交的初始凸起摻雜結晶材料150A的表面可側面地向下推進凹陷邊緣133作為單晶(如生長前向箭頭所示)以形成具有與凹陷邊緣133緊密的材料界面的中間凸起摻雜結晶材料150B。同樣，藉由非晶材料115防止的在凹陷132之底部競爭成核，與非晶材料115相交的中間凸起摻雜結晶材料150B之表面可側面地向下推進非晶材料115作為單晶以形成具有良好(低)片電阻之延伸凸起摻雜結晶材料150C。於元件設計選擇下，生長時間可被調整以達到較少延伸凸起摻雜結晶材料(如圖1A中150)，或較多延伸凸起摻雜結晶材料(如圖1B中150C)。
於一些實施例中，橫向磊晶生長被實施以足夠期間以確保凸起摻雜結晶材料150覆蓋2DEG 136存在的結晶體131之部分。在更進一步實施例中，生長被未被凸起摻雜結晶材料150所覆蓋之凹陷邊緣133之至少一部分所終止，如圖1A所示。於此些實施例中，漏出自凸起摻雜結晶材料150之基板可小於其他實施例之凸起摻雜結晶材料150被允許形成於凹陷邊緣133的整個深度之上方(如，圖1B中延伸凸起摻雜結晶材料150C所示)。
於一些實施例中，半導體裝置結構包括有重疊凸起結晶體之非矽結晶邊緣的凸起摻雜結晶材料，其延伸至下層非晶材料的上方。根據一些實施例，圖2為包括凸起摻雜 結晶材料250之半導體裝置結構201，凸起摻雜結晶材料250覆蓋了延伸至非晶材料215之凸起非矽結晶體231。對於此些實施例，不回填上述之凹陷，而是將非晶材料215先作為模板生長遮罩並接著發揮作用以防止凸起摻雜結晶材料250之隨後過度生長至鄰近結構。
結晶體231可具有上述結晶體131之成分的任一者。於一些實施例中，凸起結晶體231為III-N材料(如AlN、GaN、AlGaN、InAlGaN等)。於一些實施例中，結晶體231為另一纖鋅礦半導體，更包含至少AgI、ZnO、CdS、CdSe、α-SiC及BN。於一些實施例中，凸起結晶體231具有閃鋅礦結晶性，包括但不限於GaAs、InP、InAs、InGaAs、InGaP等。
於一些實施例中，凸起結晶體231具有單晶矽微結構。結晶體231之結晶品質可由於材料成分與自基板205實施以生長凸起結晶體231之技術而顯著變化。例如，III-N結晶體231可具有高至108-1011/cm2之差排密度。如圖2中所示，於一些III-N實施例中，凸起III-N結晶體231之c軸理想地大致對齊結晶體231之頂部表面之法線。實際上然而，c軸可些微傾斜，例如小於垂直幾度，如在邊料或偏軸基板上的不完整磊晶生長。於一些實施例中，{000-1}平面更接近結晶體231之背部表面。此類實施例可以是Ga極性(+c)因Ga(或其他三族元素)的三鍵指向基板(圖未示)。於其他實施例中Ga(或其他三族元素)的三鍵指向相對方向，結晶體231可以是關於N 極性(-c)。
於一些實施例中，凸起結晶體231係設置於結晶表面上，其於示範實施例中為具有預定晶體取向之實質單晶矽基板205的表面區域。基板205可以是多種材料，包括但不限於矽、鍺、SiGe、如GaAs之三五族元素、InP及3C-SiC。於示範實施例中基板205是矽，其對於具有傳統矽MOSFETs的HFETs的單片集成是具優勢的。實質單晶矽基板205的晶體取向可以是(100)、(111)或(110)中的任一者。其他的晶體取向也是可能的。於一例示矽基板實施例中，矽基板205是(100)矽。對於(100)矽基板205，半導體表面可在例如以朝向〔110〕2至10度有利地切割以促進凸起結晶體231的成核。
亦設置於基板結晶表面上的是非晶材料215。非晶材料215可具有前述非晶材料115之成份的任一者。於一些示範實施例中，非晶材料215為介電質，例如但不限於氧化鋁(Al2O3)、氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、氮化碳化矽(SiCN)、或聚合物電介質(如苯并環丁烯)。於一些實施例中，非晶材料215為圖案化至設置於條紋間的基板晶體面的區域的條紋內之非晶介電材料。於一實施例中，基板為(100)矽，介電材料之溝槽及條紋於沿著基板之<110>方向具有其最長長度。
非晶材料厚度T2可廣泛地變動(如10nm-200nm)，寬度W1亦可廣泛地變動(如20nm-500nm)。非晶材料之側面寬度W2也可大幅地變動，例如自100nm至1μm。 凸起結晶體231可隨非晶模板材料尺寸、磊晶成長條件及成長持續時間等等而生長至任意高度。在非晶材料頂部表面216之上的側向延長可隨實施而改變。
於一些實施例中，一或多個元件層材料被設置於凸起非矽結晶體之上。該一或多個元件層材料係為結晶且可被設置於凸起結晶體之側壁或頂表面之上。於一些實施例中，元件層材料為具有由底層結晶體之生長晶表面所導出的微結構與方向之磊晶。如先前所述，元件層材料可形成包含一或多個異質接面的異質結構。於示例凸起GaN結晶體之內文中，元件層材料可包括GaN通道材料，以及一或多個極化層(如AlN、及/或AlInN、及/或AlGaN、及/或InGaN)。其他元件層材料可包括一或多個通道層材料、量子井結構材料及類此者。於圖2中所示之一些實施例中，元件層材料包括設置於凸起結晶體231之GaN通道區域之上的極化層135。極化層135製造二維電子氣(2DEG)136於通道區域內。
於一些實施例中，凸起摻雜結晶材料係與凸起非矽結晶體或元件層材料之至少一未受損表面作物理接觸。凸起摻雜結晶材料250可為先前對於凸起摻雜結晶材料150所描述之成分的任一者。於一示例實施例中，凸起結晶體231為GaN而極化層135之頂表面包含另一III-N材料(如AlInN)，凸起摻雜結晶材料250包含InGaN之單晶體。於另一實施例中，結晶InGaN為n+摻雜以作為電晶體源極及/或汲極。n+摻雜程度可以是任何典型地應用於 GaN元件之N+源極/汲極，而不受限於本文中實施例。
於一些實施例中，凸起摻雜結晶材料與在下面的非矽結晶體或元件層材料之多於一表面作物理接觸。於圖2中，凸起摻雜結晶材料250延伸，或「盤繞」極化層135之頂表面與至少一部份凸起邊緣233之兩者。凸起摻雜結晶材料250與在下面的非晶材料215往更遠處延伸之凸起邊緣233緊密接觸。如上所述，凸起摻雜結晶材料有利地自未受損表面成核。非晶材料215不會使凸起摻雜結晶材料成核。高品質(單一)結晶摻雜材料因而被成長以提供良好接觸電阻至凸起結晶體231之區域並且更提供良好片電阻於橫向延伸於非晶材料215上的任何摻雜材料中。
於一些實施例中，未被生長遮罩140所覆蓋之極化層135的頂表面為未受損的。凸起邊緣233也可是自延伸結晶體231之橫向磊晶生長的未受損結晶表面。裝置層(如極化層135)之先前生長可優先地成核於結晶體231之頂表面(C-平面)，而不是在凸起邊緣233上。凸起摻雜結晶材料250可以是與包括極化層135的頂表面與凸起邊緣233的多個未受損表面緊密物理接觸。對此些實施例而言，凸起摻雜結晶材料250可以是於這些未受損表面之一或兩者處成核。
於其他實施例中，凸起側壁233可以是受損的，例如是由於先前處理以移除部分之極化層135與暴露相交於凸起側壁233的2DEG 136。此類實施例中，凸起側壁233可以是具有與上述內文中之凹處側壁133相同的特徵(圖 1A)。凸起摻雜結晶材料250可以是有利地成核自極化層135的頂表面，其具有繼續以延伸至凸起側壁233更長生長時間的成長前端，實質上如具有蝕刻受損凹處側壁(圖1B)之上述實施例所述。不管於凸起側壁233的晶體缺陷的高數量，凸起摻雜結晶材料250在結晶體或元件層材料之未受損微結構之後被有利地單晶化。對於圖2所表示之一些實施例，凸起摻雜結晶材料250具有不多於超過在下面的凸起結晶體231、及/或極化層135的一個級數的差排密度。例如，在一些示例GaN實施例中，凸起結晶體231與/或極化層135具有介於108cm-2與1011cm-2的差排密度，結晶接觸材料250具有介於109cm-2與1012cm-2的差排密度。
圖3及圖4為分別描畫GaN電晶體301與401的橫截面圖，根據一些實施例其包括凸起摻雜結晶材料。示例Ⅲ-N HFET實施例被描畫。然而，發明人當前自瞭解到此處所描述的結構與特徵可廣泛地應用至包括至少用於LED的電晶體(如更包括HBTs)及(光)二極體、光子、或光伏應用的許多其他半導體裝置。因此，可期待的是熟悉供選擇的半導體裝置之特徵的人士可成功地應用此處所描述的技術於缺少示例HFET裝置與替換裝置之間的顯著不相容之一些特定已知知識上。
於根據電晶體301與401之一些Ⅲ-N HFET實施例中，閘極端子360被設置在閘極介電質上方(未繪示)。閘極端子與閘極介電質包含Ⅲ-N極化層135上方的閘極 堆疊與非凹陷Ⅲ-N結晶結構131或凸起Ⅲ-N結晶結構231之一者的通道區域。閘極端子260可以是任何金屬或已知具有合適導電率及與置於Ⅲ-N極化層135之下的通道半導體層功函數差的半導體。閘極介電質，若是存在，則可以是已知適於Ⅲ-N FETs的任何高-K傳統介電材料。
於一些實施例中，單一結晶凸起摻雜材料被層間介電質所包圍。如圖3及圖4中所示，凸起接點材料150與250之表面被封進極化介電質380內。在任何已知結構之後，元件端子金屬370可進一步耦合至凸起摻雜結晶材料150、250。於圖3中所示之示例性實施例中，凸起摻雜結晶材料150被非平坦化，接點金屬370藉由覆蓋平面化層間介電質(ILD)380而向下延伸並著落於結晶接觸材料150之非平面化表面上。如圖4所示之示例性實施例，凸起環繞結晶n+摻雜材料250被平坦化，接點金屬370藉由ILD380而向下延伸並著落於結晶n+摻雜材料250的平坦化表面上。接點金屬370之頂面實質地與閘極堆疊360同平面。於一些實施例中，系統晶片(SoC)包括設置於第一結晶表面區域上方的矽為基電晶體(圖未示)，以及設置於第二結晶表面區域上方的如HFET401的非矽為基電晶體。
如上所述的半導體異質結構與半導體元件可以使用多種方法而製造。凸起摻雜結晶材料之磊晶過生長可使用各種技術與處理腔室配置。於一些實施例中，橫向磊晶過生長條件可設計為有利於增進非核結晶之橫向生長面。
圖5為根據實施例之顯示成長具有凸起結晶接點材料之GaN電晶體的方法501之流程圖。方法501可被使用為形成半導體異質結構101(圖1A)，及進一步形成GaN電晶體301(圖3)。
方法501(圖5)起始於收到包括結晶GaN材料層之基板的操作505。於一些實施例中，Ⅲ-N磊晶生長程序係於方法501的上游執行以形成GaN晶體於原有或非原有的基板上。方法501繼續於步驟515，其極化材料層被沉積於GaN材料的表面上方。於操作515，任何已經技術可被使用以成長或沉積極化材料。於操作525，凹槽係蝕刻自結晶GaN材料層。於一些實施例中，例如遮罩係沉積於極化材料之上且被圖案化以於隨後的凹槽蝕刻期間保護極化層。於一些實施例中，於操作525所實施的凹槽蝕刻導致曝光GaN材料層的未遮罩部位為電漿能量蝕刻劑種類。已知適合於凹槽蝕刻GaN的任何電漿蝕刻製程可被使用於操作525作為實施例而不受限。
方法501繼續至操作535，其中於操作525形成之凹槽被部分地回填以非晶材料。任一上述之非晶材料可於操作535處被沉積。任何已知的淺溝槽隔離沉積及/或回蝕製程可實施於操作535。於一些實施例中，非晶介電材料被沉積且以任何已知的化學機械研磨(CMP)製程以回磨至僅於凹槽內留下非晶材料。於一些實施例中，非晶介電材料被過保形地(super-conformally)沉積以例如使用任何已知的旋塗或過填充(super-fill)製程而形成非晶材料 於凹槽內。
方法501繼續至操作545，其凸起摻雜結晶材料自GaN材料的暴露且未受損表面被磊晶成長。於一些實施例中，凹槽蝕刻操作525期間，材料遮罩極化層被橫向蝕刻至暴露鄰接於形成在操作525之凹槽的邊緣的下面極化材料的邊緣部位。於進一步實施例中，磊晶程序被實施以生長凸起摻雜Ⅲ-N接點材料，如在極化材料之暴露c-平面上成核處的n+摻雜InGaN源極/汲極材料。操作545可依靠第一磊晶成長條件(如第一Ⅲ-N成長壓力、第一Ⅲ-N成長溫度、及第一V/Ⅲ成長先導比)，且可進一步包括多重成長條件。跟隨於初始成長期間，成長條件可被改變以利於凸起摻雜結晶材料(如n+InGaN)之橫向磊晶過生長(LEO)以將該材料包圍形成於操作525之凹槽的側壁。於一些實施例中，橫向磊晶過生長前移至凹槽側壁之任何已受損表面GaN表面之上而維持結晶化，緊密地接觸在2DEG之區域中的凹槽側壁。
於進一步實施例中，在非晶成長遮罩材料之至少一部份之移除之後可實施凸起摻雜源極/汲極材料可亦於第二成長階段在尺寸上擴展，於非晶材料已被使用以阻擋較低品質摻雜源極/汲極材料之成核之後。例如，非晶材料可於第一成長階段被使用以確保2DEG介面為單晶摻雜半導體。非晶遮罩可接著被移除且於摻雜多晶源極/汲極材料可較為接受之第二階段期間第二數量摻雜半導體被成長。
於操作555，使用任何已知技術，藉由形成閘極堆疊 於裝置之通道區內的極化層上，GaN裝置被完成。掩蔽通道區內的極化層之材料可被移除，且薄化極化層(若有需要)。亦，於操作555，ILD及接觸凸起摻雜結晶材料的金屬化可藉由任已知技術來形成。
圖6為根據實施例，示出用以形成包括具有環繞結晶源極/汲極材料之矽MOSFETs及GaN HFETs的方法601的流程圖。例如方法601可用以形成HFET 401(圖4)。根據實施例，圖7A、7B、7C、7D、7E、7F、7G及7H為圖6所示之方法中的選擇操作逐步形成SoC的截面圖。
請先參見圖6，方法601起始於形成非晶材料於基板的第一區域或部分之上。於一些實施例中，非晶材料係以任何已知適於該材料的技術而沉積之介電質。於操作620，非晶材料被圖案化，例如用以形成溝槽於暴露基板的結晶晶種表面的非晶材料中。結晶晶種表面可以是基板的一些界面材料或塊狀基板的表面。於一些實施例中，非晶材料被作為用於後續非矽磊晶成長之模板，且進一步作為限制後續凸起源極/汲極材料之過成長的遮罩。任何圖案移轉技術可被使用於操作620。已知可適用於非矽晶體之異質成長之任何模板結構可被使用於操作620，於示例性實施例中包括(100)立方體半導體表面，該模板包含延伸於基板的<110>方向的溝槽。模板結構，例如，暴露(100)矽表面的條紋。圖7A更顯示一例示實施例，基板205包括具有鰭結構706之第一(矽CMOS)區域102，及待用以形成凸起晶體結構之第二區域103。如圖7B中 所進一步顯示，非晶材料215被圖案化至模板結構中。
回到圖6，於操作630，Ⅲ-N材料(如GaN)自暴露出晶種表面成長以回填模板結構(如，回填溝槽條紋)。材料成長可以是藉由任何已知技術，例如但不限於有機金屬化學氣相沉積(MOCVD)或分子束磊晶(MBE)。於一些實施例中，900℃或更高的提高溫度被實施於操作630以磊晶成長GaN結晶結構。當模板結構被實質地回填時(如非晶材料平坦化)，成長條件可被改變以有利於在操作640之非晶模板材料上的Ⅲ-N結晶材料之橫向磊晶過生長(LEO)。於一些實施例中，實施於操作640之LEO程序有利於傾斜側壁面之形成。有利於非平行或非垂直於c-平面之纖鋅礦晶體面的過成長速率已被發現用以使缺陷遠離c-平面而朝向側壁以致Ⅲ-N結晶結構之頂面的品質於過生長期間被改善。於圖7C所示之例示實施例中，在操作630的結束Ⅲ-N結晶結構730與非晶材料215實質地共平面。如圖7D進一步所示，具有尖峰輪廓之凸起II-N結晶結構730A、730B及730C於操作640之起始部被形成。藉由額外的LEO，尖峰730A-C擴展至梯形輪廓，其繼續擴展至圖7E中所示之合併凸起結構231。
回到圖6，於操作650，Ⅲ-N極化層被成長於藉由LEO操作640所形成之凸起Ⅲ-N結晶結構之上。任何傳統之磊晶程序可被實施以形成Ⅲ-N極化層。於一些實施例中，極化層於有利於自凸起Ⅲ-N結晶結構之c-平面成長的條件中成長。取決於生長條件與凸起Ⅲ-N結晶結構 側壁之特性，極少或根本沒有Ⅲ-N極化材料於操作650形成於凸起Ⅲ-N結晶結構之側壁上。如圖7F進一步所示，極化層135被形成於凸起結晶結構231上。
回到圖6，於操作660，凸起Ⅲ-N結晶源極/汲極材料係磊晶成長於藉由LEO操作640所形成之凸起Ⅲ-N結晶結構之一區域及/或於操作650所形成之Ⅲ-N極化層之一區域上。凸起Ⅲ-N結晶源極/汲極材料可使用任何已知適於所選取源極/汲極材料的磊晶程序而成長。於一些實施例中，n+(矽)摻雜InGaN係由MOCVD、MBE或類此者所成長。於一些實施例中，在成長凸起Ⅲ-N結晶源極/汲極材料之前，犧牲遮罩材料被形成及/或圖案化於與凸起Ⅲ-N結晶結構之通道區重疊的Ⅲ-N極化層之部分上。凸起Ⅲ-N結晶源極/汲極材料接著圍繞遮罩材料所成長。於一些實施例中，沉積於結晶源極/汲極材料係用以與2DEG交界之凸起Ⅲ-N結晶結構之區域上的任何Ⅲ-N極化材料可於開始凸起Ⅲ-N結晶源極/汲極材料成長前被移除。任何已知可移除特定極化材料之蝕刻劑與蝕刻程序可被使用於此目的。
於操作610形成之犧牲遮罩材料與非晶材料可限制凸起Ⅲ-N結晶源極/汲極材料成長。於一些實施例中，凸起Ⅲ-N結晶源極/汲極材料初始成長於有利於成長自暴露極化材料之c-平面的條件。隨後，LEO程序被實施以橫向過成長凸起Ⅲ-N結晶源極/汲極材料於凸起Ⅲ-N結晶結構之側壁部分上。於LEO程序足夠長的一些實施例中，凸起 Ⅲ-N結晶源極/汲極材料被橫向成長於形成於操作610之非晶材料的至少一部份上。如圖7G中進一步所示，凸起Ⅲ-N(如n+InGaN)結晶源極/汲極材料250係自極化層135上的成核處橫向過成長，向下包圍凸起Ⅲ-N(如GaN)結晶結構231之側壁。
回到圖6，方法601繼續至操作670，閘極堆疊被沉積於HFET通道區內的極化層上。源極/汲極金屬化接觸於在操作660形成之凸起結晶源極/汲極材料。於一些實施例中，於操作660期間，沉積於通道區上的遮罩材料被進一步使用作為待形成HFET之閘極堆疊的犧牲心軸。於遮罩材料被移除之後，極化層被薄化(如，在凹陷閘極實施例中)。於一些實施例中，介電質隔片係藉由遮罩材料形成於凹陷中，該遮罩材料作為介於形成於操作660之摻雜結晶材料與閘極堆疊間的隔離。於圖7H中所示之進一步例示實施例中，閘極堆疊360的形成更需要閘極介電質之沉積與在遮罩材料被移除之凹陷中的閘極電極的沉積。任何已知介電質沉積程序，如CVD與ALD可被使用以形成閘極介電質。任何已知金屬沉積程序，如CVD、ALD及/或PVD可被使用以形成閘極電極。於閘極堆疊的形成之前或之後，ILD 380可被進一步沉積及/或平面化。任何已知技術可被使用以形成接點金屬370。
方法601(圖6)繼續至操作680，矽為基MOSFET係形成於基板上。任何已知MOSFET製程可參與操作680。於圖7H中所示之進一步例示實施例中，非平面 MOSFET 125(如鰭式FET)使用任何已知技術所形成。在替代實施例中，平面MOSFET被形成。方法601(圖6)結束於操作690，使用任何已知後端金屬化程序進行矽為基MOSFET與Ⅲ-N為基HFET之互連。
圖8顯示根據本發明實施例之一系統800，其中行動計算平台805及/或資料伺服器機器806使用包括有包括突起結晶接點材料的至少一GaN HFET的IC。伺服器機器806可以是任何商用伺服器，例如包括任何數量之設置在框架內且以網路連結在一起用於電子資料處理之高性能計算平台，在示例實施例中包括封裝單片IC 850。行動計算平台805可以是任何可攜式裝置組態用以電子資料顯示、電子資料處理、無線電子資料傳輸之各者，或其類似物。例如，行動計算平台805可以是平板、智慧型手機、膝上電腦等之任一者，且可包括顯示螢幕(如電容式、電感式、電阻式或光學式觸控螢幕)、晶片級或封裝級整合系統810、及電池815。
無論是如放大視圖820所示之置於整合系統810之中，或在伺服器機器806內之獨立封裝晶片，例如本文他處所述，封裝單片IC 850包括記憶體晶片(如RAM)或包括置於HT-可靠介面層上的至少一Ⅲ-N HFET的處理器晶片(如微處理器、多核處理器、圖形處理器、或類此者)。封裝單片IC 850可進一步與電源管理積體電路(PMIC)830、包括寬頻RF(無線)傳送器及/或接收器(TX/RX)(如，包括數位基頻及類比前端模組進一步包 括傳送路徑上的功率放大器與在接收路徑上的低雜訊放大器)的RF(無線)積體電路(RFIC)825、及控制器835中的一或多者耦合至板、基板、或中介板860。
功能性地，PMIC 830可實行電池功率調節、DC至DC轉換等且具有耦合至電池815的輸入及具有提供電流供應至其他功能模組的輸出。於例示實施例中進一步所示，RFIC 825具有耦合至天線(圖未示)之輸出以實現任一數量的無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11家族)、全球互通微波接取(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、演進數據優化(Ev-DO)、高速封包接取(HSPA+)、高速下行封包接取(HSDPA+)、高速上行封包接取(HSUPA+)、全球行動通信系統增強數據率演進(EDGE)、全球行動通信系統(GSM)、通用封包無線服務(GPRS)、分碼多重進接(CDMA)、時域多重進接(TDMA)、歐洲數位無線通信(DECT)、藍芽、及其衍生物，以及任何指定為3G、4G、5G及超越的其他無線協定。於替代實施中，此些板層次(board-level)模組之各者可被整合至耦合至封裝單片IC 850的封裝結構之個別IC或耦合至封裝單片IC 850的封裝基板之單一IC。
圖9為根據本揭示之至少一些實施之計算裝置900的功能方塊圖。計算裝置900例如可見於平台805或伺服器機器806內部。根據本發明之實施例，裝置900更包括具有多個元件之主機板902，例如但不限於處理器904(如 應用程式處理器)，其可進一步併入包括凸起結晶接點材料的至少一Ⅲ-N HFET。處理器904可被物理性地及/或電性耦接至主機板902。於一些實施例中，處理器904包括封裝於處理器904中的積體電路。通常，術語「處理器」或「微處理器」可指將來自暫存器及/或記憶體的電子資料做處理以轉換該電子資料至可被進一步儲存於暫存器及/或記憶體的其他電子資料的任何裝置或裝置之一部份。
於各種範例中，一或多個通訊晶片906可物理性地及/或電性耦接至主機板902。於進一步實施中，通訊晶片906可以是部分之處理器904。依照其應用，計算裝置900可包括其他元件，其可或不可物理性地及/或電性耦接至主機板902。前述其他元件包括但不限於揮發性記憶體(如DRAM)、非揮發性記憶體(如ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼機處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、攝影機、及大量儲存裝置(如硬碟機、固態硬碟(SSD)、光碟(CD)、數位多功能影音光碟(DVD)、依此類推)、或類此者。
通訊晶片906允許無線通訊以傳送資料至以及從計算裝置900傳送資料。名詞“無線”以及其衍生詞可被使用來描述電路、裝置、系統、方法、技術、通訊通道等，可藉 由使用調變的電磁輻射經由一非固態媒介通訊資料。名詞並不蘊含著關聯的裝置不含任何線路，雖然在一些實施例中它們可能不含。通訊晶片906可實作任一數量的無線標準或協定，包括但不限於此處所描述。計算裝置900可包括複數個通訊晶片706。譬如，一第一通訊晶片可被專用於較短範圍的無線通訊如Wi-Fi與藍芽，而一第二通訊晶片可被專用於較長範圍的無線通訊如全球定位系統(GPS)、全球行動通信系統增強數據率演進(GPRS)、通用封包無線服務(EDGE)、分碼多重進接(CDMA)、全球互通微波接取(WiMAX)、長期演進技術(LTE)、演進數據優化(Ev-DO)以及其他。
此處某些特徵係用於描述各項實施例之用，該些描述並非意圖限制。因此，此處所述之實施的各種變化及其他實施對熟悉本發明所屬技術領域者應屬明顯而本揭露從屬被視為位在本揭示之精神與範疇之內。
將瞭解本發明並非受限於此處所述之實施例，而可在不脫離隨附申請專利範圍之範疇下，以修改與變更方式加以實施。例如以上實施例可包括如下所述特徵之具體組合。
於一或更多之第一實施例中，一種電晶體包含設置於結晶基板之上的非矽元件材料，設置於該元件材料的頂面上與該元件材料的通道區域之上的閘極堆疊，設置於該基板之上並鄰近該元件材料的側壁，且覆蓋該元件材料的側壁之一部份的非晶材料。該電晶體更設置於該元件材料的 該頂面上，且圍繞該元件材料的該側壁之凸起摻雜結晶材料，以及耦合至該凸起摻雜結晶材料的接點金屬。
於一或更多之第一實施例推進中，該凸起摻雜結晶材料包括延伸於該元件材料的該頂面與側壁間的單晶。
於一或更多之第一實施例推進中，該凸起摻雜結晶材料具有不大於1012cm-2的差排密度。
於一或更多之第一實施例推進中，該元件層包含一受損區域；且該非晶材料覆蓋至少部分之該受損區域。
於一或更多之第一實施例推進中，該非矽元件材料包含III-N異質接面，其形成2DEG於該元件材料。該凸起摻雜結晶材料包含一設置於該元件材料的c-平面上的n+摻雜III-N結晶體。該n+摻雜III-N結晶體圍繞該元件材料的側壁，延伸於該III-N異質接面之上且與該2DEG電性耦合。
於緊接上述之實施例推進中，該III-N異質接面包含一設置於GaN上的AlN極化層。該凸起摻雜結晶材料被設置於該AlN極化層的頂面之上。圍繞該側壁的至少部分之該凸起摻雜結晶材料被直接設置於GaN上。
於上述之第一實施例推進中，非晶材料被設置於該元件材料的凹陷中，且非晶材料的頂面係凹進於該2DEG之下。
於緊接上述之實施例推進中，凸起摻雜結晶材料與該非晶材料直接接觸。
於上述之第一實施例推進中，該元件材料包含橫向地 延伸於部分之該非晶材料之上的凸出Ⅲ-N結晶體。
於緊接上述之實施例推進中，該凸起摻雜結晶材料與該非晶材料直接接觸。
於緊接上述之實施例推進中，該基板為矽，該非晶材料及該元件材料係設置於該基板的(100)表面之上，該閘極堆疊包含一設置於閘極介電質上的閘極電極，以及該閘極堆疊係藉由介電質隔片而絕緣於該凸起摻雜結晶材料。
於一或多個第二實施例中，半導體裝置包含結晶基板，設置於該基板之上的非晶材料，以及具有非立方晶系的結晶度的提高結構，設置於該非晶材料中的一或多個第一溝槽中，且橫向地延伸於部分之該非晶材料之上。具有相同於該提高結構的結晶度的一或多個元件層係設置於該提高結構之頂面之上，但不存在於該提高結構的至少部分之側壁。具有相同於該提高結構的結晶度的凸起摻雜源極/汲極材料係設置於該一或多個元件層的頂面之上，且更圍繞該提高結構以接觸未被該元件層覆蓋的該部分側壁。接點金屬被耦合至該凸起摻雜源極/汲極材料。
於一或多個第二實施例推進中，該凸起摻雜源極/汲極材料包含延伸於該側壁與該接點金屬間的單晶。
於一或多個第二實施例推進中，於該側壁之一些晶體缺陷的數量係大於在該一或多個元件層的該頂面的該些晶體缺陷的數量。
於緊接上述實施例推進中，該凸起摻雜源極/汲極材 料之差排密度係不多於大於該提高結構的差排密度的一數量級。
於緊接上述實施例推進中，該凸起摻雜源極/汲極材料具有不大於1012cm-2的差排密度。
於一或多個第三實施例中，形成半導體裝置的方法包含外延地生長一元件層於設置於基板之上的非矽結晶材料上，沉積一非晶材料，鄰近該非矽結晶材料的側壁，成核一外延摻雜結晶源極/汲極材料於該元件層上，以及外延地生長橫向地圍繞該元件層與該非矽結晶材料的側壁之該摻雜結晶源極/汲極材料。
於緊接上述實施例推進中，該方法更包含蝕刻一凹陷至該非矽結晶材料以形成該非矽結晶材料中的該側壁，沉積該非晶材料於該凹陷中。
於第三實施例推進中，該方法更包含沉積該非晶材料於該基板之上，形成一或多個溝槽於該非晶材料中，外延地生長凸起非立方晶系的結晶結構於該基板之上，於該一或多個溝槽內且橫向地於該非晶材料之上，以及外延地生長該一或多個元件層於該凸起結晶結構之上。
於緊接上述實施例推進中，該基板表面包含小於10°的(100)矽碎料，以及外延地生長該凸起結晶結構更包含以有利於非平行且非垂直於該Ⅲ-N材料之c-平面的纖鋅礦晶體面之速率而橫向地生長III-N材料於該溝槽材料之上。外延地生長該元件層包含生長Ⅲ-N極化層於平行於該c-平面的該凸起Ⅲ-N材料的該頂面之上。
於緊接上述實施例推進中，外延地生長該凸起結構更包含橫向地生長GaN，生長該一或多個元件層更包含生長Ⅲ-N極化層於該GaN之上，以及外延地生長該摻雜結晶源極/汲極材料包含橫向地生長n+摻雜InGaN，其具有不多於大於該一或多個元件層的差排密度的一數量級的差排密度。
於第三實施例推進中，該方法更包含沉積一閘極堆疊於該元件層之上，以及形成源極/汲極接點金屬至設置於該閘極堆疊的相對側上的摻雜結晶源極/汲極材料的第一與第二區域。
然而，以上實施例並不以此為限，於各種實施中，以上實施例可包括接受此些特徵的子集、接受此些特徵的不同順序、接受此些特徵的不同組合、及/或接受明確地列出之那些特徵以外的其他特徵。因此，本發明之範疇應參照所附之專利申請範圍及其相等物的完整範圍來決定。
101‧‧‧半導體元件結構
115‧‧‧非晶材料
131‧‧‧非矽結晶體
132‧‧‧凹陷
133‧‧‧凹陷邊緣
135‧‧‧極化層
136‧‧‧二維電子氣
140‧‧‧生長遮罩
150‧‧‧凸起摻雜結晶材料

Claims (22)

  1. 一種電晶體，包含：設置於結晶基板之上的非矽元件材料；設置於該元件材料的頂面上與該元件材料的通道區域之上的閘極堆疊；設置於該基板之上並鄰近該元件材料的側壁，且覆蓋該元件材料的側壁之一部份的非晶材料；設置於該元件材料的該頂面上，且圍繞該元件材料的該側壁之凸起摻雜結晶材料；以及耦合至該凸起摻雜結晶材料的接點金屬。
  2. 根據申請專利範圍第1項的電晶體，其中該凸起摻雜結晶材料包括延伸於該元件材料的該頂面與側壁間的單晶。
  3. 根據申請專利範圍第1項的電晶體，其中該凸起摻雜結晶材料具有不大於1012cm-2的差排密度。
  4. 根據申請專利範圍第1項的電晶體，其中該元件層包含一表面受損區域；且該非晶材料覆蓋至少部分之該表面受損區域。
  5. 根據申請專利範圍第1項的電晶體，其中：該非矽元件材料包含III-N異質接面，其形成2DEG於該元件材料之內；該凸起摻雜結晶材料包含一設置於該元件材料的c-平面上的n+摻雜III-N結晶體；以及該n+摻雜III-N結晶體圍繞該元件材料的側壁，延伸 於該III-N異質接面之上且與該2DEG電性耦合。
  6. 根據申請專利範圍第5項的電晶體，其中：該III-N異質接面包含一設置於GaN上的AlN極化層；該凸起摻雜結晶材料被設置於該AlN極化層的頂面之上；以及圍繞該側壁的至少部分之該凸起摻雜結晶材料係直接設置於GaN上。
  7. 根據申請專利範圍第5項的電晶體，其中：該非晶材料被設置於該元件材料的凹陷中；以及該非晶材料的頂面係凹進於該2DEG之下。
  8. 根據申請專利範圍第7項的電晶體，其中該凸起摻雜結晶材料與該非晶材料直接接觸。
  9. 根據申請專利範圍第5項的電晶體，其中該元件材料包含橫向地延伸於部分之該非晶材料之上的凸出Ⅲ-N結晶體。
  10. 根據申請專利範圍第9項的電晶體，其中該凸起摻雜結晶材料與該非晶材料直接接觸。
  11. 根據申請專利範圍第10項的電晶體，其中：該基板為矽；該非晶材料及該元件材料係設置於該基板的(100)表面之上；該閘極堆疊包含一設置於閘極介電質上的閘極電極；以及 該閘極堆疊係藉由介電質隔片而絕緣於該凸起摻雜結晶材料。
  12. 一種半導體裝置，包含，結晶基板；設置於該基板之上的非晶材料；提高結構，具有不同於該基板的結晶度，設置於該非晶材料中的一或多個第一溝槽中，且橫向地延伸於部分之該非晶材料之上；一或多個元件層，具有相同於該提高結構的結晶度，設置於該提高結構之頂面之上，但不存在於該提高結構的至少部分之側壁；凸起摻雜源極/汲極材料，具有相同於該提高結構的結晶度，設置於該一或多個元件層的頂面之上，且更圍繞該提高結構以接觸未被該元件層覆蓋的該部分側壁；以及耦合至該凸起摻雜源極/汲極材料的接點金屬。
  13. 根據申請專利範圍第12項的裝置，其中：該凸起摻雜源極/汲極材料包含延伸於該側壁與該接點金屬間的單晶。
  14. 根據申請專利範圍第12項的裝置，其中於該側壁之一些晶體缺陷係大於在該一或多個元件層的該頂面的該些晶體缺陷。
  15. 根據申請專利範圍第14項的裝置，其中該凸起摻雜源極/汲極材料之差排密度係不多於大於該提高結構的差排密度的一數量級。
  16. 根據申請專利範圍第15項的裝置，其中該凸起摻雜源極/汲極材料具有不大於1012cm-2的差排密度。
  17. 一種形成半導體裝置的方法，該方法包含：外延地生長一元件層於設置於基板之上的非矽結晶材料上；沉積一非晶材料，鄰近該非矽結晶材料的側壁；成核一外延摻雜結晶源極/汲極材料於該元件層上；以及外延地生長橫向地圍繞該元件層與該非矽結晶材料的側壁之該摻雜結晶源極/汲極材料。
  18. 根據申請專利範圍第17項的方法，更包含：蝕刻一凹陷至該非矽結晶材料以形成該非矽結晶材料中的該側壁；以及沉積該非晶材料於該凹陷中。
  19. 根據申請專利範圍第17項的方法，更包含：沉積該非晶材料於該基板之上；形成一或多個溝槽於該非晶材料中；外延地生長凸起結晶結構於該基板之上，於該一或多個溝槽內且橫向地於該非晶材料之上；以及外延地生長該一或多個元件層於該凸起結晶結構之上。
  20. 根據申請專利範圍第19項的方法，其中：該基板表面包含小於10°的(100)矽碎料；外延地生長該凸起結晶結構更包含以有利於非平行且 非垂直於該Ⅲ-N材料之c-平面的纖鋅礦晶體面之速率而橫向地生長III-N材料於該溝槽材料之上；以及外延地生長該元件層包含生長Ⅲ-N極化層於平行於該c-平面的該凸起Ⅲ-N材料的該頂面之上。
  21. 根據申請專利範圍第20項的方法，其中：外延地生長該凸起結構更包含橫向地生長GaN；生長該一或多個元件層更包含生長Ⅲ-N極化層於該GaN之上；以及外延地生長該摻雜結晶源極/汲極材料包含橫向地生長n+摻雜InGaN，其具有不多於大於該一或多個元件層的差排密度的一數量級的差排密度。
  22. 根據申請專利範圍第19項的方法，其中該方法更包含：沉積一閘極堆疊於該元件層之上；以及形成源極/汲極接點金屬至設置於該閘極堆疊的第一側上的摻雜結晶源極/汲極材料的第一區域，以及至設置於該閘極堆疊的第二側上的摻雜結晶源極/汲極材料的第二區域。
TW105111385A 2015-05-19 2016-04-12 具有凸起摻雜結晶結構的半導體裝置 TW201711203A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2015/031542 WO2016186654A1 (en) 2015-05-19 2015-05-19 Semiconductor devices with raised doped crystalline structures

Publications (1)

Publication Number Publication Date
TW201711203A true TW201711203A (zh) 2017-03-16

Family

ID=57318965

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105111385A TW201711203A (zh) 2015-05-19 2016-04-12 具有凸起摻雜結晶結構的半導體裝置

Country Status (6)

Country Link
US (2) US10211327B2 (zh)
EP (1) EP3298628A4 (zh)
KR (2) KR102346591B1 (zh)
CN (1) CN107949914B (zh)
TW (1) TW201711203A (zh)
WO (1) WO2016186654A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI709228B (zh) * 2018-09-14 2020-11-01 日商東芝記憶體股份有限公司 積體電路裝置及積體電路裝置之製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110112426A1 (en) 2009-11-10 2011-05-12 Brainscope Company, Inc. Brain Activity as a Marker of Disease
US8577451B2 (en) 2009-12-16 2013-11-05 Brainscope Company, Inc. System and methods for neurologic monitoring and improving classification and treatment of neurologic states
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
WO2019132908A1 (en) * 2017-12-28 2019-07-04 Intel Corporation Polygon shaped crystalline material for iii-v transistors
US10431581B1 (en) * 2018-04-30 2019-10-01 Qualcomm Incorporated Complementary metal-oxide semiconductor (CMOS) integration with compound semiconductor devices
US10651177B1 (en) 2018-11-07 2020-05-12 Nanya Technology Corporation Semiconductor device and method of forming the same
CN112735943B (zh) * 2020-12-31 2023-08-15 广东省科学院半导体研究所 硅衬底上生长氮极性ⅲ族氮化物半导体薄膜的制备方法
KR102612031B1 (ko) * 2021-02-15 2023-12-11 한국전자통신연구원 고전자 이동도 트랜지스터 소자 및 그 제조 방법

Family Cites Families (120)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2689683B1 (fr) 1992-04-07 1994-05-20 Thomson Composants Microondes Dispositif semiconducteur a transistors complementaires.
US5818078A (en) 1994-08-29 1998-10-06 Fujitsu Limited Semiconductor device having a regrowth crystal region
JP2907128B2 (ja) 1996-07-01 1999-06-21 日本電気株式会社 電界効果型トランジスタ及びその製造方法
JP3813740B2 (ja) 1997-07-11 2006-08-23 Ｔｄｋ株式会社 電子デバイス用基板
FR2769924B1 (fr) 1997-10-20 2000-03-10 Centre Nat Rech Scient Procede de realisation d'une couche epitaxiale de nitrure de gallium, couche epitaxiale de nitrure de gallium et composant optoelectronique muni d'une telle couche
US6608327B1 (en) 1998-02-27 2003-08-19 North Carolina State University Gallium nitride semiconductor structure including laterally offset patterned layers
JP4540146B2 (ja) 1998-12-24 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP3555500B2 (ja) 1999-05-21 2004-08-18 豊田合成株式会社 Ｉｉｉ族窒化物半導体及びその製造方法
JP4667556B2 (ja) 2000-02-18 2011-04-13 古河電気工業株式会社 縦型ＧａＮ系電界効果トランジスタ、バイポーラトランジスタと縦型ＧａＮ系電界効果トランジスタの製造方法
US6261929B1 (en) 2000-02-24 2001-07-17 North Carolina State University Methods of forming a plurality of semiconductor layers using spaced trench arrays
JP2002249400A (ja) 2001-02-22 2002-09-06 Mitsubishi Chemicals Corp 化合物半導体単結晶の製造方法およびその利用
US20040029365A1 (en) 2001-05-07 2004-02-12 Linthicum Kevin J. Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
EP1403912A4 (en) 2001-06-04 2009-08-26 Toyoda Gosei Kk PROCESS FOR PRODUCING A NITRIDE III SEMICONDUCTOR
JP2003069010A (ja) 2001-08-24 2003-03-07 Sharp Corp 半導体装置およびその製造方法
JP2003077847A (ja) 2001-09-06 2003-03-14 Sumitomo Chem Co Ltd ３−５族化合物半導体の製造方法
JP5194334B2 (ja) 2004-05-18 2013-05-08 住友電気工業株式会社 Ｉｉｉ族窒化物半導体デバイスの製造方法
JP4571476B2 (ja) 2004-10-18 2010-10-27 ローム株式会社 半導体装置の製造方法
US7834380B2 (en) * 2004-12-09 2010-11-16 Panasonic Corporation Field effect transistor and method for fabricating the same
JP4697397B2 (ja) * 2005-02-16 2011-06-08 サンケン電気株式会社 複合半導体装置
US20060197129A1 (en) 2005-03-03 2006-09-07 Triquint Semiconductor, Inc. Buried and bulk channel finFET and method of making the same
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
JP4751150B2 (ja) 2005-08-31 2011-08-17 株式会社東芝 窒化物系半導体装置
JP2007165431A (ja) 2005-12-12 2007-06-28 Nippon Telegr & Teleph Corp <Ntt> 電界効果型トランジスタおよびその製造方法
WO2008048704A2 (en) 2006-03-10 2008-04-24 Stc.Unm Pulsed growth of gan nanowires and applications in group iii nitride semiconductor substrate materials and devices
US7777250B2 (en) 2006-03-24 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures and related methods for device fabrication
JP2007317794A (ja) 2006-05-24 2007-12-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5179023B2 (ja) 2006-05-31 2013-04-10 パナソニック株式会社 電界効果トランジスタ
JP2008004720A (ja) 2006-06-22 2008-01-10 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体を用いたヘテロ構造電界効果トランジスタ
US7803690B2 (en) 2006-06-23 2010-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy silicon on insulator (ESOI)
US8188573B2 (en) 2006-08-31 2012-05-29 Industrial Technology Research Institute Nitride semiconductor structure
US8173551B2 (en) 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
US20080070355A1 (en) 2006-09-18 2008-03-20 Amberwave Systems Corporation Aspect ratio trapping for mixed signal applications
US20080187018A1 (en) 2006-10-19 2008-08-07 Amberwave Systems Corporation Distributed feedback lasers formed via aspect ratio trapping
US7692198B2 (en) 2007-02-19 2010-04-06 Alcatel-Lucent Usa Inc. Wide-bandgap semiconductor devices
JP2008305816A (ja) 2007-06-05 2008-12-18 Mitsubishi Electric Corp 半導体装置及びその製造方法
US20090278233A1 (en) 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
JP5348364B2 (ja) 2007-08-27 2013-11-20 サンケン電気株式会社 ヘテロ接合型電界効果半導体装置
US8680580B2 (en) 2007-11-19 2014-03-25 Renesas Electronics Corporation Field effect transistor and process for manufacturing same
JP4784609B2 (ja) 2008-01-21 2011-10-05 Ｔｄｋ株式会社 電子デバイス用基板
US8519438B2 (en) 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
US7952150B1 (en) 2008-06-05 2011-05-31 Rf Micro Devices, Inc. Enhancement mode MOSFET and depletion mode FET on a common group III-V substrate
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US8309987B2 (en) 2008-07-15 2012-11-13 Imec Enhancement mode semiconductor device
TWI425558B (zh) 2008-08-11 2014-02-01 Taiwan Semiconductor Mfg 形成電路結構的方法
US8367520B2 (en) 2008-09-22 2013-02-05 Soitec Methods and structures for altering strain in III-nitride materials
US20100140735A1 (en) 2008-12-10 2010-06-10 Epir Technologies, Inc. Nanostructures for dislocation blocking in group ii-vi semiconductor devices
JP5737948B2 (ja) 2008-12-26 2015-06-17 ルネサスエレクトロニクス株式会社 ヘテロ接合電界効果トランジスタ、ヘテロ接合電界トランジスタの製造方法、および電子装置
CN102292801B (zh) 2009-01-22 2013-11-06 松下电器产业株式会社 场效应晶体管及其制造方法
US20100219452A1 (en) 2009-02-27 2010-09-02 Brierley Steven K GaN HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) STRUCTURES
US8507304B2 (en) 2009-07-17 2013-08-13 Applied Materials, Inc. Method of forming a group III-nitride crystalline film on a patterned substrate by hydride vapor phase epitaxy (HVPE)
JP5529595B2 (ja) 2009-07-30 2014-06-25 住友電気工業株式会社 半導体装置及びその製造方法
JP5609055B2 (ja) 2009-10-02 2014-10-22 富士通株式会社 化合物半導体装置及びその製造方法
JP2011135060A (ja) 2009-11-26 2011-07-07 Sumitomo Chemical Co Ltd 半導体基板及び半導体基板の製造方法
JP5590874B2 (ja) 2009-12-18 2014-09-17 パナソニック株式会社 窒化物半導体素子
US8936976B2 (en) * 2009-12-23 2015-01-20 Intel Corporation Conductivity improvements for III-V semiconductor devices
JP5505698B2 (ja) 2010-02-01 2014-05-28 日本電信電話株式会社 半導体装置
US20110210377A1 (en) 2010-02-26 2011-09-01 Infineon Technologies Austria Ag Nitride semiconductor device
JP2011210751A (ja) * 2010-03-26 2011-10-20 Nec Corp Ｉｉｉ族窒化物半導体素子、ｉｉｉ族窒化物半導体素子の製造方法、および電子装置
US9479225B2 (en) 2010-05-13 2016-10-25 Qualcomm Incorporated Resonance detection and control within a wireless power system
GB2482308A (en) 2010-07-28 2012-02-01 Univ Sheffield Super junction silicon devices
KR102065115B1 (ko) 2010-11-05 2020-01-13 삼성전자주식회사 Ｅ-모드를 갖는 고 전자 이동도 트랜지스터 및 그 제조방법
US8709921B2 (en) 2010-11-15 2014-04-29 Applied Materials, Inc. Method for forming a semiconductor device using selective epitaxy of group III-nitride
US8383471B1 (en) 2011-04-11 2013-02-26 Hrl Laboratories, Llc Self aligned sidewall gate GaN HEMT
TWI587512B (zh) * 2011-05-16 2017-06-11 Renesas Electronics Corp Field effect transistor and semiconductor device
US8835988B2 (en) 2011-06-06 2014-09-16 Eta Semiconductor Inc. Hybrid monolithic integration
TW201306235A (zh) * 2011-06-10 2013-02-01 Sumitomo Chemical Co 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法
JP5942204B2 (ja) 2011-07-01 2016-06-29 パナソニックＩｐマネジメント株式会社 半導体装置
US8507920B2 (en) 2011-07-11 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
US9087741B2 (en) * 2011-07-11 2015-07-21 International Business Machines Corporation CMOS with dual raised source and drain for NMOS and PMOS
JP2013041986A (ja) 2011-08-16 2013-02-28 Advanced Power Device Research Association ＧａＮ系半導体装置
WO2013026035A1 (en) 2011-08-17 2013-02-21 Ramgoss, Inc. Vertical field effect transistor on oxide semiconductor substrate and method of manufacturing the same
JP5757195B2 (ja) 2011-08-23 2015-07-29 セイコーエプソン株式会社 半導体装置、電気光学装置、電力変換装置及び電子機器
US20130105817A1 (en) 2011-10-26 2013-05-02 Triquint Semiconductor, Inc. High electron mobility transistor structure and method
KR101890749B1 (ko) 2011-10-27 2018-08-23 삼성전자주식회사 전극구조체, 이를 포함하는 질화갈륨계 반도체소자 및 이들의 제조방법
US8841703B2 (en) 2011-10-31 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
JP5953706B2 (ja) 2011-11-02 2016-07-20 富士通株式会社 化合物半導体装置及びその製造方法
US8530978B1 (en) 2011-12-06 2013-09-10 Hrl Laboratories, Llc High current high voltage GaN field effect transistors and method of fabricating same
CN104115273B (zh) 2011-12-19 2017-10-13 英特尔公司 高电压场效应晶体管
DE112011105978B4 (de) 2011-12-19 2021-02-04 Intel Corporation System-on-chip (ein-chip-system) mit stromverwaltungsschaltreis und mit hochfrequenzschaltkreis, die einen gruppe-iii-n-transistor aufweisen
CN106887453B (zh) 2011-12-19 2020-08-21 英特尔公司 Ⅲ族-n纳米线晶体管
WO2013095375A1 (en) 2011-12-20 2013-06-27 Intel Corporation Iii-v layers for n-type and p-type mos source-drain contacts
US9000464B2 (en) 2012-03-01 2015-04-07 Design Express Limited Semiconductor structure for substrate separation and method for manufacturing the same
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US9111905B2 (en) 2012-03-29 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
US9142649B2 (en) 2012-04-23 2015-09-22 United Microelectronics Corp. Semiconductor structure with metal gate and method of fabricating the same
US20130313561A1 (en) 2012-05-25 2013-11-28 Triquint Semiconductor, Inc. Group iii-nitride transistor with charge-inducing layer
JP5972065B2 (ja) * 2012-06-20 2016-08-17 富士フイルム株式会社 薄膜トランジスタの製造方法
US8772786B2 (en) * 2012-07-13 2014-07-08 Raytheon Company Gallium nitride devices having low ohmic contact resistance
US8912570B2 (en) 2012-08-09 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
KR101927411B1 (ko) 2012-09-28 2018-12-10 삼성전자주식회사 2ｄｅｇ와 2ｄｈｇ를 이용한 반도체 소자 및 제조방법
US9583574B2 (en) 2012-09-28 2017-02-28 Intel Corporation Epitaxial buffer layers for group III-N transistors on silicon substrates
US9064709B2 (en) 2012-09-28 2015-06-23 Intel Corporation High breakdown voltage III-N depletion mode MOS capacitors
US9099490B2 (en) 2012-09-28 2015-08-04 Intel Corporation Self-aligned structures and methods for asymmetric GaN transistors and enhancement mode operation
JP2014078653A (ja) 2012-10-12 2014-05-01 Waseda Univ Ｉｉｉ族窒化物半導体層の製造方法
EP2743965B1 (en) 2012-12-13 2015-07-08 Imec Method for manufacturing semiconductor devices
US9196709B2 (en) 2013-02-01 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming semiconductor regions in trenches
JP5716765B2 (ja) 2013-02-07 2015-05-13 住友電気工業株式会社 エピタキシャル基板
US9331244B2 (en) 2013-02-25 2016-05-03 Sensor Electronic Technology, Inc. Semiconductor structure with inhomogeneous regions
KR102036349B1 (ko) 2013-03-08 2019-10-24 삼성전자 주식회사 고 전자이동도 트랜지스터
US9012261B2 (en) * 2013-03-13 2015-04-21 Intermolecular, Inc. High productivity combinatorial screening for stable metal oxide TFTs
US9018056B2 (en) 2013-03-15 2015-04-28 The United States Of America, As Represented By The Secretary Of The Navy Complementary field effect transistors using gallium polar and nitrogen polar III-nitride material
US9129889B2 (en) 2013-03-15 2015-09-08 Semiconductor Components Industries, Llc High electron mobility semiconductor device and method therefor
JP5954831B2 (ja) 2013-03-26 2016-07-20 トヨタ自動車株式会社 半導体装置の製造方法
JP6197422B2 (ja) 2013-07-11 2017-09-20 富士通セミコンダクター株式会社 半導体装置の製造方法および支持基板付きウェハ
JP6179266B2 (ja) 2013-08-12 2017-08-16 富士通株式会社 半導体装置及び半導体装置の製造方法
US20150041820A1 (en) 2013-08-12 2015-02-12 Philippe Renaud Complementary gallium nitride integrated circuits and methods of their fabrication
GB2517697A (en) 2013-08-27 2015-03-04 Ibm Compound semiconductor structure
TWI521664B (zh) 2013-09-03 2016-02-11 瑞昱半導體股份有限公司 金屬溝渠去耦合電容結構與形成金屬溝渠去耦合電容結構的方法
WO2015047355A1 (en) 2013-09-27 2015-04-02 Intel Corporation Integration of iii-v devices on si wafers
US9048305B2 (en) * 2013-10-15 2015-06-02 Ishiang Shih High electron mobility transistors with minimized performance effects of microcracks in the channel layers
US9324802B2 (en) 2013-10-31 2016-04-26 Infineon Technologies Austria Spacer supported lateral channel FET
WO2015077647A2 (en) 2013-11-22 2015-05-28 Cambridge Electronics, Inc. Electric field management for a group iii-nitride semiconductor
US9640422B2 (en) 2014-01-23 2017-05-02 Intel Corporation III-N devices in Si trenches
JP6439789B2 (ja) 2014-02-21 2018-12-19 パナソニック株式会社 電界効果トランジスタ
JP6302303B2 (ja) 2014-03-17 2018-03-28 株式会社東芝 半導体発光素子
US9331076B2 (en) 2014-05-02 2016-05-03 International Business Machines Corporation Group III nitride integration with CMOS technology
US9496379B2 (en) 2014-10-20 2016-11-15 International Business Machines Corporation Method and structure for III-V FinFET
CN106796953B (zh) 2014-10-30 2021-03-30 英特尔公司 源极/漏极至氮化镓晶体管中的2d电子气的低接触电阻再生长
US11195944B2 (en) 2015-06-26 2021-12-07 Intel Corporation Gallium nitride (GaN) transistor structures on a substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI709228B (zh) * 2018-09-14 2020-11-01 日商東芝記憶體股份有限公司 積體電路裝置及積體電路裝置之製造方法

Also Published As

Publication number Publication date
EP3298628A4 (en) 2019-05-22
US10665708B2 (en) 2020-05-26
CN107949914B (zh) 2022-01-18
KR20220003645A (ko) 2022-01-10
KR102346591B1 (ko) 2022-01-04
US10211327B2 (en) 2019-02-19
CN107949914A (zh) 2018-04-20
US20180190807A1 (en) 2018-07-05
KR102504576B1 (ko) 2023-02-28
US20190148533A1 (en) 2019-05-16
KR20180008431A (ko) 2018-01-24
EP3298628A1 (en) 2018-03-28
WO2016186654A1 (en) 2016-11-24

Similar Documents

Publication Publication Date Title
US10665708B2 (en) Semiconductor devices with raised doped crystalline structures
US10930500B2 (en) Wurtzite heteroepitaxial structures with inclined sidewall facets for defect propagation control in silicon CMOS-compatible semiconductor devices
US10453679B2 (en) Methods and devices integrating III-N transistor circuitry with Si transistor circuitry
US10431690B2 (en) High electron mobility transistors with localized sub-fin isolation
US9660085B2 (en) Wide band gap transistors on non-native semiconductor substrates and methods of manufacture thereof
US11437504B2 (en) Complementary group III-nitride transistors with complementary polarization junctions
CN107667424B (zh) 具有高温稳定基板界面材料的异质外延结构
US10658502B2 (en) Vertical III-N transistors with lateral overgrowth over a protruding III-N semiconductor structure
US10580895B2 (en) Wide band gap transistors on non-native semiconductor substrates
US10461082B2 (en) Well-based integration of heteroepitaxial N-type transistors with P-type transistors
WO2018182605A1 (en) Iii-n semiconductor devices with raised doped crystalline substrate taps