KR20220003645A - 융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들 - Google Patents

융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들 Download PDF

Info

Publication number
KR20220003645A
KR20220003645A KR1020217043091A KR20217043091A KR20220003645A KR 20220003645 A KR20220003645 A KR 20220003645A KR 1020217043091 A KR1020217043091 A KR 1020217043091A KR 20217043091 A KR20217043091 A KR 20217043091A KR 20220003645 A KR20220003645 A KR 20220003645A
Authority
KR
South Korea
Prior art keywords
raised
crystalline
source
iii
drain
Prior art date
Application number
KR1020217043091A
Other languages
English (en)
Other versions
KR102504576B1 (ko
Inventor
마르코 라도사블예비치
산삽탁 다스굽타
사나즈 케이. 가드너
승 훈 성
한 위 텐
로버트 에스. 차우
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20220003645A publication Critical patent/KR20220003645A/ko
Application granted granted Critical
Publication of KR102504576B1 publication Critical patent/KR102504576B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

디바이스 층으로부터 연장되는 상승된 또는 융기된 도핑 결정성 구조체를 포함하는 반도체 디바이스들이 설명된다. 실시예들에서, III-N 트랜지스터들은 게이트 스택의 어느 하나의 측면 상에 융기된 결정성 n+ 도핑된 소스/드레인 구조체들을 포함한다. 실시예들에서, 비결정성 재료는 다결정성 소스/드레인 재료의 성장을 제한하기 위해 이용되어, 고품질 소스/드레인 도핑된 결정이 비손상된 영역으로부터 성장되는 것을 허용하고 디바이스 층 내에 형성되는 2도 전자 가스(2DEG)와 저저항 계면을 형성하기 위해 측방으로 확장된다. 일부 실시예들에서, 경쟁적 다결정성 과성장들을 일으킬 수 있는 손상된 GaN의 영역들은 융기된 소스/드레인 성장을 시작하기 전에 비결정성 재료로 커버된다.

Description

융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들{SEMICONDUCTOR DEVICES WITH RAISED DOPED CRYSTALLINE STRUCTURES}
휴대용 전자 응용들에서의 집적 회로들(integrated circuits)(ICs)에 대한 요구는 더 큰 수준의 반도체 디바이스 통합을 자극했다. 개발 중인 많은 발전된 반도체 디바이스들은 화합물 반도체 재료들(예를 들어, GaAs, InP, InGaAs, InAs, 및 III-N 재료들)을 포함하는, 비실리콘 반도체 재료들에 많이 의존한다. III-N 재료들뿐만 아니라, AgI, ZnO, CdS, CdSe, α-SiC, 및 BN과 같은 것이지만, 이들에게만 제한되지 않는 섬유아연석 결정도(wurtzite crystallinity)를 갖는 다른 재료들은 전력 관리 IC들 및 RF 전력 증폭기들과 같은 고전압 및 고주파수 응용들에 대해 특히 밝은 전망을 보여준다. III-N 헤테로에피택셜(헤테로구조체) 전계 효과 트랜지스터들(heteroepitaxial field effect transistors)(HFET), 예컨대 고 전자 이동도 트랜지스터들(high electron mobility transistors)(HEMT) 및 금속 산화물 반도체(metal oxide semiconductor)(MOS) HEMT는 예를 들어 GaN 반도체 및 다른 III-N 반도체 합금, 예컨대 AlGaN 또는 AlInN의 계면에서, 하나 이상의 헤테로접합을 갖는 반도체 헤테로구조체를 이용한다. GaN계 HFET 디바이스들은 비교적 넓은 밴드갭(~3.4eV)으로부터 이익을 얻어서, 높은 캐리어 이동도뿐만 아니라, Si계 MOSFET들보다 더 높은 파괴 전압들을 가능하게 한다. III-N 재료 시스템은 또한 포토닉스(예를 들어, LED들), 광전 변환 소자들(photovoltaics), 및 센서들에 유용하며, 그 중 하나 이상은 전자 디바이스 플랫폼으로 통합하는데 유용할 수 있다.
많은 비실리콘 디바이스 재료들에 대해, 양호한 옴 접촉을 제조하는데 적절한 도핑된 반도체 재료를 제공하는 것은 도전적일 수 있다. 접촉 저항 및 시트 저항을 감소시키는 접촉 구조체들 및 기술들은 디바이스 성능을 향상시키고 및/또는 디바이스 전력 소비를 감소시키도록 유리하게는 전체 디바이스 저항을 감소시킬 수 있다.
본원에 설명되는 재료는 첨부 도면들에서 제한이 아닌 예로서 예시된다. 예시의 단순성 및 명료성을 위해, 도면들에 예시되는 요소들은 반드시 축척에 따라 도시되는 것은 아니다. 예를 들어, 일부 요소들의 치수들은 명료성을 위해 다른 요소들에 비해 과장될 수 있다. 게다가, 적절한 것으로 고려되는 경우, 참조 라벨들은 대응하거나 유사한 요소들을 표시하기 위해 도면들 중에서 반복되었다. 도면들에서,
도 1a는 일부 실시예들에 따라, 비결정성 재료와 정렬되는 리세스의 비실리콘 결정성 에지를 랩 어라운드하는 융기된 도핑 결정성 재료를 포함하는 반도체 디바이스 구조체의 단면도이다.
도 1b는 일부 실시예들에 따라, 결정 성장 프런트가 리세스의 비실리콘 결정성 에지를 충족시키는 것으로 전개됨에 따라 융기된 도핑 결정성 재료를 더 도시하는 반도체 디바이스 구조체의 단면도이다.
도 2는 일부 실시예들에 따라, 비결정성 재료 위에 연장되는 융기된 비실리콘 결정성 본체를 랩 어라운드하는 융기된 도핑 결정성 재료를 포함하는 반도체 디바이스 구조체의 단면도이다.
도 3 및 도 4는 일부 실시예들에 따라, 융기된 랩 어라운드 결정성 소스/드레인 재료를 포함하는 GaN 트랜지스터들을 도시하는 단면도들이다.
도 5 및 도 6은 실시예들에 따라, 융기된 랩 어라운드 결정성 소스/드레인 재료를 형성하는 방법들을 예시하는 흐름도들이다.
도 7a, 도 7b, 도 7c, 도 7d, 도 7e, 도 7f, 도 7g, 및 도 7h는 실시예들에 따라, 도 6에 예시되는 방법에서의 선택된 동작들이 수행됨에 따라 전개되는 SoC의 단면도들이다.
도 8은 본 발명의 실시예들에 따라, 실리콘 상에 실리콘 FET들을 포함하는 SoC, 및 융기된 랩 어라운드 결정성 소스/드레인 재료를 포함하는 GaN HFET들을 이용하는 이동 컴퓨팅 플랫폼 및 데이터 서버 머신을 예시한다.
도 9는 본 발명의 일 실시예에 따라, 전자 컴퓨팅 디바이스의 기능 블록도이다.
하나 이상의 실시예들은 첨부된 도면들을 참조하여 설명된다. 특정 구성들 및 배열들이 상세히 도시되고 논의되지만, 이것은 예시적 목적들만을 위해 수행된다는 점이 이해되어야 한다. 관련 기술분야의 통상의 기술자들은 다른 구성들 및 배열들이 설명의 사상 및 범위로부터 벗어나는 것 없이 가능한 것을 인식할 것이다. 본원에 설명되는 기술들 및/또는 배열들이 본원에 상세히 설명된 것과 다른 여러 가지 다른 시스템들 및 응용들에 이용될 수 있다는 점은 관련 기술분야의 통상의 기술자들에게 분명할 것이다.
이하의 상세한 설명에서, 그것의 일부를 형성하고 예시적 실시예들을 예시하는 첨부 도면들이 참조된다. 게다가, 다른 실시예들이 이용될 수 있고 구조적 및/또는 논리적 변화들이 청구된 발명 대상의 범위로부터 벗어나는 것 없이 이루어질 수 있다는 점이 이해되어야 한다. 또한 방향들 및 참조들, 예를 들어 위, 아래, 상단, 하단 등은 단지 도면들에서 특징들의 설명을 용이하게 하기 위해 사용될 수 있다는 점이 주목되어야 한다. 따라서, 이하의 상세한 설명은 제한적 의미로 해석되지 않아야 하고 청구된 발명 대상의 범위는 오직 첨부된 청구항들 및 그들의 균등물들에 의해 정의된다.
이하의 설명에서, 다수의 상세들이 제시된다. 그러나, 본 발명이 이러한 특정 상세들 없이 실시될 수 있다는 점이 본 기술분야의 통상의 기술자에게 분명할 것이다. 일부 사례들에서, 널리 공지된 방법들 및 디바이스들은 본 발명을 모호하게 하는 것을 회피하기 위해, 상세히 보다는 오히려, 블록도 형태로 도시된다. 본 명세서 도처에서 "하나의 실시예" 또는 "일 실시예" 또는 "일부 실시예들"에 대한 참조는 실시예와 관련하여 설명되는 특정 특징, 구조, 기능, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서의 다른 장소들에서 구 "하나의 실시예에서" 또는 "일 실시예에서" 또는 "일부 실시예들"의 출현들은 본 발명의 동일한 실시예를 반드시 언급하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 기능들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예는 2개의 실시예들과 연관되는 특정 특징들, 구조들, 기능들, 또는 특성들이 상호 배타적이지 않은 어디든지 제2 실시예와 조합될 수 있다.
설명 및 첨부된 청구항들에 사용되는 바와 같이, 단수 형태들("하나의(a, an)" 및 "상기")은 맥락이 달리 분명히 지시하지 않는 한, 복수 형태들을 또한 포함하도록 의도된다. 또한 본원에 사용되는 바와 같은 용어 "및/또는"은 연관된 리스트 항목들 중 하나 이상의 임의의 및 모든 가능한 조합들을 언급하고 망라한다는 점이 이해될 것이다.
용어들 "결합된" 및 "연결된"은 그들의 파생어들과 함께, 구성요소들 사이의 기능적 또는 구조적 관계들을 설명하기 위해 본원에 사용될 수 있다. 이러한 용어들은 서로 동의어들로 의도되지 않는다는 점이 이해되어야 한다. 오히려, 특정 실시예들에서, "연결된"은 2개 이상의 요소들이 서로 직접 물리적으로, 광적으로, 또는 전기적으로 접촉되는 것을 표시하기 위해 사용될 수 있다. "결합된"은 2개 이상의 요소들이 서로(그들 사이의 다른 개재 요소들) 직접 또는 간접적으로 물리적으로 또는 전기적으로 접촉되는 것, 및/또는 2개 이상의 요소들이 (예를 들어, 원인과 결과 관계에서와 같이) 서로 협력하거나 상호작용하는 것을 표시하기 위해 사용될 수 있다.
본원에 사용되는 바와 같은 용어들 "위에", "아래에", "사이에", 및 "상에"는 그러한 물리적 관계들이 주목할 만한 다른 구성요소들 또는 재료들에 대해 하나의 구성요소 또는 재료의 상대 위치를 언급한다. 예를 들어, 재료들의 맥락에서, 다른 재료 위에 또는 아래에 배치되는 하나의 재료 또는 재료는 직접 접촉될 수 있거나 하나 이상의 개재 재료들을 가질 수 있다. 더욱이, 2개의 재료들 또는 재료들 사이에 배치되는 하나의 재료는 2개의 층들과 직접 접촉될 수 있거나 하나 이상의 개재 층들을 가질 수 있다. 대조적으로, 제2 재료 또는 재료 "상의" 제1 재료 또는 재료는 그러한 제2 재료/재료와 직접 접촉된다. 유사한 구별들은 구성요소 어셈블리들의 맥락에서 이루어진다.
이러한 설명 도처에 사용되고, 청구항들에 사용되는 바와 같이, 용어에 연결되는 항목들의 리스트 "~ 중 적어도 하나" 또는 "~ 중 하나 이상"은 열거된 용어들의 임의의 조합을 의미할 수 있다. 예를 들어, 구 "A, B 또는 C 중 적어도 하나"는 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B 및 C를 의미할 수 있다.
비결정성 재료에 인접한 결정성 시딩 표면(crystalline seeding surface) 상에 재성장되는 하나 이상의 융기된 결정성 도핑된 반도체 재료를 포함하는 헤테로에피택셜 구조체들이 본원에 설명된다. 일부 실시예들에서, 비결정성 재료는 더 낮은 품질의 도핑된 재료(예를 들어, 다결정성)의 성장을 방해하기 위해 결정성 시딩 표면에 대해 배치된다. 성장된 결정성 도핑된 반도체 재료는 기본 디바이스 층에 가장 낮은 시트 저항 및 접촉 저항을 위해 이상적으로 단일 결정성이다. 일부 예시적 실시예들에서, 섬유아연석 결정도의 융기된, 또는 상승된 도핑 반도체 재료는 분극 층(polarization layer)의 상단 표면 상에 성장된다. 일부 실시예들에서, 도핑된 결정성 재료의 측방 성장은 촉진되는 반면에 비결정성 재료는 저품질 재료의 경쟁적 성장들이 다른 방법으로 핵생성될 수 있는 성장 기판의 손상된 영역들을 차단한다. 일부 실시예들에서, 융기된 결정성 도핑된 반도체 재료는 2도 전자 가스(two-degree electron gas)(2DEG)에 연결하기 위해 디바이스 층의 영역과의 접촉을 이루도록 기본 결정성 구조체의 측벽을 랩 어라운드한다.
아래에 설명되는 바와 같이, 본원에 예시되는 융기된 에피택셜 도핑된 결정성 구조체들 및 기술들은 특히 섬유아연석 재료 시스템들, 예컨대 GaN 재료들 내에서 개선된 결정도, 이상적으로 단일 결정성을 제공한다. 일부 유리한 실시예들에서, 그리고 아래에 더 예시되는 바와 같이, 다결정성 III-N 재료의 핵생성은 희생적이거나, 최종 디바이스 구조체로 영구적으로 포함될 수 있는 비결정성 성장 마스크 재료의 사용을 통해 선택적으로 방해된다.
발명자들은 예를 들어 리세스 에치 공정 동안, 손상을 지속했던 시딩 표면으로부터 성장되는 도핑된 반도체 재료가 다결정성 미세구조체 또는 극히 높은 전위 밀도들을 가질 수 있는 것을 발견했다. 그러한 저품질 소스/드레인 재료는 불리하게 높은 디바이스 접촉 저항을 야기할 수 있다. 본원에 설명되는 실시예들에 따라, 손상된 표면들 상의 반도체 재료의 핵생성은 예를 들어 손상된 표면(들)의 적어도 일부를 커버하기 위해 비결정성 재료의 마스크의 도포를 통해 고의적으로 방해될 수 있다. 그것에 의해, 재성장 재료는 더 좋은 미세구조체(이상적으로 단일 결정성)의 도핑된 재료를 형성할 수 있는 비손상된 시딩 표면들 상에 주로 핵생성될 수 있다. 도핑된 재료의 접촉 저항 또는 시트 저항이 충분히 개선되는 경우, 비결정성 마스킹 재료에 의한 치수 한정은 더 나쁜 재료 품질의 더 확장적 도핑된 재료 영역에 바람직할 수 있다.
일부 실시예들에서, 반도체 디바이스 구조체는 비결정성 재료와 적어도 부분적으로 정렬되는 리세스의 비실리콘 결정성 에지를 랩 어라운드하는 융기된 도핑 결정성 재료를 포함한다. 도 1a는 일부 실시예들에 따라, 비결정성 재료(115)로 적어도 부분적으로 충전되거나 비결정성 재료와 정렬되는 리세스(132)의 비실리콘 결정성 에지를 랩 어라운드하는 융기된 도핑 결정성 재료(150)를 포함하는 반도체 디바이스 구조체(101)의 단면도이다.
리세스(132)는 비실리콘 결정성 본체(131)에 배치된다. 일부 실시예들에서, 결정성 본체(131)는 AlN, GaN, AlGaN, InAlGaN과 같지만, 이들에 제한되지 않은 III-N 재료이다. 발명자들은 III-N 재료의 맥락에서 상세히 설명되는 구조체들 및 기술들이 적어도 AgI, ZnO, CdS, CdSe, α-SiC, 및 BN을 더 포함하는 섬유아연석 반도체들의 계열에 광범위하게 적용되는 것, 및 GaAs, InP, InAs, InGaAs, InGaP 등과 같지만, 이들에 제한되지 않은 다른 비실리콘 재료 시스템들에 더 적용가능할 수 있는 것을 현재 이해한다. 이러한 대체 반도체 재료 시스템들의 특성들에 친숙한 본 기술분야의 통상의 기술자는 본원에 상세히 설명되는 예시적 III-N 재료 시스템과 대체 재료 시스템 사이의 현저한 부적합성의 일부 특정 선험적 지식이 없을 때 본원에 설명되는 기술들을 성공적으로 적용할 수 있을 것으로 예상된다.
일부 실시예들에서, 결정성 본체(131)는 단결정 미세구조체를 갖는다. 결정성 본체(131)의 결정 품질은 결정성 본체(131)를 형성하기 위해 이용되는 재료 조성 및 기술들의 함수로서 극적으로 변화될 수 있다. 예를 들어, III-N 결정성 본체(131)는 108~1011/cm2만큼 높은 전위 밀도를 가질 수 있다. 도 1a에 더 예시된 바와 같이, 일부 III-N 실시예들에서, III-N 결정성 구조체(131)의 c-축은 결정성 본체(131)의 상단 표면에 거의 수직으로 이상적으로 정렬된다. 그러나, 실제로, c-축은 예를 들어 오프컷 또는 오프-축 기판 등 상의 불완전한 에피택셜 성장의 결과로서 약간 경사지며, 예를 들어 수직 미만의 몇 도로 경사질 수 있다. 일부 실시예들에서, {000-1} 평면은 결정성 본체(131)의 후면 표면에 더 근접한다. 그러한 실시예들은 Ga(또는 다른 그룹 III 원소)의 3개의 결합들이 기판(예시되지 않음)을 향해 지시되기 때문에 Ga 극성(+c)으로 언급될 수 있다. Ga(또는 다른 그룹 III 원소)의 3개의 결합들이 반대 방향으로 지시되는 대체 실시예들에 대해, 결정성 본체(131)는 N 극성(-c)으로 언급될 것이다.
결정성 본체(131)는 벌크 기판의 일부일 수 있거나, 캐리어 기판 상에 배치되는 에피택셜 재료일 수 있다. 어느 하나의 실시예에서, 리세스(132)는 결정성 본체(131)의 부분 두께를 통해서만 연장된다. 예시적 실시예에서, 리세스(132)는 결정성 본체(131)의 상단 표면으로부터 리세스(132)의 하단으로 연장되는 리세스 에지(133)에 의해 정의되는 깊이를 갖는다. 결정성 본체 내의 리세스는 에칭 공정에 의해 이전에 손상된 리세스 표면들 위에서 도핑된 결정성 재료의 핵생성을 방지하기 위해 비결정성 재료로 부분적으로 백필링될 수 있다. 도 1a에서, 비결정성 재료(115)는 리세스(132)의 하단 표면 위에 배치된다.
일부 실시예들에서, 비결정성 유전체 조성은 비실리콘 결정성 본체에서의 리세스 내에 배치된다. 일부 예시적 실시예들에서, 비결정성 재료(115)는 알루미나(Al2O3), 실리카(SiO), 실리콘 니트라이드들(SiN), 실리콘 옥시니트라이드들(SiON), 실리콘 카본니트라이드들(SiCN), 또는 폴리머 유전체들(예를 들어, 벤조시클로부텐)과 같지만, 이들에 제한되지 않은, 양호한 전기적 분리를 제공하는 유전체이다. 일부 실시예들에서, 비결정성 재료(115)는 비결정성 재료가 없는 리세스 표면의 영역들에서 유전체 재료의 영역들로 패턴화된다. 도 1a에서, 예를 들어, 리세스 에지(133)의 일부는 비결정성 재료(115)가 없고 비결정성 재료(115)의 상단 표면은 실질적으로 평면이다. 리세스 에지(133)의 상단 아래에 리세스되는 평탄화된 비결정성 재료(115)는 선택적으로 에칭백되는 비결정성 재료(115)를 나타낸다.
일부 실시예들에서, 하나 이상의 디바이스 층 재료는 부분적으로 리세스된 비실리콘 결정성 본체 위에 배치된다. 하나 이상의 디바이스 층 재료는 결정성이고 기본 결정성 본체의 측벽 또는 상단 표면 위에 배치될 수 있다. 일부 실시예들에서, 성장 시딩 표면을 제공하는 기본 결정성 본체의 것으로부터 유도되는 미세구조체 및 배향을 갖는 디바이스 층 재료들은 에피택셜 성장된다. 디바이스 층 재료들은 하나 이상의 헤테로접합을 포함하는 헤테로구조체를 형성할 수 있다. 예시적 GaN 결정성 본체의 맥락에서, 디바이스 층 재료들은 GaN 채널 재료, 및 하나 이상의 분극 층들(예를 들어, AlN, 및/또는 AlInN, 및/또는 AlGaN, 및/또는 InGaN)을 포함할 수 있다. 다른 디바이스 층 재료는 하나 이상의 터널링 층 재료들, 양자 우물 구조체 재료들 등을 포함할 수 있다. 도 1a에 나타낸 예시적 실시예들에서, 디바이스 층 재료들은 결정성 본체(131)의 GaN 채널 영역 위에 배치되는 분극 층(135)을 포함한다. 분극 층(135)은 채널 영역 내에 2차원 전자 가스(2DEG)(136)를 생성하는 것이다.
일부 실시예들에서, 융기된 도핑 결정성 재료는 비실리콘 결정성 본체 또는 디바이스 층 재료의 적어도 하나의 비손상된 표면과 물리적으로 접촉된다. 그러한 실시예들에 대해, 융기된 도핑 결정성 재료는 비손상된 표면(들)으로부터 생성되고 융기된 구조체로 성장되었다. 손상된 표면 핵생성이 비결정성 재료에 의해 제한되는 경우, 융기된 도핑 결정성 재료는 결정성 본체 또는 디바이스 층 재료의 비손상된 미세구조체 후에 실질적으로 단결정일 수 있다. 도 1a는 분극 층(135)의 표면 상에 배치되는 융기된 도핑 결정성 재료(150)를 예시한다. 일부 실시예들에 대해, 융기된 도핑 결정성 재료(150)는 기본 결정성 본체(131) 및/또는 분극 층(135)의 것보다 더 많은 1 차수보다 더 많지 않은 전위 밀도를 갖는다. 예를 들어, 결정성 본체(131), 및/또는 분극 층(135)이 108 cm-2와 1011 cm-2 사이의 전위 밀도를 갖는 일부 예시적 GaN 실시예들에서, 융기된 도핑 결정성 재료(150)는 109 cm-2와 1012 cm-2 사이의 전위 밀도를 갖는다. 대조적으로, 손상된 표면으로부터 성장되는 융기된 도핑된 재료가 디바이스 층의 상단 표면에 존재하는 것보다 훨씬 더 큰 수의 결함들을 가지면, 전위 밀도는 최상의 경우에, 그리고 더 가능하게, 간단히 다결정에서 여러 차수만큼 더 클 것이다.
융기된 도핑 결정성 재료는 디바이스 층 재료 조성들 및/또는 디바이스 층 재료들을 포함하는 디바이스에 적절한 것으로 공지된 임의의 조성일 수 있다. 결정성 본체(131)가 GaN이고 분극 층(135)의 상단 표면이 다른 III-N 재료(예를 들어, AlInN)를 포함하는 하나의 예시적 실시예에서, 융기된 도핑 결정성 재료(150)는 InGaN의 단일 결정을 포함한다. 추가 실시예들에서, 결정성 InGaN은 트랜지스터의 소스 및/또는 드레인 영역들의 기능을 하기 위해 n+ 도핑된다. n+ 도핑 레벨은 실시예들이 이러한 맥락에서 제한되지 않으므로, GaN 디바이스의 N+ 소스/드레인을 위해 전형적으로 이용되는 어느 것일 수 있다.
일부 실시예들에서, 융기된 도핑 결정성 재료는 기본 비실리콘 결정성 본체 또는 디바이스 층 재료의 하나보다 많은 표면과 물리적으로 접촉된다. 도 1a에서, 융기된 도핑 결정성 재료(150)는 분극 층(135)의 상단 표면 및 리세스 에지(133)의 적어도 일부 둘 다로 연장되거나, 랩 어라운드된다. 융기된 도핑 결정성 재료(150)는 리세스 측벽(133)과 친밀하게 접촉된다. 반도체 디바이스 구조체(101)의 맥락에서, 디바이스 기능성은 2DEG(136)와 융기된 도핑 결정성 재료(150) 사이의 계면의 품질에 상당히 영향을 받을 수 있다. 도 1에 예시된 바와 같이, 융기된 도핑 결정성 재료(150)가 리세스 에지(133)를 통해 2DEG(136)에 연결되는 경우, 발명자들은 더 낮은 접촉 저항이 실질적으로 단일 결정성이고 사전 처리에 의해 손상되지 않은 결정성 표면, 예컨대 분극 층(135)의 상단 표면에서 비롯되는 성장 프런트에 의해 성장되었던 도핑된 결정성 재료로 달성될 수 있는 것을 발견했다.
도 1b는 일부 실시예들에 따라, 융기된 도핑 결정성 재료(150)의 성장 프런트의 이동을 더 예시한다. 도시된 바와 같이, 초기 융기된 도핑 결정성 재료(150A)는 성장 마스크(140)에 의해 커버되지 않은 분극 층(135)의 상단 c-평면 표면으로부터 성장된다. 리세스 측벽(133) 상의 핵생성은 리세스 측벽(133)을 따르는 성장 조건들 및/또는 미세구조체의 조건 때문에 비교적 더 느릴 수 있다. 부가 성장 시간 후에, 초기 융기된 도핑 결정성 재료(150A)는 중간 융기된 도핑 결정성 재료(150B)로 확장되었다. 리세스 측벽(133)에서의 광범위한 핵생성 없이, 리세스 측벽(133)을 교차하는 초기 융기된 도핑 결정성 재료(150A)의 표면은 리세스 측벽(133)과 친밀 재료 접합을 갖는 중간 융기된 도핑 결정성 재료(150B)를 형성하기 위해 단일 결정(성장 프런트 화살표들에 의해 도시됨)과 같이 리세스 측벽(133) 아래 측방으로 전진될 수 있다. 마찬가지로, 비결정성 재료(115)에 의해 방지되는 리세스(132)의 하단에서의 경쟁적 핵생성 경우, 비결정성 재료(115)를 교차하는 중간 융기된 도핑 결정성 재료(150B)의 표면은 양호한(낮은) 시트 저항을 갖는 연장된 융기 도핑 결정성 재료(150C)를 형성하기 위해 단일 결정과 같이 비결정성 재료(115)에 걸쳐 측방으로 전진될 수 있다. 성장 시간은 디바이스 디자인 선택의 문제로서, 덜 연장된 융기 도핑 결정성 재료(예를 들어, 도 1a의 150), 또는 더 연장된 융기 도핑 결정성 재료(예를 들어, 도 1b의 150C)를 달성하기 위해 조정될 수 있다.
일부 실시예들에서, 측방 에피택셜 성장은 2DEG(136)가 상주하는 결정성 본체(131)의 일부를 융기된 도핑 결정성 재료(150)가 커버하는 것을 보장하기 위해 충분한 지속 동안 수행된다. 추가 실시예들에서, 성장은 도 1a에 도시된 바와 같이, 융기된 도핑 결정성 재료(150)에 의해 커버되지 않은 리세스 측벽(133)의 적어도 일부에서 중단된다. 그러한 실시예들에서, 융기된 도핑 결정성 재료(150)로부터의 기판 누출은 (예를 들어, 도 1b의 연장된 융기 도핑 결정성 재료(150C)에 대해 도시된 바와 같이) 융기된 도핑 결정성 재료(150)가 리세스 측벽(133)의 전체 깊이 위에 형성되도록 허용되는 다른 실시예들에 대한 것보다 더 적을 수 있다.
일부 실시예들에서, 반도체 디바이스 구조체는 기본 비결정성 재료 위에 연장되는 융기된 결정성 본체의 비실리콘 결정성 에지를 랩 어라운드하는 융기된 도핑 결정성 재료를 포함한다. 도 2는 일부 실시예들에 따라, 비결정성 재료(215) 위에 연장되는 융기된 비실리콘 결정성 본체(231)를 랩 어라운드하는 융기된 도핑 결정성 재료(250)를 포함하는 반도체 디바이스 구조체(201)의 단면도이다. 그러한 실시예들에 대해, 상기 설명된 바와 같이 리세스를 백필링하는 것보다는 오히려, 비결정성 재료(215)는 인접 구조체들로 융기된 도핑 결정성 재료(250)의 후속 과성장을 방지하기 위해 우선 템플릿 성장 마스크로 이용되고 그 다음에 강화된다.
결정성 본체(231)는 결정성 본체(131)에 대해 상기 설명된 조성들 중 어느 것을 가질 수 있다. 일부 실시예들에서, 융기된 결정성 본체(231)는 III-N 재료(예를 들어, AlN, GaN, AlGaN, InAlGaN 등)이다. 일부 실시예들에서, 결정성 본체(231)는 적어도 AgI, ZnO, CdS, CdSe, α-SiC, 및 BN을 더 포함하는 다른 섬유아연석 반도체이다. 일부 실시예들에서, 융기된 결정성 본체(231)는 GaAs, InP, InAs, InGaAs, InGaP 등을 포함하지만, 이들에 제한되지 않은 섬아연광 결정도를 갖는다.
일부 실시예들에서, 융기된 결정성 본체(231)는 단결정 미세구조체를 갖는다. 결정성 본체(231)의 결정 품질은 기판(205)으로부터 융기된 결정성 본체(231)를 성장시키기 위해 이용되는 재료 조성 및 기술들의 함수로서 극적으로 변화될 수 있다. 예를 들어, III-N 결정성 본체(231)는 108~1011/cm2만큼 높은 전위 밀도를 가질 수 있다. 도 2에 더 예시된 바와 같이, 일부 III-N 실시예들에서, 융기된 III-N 결정성 구조체(231)의 c-축은 결정성 본체(231)의 상단 표면과 거의 수직으로 이상적으로 정렬된다. 그러나, 실제로, c-축은 예를 들어 오프컷 또는 오프-축 기판 등 상의 불완전한 에피택셜 성장의 결과로서 약간 경사지며, 예를 들어 수직 미만의 몇 도로 경사질 수 있다. 일부 실시예들에서, {000-1} 평면은 결정성 본체(231)의 후면 표면에 더 근접한다. 그러한 실시예들은 Ga(또는 다른 그룹 III 원소)의 3개의 결합들이 기판(예시되지 않음)을 향해 지시되기 때문에 Ga 극성(+c)으로 언급될 수 있다. Ga(또는 다른 그룹 III 원소)의 3개의 결합들이 반대 방향으로 지시되는 대체 실시예들에 대해, 결정성 본체(231)는 N 극성(-c)으로 언급될 것이다.
일부 실시예들에서, 융기된 결정성 본체(231)는 결정성 표면 위에 배치되며, 결정성 표면은 예시적 실시예에서 미리 결정된 결정 배향을 갖는 실질적인 단결정 기판(205)의 표면 영역이다. 기판(205)은 실리콘, 게르마늄, SiGe, GaAs, InP와 같은 III-V 화합물들, 및 3C-SiC를 포함하지만, 이들에 제한되지 않은 다양한 재료들일 수 있다. 예시적 실시예에서, 기판(205)은 실리콘이며, 실리콘은 종래의 실리콘 MOSFET들과 HFET들의 모놀리식 통합에 유리하다. 실질적인 단결정 기판(205)의 결정학적 배향은 (100), (111), 또는 (110) 중 어느 것일 수 있다. 다른 결정학적 배향들이 또한 가능하다. 하나의 예시적 실리콘 기판 실시예에서, 기판(205)은 (100) 실리콘이다. (100) 실리콘 기판(205)에 대해, 반도체 표면은 융기된 결정성 구조체(231)의 핵생성을 용이하게 하기 위해, [110]을 향해 미스커팅되거나, 오프커팅되며, 예를 들어 2~10°일 수 있는 것이 유리하다.
또한 비결정성 재료(215)는 기판 결정성 표면 위에 배치된다. 비결정성 재료(215)는 비결정성 재료(115)에 대해 이전에 설명된 조성들 중 어느 것을 가질 수 있다. 일부 예시적 실시예들에서, 비결정성 재료(215)는 알루미나(Al2O3), 실리카(SiO), 실리콘 니트라이드들(SiN), 실리콘 옥시니트라이드들(SiON), 실리콘 카본니트라이드들(SiCN), 또는 폴리머 유전체들(예를 들어, 벤조시클로부텐)과 같지만, 이들에 제한되지 않은 유전체이다. 일부 실시예들에서, 비결정성 재료(215)는 스트라이프들 사이에 배치되는 기판 결정성 표면의 영역들에서 스트라이프들로 패턴화되는 비결정성 유전체 재료이다. 기판이 (100) 실리콘인 하나의 예시적 실시예에서, 유전체 재료의 트렌치들 및 스트라이프들은 기판의 <110> 방향과 정렬되는 가장 긴 길이들을 갖는다.
비결정성 재료 두께(T2)는 폭(W1)(예를 들어, 20nm~500nm)과 같이, 광범위하게(예를 들어, 10nm~200nm) 변화될 수 있다. 비결정성 재료 특징들의 측방 폭(W2)은 또한 상당하게, 예를 들어 100nm에서 1㎛까지 변화될 수 있다. 융기된 결정성 본체(231)는 비결정성 템플릿 재료 치수들, 에피택셜 성장 조건들 및 성장 지속 등의 함수로서 임의적 높이로 성장될 수 있다. 비결정성 재료 상단 표면(216) 위의 측방 과성장은 또한 구현에 따라 변화될 수 있다.
일부 실시예들에서, 하나 이상의 디바이스 층 재료는 융기된 비실리콘 결정성 본체 위에 배치된다. 하나 이상의 디바이스 층 재료는 결정성이고 융기된 결정성 본체의 측벽 또는 상단 표면 위에 배치될 수 있다. 일부 실시예들에서, 기본 결정성 본체의 성장 시딩 표면으로부터 유도되는 미세구조체 및 배향을 갖는 디바이스 층 재료들은 에피택셜 성장된다. 상기에 미리 설명된 바와 같이, 디바이스 층 재료들은 하나 이상의 헤테로접합을 포함하는 헤테로구조체를 형성할 수 있다. 예시적 융기된 GaN 결정성 본체의 맥락에서, 디바이스 층 재료들은 GaN 채널 재료, 및 하나 이상의 분극 층들(예를 들어, AlN, 및/또는 AlInN, 및/또는 AlGaN, 및/또는 InGaN)을 포함할 수 있다. 다른 디바이스 층 재료는 하나 이상의 터널링 층 재료들, 양자 우물 구조체 재료들 등을 포함할 수 있다. 도 2에 나타낸 일부 예시적 실시예들에서, 디바이스 층 재료들은 융기된 결정성 본체(231)의 GaN 채널 영역 위에 배치되는 분극 층(135)을 포함한다. 분극 층(135)은 채널 영역 내에 2차원 전자 가스(2DEG)(136)를 생성하는 것이다.
일부 실시예들에서, 융기된 도핑 결정성 재료는 융기된 비실리콘 결정성 본체 또는 디바이스 층 재료의 적어도 하나의 비손상된 표면과 물리적으로 접촉된다. 융기된 도핑 결정성 재료(250)는 융기된 도핑 결정성 재료(150)에 대해 이전에 설명된 조성 중 어느 것일 수 있다. 융기된 결정성 본체(231)가 GaN이고 분극 층(135)의 상단 표면이 다른 III-N 재료(예를 들어, AlInN)를 포함하는 하나의 예시적 실시예에서, 융기된 도핑 결정성 재료(250)는 InGaN의 단일 결정을 포함한다. 추가 실시예들에서, 결정성 InGaN은 트랜지스터 소스 및/또는 드레인의 기능을 하기 위해 n+ 도핑된다. n+ 도핑 레벨은 실시예들이 이러한 맥락에서 제한되지 않으므로, GaN 디바이스의 N+ 소스/드레인을 위해 전형적으로 이용되는 어느 것일 수 있다.
일부 실시예들에서, 융기된 도핑 결정성 재료는 기본 비실리콘 결정성 본체 또는 디바이스 층 재료의 하나보다 많은 표면과 물리적으로 접촉된다. 도 2에서, 융기된 도핑 결정성 재료(250)는 분극 층(135)의 상단 표면 및 융기된 에지(233)의 적어도 일부 둘 다로 연장되거나, 랩 어라운드된다. 융기된 도핑 결정성 재료(250)는 기본 비결정성 재료(215)를 넘어 연장되는 융기된 에지(233)와 친밀하게 접촉된다. 상기 설명된 바와 같이, 융기된 도핑 결정성 재료는 비손상된 표면(들)으로부터 핵생성되는 것이 유리하다. 비결정성 재료(215)는 융기된 도핑 결정성 재료를 핵생성하지 않을 것이다. 따라서, 고품질(단) 결정성 도핑된 재료는 양호한 접촉 저항을 융기된 결정성 본체(231)의 영역들에 제공하고 양호한 시트 저항을 비결정성 재료(215) 위해 측방으로 연장되는 임의의 도핑된 재료 내에 더 제공하기 위해 성장될 수 있다.
일부 실시예들에서, 성장 마스크(140)에 의해 커버되지 않은 분극 층(135)의 상단 표면은 손상되지 않는다. 융기된 에지(233)는 또한 융기된 결정성 본체(231)의 측방 에피택셜 과성장에서 갓 나온 비손상된 결정성 표면일 수 있다. 디바이스 층들(예를 들어, 분극 층(135))의 사전 성장은 융기된 에지(233) 상에서보다는 오히려, 융기된 본체(231)의 상단 표면(c-평면)에서 우선적으로 핵생성될 수 있었다. 융기된 도핑 결정성 재료(250)는 분극 층(135)의 상단 표면 및 융기된 측벽(233)을 포함하는 다수의 비손상된 표면들과 친밀하게 물리적으로 접촉될 수 있다. 그러한 실시예들에 대해, 융기된 도핑 결정성 재료(250)는 이러한 비손상된 표면들 중 어느 하나, 또는 둘 다에서 핵생성될 수 있었다.
다른 실시예들에서, 융기된 측벽(233)은 예를 들어 분극 층(135)의 일부를 제거하고 융기된 측벽(233)을 교차하는 2DEG(136)를 노출시키는 사전 처리의 결과로 손상될 수 있다. 그러한 실시예들에 대해, 융기된 측벽(233)은 리세스 측벽(133)(도 1a)의 맥락에서 상기 설명된 것과 본질적으로 동일한 속성들을 가질 수 있다. 그 다음, 융기된 도핑 결정성 재료(250)는 에치 손상된 리세스 측벽(도 1b)을 갖는 실시예들에 대해 상기에 실질적으로 설명된 바와 같이, 성장 프런트가 더 긴 성장 시간에 융기된 측벽(233) 위에 연장되기 위해 진행하면서 분극 층(135)의 상단 표면으로부터 핵생성되는 것이 유리하다. 융기된 측벽(233)에서의 큰 수의 결정 결함들에 상관없이, 융기된 도핑 결정성 재료(250)는 결정성 본체 또는 디바이스 층 재료의 비손상된 미세구조체 후에 단결정되는 것이 유리하다. 도 2에 의해 나타낸 일부 실시예들에 대해, 융기된 도핑 결정성 재료(250)는 기본 융기된 결정성 본체(231), 및/또는 분극 층(135)의 것보다 더 많은 1차수보다 더 많지 않은 전위 밀도를 갖는다. 예를 들어, 융기된 결정성 본체(231), 및/또는 분극 층(135)이 108 cm-2와 1011 cm-2 사이의 전위 밀도를 갖는 일부 예시적 GaN 실시예들에서, 결정성 접촉 재료(250)는 109 cm-2와 1012 cm-2 사이의 전위 밀도를 갖는다.
도 3 및 도 4는 일부 실시예들에 따라, 융기된 랩 어라운드 도핑된 결정성 재료를 포함하는 GaN 트랜지스터들(301 및 401)을 도시하는 단면도들 각각이다. 예시적 III-N HFET 실시예들이 도시된다. 그러나, 발명자들은 본원에 설명되는 구조체들 및 기술들이 LED, 포토닉, 또는 광전 변환 응용들을 위해 적어도 트랜지스터들(예를 들어, HBT들을 더 포함함) 및 (포토)다이오드들을 포함하는 많은 다른 반도체 디바이스들에 광범위하게 적용가능한 것을 현재 이해한다. 따라서, 대체 반도체 디바이스의 특성들에 친숙한 본 기술분야의 통상의 기술자는 예시적 HFET 디바이스(들)와 대체 디바이스(들) 사이의 현저한 부적합성의 일부 특정 선험적 지식이 없을 때 본원에 설명되는 기술들을 성공적으로 적용할 수 있을 것으로 예상된다.
트랜지스터들(301 및 401)에 따른 일부 III-N HFET 실시예들에서, 게이트 단자(360)는 게이트 유전체(도시되지 않음) 위에 배치된다. 게이트 단자 및 게이트 유전체는 III-N 분극 층(135) 및 비리세스된 III-N 결정성 구조체(131) 또는 융기된 III-N 결정성 구조체(231)의 채널 영역 위에 게이트 스택을 포함한다. 게이트 단자(260)는 III-N 분극 층(135) 아래에 배치되는 채널 반도체 층으로부터 적절한 전도율 및 일 함수 차이를 갖는 것으로 공지된 임의의 금속 또는 반도체일 수 있다. 게이트 유전체는, 존재한다면, III-N FET들에 적절한 것으로 공지된 임의의 하이-k 또는 종래의 유전체 재료일 수 있다.
일부 실시예들에서, 단일 결정성 융기된 도핑된 재료는 층간 유전체에 의해 둘러싸여진다. 도 3 및 도 4에 예시된 바와 같이, 융기된 접촉 재료(150 및 250)의 표면들은 평탄화된 유전체(380) 내에 캡슐화된다. 디바이스 단자 금속화(370)는 임의의 공지된 아키텍처 후에 융기된 도핑 결정성 재료(150, 250)에 더 결합될 수 있다. 도 3에 예시된 예시적 실시예에서, 융기된 랩 어라운드 도핑된 결정성 재료(150)는 비평탄화되며, 콘택트 금속화물(370)은 가로놓인 평탄화된 층간 유전체(interlayer dielectric)(ILD)(380)를 통해 아래로 연장되고 결정성 접촉 재료(150)의 비평탄화된 표면 상에 놓여진다. 도 4에 예시된 예시적 실시예에서, 융기된 랩 어라운드 결정성 n+ 도핑된 재료(250)는 평탄화되며, 콘택트 금속화물(370)은 ILD(380)를 통해 아래로 연장되고 결정성 n+ 도핑된 재료(250)의 평탄화된 표면 상에 놓여진다. 콘택트 금속화물(370)의 상단 표면은 게이트 스택(360)과 실질적으로 평면이다. 일부 추가 실시예들에서, 시스템-온-칩(System-On-Chip)(SoC)은 제1 결정성 표면 영역 위에 배치되는 실리콘계 트랜지스터들(도시되지 않음), 및 제2 결정성 표면 영역 위에 배치되는 비실리콘계 트랜지스터들, 예컨대 HFET(401)를 포함한다.
상기 설명된 반도체 헤테로구조체들 및 반도체 디바이스들은 다양한 방법들을 사용하여 제조될 수 있다. 융기된 도핑 결정성 재료의 에피택셜 과성장은 다양한 기술들 및 처리 챔버 구성들을 이용할 수 있다. 실시예들에서, 측방 에피택셜 과성장 조건들은 핵생성된 결정의 측방 성장 면을 전진시키는데 유리하도록 조작된다(engineer).
도 5는 실시예들에 따라, 융기된 결정성 접촉 재료에 의해 GaN 트랜지스터를 형성하는 방법(501)을 예시하는 흐름도이다. 방법(501)은 반도체 헤테로구조체(101)(도 1a)를 형성하고, GaN 트랜지스터(301)(도 3)를 더 형성하기 위해 이용될 수 있다.
방법(501)(도 5)은 동작(505)에서 결정성 GaN 재료 층을 포함하는 기판을 수용하는 것으로 시작된다. 일부 실시예들에서, III-N 에피택셜 성장 공정은 네이티브(native) 또는 비-네이티브 기판 상에 GaN 결정을 형성하기 위해 방법(501)의 상류에 이용된다. 방법(501)은 분극 재료 층이 GaN 재료의 표면 위에 퇴적되는 동작(515)에서 계속된다. 임의의 공지된 기술은 동작(515)에서 분극 재료를 성장시키거나 퇴적하기 위해 이용될 수 있다. 동작(525)에서, 리세스들은 결정성 GaN 재료 층 밖으로 에칭된다. 일부 실시예들에서, 예를 들어 마스크는 분극 재료 위에 퇴적되고 후속 리세스 에치 동안 분극 층을 보호하기 위해 패턴화된다. 일부 실시예들에서, 동작(525)에서 수행되는 리세스 에치는 GaN 재료 층의 비마스킹된 부분들을 플라즈마 가압 에천트 종들에 노출하는 것을 수반한다. GaN을 리세스 에칭하는데 적절한 것으로 공지된 임의의 플라즈마 에치 공정은 실시예들이 이 점에 있어서 제한되지 않으므로 동작(525)에서 이용될 수 있다.
방법(501)은 동작(525)에서 형성되는 리세스(들)가 비결정성 재료와 부분적으로 백필링되는 동작(535)에서 계속된다. 상기 설명된 비결정성 재료들 중 어느 것은 동작(535)에서 퇴적될 수 있다. 임의의 공지된 얕은 트렌치 분리 퇴적 및/또는 에치백 공정은 동작(535)에서 이용될 수 있다. 일부 실시예들에서, 비결정성 유전체 재료는 예를 들어 임의의 공지된 화학적-기계적 연마(chemical-mechanical polishing)(CMP) 공정에 의해 리세스들 내에서만 비결정성 재료를 남기기 위해 컨포멀하게(conformally) 퇴적되고 다시 연마된다. 일부 실시예들에서, 비결정성 유전체 재료는 예를 들어 임의의 공지된 스핀 온 또는 슈퍼 필 공정에 의해 리세스들 내에서만 비결정성 재료를 형성하기 위해 슈퍼 컨포멀하게 퇴적된다.
방법(501)은 융기된 도핑 결정성 재료가 GaN 재료의 노출된 비손상된 표면으로부터 에피택셜 성장되는 동작(545)에서 계속된다. 일부 실시예들에서, 리세스 에칭 동작(525) 동안 분극 층을 마스킹하는 재료는 동작(525)에서 형성되는 리세스의 에지에 인접한 기본 분극 재료의 에지 부분을 노출하기 위해 측방으로 에칭된다. 추가 실시예들에서, 에피택셜 공정은 분극 재료의 노출된 c-평면 상의 핵생성 부위들에서 융기된 도핑 III-N 접촉 재료, 예컨대 n+ 도핑된 InGaN 소스/드레인 재료를 성장시키기 위해 이용될 수 있다. 동작(545)은 제1 에피택셜 성장 조건들(예를 들어, 제1 III-N 성장 압력, 제1 III-N 성장 온도, 및 제1 V/III 성장 전구체 비율)에 의존할 수 있고, 다수의 성장 조건들을 더 포함할 수 있다. 초기 성장 기간 후에, 성장 조건들은 동작(525)에서 형성되는 리세스의 측벽들 주위에 재료를 랩핑하기 위해 융기된 도핑 결정성 재료(예를 들어, n+ InGaN)의 측방 에피택셜 과성장(lateral epitaxial overgrowth)(LEO)에 유리하도록 변화될 수 있다. 일부 실시예들에서, 측방 에피택셜 성장은 리세스 측벽들의 임의의 손상된 GaN 표면들 위에 전진함에 따라 결정성을 유지하여, 2DEG의 영역에서 리세스 측벽들과 친밀하게 접촉한다.
추가 실시예들에서, 융기된 도핑 소스/드레인 재료는 또한 비결정성 재료가 더 낮은 품질의 도핑된 소스/드레인 재료의 핵생성을 차단하기 위해 이용되었던 후에 비결정성 성장 마스크 재료의 적어도 일부의 제거 다음에 수행되는 제2 성장 단계 동안 차원적으로 확장될 수 있다. 예를 들어, 비결정성 재료는 2DEG가 단일 결정성 도핑된 반도체에 연결되는 것을 보장하기 위해 제1 성장 단계 동안 이용될 수 있다. 그 다음, 비결정성 마스크는 제거될 수 있고 제2 양의 도핑된 반도체는 도핑된 다결정성 소스/드레인 재료가 더 허용가능한 제2 위상 동안 성장된다.
동작(555)에서, GaN 디바이스는 임의의 공지된 기술에 의해 디바이스의 채널 영역 내의 분극 층 위에 게이트 스택을 형성함으로써 완성된다. 채널 영역 내에서 분극 층을 마스킹하는 재료(들)는 제거될 수 있고, 분극 층은 (원하는 경우) 얇게 된다. 또한, 동작(555)에서, 융기된 도핑 결정성 재료와 접촉하는 ILD 및 금속화는 본 기술분야에 공지된 임의의 기술에 의해 형성될 수 있다.
도 6은 실시예들에 따라, 융기된 랩 어라운드 결정성 소스/드레인 재료에 의해 실리콘 MOSFET들 및 GaN HFET들을 포함하는 SoC를 형성하는 방법(601)을 예시하는 흐름도이다. 방법(601)은 예를 들어 HFET(401)(도 4)를 형성하기 위해 이용될 수 있다. 도 7a, 도 7b, 도 7c, 도 7d, 도 7e, 도 7f, 도 7g, 및 도 7h는 실시예들에 따라, 도 6에 예시되는 방법에서의 선택된 동작들이 수행됨에 따라 전개되는 SoC의 단면도들이다.
우선 도 6을 참조하면, 방법(601)은 기판의 제1 영역 또는 일부 위에 비결정성 재료를 형성하는 것으로 시작된다. 일부 실시예들에서, 비결정성 재료는 재료에 적절한 것으로 공지된 임의의 기술에 의해 퇴적되는 유전체이다. 동작(620)에서, 비결정성 재료는 예를 들어 기판의 결정성 시딩 표면을 노출하는 트렌치들을 비결정성 재료에 형성하기 위해 패턴화된다. 결정성 시딩 표면은 벌크 기판 또는 기판의 일부 계면 재료의 표면일 수 있다. 일부 실시예들에 대해, 비결정성 재료는 후속 비실리콘 에피택셜 성장을 위한 템플릿, 및 융기된 소스/드레인 재료의 후속 과성장을 한정하는 마스크의 역할을 둘 다 한다. 임의의 패턴 전사 기술은 동작(620)에서 이용될 수 있다. 비실리콘 결정의 헤테로에피택셜 성장에 적절한 것으로 공지된 임의의 템플릿 구조체가 동작(620)에서 이용될 수 있지만, (100) 입방 반도체 표면을 포함하는 예시적 실시예들에서, 템플릿은 기판의 <110> 방향으로 연장되는 트렌치들을 포함한다. 템플릿 구조체들은 예를 들어 (100) 실리콘 표면의 스트라이프들을 노출한다. 도 7a는 기판(205)이 핀 구조체들(706)을 갖는 제1(실리콘 CMOS) 영역(102), 및 융기된 결정성 구조체가 형성되는 제2 영역(103) 둘 다를 포함하는 하나의 예시적 실시예를 더 예시한다. 7b에 더 도시된 바와 같이, 비결정성 재료(215)는 템플릿 구조체로 패턴화된다.
도 6으로 돌아가면, 동작(630)에서, III-N 재료(예를 들어, GaN)는 템플릿 구조체를 백필링(예를 들어, 트렌치 스트라이프들을 백필링)하기 위해 노출된 시딩 표면으로부터 성장된다. 재료 성장은 금속 유기 화학 기상 퇴적(metal-organic chemical vapor deposition)(MOCVD), 또는 분자 빔 에피택시(molecular beam epitaxy)(MBE)와 같지만, 이들에 제한되지 않은 임의의 공지된 기술에 의한 것일 수 있다. 일부 실시예들에서, 900 ℃ 이상의 상승된 온도들은 GaN 결정성 구조체를 에피택셜 성장시키기 위해 동작(630)에서 이용된다. 템플릿 구조체가 실질적으로 백필링될 때(즉, 비결정성 재료가 평탄화될 때), 성장 조건들은 동작(640)에서 비결정성 템플릿 재료 위에 III-N 결정성 구조체의 측방 에피택셜 과성장(LEO)에 유리하도록 변화될 수 있다. 일부 실시예들에서, 동작(640)에서 이용되는 LEO 공정은 경사진 측벽 패싯들의 형성에 유리하다. c-평면과 평행하지 않고 수직이 아닌 섬유아연석 결정 패싯들에 유리한 속도들에서의 과성장은 III-N 결정성 구조체의 상단 표면의 품질이 과성장 시간에 따라 개선되도록 c-평면에서 떨어져서 그리고 측벽들을 향해 결함들을 굴복시키는 것으로 발견되었다. 도 7c에 더 예시된 예시적 실시예에서, 동작(630)의 종결 시에, III-N 결정성 구조체(730)는 비결정성 재료(215)와 실질적으로 평면이다. 도 7d에 더 예시된 바와 같이, 피크트(peaked) 프로파일들을 갖는 융기된 II-N 결정성 구조체들(730A, 730B, 및 730C)은 동작(640)의 초기 부분 동안 형성된다. 부가 LEO의 경우, 피크들(730A~730C)은 사다리꼴 프로파일들로 확장되며, 도 7e에 예시되는 병합된 융기된 구조체(231)로 계속 확장된다.
도 6으로 돌아가면, 동작(650)에서, III-N 분극 층은 LEO 동작(640)에 의해 형성되는 융기된 III-N 결정성 구조체 위에 성장된다. 임의의 종래의 에피택셜 공정은 III-N 분극 층을 형성하기 위해 이용될 수 있다. 일부 실시예들에서, 분극 층은 융기된 III-N 결정성 구조체의 c-평면으로부터의 성장에 유리한 조건들에서 성장된다. 융기된 III-N 결정성 구조체 측벽들의 성장 조건들 및 성질들에 따라, 아주 적은 III-N 분극 재료는 동작(650) 동안 융기된 III-N 결정성 구조체의 측벽들 상에 형성될 수 있거나, 하나도 형성되지 않을 수 있다. 도 7f에 더 예시된 바와 같이, 분극 층(135)은 상승된 결정성 구조체(231) 상에 성장된다.
도 6으로 돌아가면, 동작(660)에서, 융기된 III-N 결정성 소스/드레인 재료은 LEO 동작(640)에 의해 형성되는 융기된 III-N 결정성 구조체의 영역 상에 및/또는 동작(650)에서 형성되는 III-N 분극 층의 영역 상에 에피택셜 성장된다. 융기된 III-N 결정성 소스/드레인 재료는 선택된 소스/드레인 재료에 적절한 것으로 공지된 임의의 에피택셜 공정에 의해 성장될 수 있다. 일부 실시예들에서, n+(Si) 도핑된 InGaN은 MOCVD, MBE 등에 의해 성장된다. 일부 실시예들에서, 융기된 III-N 결정성 소스/드레인 재료를 성장시키기 전에, 희생 마스킹 재료는 융기된 III-N 결정성 구조체의 채널 영역에 놓이는 III-N 분극 층의 일부 위에 형성되고 및/또는 패턴화된다. 그 다음, 융기된 III-N 결정성 소스/드레인 재료는 마스킹 재료 주위에 성장된다. 일부 실시예들에서, 결정성 소스/드레인 재료가 2DEG와 연결되는 융기된 III-N 결정성 구조체의 영역들 상에 배치되는 임의의 III-N 분극 재료는 융기된 III-N 결정성 소스/드레인 재료 성장을 시작하기 전에 제거될 수 있다. 특정 분극 재료를 제거하는 것으로 공지된 임의의 에천트 및 에칭 공정은 이러한 목적을 위해 이용될 수 있다.
동작(610)에서 형성되는 희생 마스킹 재료 및 비결정성 재료는 융기된 III-N 결정성 소스/드레인 재료 성장을 한정할 수 있다. 일부 실시예들에서, 융기된 III-N 결정성 소스/드레인 재료는 노출된 분극 재료의 c-평면으로부터의 성장에 유리한 조건들에서 초기에 성장된다. 그 후에, LEO 공정은 융기된 III-N 결정성 구조체의 측벽 부분 위에 융기된 III-N 결정성 소스/드레인 재료를 측방으로 과성장시키기 위해 수행된다. LEO 공정이 충분히 긴 일부 실시예들에서, 융기된 III-N 결정성 소스/드레인 재료는 동작(610)에서 형성되는 비결정성 재료의 적어도 일부 위에 측방으로 성장된다. 도 7g에 더 예시된 바와 같이, 융기된 III-N(예를 들어, n+ InGaN) 결정성 소스/드레인 재료(250)는 분극 층(135) 상의 핵생성 부위로부터 측방으로 과성장되어, 융기된 III-N(예를 들어, GaN) 결정성 구조체(231)의 측벽 아래로 랩핑된다.
도 6으로 돌아가면, 방법(601)은 게이트 스택이 HFET 채널 영역 내의 분극 층 위에 퇴적되는 동작(670)에서 계속된다. 소스/드레인 금속화는 동작(660)에서 형성되는 융기된 결정성 소스/드레인 재료에 접촉된다. 일부 실시예들에서, 동작(660) 동안 채널 영역 위에 배치되는 마스킹 재료는 HFET의 게이트 스택이 형성되는 희생 맨드렐로 더 이용된다. 마스킹 재료의 제거 후에, 분극 층은 (예를 들어, 리세스된 게이트 실시예에서) 얇게 될 수 있다. 일부 실시예들에서, 유전체 스페이서는 동작(660)에서 형성되는 도핑된 결정성 재료와 게이트 스택 사이의 분리로서 마스킹 재료에 의해 남겨지는 리세스에 형성된다. 도 7h에 더 예시된 예시적 실시예에서, 게이트 스택(360)의 형성은 게이트 유전체의 퇴적 및 마스킹 재료가 제거된 리세스 내의 게이트 전극의 퇴적을 더 수반한다. 임의의 공지된 유전체 퇴적 공정, 예컨대 CVD 및 ALD는 게이트 유전체를 형성하기 위해 이용될 수 있다. 임의의 공지된 금속 퇴적 공정, 예컨대 CVD, ALD, 및/또는 PVD는 게이트 전극을 형성하기 위해 이용될 수 있다. ILD(380)는 게이트 스택의 형성 전 또는 후에 더 퇴적되고 및/또는 평탄화될 수 있다. 임의의 공지된 기술이 콘택트 금속화물(370)을 형성하기 위해 이용될 수 있다.
방법(601)(도 6)은 실리콘계 MOSFET가 기판 위에 형성되는 동작(680)에서 계속된다. 임의의 공지된 MOSFET 제조 공정은 동작(680)에서 지원될 수 있다. 도 7h에 더 예시된 예시적 실시예에서, 비평면 MOSFET(125)(예를 들어, finFET)는 임의의 공지된 기술을 사용하여 형성된다. 대체 실시예들에서, 평면 MOSFET가 형성된다. 방법(601)(도 6)은 임의의 공지된 백엔드 금속화 공정을 사용하여 실리콘계 MOSFET 및 III-N계 HFET의 상호연결에 의해 동작(690)에서 종료된다.
도 8은 본 발명의 실시예들에 따라, 이동 컴퓨팅 플랫폼(805) 및/또는 데이터 서버 머신(806)이 융기된 결정성 접촉 재료를 포함하는 적어도 하나의 GaN HFET를 포함하는 IC를 이용하는 시스템(800)을 예시한다. 서버 머신(806)은 예를 들어 래크 내에 배치되고 전자 데이터 처리를 위해 함께 네트워킹되는 임의의 수의 고성능 컴퓨팅 플랫폼들을 포함하는 임의의 상업용 서버일 수 있으며, 서버 머신은 예시적 실시예에서 패키지화된 모놀리식 IC(850)를 포함한다. 이동 컴퓨팅 플랫폼(805)은 전자 데이터 디스플레이, 전자 데이터 처리, 무선 전자 데이터 송신 등 각각을 위해 구성되는 임의의 휴대용 디바이스일 수 있다. 예를 들어, 이동 컴퓨팅 플랫폼(805)은 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 어느 것일 수 있고, 디스플레이 스크린(예를 들어, 용량성, 유도성, 저항성, 또는 광 터치스크린), 칩 레벨 또는 패키지 레벨 통합 시스템(810), 및 배터리(815)를 포함할 수 있다.
확대도(820)에 예시된 통합 시스템(810) 내에, 또는 서버 머신(806) 내의 독립형 패키지화된 칩으로 배치되든지, 패키지화된 모놀리식 IC(850)는 예를 들어 본원의 다른 곳에 설명되는 바와 같이, 메모리 칩(예를 들어, RAM), 또는 HT 안정 계면 층 위에 배치되는 적어도 하나의 III-N HFET를 포함하는 프로세서 칩(예를 들어, 마이크로프로세서, 멀티 코어 마이크로프로세서, 그래픽 프로세서 등)을 포함한다. 모놀리식 IC(850)는 전력 관리 집적 회로(power management integrated circuit)(PMIC)(830), 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)(예를 들어, 디지털 기저대역을 포함하고 아날로그 프런트 엔드 모듈은 송신 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 더 포함함)를 포함하는 RF(무선) 집적 회로(RF(wireless) integrated circuit)(RFIC)(825), 및 그것의 컨트롤러(835) 중 하나 이상과 함께, 보드, 기판, 또는 인터포저(860)에 더 결합될 수 있다.
기능적으로, PMIC(830)는 배터리 전력 조절, DC 대 DC 변환 등을 수행할 수 있으므로, 전류 공급을 다른 기능 모듈들에 제공하는 출력과 함께 배터리(815)에 결합되는 입력을 갖는다. 더 예시된 바와 같이, 예시적 실시예에서, RFIC(825)는 3G, 4G, 5G 이상으로 지정되는 임의의 다른 무선 프로토콜들뿐만 아니라, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(long term evolution)(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, 에지, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그것의 파생물들을 포함하지만 이들에 제한되지 않은, 다수의 무선 표준들 또는 프로토콜들 중 어느 것을 구현하기 위해 안테나(도시되지 않음)에 결합되는 출력을 갖는다. 대안 구현들에서, 이러한 보드 레벨 모듈들 각각은 모놀리식 IC(850)의 패키지 기판에 결합되는 개별 IC들 위로 통합되거나 모놀리식 IC(850)의 패키지 기판에 결합되는 단일 IC 내에 통합될 수 있다.
도 9는 본 개시내용의 적어도 일부 구현들에 따라 배열되는 컴퓨팅 디바이스(900)의 기능 블록도이다. 컴퓨팅 디바이스(900)는 예를 들어 플랫폼(805) 또는 서버 머신(806) 내부에서 발견될 수 있다. 디바이스(900)는 본 발명의 실시예들에 따라, 융기된 결정성 접촉 재료를 포함하는 적어도 하나의 III-N HFET를 더 통합할 수 있는, 프로세서(904)(예를 들어, 애플리케이션 프로세서)와 같지만, 이에 제한되지 않은 다수의 구성요소들을 호스팅하는 머더보드(902)를 더 포함한다. 프로세서(904)는 머더보드(902)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 일부 예들에서, 프로세서(904)는 프로세서(904) 내에 패키지화되는 집적 회로 다이를 포함한다. 일반적으로, 용어 "프로세서" 또는 "마이크로프로세서"는 전자 데이터를 레지스터들 및/또는 메모리에 더 저장될 수 있는 다른 전자 데이터로 변환하기 위해 레지스터들 및/또는 메모리로부터 전자 데이터를 처리하는 임의의 디바이스 또는 디바이스의 일부를 언급할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩들(906)은 또한 머더보드(902)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 추가 구현들에서, 통신 칩들(906)은 프로세서(904)의 일부일 수 있다. 그것의 응용들에 따라, 컴퓨팅 디바이스(900)는 머더보드(902)에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 구성요소들을 포함할 수 있다. 이러한 다른 구성요소들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 위치 확인 시스템(global positioning system)(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대 하드 디스크 드라이브, 고체 상태 드라이브(solid-state drive)(SSD), 콤팩트 디스크(compact disk)(CD), 디지털 다기능 디스크(digital versatile disk)(DVD) 등) 등을 포함하지만, 이들에 제한되지 않는다.
통신 칩들(906)은 컴퓨팅 디바이스(900)로의 그리고 컴퓨팅 디바이스로부터의 데이터의 전송을 위해 무선 통신들을 가능하게 할 수 있다. 용어 "무선" 및 그것의 파생어들은 비고체 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않는 것을 암시하지 않지만, 일부 실시예들에서 그들은 그렇지 않을 수 있다. 통신 칩들(906)은 본원의 다른 곳에 설명되는 것들을 포함하지만 이들에 제한되지 않은 다수의 무선 표준들 또는 프로토콜들 중 어느 것을 구현할 수 있다. 논의된 바와 같이, 컴퓨팅 디바이스(900)는 복수의 통신 칩들(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 더 짧은 범위 무선 통신들, 예컨대 Wi-Fi 및 블루투스에 전용일 수 있고, 제2 통신 칩은 더 긴 범위 무선 통신들, 예컨대 GPS, 에지, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들에 전용일 수 있다.
본원에 제시되는 특정 특징들은 다양한 구현들을 참조하여 설명되었지만, 이러한 설명은 제한적 의미로 해석되도록 의도되지 않는다. 그러므로, 본 개시내용이 속하는 본 기술분야의 통상의 기술자들에게 분명한 다른 구현들뿐만 아니라, 본원에 설명되는 구현들의 다양한 수정들은 본 개시내용의 사상 및 범위 내에 있는 것으로 간주된다.
본 발명은 그렇게 설명되는 실시예들에 제한되지 않지만, 첨부된 청구항들의 범위로부터 벗어나는 것 없이 수정 및 변경에 의해 실시될 수 있다는 점이 인식될 것이다. 예를 들어, 상기 실시예들은 아래에 더 제공되는 바와 같은 특징들의 특정 조합들을 포함할 수 있다.
하나 이상의 제1 실시예들에서, 트랜지스터는 기판 위에 배치되는 비실리콘 디바이스 재료, 디바이스 재료의 상단 표면 위에 배치되고 디바이스 재료의 채널 영역 위에 배치되는 게이트 스택, 기판 위에 배치되고 디바이스 재료의 측벽에 인접하여 배치되고, 측벽의 일부를 커버하는 비결정성 재료를 포함한다. 트랜지스터는 디바이스 재료의 상단 표면 상에 배치되고, 디바이스 재료의 측벽을 랩 어라운드하는 융기된 도핑 결정성 재료, 및 융기된 도핑 결정성 재료에 결합되는 콘택트 금속화물을 더 포함한다.
하나 이상의 제1 실시예들을 증진하기 위해, 융기된 도핑 결정성 재료는 디바이스 재료의 상단 표면과 측벽 사이에 연장되는 단일 결정을 포함한다.
하나 이상의 제1 실시예들을 증진하기 위해, 융기된 도핑 결정성 재료는 1012 cm-2 이하의 전위 밀도를 갖는다.
하나 이상의 제1 실시예들을 증진하기 위해, 디바이스 층은 손상된 영역을 포함하고, 비결정성 재료는 손상된 영역의 적어도 일부를 커버한다.
하나 이상의 제1 실시예들을 증진하기 위해, 비실리콘 디바이스 재료는 디바이스 재료 내에 2DEG를 형성하는 III-N 헤테로접합을 포함한다. 융기된 도핑 결정성 재료는 디바이스 재료의 c-평면 상에 배치되는 n+ 도핑된 III-N 결정을 포함한다. n+ 도핑된 III-N 결정은 III-N 헤테로접합 위에 연장되고 2DEG와 전기적으로 결합되는 디바이스 재료의 측벽을 랩 어라운드한다.
바로 위의 실시예를 증진하기 위해, III-N 헤테로접합은 GaN 상에 배치되는 AlN 분극 층을 포함한다. 융기된 도핑 결정성 재료는 AlN 분극 층의 상단 표면 위에 배치된다. 측벽을 랩 어라운드하는 융기된 도핑 결정성 재료의 적어도 일부는 GaN 상에 직접 배치된다.
상기 제1 실시예들을 증진하기 위해, 비결정성 재료는 디바이스 재료 내의 리세스 내에 배치되고, 비결정성 재료의 상단 표면은 2DEG 아래에 리세스된다.
바로 위의 실시예를 증진하기 위해, 융기된 도핑 결정성 재료는 비결정성 재료와 직접 접촉된다.
상기 제1 실시예들을 증진하기 위해, 디바이스 재료는 비결정성 재료의 일부 상에서 측방으로 연장되는 융기된 III-N 결정성 본체를 포함한다.
바로 위의 실시예를 증진하기 위해, 융기된 도핑 결정성 재료는 비결정성 재료와 직접 접촉된다.
바로 위의 실시예를 증진하기 위해, 기판은 실리콘이고, 비결정성 재료 및 디바이스 재료는 기판의 (100) 표면 위에 배치되고, 게이트 스택은 게이트 유전체 상에 배치되는 게이트 전극을 포함하고, 게이트 스택은 유전체 스페이서만큼 융기된 도핑 결정성 재료로부터 분리된다.
하나 이상의 제2 실시예들에서, 반도체 디바이스는 결정성 기판, 기판 위에 배치되는 비결정성 재료, 및 비입방 결정도를 갖고 비결정성 재료 내의 하나 이상의 제1 트렌치에 배치되고 비결정성 재료의 일부 위에 측방으로 연장되는 상승된 구조체를 포함한다. 상승된 구조체와 동일한 결정도를 갖는 하나 이상의 디바이스 층은 상승된 구조체의 상단 표면 위에 배치되지만, 상승된 구조체의 측벽의 적어도 일부에 없다. 융기된 도핑 소스/드레인 재료는 상승된 구조체와 동일한 결정도를 가지며 하나 이상의 디바이스 층의 상단 표면 위에 배치되고, 디바이스 층에 의해 커버되지 않은 측벽의 일부와 접촉하기 위해 상승된 구조체를 더 랩 어라운드한다. 콘택트 금속화물은 융기된 소스/드레인 재료에 결합된다.
하나 이상의 제2 실시예들을 증진하기 위해, 융기된 도핑 소스/드레인 재료는 측벽과 콘택트 금속화물 사이에 연장되는 단일 결정을 포함한다.
하나 이상의 제2 실시예들을 증진하기 위해, 측벽에서의 결정 결함들의 수는 하나 이상의 디바이스 층의 상단 표면에서의 결정 결함들의 수보다 더 크다.
바로 위의 실시예를 증진하기 위해, 융기된 도핑 소스/드레인 재료의 전위 밀도는 상승된 구조체의 것보다 한 자릿수보다 더 많지 않다.
바로 위의 실시예를 증진하기 위해, 융기된 도핑 소스/드레인 재료는 1012 cm-2 이하의 전위 밀도를 갖는다.
하나 이상의 제3 실시예들에서, 반도체 디바이스를 형성하는 방법은 기판 위에 배치되는 비실리콘 결정성 재료 상에서 디바이스 층을 에피택셜 성장시키는 단계, 비실리콘 결정성 재료의 측벽에 인접한 비결정성 재료를 퇴적하는 단계, 디바이스 층 상에서 에피택셜 도핑된 결정성 소스/드레인 재료를 핵생성하는 단계, 및 디바이스 층 및 비실리콘 결정성 재료의 측벽 주위에 측방으로 도핑된 결정성 소스/드레인 재료를 에피택셜 성장시키는 단계를 포함한다.
바로 위의 실시예를 증진하기 위해, 방법은 비실리콘 결정성 재료에 측벽을 형성하기 위해 비실리콘 결정성 재료로 리세스를 에칭하는 단계, 리세스에 비결정성 재료를 퇴적하는 단계를 더 포함한다.
제3 실시예들을 증진하기 위해, 방법은 기판 위에 비결정성 재료를 퇴적하는 단계, 비결정성 재료에 하나 이상의 트렌치를 형성하는 단계, 기판 위에, 하나 이상의 트렌치 내에, 그리고 비결정성 재료 위에서 측방으로 융기된 비입방 결정성 구조체를 에피택셜 성장시키는 단계, 및 융기된 구조체 위에 하나 이상의 디바이스 층을 에피택셜 성장시키는 단계를 더 포함한다.
바로 위의 실시예를 증진하기 위해, 기판 표면은 10°미만만큼 오프커팅되는 (100) 실리콘을 포함하고, 융기된 구조체를 에피택셜 성장시키는 단계는 c-평면과 평행하지 않고 수직이 아닌 섬유아연석 결정 패싯들에 유리한 속도로 트렌치 재료 위에 III-N 재료를 측방으로 성장시키는 단계를 더 포함한다. 디바이스 층을 에피택셜 성장시키는 단계는 c-평면과 평행한 융기된 III-N 재료의 상단 표면 위에 III-N 분극 층을 성장시키는 단계를 포함한다.
바로 위의 실시예를 증진하기 위해, 융기된 구조체를 애피택셜 성장시키는 단계는 GaN을 측방으로 성장시키는 단계를 더 포함하고, 하나 이상의 디바이스 층을 성장시키는 단계는 GaN 위에 III-N 분극 층을 성장시키는 단계를 더 포함하고, 도핑된 결정성 소스/드레인 재료를 에피택셜 성장시키는 단계는 하나 이상의 디바이스 층보다 더 큰 1 차수 또는 크기 이하인 전위 밀도를 갖는 n+ 도핑된 InGaN을 측방으로 성장시키는 단계를 포함한다.
제3 실시예들을 증진하기 위해, 방법은 디바이스 층 위에 게이트 스택을 퇴적하는 단계, 및 게이트 스택의 반대 측면들 상에 배치되는 도핑된 결정성 소스/드레인 재료의 제1 및 제2 영역에 소스/드레인 콘택트 금속화물을 형성하는 단계를 더 포함한다.
그러나, 상기 실시예들은 이 점에 있어서 제한되지 않고, 다양한 구현들에서, 상기 실시예들은 그러한 특징들의 서브세트만을 착수하는 것, 그러한 특징들의 상이한 순서를 착수하는 것, 그러한 특징들의 상이한 조합을 착수하는 것, 및/또는 명시적으로 열거된 그러한 특징들 이외에 부가 특징들을 착수하는 것을 포함할 수 있다. 따라서, 본 발명의 범위는 첨부된 청구항들이 부여되는 균등물들의 전체 범위와 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.

Claims (14)

  1. 트랜지스터로서,
    제1 결정도를 갖는 기판;
    상기 기판의 제1 영역 위의 디바이스 재료 - 상기 디바이스 재료는 제2 결정도를 갖는 그룹 III-N 재료를 포함함 -;
    상기 기판의 제2 영역 위에 있고, 상기 디바이스 재료의 측벽의 하부에 인접하는 비결정성 재료;
    상기 디바이스 재료 위의 게이트 스택;
    상기 게이트 스택의 반대 측면들 상에 있고 상기 디바이스 재료에 결합되는 소스 재료 및 드레인 재료 - 상기 소스 및 드레인 재료들은 상기 제2 결정도를 갖고, 상기 디바이스 재료의 측벽의 상부에 인접함 -
    를 포함하는, 트랜지스터.
  2. 제1항에 있어서,
    상기 소스 및 드레인 재료들은 각각 상기 디바이스 재료의 상단 표면과 상기 측벽의 상부 사이에 연장되는 단일 결정을 포함하는, 트랜지스터.
  3. 제1항에 있어서,
    상기 소스 및 드레인 재료는 1012 cm-2 이하의 전위 밀도(dislocation density)를 갖는, 트랜지스터.
  4. 제1항에 있어서,
    상기 디바이스 재료는 표면 손상된 영역을 포함하고, 상기 비결정성 재료는 상기 표면 손상된 영역의 적어도 일부를 커버하는, 트랜지스터.
  5. 제1항에 있어서,
    상기 디바이스 재료는 상기 디바이스 재료의 적어도 일부분 내에 2DEG를 형성하는 III-N 헤테로접합을 포함하고;
    상기 소스 및 드레인 재료들은 상기 디바이스 재료의 c-평면과 접촉되는 III-N 결정을 포함하고 - 상기 III-N 결정은 n형 도펀트들을 포함함 -;
    상기 소스 및 드레인 재료들은 상기 III-N 헤테로접합 위에 연장되고, 상기 2DEG와 전기적으로 결합되는, 트랜지스터.
  6. 제5항에 있어서,
    상기 디바이스 재료는 Ga 및 N을 포함하고, 상기 III-N 헤테로접합은 Al 및 N을 포함하는 분극 층을 포함하고;
    상기 소스 및 드레인 재료는 상기 분극 층의 상단 표면 위에 있는, 트랜지스터.
  7. 제5항에 있어서,
    상기 비결정성 재료는 상기 디바이스 재료에서의 리세스 내에 있고;
    상기 비결정성 재료의 상단 표면은 상기 2DEG 아래에 리세스되는, 트랜지스터.
  8. 제7항에 있어서,
    상기 소스 및 드레인 재료들 중 적어도 하나는 상기 비결정성 재료와 직접 접촉되는, 트랜지스터.
  9. 제5항에 있어서,
    상기 디바이스 재료는 상기 비결정성 재료의 일부 위에서 측방으로 연장되는 III-N 결정성 본체를 포함하는, 트랜지스터.
  10. 제9항에 있어서,
    상기 소스 및 드레인 재료들 중 적어도 하나는 상기 비결정성 재료와 직접 접촉되는, 트랜지스터.
  11. 제10항에 있어서,
    상기 기판은 실리콘을 포함하고;
    상기 비결정성 재료 및 상기 디바이스 재료는 상기 기판의 (100) 표면 위에 있고;
    상기 게이트 스택은 게이트 유전체 위에 있는 게이트 전극을 포함하고;
    유전체 재료가 상기 게이트 전극과 상기 소스 및 드레인 재료들 사이에 있는, 트랜지스터.
  12. 반도체 디바이스로서,
    제1 결정도를 갖는 기판;
    상기 기판의 제1 영역 위의 비결정성 재료;
    상기 기판의 제2 영역 위의 상승된 구조체 - 상기 상승된 구조체는 제2 결정도를 갖고 상기 비결정성 재료에서의 하나 이상의 제1 트렌치 내에 있고, 상기 상승된 구조체는 상기 비결정성 재료의 일부 위에서 측방으로 연장됨 -;
    상기 상승된 구조체의 상단 표면 위에 있지만, 상기 상승된 구조체의 측벽의 적어도 제1 부분에는 없는 분극 층; 및
    상기 측벽의 상기 제1 부분과 접촉되는 소스 재료 및 드레인 재료 - 상기 소스 및 드레인 재료들은 상기 제2 결정도를 가짐 -;
    를 포함하는, 반도체 디바이스.
  13. 제12항에 있어서,
    상기 소스 및 드레인 재료들 중 적어도 하나의 전위 밀도는 상기 상승된 구조체의 것보다 한자릿수 초과로 더 크지는 않은, 반도체 디바이스.
  14. 제12항에 있어서,
    상기 소스 및 드레인 재료들 중 적어도 하나는 1012 cm-2 이하의 전위 밀도를 갖는, 반도체 디바이스.
KR1020217043091A 2015-05-19 2015-05-19 융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들 KR102504576B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/US2015/031542 WO2016186654A1 (en) 2015-05-19 2015-05-19 Semiconductor devices with raised doped crystalline structures
KR1020177031021A KR102346591B1 (ko) 2015-05-19 2015-05-19 융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020177031021A Division KR102346591B1 (ko) 2015-05-19 2015-05-19 융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들

Publications (2)

Publication Number Publication Date
KR20220003645A true KR20220003645A (ko) 2022-01-10
KR102504576B1 KR102504576B1 (ko) 2023-02-28

Family

ID=57318965

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020177031021A KR102346591B1 (ko) 2015-05-19 2015-05-19 융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들
KR1020217043091A KR102504576B1 (ko) 2015-05-19 2015-05-19 융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020177031021A KR102346591B1 (ko) 2015-05-19 2015-05-19 융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들

Country Status (6)

Country Link
US (2) US10211327B2 (ko)
EP (1) EP3298628A4 (ko)
KR (2) KR102346591B1 (ko)
CN (1) CN107949914B (ko)
TW (1) TW201711203A (ko)
WO (1) WO2016186654A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110112426A1 (en) 2009-11-10 2011-05-12 Brainscope Company, Inc. Brain Activity as a Marker of Disease
US8577451B2 (en) 2009-12-16 2013-11-05 Brainscope Company, Inc. System and methods for neurologic monitoring and improving classification and treatment of neurologic states
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
WO2019132908A1 (en) * 2017-12-28 2019-07-04 Intel Corporation Polygon shaped crystalline material for iii-v transistors
US10431581B1 (en) * 2018-04-30 2019-10-01 Qualcomm Incorporated Complementary metal-oxide semiconductor (CMOS) integration with compound semiconductor devices
JP2021192396A (ja) * 2018-09-14 2021-12-16 キオクシア株式会社 集積回路装置及び集積回路装置の製造方法
US10651177B1 (en) 2018-11-07 2020-05-12 Nanya Technology Corporation Semiconductor device and method of forming the same
CN112735943B (zh) * 2020-12-31 2023-08-15 广东省科学院半导体研究所 硅衬底上生长氮极性ⅲ族氮化物半导体薄膜的制备方法
US20220262922A1 (en) * 2021-02-15 2022-08-18 Electronics And Telecomminications Research Institute High-electron-mobility transistor device and method of manufacturing the same
KR102612031B1 (ko) * 2021-02-15 2023-12-11 한국전자통신연구원 고전자 이동도 트랜지스터 소자 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060124962A1 (en) * 2004-12-09 2006-06-15 Matsushita Electric Industrial Co., Ltd. Field effect transistor and method for fabricating the same

Family Cites Families (119)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2689683B1 (fr) 1992-04-07 1994-05-20 Thomson Composants Microondes Dispositif semiconducteur a transistors complementaires.
US5818078A (en) 1994-08-29 1998-10-06 Fujitsu Limited Semiconductor device having a regrowth crystal region
JP2907128B2 (ja) 1996-07-01 1999-06-21 日本電気株式会社 電界効果型トランジスタ及びその製造方法
JP3813740B2 (ja) 1997-07-11 2006-08-23 Ｔｄｋ株式会社 電子デバイス用基板
FR2769924B1 (fr) 1997-10-20 2000-03-10 Centre Nat Rech Scient Procede de realisation d'une couche epitaxiale de nitrure de gallium, couche epitaxiale de nitrure de gallium et composant optoelectronique muni d'une telle couche
US6608327B1 (en) 1998-02-27 2003-08-19 North Carolina State University Gallium nitride semiconductor structure including laterally offset patterned layers
JP4540146B2 (ja) 1998-12-24 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP3555500B2 (ja) 1999-05-21 2004-08-18 豊田合成株式会社 Ｉｉｉ族窒化物半導体及びその製造方法
JP4667556B2 (ja) 2000-02-18 2011-04-13 古河電気工業株式会社 縦型ＧａＮ系電界効果トランジスタ、バイポーラトランジスタと縦型ＧａＮ系電界効果トランジスタの製造方法
US6261929B1 (en) 2000-02-24 2001-07-17 North Carolina State University Methods of forming a plurality of semiconductor layers using spaced trench arrays
JP2002249400A (ja) 2001-02-22 2002-09-06 Mitsubishi Chemicals Corp 化合物半導体単結晶の製造方法およびその利用
US20040029365A1 (en) 2001-05-07 2004-02-12 Linthicum Kevin J. Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
EP1403912A4 (en) 2001-06-04 2009-08-26 Toyoda Gosei Kk PROCESS FOR PRODUCING A NITRIDE III SEMICONDUCTOR
JP2003069010A (ja) 2001-08-24 2003-03-07 Sharp Corp 半導体装置およびその製造方法
JP2003077847A (ja) 2001-09-06 2003-03-14 Sumitomo Chem Co Ltd ３−５族化合物半導体の製造方法
JP5194334B2 (ja) 2004-05-18 2013-05-08 住友電気工業株式会社 Ｉｉｉ族窒化物半導体デバイスの製造方法
JP4571476B2 (ja) 2004-10-18 2010-10-27 ローム株式会社 半導体装置の製造方法
JP4697397B2 (ja) * 2005-02-16 2011-06-08 サンケン電気株式会社 複合半導体装置
US20060197129A1 (en) 2005-03-03 2006-09-07 Triquint Semiconductor, Inc. Buried and bulk channel finFET and method of making the same
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
JP4751150B2 (ja) 2005-08-31 2011-08-17 株式会社東芝 窒化物系半導体装置
JP2007165431A (ja) 2005-12-12 2007-06-28 Nippon Telegr & Teleph Corp <Ntt> 電界効果型トランジスタおよびその製造方法
AU2007313096B2 (en) 2006-03-10 2011-11-10 Unm Rainforest Innovations Pulsed growth of GaN nanowires and applications in group III nitride semiconductor substrate materials and devices
US7777250B2 (en) 2006-03-24 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures and related methods for device fabrication
JP2007317794A (ja) 2006-05-24 2007-12-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5179023B2 (ja) 2006-05-31 2013-04-10 パナソニック株式会社 電界効果トランジスタ
JP2008004720A (ja) 2006-06-22 2008-01-10 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体を用いたヘテロ構造電界効果トランジスタ
US7803690B2 (en) 2006-06-23 2010-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy silicon on insulator (ESOI)
US8188573B2 (en) 2006-08-31 2012-05-29 Industrial Technology Research Institute Nitride semiconductor structure
WO2008030574A1 (en) 2006-09-07 2008-03-13 Amberwave Systems Corporation Defect reduction using aspect ratio trapping
US20080070355A1 (en) 2006-09-18 2008-03-20 Amberwave Systems Corporation Aspect ratio trapping for mixed signal applications
WO2008051503A2 (en) 2006-10-19 2008-05-02 Amberwave Systems Corporation Light-emitter-based devices with lattice-mismatched semiconductor structures
US7692198B2 (en) 2007-02-19 2010-04-06 Alcatel-Lucent Usa Inc. Wide-bandgap semiconductor devices
JP2008305816A (ja) 2007-06-05 2008-12-18 Mitsubishi Electric Corp 半導体装置及びその製造方法
US20090278233A1 (en) 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
JP5348364B2 (ja) 2007-08-27 2013-11-20 サンケン電気株式会社 ヘテロ接合型電界効果半導体装置
JP5906004B2 (ja) 2007-11-19 2016-04-20 ルネサスエレクトロニクス株式会社 電界効果トランジスタおよびその製造方法
JP4784609B2 (ja) 2008-01-21 2011-10-05 Ｔｄｋ株式会社 電子デバイス用基板
US8519438B2 (en) 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
US7952150B1 (en) 2008-06-05 2011-05-31 Rf Micro Devices, Inc. Enhancement mode MOSFET and depletion mode FET on a common group III-V substrate
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US8309987B2 (en) 2008-07-15 2012-11-13 Imec Enhancement mode semiconductor device
TWI425558B (zh) 2008-08-11 2014-02-01 Taiwan Semiconductor Mfg 形成電路結構的方法
US8367520B2 (en) 2008-09-22 2013-02-05 Soitec Methods and structures for altering strain in III-nitride materials
US20100140735A1 (en) 2008-12-10 2010-06-10 Epir Technologies, Inc. Nanostructures for dislocation blocking in group ii-vi semiconductor devices
JP5737948B2 (ja) 2008-12-26 2015-06-17 ルネサスエレクトロニクス株式会社 ヘテロ接合電界効果トランジスタ、ヘテロ接合電界トランジスタの製造方法、および電子装置
CN102292801B (zh) 2009-01-22 2013-11-06 松下电器产业株式会社 场效应晶体管及其制造方法
US20100219452A1 (en) 2009-02-27 2010-09-02 Brierley Steven K GaN HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) STRUCTURES
US8507304B2 (en) 2009-07-17 2013-08-13 Applied Materials, Inc. Method of forming a group III-nitride crystalline film on a patterned substrate by hydride vapor phase epitaxy (HVPE)
JP5529595B2 (ja) 2009-07-30 2014-06-25 住友電気工業株式会社 半導体装置及びその製造方法
JP5609055B2 (ja) 2009-10-02 2014-10-22 富士通株式会社 化合物半導体装置及びその製造方法
CN102598215A (zh) 2009-11-26 2012-07-18 住友化学株式会社 半导体基板及半导体基板的制造方法
JP5590874B2 (ja) 2009-12-18 2014-09-17 パナソニック株式会社 窒化物半導体素子
US8936976B2 (en) * 2009-12-23 2015-01-20 Intel Corporation Conductivity improvements for III-V semiconductor devices
JP5505698B2 (ja) 2010-02-01 2014-05-28 日本電信電話株式会社 半導体装置
US20110210377A1 (en) 2010-02-26 2011-09-01 Infineon Technologies Austria Ag Nitride semiconductor device
JP2011210751A (ja) 2010-03-26 2011-10-20 Nec Corp Ｉｉｉ族窒化物半導体素子、ｉｉｉ族窒化物半導体素子の製造方法、および電子装置
US9479225B2 (en) 2010-05-13 2016-10-25 Qualcomm Incorporated Resonance detection and control within a wireless power system
GB2482308A (en) 2010-07-28 2012-02-01 Univ Sheffield Super junction silicon devices
KR102065115B1 (ko) 2010-11-05 2020-01-13 삼성전자주식회사 Ｅ-모드를 갖는 고 전자 이동도 트랜지스터 및 그 제조방법
US8709921B2 (en) 2010-11-15 2014-04-29 Applied Materials, Inc. Method for forming a semiconductor device using selective epitaxy of group III-nitride
US8383471B1 (en) 2011-04-11 2013-02-26 Hrl Laboratories, Llc Self aligned sidewall gate GaN HEMT
TWI587512B (zh) * 2011-05-16 2017-06-11 Renesas Electronics Corp Field effect transistor and semiconductor device
US8835988B2 (en) 2011-06-06 2014-09-16 Eta Semiconductor Inc. Hybrid monolithic integration
TW201306235A (zh) * 2011-06-10 2013-02-01 Sumitomo Chemical Co 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法
WO2013005372A1 (ja) 2011-07-01 2013-01-10 パナソニック株式会社 半導体装置
US9087741B2 (en) * 2011-07-11 2015-07-21 International Business Machines Corporation CMOS with dual raised source and drain for NMOS and PMOS
US8507920B2 (en) 2011-07-11 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
JP2013041986A (ja) 2011-08-16 2013-02-28 Advanced Power Device Research Association ＧａＮ系半導体装置
WO2013026035A1 (en) * 2011-08-17 2013-02-21 Ramgoss, Inc. Vertical field effect transistor on oxide semiconductor substrate and method of manufacturing the same
JP5757195B2 (ja) 2011-08-23 2015-07-29 セイコーエプソン株式会社 半導体装置、電気光学装置、電力変換装置及び電子機器
US20130105817A1 (en) 2011-10-26 2013-05-02 Triquint Semiconductor, Inc. High electron mobility transistor structure and method
KR101890749B1 (ko) 2011-10-27 2018-08-23 삼성전자주식회사 전극구조체, 이를 포함하는 질화갈륨계 반도체소자 및 이들의 제조방법
US8841703B2 (en) 2011-10-31 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
JP5953706B2 (ja) 2011-11-02 2016-07-20 富士通株式会社 化合物半導体装置及びその製造方法
US8530978B1 (en) 2011-12-06 2013-09-10 Hrl Laboratories, Llc High current high voltage GaN field effect transistors and method of fabricating same
CN107039515B (zh) 2011-12-19 2021-05-25 英特尔公司 高电压场效应晶体管
WO2013095345A1 (en) 2011-12-19 2013-06-27 Intel Corporation Group iii-n transistors for system on chip (soc) architecture integrating power management and radio frequency circuits
WO2013095343A1 (en) 2011-12-19 2013-06-27 Intel Corporation Group iii-n nanowire transistors
KR101891458B1 (ko) 2011-12-20 2018-08-24 인텔 코포레이션 Iii-v 반도체 재료 층을 갖는 반도체 디바이스
US9000464B2 (en) 2012-03-01 2015-04-07 Design Express Limited Semiconductor structure for substrate separation and method for manufacturing the same
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US9111905B2 (en) 2012-03-29 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
US9142649B2 (en) * 2012-04-23 2015-09-22 United Microelectronics Corp. Semiconductor structure with metal gate and method of fabricating the same
US20130313561A1 (en) 2012-05-25 2013-11-28 Triquint Semiconductor, Inc. Group iii-nitride transistor with charge-inducing layer
JP5972065B2 (ja) * 2012-06-20 2016-08-17 富士フイルム株式会社 薄膜トランジスタの製造方法
US8772786B2 (en) 2012-07-13 2014-07-08 Raytheon Company Gallium nitride devices having low ohmic contact resistance
US8912570B2 (en) 2012-08-09 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
US9064709B2 (en) 2012-09-28 2015-06-23 Intel Corporation High breakdown voltage III-N depletion mode MOS capacitors
KR101927411B1 (ko) 2012-09-28 2018-12-10 삼성전자주식회사 2ｄｅｇ와 2ｄｈｇ를 이용한 반도체 소자 및 제조방법
US9099490B2 (en) 2012-09-28 2015-08-04 Intel Corporation Self-aligned structures and methods for asymmetric GaN transistors and enhancement mode operation
US9583574B2 (en) 2012-09-28 2017-02-28 Intel Corporation Epitaxial buffer layers for group III-N transistors on silicon substrates
JP2014078653A (ja) 2012-10-12 2014-05-01 Waseda Univ Ｉｉｉ族窒化物半導体層の製造方法
EP2743965B1 (en) 2012-12-13 2015-07-08 Imec Method for manufacturing semiconductor devices
US9196709B2 (en) 2013-02-01 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming semiconductor regions in trenches
JP5716765B2 (ja) 2013-02-07 2015-05-13 住友電気工業株式会社 エピタキシャル基板
US9331244B2 (en) 2013-02-25 2016-05-03 Sensor Electronic Technology, Inc. Semiconductor structure with inhomogeneous regions
KR102036349B1 (ko) 2013-03-08 2019-10-24 삼성전자 주식회사 고 전자이동도 트랜지스터
US9012261B2 (en) * 2013-03-13 2015-04-21 Intermolecular, Inc. High productivity combinatorial screening for stable metal oxide TFTs
US9018056B2 (en) 2013-03-15 2015-04-28 The United States Of America, As Represented By The Secretary Of The Navy Complementary field effect transistors using gallium polar and nitrogen polar III-nitride material
US9129889B2 (en) 2013-03-15 2015-09-08 Semiconductor Components Industries, Llc High electron mobility semiconductor device and method therefor
JP5954831B2 (ja) 2013-03-26 2016-07-20 トヨタ自動車株式会社 半導体装置の製造方法
JP6197422B2 (ja) 2013-07-11 2017-09-20 富士通セミコンダクター株式会社 半導体装置の製造方法および支持基板付きウェハ
JP6179266B2 (ja) 2013-08-12 2017-08-16 富士通株式会社 半導体装置及び半導体装置の製造方法
US20150041820A1 (en) 2013-08-12 2015-02-12 Philippe Renaud Complementary gallium nitride integrated circuits and methods of their fabrication
GB2517697A (en) 2013-08-27 2015-03-04 Ibm Compound semiconductor structure
TWI521664B (zh) 2013-09-03 2016-02-11 瑞昱半導體股份有限公司 金屬溝渠去耦合電容結構與形成金屬溝渠去耦合電容結構的方法
KR102130460B1 (ko) 2013-09-27 2020-07-07 인텔 코포레이션 Si 웨이퍼들 상의 ⅲ-ⅴ 디바이스들의 집적화
US9048305B2 (en) * 2013-10-15 2015-06-02 Ishiang Shih High electron mobility transistors with minimized performance effects of microcracks in the channel layers
US9324802B2 (en) 2013-10-31 2016-04-26 Infineon Technologies Austria Spacer supported lateral channel FET
WO2015077647A2 (en) 2013-11-22 2015-05-28 Cambridge Electronics, Inc. Electric field management for a group iii-nitride semiconductor
US9640422B2 (en) 2014-01-23 2017-05-02 Intel Corporation III-N devices in Si trenches
JP6439789B2 (ja) 2014-02-21 2018-12-19 パナソニック株式会社 電界効果トランジスタ
JP6302303B2 (ja) 2014-03-17 2018-03-28 株式会社東芝 半導体発光素子
US9331076B2 (en) 2014-05-02 2016-05-03 International Business Machines Corporation Group III nitride integration with CMOS technology
US9496379B2 (en) 2014-10-20 2016-11-15 International Business Machines Corporation Method and structure for III-V FinFET
WO2016068935A1 (en) 2014-10-30 2016-05-06 Intel Corporation Source/drain regrowth for low contact resistance to 2d electron gas in gallium nitride transistors
CN107660313B (zh) 2015-06-26 2022-09-13 英特尔公司 在衬底上的氮化镓(GaN)晶体管结构

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060124962A1 (en) * 2004-12-09 2006-06-15 Matsushita Electric Industrial Co., Ltd. Field effect transistor and method for fabricating the same

Also Published As

Publication number Publication date
WO2016186654A1 (en) 2016-11-24
KR102504576B1 (ko) 2023-02-28
KR102346591B1 (ko) 2022-01-04
TW201711203A (zh) 2017-03-16
US20190148533A1 (en) 2019-05-16
KR20180008431A (ko) 2018-01-24
CN107949914A (zh) 2018-04-20
US10211327B2 (en) 2019-02-19
CN107949914B (zh) 2022-01-18
US10665708B2 (en) 2020-05-26
US20180190807A1 (en) 2018-07-05
EP3298628A1 (en) 2018-03-28
EP3298628A4 (en) 2019-05-22

Similar Documents

Publication Publication Date Title
US10665708B2 (en) Semiconductor devices with raised doped crystalline structures
US10431690B2 (en) High electron mobility transistors with localized sub-fin isolation
US10658471B2 (en) Transition metal dichalcogenides (TMDCS) over III-nitride heteroepitaxial layers
CN107667424B (zh) 具有高温稳定基板界面材料的异质外延结构
US11437504B2 (en) Complementary group III-nitride transistors with complementary polarization junctions
WO2017039587A1 (en) Methods and devices integrating iii-n transistor circuitry with si transistor circuitry
US10658502B2 (en) Vertical III-N transistors with lateral overgrowth over a protruding III-N semiconductor structure
US10461082B2 (en) Well-based integration of heteroepitaxial N-type transistors with P-type transistors
US11264405B2 (en) Semiconductor diodes employing back-side semiconductor or metal
US20220181442A1 (en) Field effect transistors with gate electrode self-aligned to semiconductor fin
WO2018182605A1 (en) Iii-n semiconductor devices with raised doped crystalline substrate taps

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant