TW201306235A - 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法 - Google Patents

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Masahiko Hata
Hisashi Yamada
Masafumi Yokoyama
Sang-Hyeon Kim
Rui Zhang
Mitsuru Takenaka
Shinichi Takagi
Tetsuji Yasuda
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Sumitomo Chemical Co
Univ Tokyo
Nat Inst Of Advanced Ind Scien
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Abstract

提供一半導體裝置，其在Ge基板上形成之P通道型MISFET之第1源極及第1汲極為包含Ge原子與鎳原子之化合物、Ge原子與鈷原子之化合物或Ge原子與鎳原子與鈷原子之化合物，在包含Ⅲ-V族化合物半導體之半導體結晶層上形成之N通道型MISFET之第2源極及第2汲極為包含Ⅲ族原子及V族原子與鎳原子之化合物、Ⅲ族原子及V族原子與鈷原子之化合物、或Ⅲ族原子及V族原子與鎳原子與鈷原子之化合物。

Description

半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法
本發明係關於一種半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置的製造方法。又，本案係適用平成22年度獨立行政法人新能源/產業技術綜合開發機構委託研究「Nanoelectronic半導體新材料、新構造奈米電子裝置技術開發-矽平台上Ⅲ-V族半導體通道電晶體技術之研究開發」產業技術力強化法第19條之專利申請案。
GaAs、InGaAs等之Ⅲ-V族化合物半導體係具有高的電子遷移性，Ge、SiGe等之Ⅳ族半導體係具有高的電洞遷移性。因而，若以Ⅲ-V族化合物半導體構成N通道型之MOSFET(Metal-Oxde Semiconductor Field Effect Transistor)，若以Ⅳ族半導體構成P通道型之MOSFET，可實現具備高的性能之CMOSFET(Complementary Metal-Oxde Semiconductor Field Effect Transistor)。在非專利文獻1中係已揭示一種將以Ⅲ-V族化合物半導體作為通道的N通道型MOSFET、與以Ge作為通道的P通道型MOSFET形成於單一基板之CMOSFET構造。
[先前技術文獻]
非專利文獻：S. Takagi, et al., SSE, Vol. 51, pp. 526-536, 2007.
要將以Ⅲ-V族化合物半導體作為通道的N通道型MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)(以下僅稱為「nMISFET」)、與以Ⅳ族半導體作為通道的P通道型MISFET(以下僅稱為「pMISFET」)形成於一個基板上，係需要將nMISFET用之Ⅲ-V族化合物半導體與pMISFET用之Ⅳ族半導體形成於同一基板上的技術。
又，為了將以nMISFET與pMISFET所構成之CMISFET(Complementary Metal-Insulator-Semiconductor Field-Effect Transistor)作為LSI而廉價且有效率地製造，較佳為採用同時形成nMISFET與pMISFET之製造程序。尤其若同時形成nMISFET之源極/汲極與pMISFET之源極/汲極，則可簡略化步驟，亦可容易地對應成本削減以及元件微細化。
例如於nMISFET之源極/汲極形成區域與pMISFET之源極/汲極形成區域中，將成為源極及汲極之材料作為薄膜而形成，進一步藉光刻等圖案化而形成，藉此可同時地形成nMISFET之源極/汲極與pMISFET之源極/汲極。但，形成nMISFET之Ⅲ-V族化合物半導體結晶層與形成pMISFET之Ⅳ族半導體結晶層兩者所構成之材料相異。因此，nMISFET或pMISFET之一者或兩者的源極/汲極區域之電阻變大，或nMISFET或pMISFET之一者或兩者的源極/汲極區域與源極/汲極電極之接觸電阻變大。因此，很難減少nMISFET或pMISFET之兩者的源極/汲極區域之電阻、或是 與源極/汲極電極之接觸電阻。
本發明之目的係在於提供一種使通道為以Ⅲ-V族化合物半導體的nMISFET、與通道為以Ⅳ族半導體的pMISFET所構成之CMISFET形成於一個基板上時，同時地形成nMISFET及pMISFET之各源極及各汲極，且源極/汲極區域之電阻或與源極/汲極電極之接觸電阻變小之半導體裝置及其製造方法。
為了解決前述課題，本發明之第1態樣提供一種半導體裝置，具有：包含Ge結晶之基底基板、位於基底基板表面之一部分之上方之包含Ⅲ-V族化合物半導體之半導體結晶層、將半導體結晶層不位於上方之區域之基底基板之一部分作為通道並具有第1源極及第1汲極之P通道型MISFET、將半導體結晶層之一部分作為通道並具有第2源極及第2汲極之N通道型MISFET，第1源極及第1汲極包含Ge原子與鎳原子之化合物、Ge原子與鈷原子之化合物、或Ge原子與鎳原子與鈷原子之化合物，第2源極及第2汲極包含Ⅲ族原子及V族原子與鎳原子之化合物、Ⅲ族原子及V族原子與鈷原子之化合物，或Ⅲ族原子及V族原子與鎳原子與鈷原子之化合物。
前述半導體裝置可具有位於基底基板與半導體結晶層之間並使基底基板與半導體結晶層電性分離之分離層。基底基板與分離層相接時，基底基板與分離層相接之區域可為導電性，在基底基板與分離層相接之區域施加的電壓 可作用為對N通道型MISFET之背閘極電壓。基底基板與半導體結晶層在接合面相接時，基底基板之接合面之附近可具有顯示p型或n型之傳導型之雜原子，並在半導體結晶層之接合面之附近具有顯示與基底基板所含雜原子所顯示之傳導型相異之傳導型的雜原子。
本發明之第2態樣提供一種半導體基板，係使用於第1態樣之半導體裝置的半導體基板，具有基底基板、半導體結晶層，其中，半導體結晶層係位於基底基板表面之一部分上方。
可復具有位於基底基板與半導體結晶層之間並使基底基板與半導體結晶層電性分離之分離層。此時分離層可舉出包含非晶質絕緣體所構成者。或者，分離層可舉出包含半導體結晶者，該半導體結晶具有較構成半導體結晶層之半導體結晶之禁制帶寬為更大的禁制帶寬。基底基板與半導體結晶層相接於接合面時，在基底基板之接合面附近可含有顯示p型或n型之傳導型的雜原子，在半導體結晶層之接合面附近可含有顯示與基底基板所含雜原子所顯示之傳導型相異之傳導型的雜原子。可具有複數的半導體結晶層，複數的半導體結晶層可分別在與基底基板上面平行之面內規則排列。
本發明之第3態樣提供半導體基板之製造方法，係製造第2態樣之半導體基板之方法，具有在半導體結晶層形成基板上藉由磊晶結晶成長法形成半導體結晶層之磊晶成長步驟、以及將半導體結晶層貼合於基底基板表面一部分 之區域或其上方之區域之貼合步驟。或是提供半導體基板的製造方法，其為製造前述半導體基板之方法，具有：在基底基板表面之一部分上方藉由磊晶成長法形成包含半導體結晶之分離層的步驟，該半導體結晶具有較構成半導體結晶層之半導體結晶之禁制帶寬為更大的禁制帶寬；以及在分離層上藉由磊晶成長法形成半導體結晶層的步驟。或是提供半導體基板的製造方法，其為製造前述半導體基板之方法，其中，在基底基板之表面附近含有顯示p型或n型之傳導型的雜原子，並具有在基底基板表面之一部分上方藉由磊晶成長法形成半導體結晶層之步驟，在藉由磊晶成長法形成半導體結晶層之步驟中，在基底基板摻雜顯示與基底基板所含雜原子所顯示之傳導型相異之傳導型的雜原子。
在半導體結晶層形成基板之表面可具有藉由磊晶結晶成長法形成之結晶性犧牲層，此時可藉由去除結晶性犧牲層，而使半導體結晶層形成基板上磊晶成長之半導體結晶層與半導體結晶層形成基板分離。可具有在磊晶成長半導體結晶層後使半導體結晶層規則排列並圖案化之步驟、或預先使半導體結晶層規則排列並選擇性磊晶成長之步驟的任一步驟。
本發明之第4態樣係提供一種半導體裝置之製造方法，係使用第3態樣之半導體基板之製造方法，具有：製造具有半導體結晶層之半導體基板的步驟；在半導體結晶層不位於上方之區域之基底基板上、及半導體結晶層上， 隔著閘極絕緣層而形成閘極電極之步驟；在基底基板之源極電極形成區域上、基底基板之汲極電極形成區域上、半導體結晶層之源極電極形成區域上、及半導體結晶層之汲極電極形成區域上，形成由鎳膜、鈷膜及鎳-鈷合金膜所構成群組選出之金屬膜的步驟；加熱金屬膜，並在基底基板上形成包含Ge原子與鎳原子之化合物、Ge原子與鈷原子之化合物、或Ge原子與鎳原子與鈷原子之化合物之第1源極及第1汲極，而在半導體結晶層上形成包含Ⅲ族原子及V族原子與鎳原子之化合物、Ⅲ族原子及V族原子與鈷原子之化合物、或Ⅲ族原子及V族原子與鎳原子與鈷原子之化合物之第2源極及第2汲極的步驟；去除未反應之金屬膜的步驟。
第1圖係表示半導體裝置100之截面。半導體裝置100係具有：包含Ge結晶之基底基板102、以及包含Ⅲ-V族化合物半導體之半導體結晶層106，並在基底基板102與半導體結晶層106之間具有分離層110。本例之半導體裝置100係在半導體結晶層106上具有絕緣層112。另外，由第1圖所示實施例至少可掌握以下2種發明：將基底基板102、半導體結晶層106作為構成要件之半導體基板之發明；以及將基底基板102、分離層110及半導體結晶層106作為構成要件之半導體基板之發明。在基底基板102中形成P通道型MISFET120，在半導體結晶層106中形成N通道型MISFET130。
半導體結晶層106係位於基底基板102表面之一部分上方。半導體結晶層106之厚度較佳為20nm以下。藉由使半導體結晶層106之厚度為20nm以下，而可構成極薄膜主體之N通道型MISFET130。藉由使N通道型MISFET130之主體為極薄膜而可抑制短通道效應並減少N通道型MISFET130之漏電流。
半導體裝置100中，將Ⅲ-V族化合物半導體結晶層使用於N通道型MISFET，並將Ge結晶使用於P通道型MISFET。Ⅲ-V族化合物半導體結晶可舉出InxGa1-xAs(0<x<1)結晶、GaAs結晶或InP結晶。此外，Ⅲ-V族化合物半導體結晶可舉出於GaAs或InP進行晶格匹配或擬晶格匹配之Ⅲ-V族化合物半導體的混晶。此外，Ⅲ-V族化合物半導體結晶係可舉出該混晶與InxGa1-xAs(0<x<1)結晶、GaAs結晶或InP結晶之積層體。另外，Ⅲ-V族化合物半導體結晶係適宜為InxGa1-xAs(0<x<1)結晶。Ⅲ-V族化合物半導體結晶中電子遷移率高，Ⅳ族半導體結晶尤其是Ge中電洞遷移率高，故可使CMISFET之性能最大化。
分離層110係位於基底基板102與半導體結晶層106之間。分離層110係使基底基板102與半導體結晶層106電性分離。
分離層110可為包含非晶質絕緣體者。藉由貼合法形成半導體結晶層106及分離層110時，分離層110係成為非晶質絕緣體。包含非晶質絕緣體之分離層110可舉出Al2O3、AlN、Ta2O5、ZrO2、HfO2、La2O3、SiOx(例如SiO2)、 SiNx(例如Si3N4)及SiOxNy之中至少1個所構成之層、或由該等之中選出至少2層之積層。
分離層110可為包含半導體結晶者，該半導體結晶具有較構成半導體結晶層106之半導體結晶之禁制帶寬為更大的禁制帶寬。如此半導體結晶係藉由磊晶結晶成長法而形成。半導體結晶層106為InGaAs結晶層或GaAs結晶層時，構成分離層110之半導體結晶可舉出AlGaAs結晶、AlInGaP結晶、AlGaInAs結晶或InP結晶。
絕緣層112之一部分112a係具有作為N通道型MISFET130之閘極絕緣層的功能。絕緣層112可舉出Al2O3、AlN、Ta2O5、ZrO2、HfO2、La2O3、SiOx(例如SiO2)、SiNx(例如Si3N4)及SiOxNy之中至少1個所構成之層、或由該等之中選出至少2層之積層
P通道型MISFET120具有第1閘極122、第1源極124及第1汲極126。第1源極124及第1汲極126係形成於基底基板102。P通道型MISFET120係形成於半導體結晶層106不位於上方之區域之基底基板102，將第1源極124及第1汲極126所夾著的基底基板102之一部分102a作為通道。第1閘極122係形成於該一部分104a之上方。通道區域之基底基板102之一部分102a與第1閘極122所夾著的分離層110之一部分110a可具有作為P通道型MISFET120之閘極絕緣層之功能。
第1源極124及第1汲極126包含Ge原子與鎳原子之化合物。或是，第1源極124及第1汲極126包含Ge 原子與鈷原子之化合物。或是，第1源極124及1汲極126包含Ge原子與鎳原子與鈷原子之化合物。該等Ge之鎳化合物或鈷化合物或鎳-鈷化合物係電阻低之低電阻化合物。
N通道型MISFET130係具有第2閘極132、第2源極134及第2汲極136。第2源極134及第2汲極136係形成於半導體結晶層106。N通道型MISFET130係使第2源極134及第2汲極136所夾著的半導體結晶層106之一部分106a作為通道。第2閘極132係形成於該一部分106a上方。在通道區域之半導體結晶層106之一部分106a與第2閘極132所夾著的區域，形成絕緣層112之一部分112a。該一部分112a可具有作為N通道型MISFET130之閘極絕緣層之功能。
第2源極134及第2汲極136包含Ⅲ族原子及V族原子與鎳原子之化合物。或者，第2源極134及第2汲極136包含Ⅲ族原子及V族原子與鈷原子之化合物。或第2源極134及第2汲極136包含Ⅲ族原子及V族原子與鎳原子與鈷原子之化合物。該等Ⅲ-V族結晶之鎳化合物或鈷化合物或鎳-鈷化合物係電阻低之低電阻化合物。
如以上所述，P通道型MISFET120之源極/汲極(第1源極124及第1汲極126)與N通道型MISFET130之源極/汲極(第2源極134及第2汲極136)係包含共通之原子(鎳原子、鈷原子或該兩原子)之化合物。此係可製造使用具有共通原子之材料膜之該部位的構成，可使製造步驟簡略 化。此外，藉由使用共通原子之鎳或鈷或其兩者，而可使形成於Ⅲ-V族化合物半導體結晶層之源極/汲極、形成於Ge結晶之源極/汲極兩者之源極區域及汲極區域之電阻降低。該結果可使製造步驟簡略化並提高FET之性能。
另外，第1源極124及第1汲極126可復含有受體雜原子，第2源極134及第2汲極136可復含有供體雜原子。在N通道型MISFET130之源極/汲極(第2源極134及第2汲極136)部添加之供體雜原子可舉出Si、S、Se、Ge。在P通道型MISFET120之源極/汲極(第1源極124及第1汲極126)部添加之受體雜原子可舉出B、Al、Ga、In。
第2圖至第6圖係表示在半導體裝置100之製造過程中的截面。首先，準備基底基板102與半導體結晶層形成基板160，於半導體結晶層形成基板160上藉由磊晶結晶成長法形成第1半導體結晶層106。此外在基底基板102上形成分離層110。分離層110係例如藉由ALD(Atomic Layer Deposition)法、熱氧化法、蒸鍍法、CVD(Chemical Vapor Deposition)法、濺鍍法等薄膜形成法而形成。半導體結晶層形成基板160可選擇InP基板、GaAs基板。
半導體結晶層106之磊晶結晶成長係可利用MOCVD(Metal Organic Chemical Vapor Deposition)法。以MOCVD法形成Ⅲ-V族化合物半導體結晶層時，In源極可使用TMIn(三甲基銦)、Ga源極可使用TMGa(三甲基鎵)、As源極可使用AsH3(胂)、P源極可使用PH3(膦)。載體氣體可使用氫氣。反應溫度可在300℃至900℃之範圍，較佳為在 450至750℃之範圍適當選擇。將P通道型MISFET120形成於基底基板102時，可在形成基底基板之Ge基板表面復形成結晶性佳之Ge磊晶結晶層。以CVD法形成Ge結晶層時，Ge源極可使用GeH4(鍺)。載體氣體可使用氫氣。反應溫度可在300℃至900℃之範圍，較佳為在450至750℃之範圍適當選擇。可適當選擇氣體源供給量或反應時間來調控磊晶成長層的厚度。
如第2圖所示般，使半導體結晶層106的表面與分離層110之表面以氬束150活性化。其後，如第3圖所示般，使半導體結晶層106的表面貼合於分離層110的表面之一部分而接合。貼合係可在室溫進行。活性化係不一定要用氬束150，亦可為其他稀有氣體等之氣體束。其後，蝕刻去除半導體結晶層形成基板160。藉此於基底基板102上形成分離層110，並在分離層110表面之一部分上形成半導體結晶層106。另外，在貼合分離層110與基底基板102之前，亦可進行以硫原子終端半導體結晶層106之表面的硫終端處理。
在第2圖及第3圖所示之例中說明使分離層110僅形成於基底基板102上，並貼合分離層110之表面與半導體結晶層106之表面的例子，但亦可於半導體結晶層106上形成分離層110，並貼合基底基板102上之分離層110的表面與半導體結晶層106上之分離層110的表面。此時，較佳為對分離層110貼合之面進行親水化處理。經親水化處理時，較佳為加熱分離層110彼此而貼合。或可只於半 導體結晶層106上形成分離層110，並貼合基底基板102之表面與半導體結晶層106上之分離層110的表面。
在第2圖及第3圖所示之例中說明使半導體結晶層106貼合於基底基板102上之分離層110後，使半導體結晶層106從半導體結晶層形成基板160分離之例子，但亦可使半導體結晶層106從半導體結晶層形成基板160分離之後，使半導體結晶層106貼合於分離層110。此時，較佳為在使半導體結晶層106從半導體結晶層形成基板160分離後至貼合於分離層110為止之間，將半導體結晶層106保持於適當轉印用基板。
如第4圖所示般，在半導體結晶層106上形成絕緣層112。絕緣層112係例如藉由ALD法、熱氧化法、蒸鍍法、CVD法、濺鍍法等薄膜形成法而形成。再者，成為閘極之金屬係將例如鉭之薄膜藉由蒸鍍法、CVD法或濺鍍法而形成，並使用光刻將該薄膜圖案化，在半導體結晶層106未形成之基底基板102上方形成第1閘極122，並在半導體結晶層106上方形成第2閘極132。
如第5圖所示般，在第1閘極122兩側之分離層110上形成到達基底基板102之開口，並在第2閘極132兩側之絕緣層112上形成到達半導體結晶層106之開口。各閘極的兩側是指水平方向中各閘極的兩側。該第1閘極122兩側之開口及第2閘極132兩側之開口分別為第1源極124、第1汲極126、第2源極134及第2汲極136各自形成之區域。以分別與該等開口底部所露出之基底基板 102、以及半導體結晶層106相接之方式而形成包含鎳之金屬膜170。金屬膜170可為鈷膜、或鎳-鈷合金膜。
如第6圖所示般加熱金屬膜170。藉由加熱使基底基板102與金屬膜170反應，而形成Ge原子與構成金屬膜170之原子的低電阻化合物，並成為第1源極124及第1汲極126。同時使半導體結晶層106與金屬膜170反應，而形成Ⅲ族原子及V族原子與構成金屬膜170之原子的化合物，並成為第2源極134及第2汲極136。金屬膜170為鎳膜時，生成Ge原子與鎳原子之低電阻化合物並作為第1源極124及第1汲極126，並且生成構成第2半導體結晶層106之Ⅲ族原子及V族原子與鎳原子之低電阻化合物而作為第2源極134及第2汲極136。另外，金屬膜170為鈷膜時，生成Ge原子與鈷原子之低電阻化合物而作為第1源極124及第1汲極126，並且生成Ⅲ族原子及V族原子與鈷原子之化合物而作為第2源極134及第2汲極136。金屬膜170為鎳-鈷合金膜時，生成Ge原子與鎳原子與鈷原子之低電阻化合物而作為第1源極124及第1汲極126，並且生成Ⅲ族原子及V族原子與鎳原子與鈷原子之化合物而作為第2源極134及第2汲極136。最後將未反應之金屬膜170去除並可製造第1圖之半導體裝置100。
金屬膜170之加熱方法較佳為RTA(rapid thermal annealing)法。使用RTA法時，加熱溫度可使用250℃至450℃。藉由如上述之方法而可以自排列(self-alignment)之方式形成第1源極124、第1汲極126、第2源極134 及第2汲極136。
根據以上說明之半導體裝置100與其製造方法，可以在同一程序中同時形成第1源極124、第1汲極126、第2源極134及第2汲極136，故可使製造步驟簡略化。結果可降低製造成本並使微細化變得容易。此外，第1源極124、第1汲極126、第2源極134及第2汲極136，係構成基底基板102或半導體結晶層106之原子(亦即Ⅳ族原子或Ⅲ-V族原子)與鎳、鈷或鎳/鈷合金之低電阻化合物。此外該等低電阻化合物與構成半導體裝置100之通道的Ge及半導體結晶層106之接觸電位障為0.1eV以下之極小的值。此外，第1源極124、第1汲極126、第2源極134及第2汲極136各自與電極金屬之接觸為成為歐姆接觸(ohmic contact)，可使P通道型MISFET120及N通道型MISFET130之各啟動電流變大。此外因第1源極124、第1汲極126、第2源極134及第2汲極136之各電阻變小，故不需要降低P通道型MISFET120及N通道型MISFET130之通道電阻，可減少摻雜雜原子之濃度。該結果可使通道層之載體遷移度變大。
前述半導體裝置100中，基底基板102與分離層110相接，若基底基板102中與分離層110相接的區域為導電性，則在基底基板102中與分離層110相接的區域施加電壓，該電壓可作用為對N通道型MISFET130之背閘極電壓。背閘極電壓之作用可使N通道型MISFET130之啟動電流變大並使關閉電流變小。
前述半導體裝置100中具有複數個半導體結晶層106，複數個半導體結晶層106可分別在與基底基板102上面平行之面內規則性排列。如此，藉由規則性排列半導體結晶層106，而可提高半導體裝置100所使用之半導體基板的生產性。半導體結晶層106之規則性排列可藉由以下任一方法實施：將半導體結晶層106磊晶成長後使半導體結晶層106規則性排列並圖案化之方法；將半導體結晶層106預先規則性排列並選擇性磊晶成長之方法；或是將半導體結晶層106在半導體結晶層形成基板160上磊晶成長後，由半導體結晶層形成基板160分離並整形成預定形狀後，規則性排列並貼合於基底基板102上之方法。此外，可藉由組合任意複數方法之方法而實施。
前述半導體裝置100中，分離層110為具有較構成半導體結晶層106之半導體結晶之禁制帶寬為更大的禁制帶寬之半導體結晶時，基底基板102上連續地藉由磊晶成長法可形成分離層110及半導體結晶層106。另外，分離層110為磊晶成長結晶時，在基底基板102上形成分離層110及半導體結晶層106後，可將分離層110氧化並轉換為非晶質絕緣體層。例如分離層110為AlAs或AlInP時，可藉由選擇氧化技術而使分離層110為絕緣性氧化物。
前述半導體裝置100之製造方法說明：在貼合步驟中蝕刻並去除半導體結晶層形成基板的例子，但可如第7圖所示般使用結晶性犧牲層190並去除半導體結晶層形成基板。亦即，於半導體結晶層形成基板140上形成半導體結 晶層106前，在半導體結晶層形成基板140表面藉由磊晶結晶成長法形成結晶性犧牲層190。之後在結晶性犧牲層190表面藉由磊晶成長法形成半導體結晶層106，並形成基底基板102上之分離層110，將半導體結晶層106之表面與分離層110之表面以氬束150活性化。之後貼合半導體結晶層106表面與分離層110表面，並如第8圖所示般去除結晶性犧牲層190。如此而使半導體結晶層形成基板140上之半導體結晶層106由半導體結晶層形成基板140分離。根據該方而使半導體結晶層形成基板可再利用，並可降低製造成本。
第9圖係表示半導體裝置200之截面。半導體裝置200不具有半導體裝置100中之分離層110，半導體結晶層106與基底基板102相接而配置。另外，半導體裝置200中，因沒有分離層110故使用P通道型MISFET120之閘極絕緣層作為絕緣層112。其他係具有與半導體裝置100相同構造，故省略共通構件等之說明。
半導體裝置200係基底基板102與半導體結晶層106相接在接合面103，基底基板102之接合面103附近可含有顯示p型或n型傳導型的雜原子，於半導體結晶層106之接合面103附近含有顯示與基底基板102所含有雜原子所顯示之傳導型相異的傳導型之雜原子。亦即，半導體裝置200係於接合面103附近具有pn接合。即使為無分離層110之構造，藉由形成於接合面103附近的pn接合而可使基底基板102與半導體結晶層106電性分離，可使形成於 基底基板102之P通道型MISFET與形成於半導體結晶層106之N通道型MISFET130電性分離。
另外，半導體裝置200係於基底基板102上藉由磊晶成長法而形成半導體結晶層106，在半導體結晶層106上形成絕緣層112之步驟以後的步驟，可以與半導體裝置100時相同之步驟而製造。但是，pn接合之形成可藉由以下方式實施：於基底基板102表面附近含有顯示p型或n型傳導型的雜原子，在藉由磊晶成長法而形成半導體結晶層106之步驟中，在半導體結晶層106摻雜顯示與基底基板102所含有雜原子所顯示之傳導型相異的傳導型之雜原子。
在基底基板102上直接形成半導體結晶層106之構造中，元件分離之必要性低時作為分離構造之pn接合並非必須。亦即，半導體裝置200可為在基底基板102之接合面103附近不含有顯示p型或n型傳導型的雜原子，並在半導體結晶層106之接合面103附近不含有顯示p型或n型傳導型的雜原子之構造。
在基底基板102上直接形成半導體結晶層106時，可在磊晶成長後或磊晶成長途中實施退火處理。藉由退火處理可降低半導體結晶層106中之移位(dislocation)。此外，磊晶成長法可為於基底基板102表面全體使半導體結晶層106同樣地成長之方法，或是以SiO2等之成長阻礙層而將基底基板102表面分割為細部並選擇性成長之方法之任一磊晶成長法。
(實施例)
基底基板102使用Ge(100)晶圓，半導體結晶層形成基板160使用InP(100)晶圓。在InP(100)晶圓上藉由磊晶成長法而形成InGaAs層，在InGaAs層上藉由ALD法而形成Al2O3層。在Ge(100)晶圓上藉由ALD法而形成Al2O3層。將InP(100)晶圓上之Al2O3層與Ge(100)晶圓上之Al2O3層貼合，退火後藉由HCl蝕刻而去除InP(100)晶圓。InGaAs層之In比為0.53，不純物濃度為1015atoms/cm3之等級。Ge基板之不純物濃度為1至2×1014atoms/cm3。此時電阻率為7.1至9.5Ω‧cm。製作InGaAs層厚度為20nm、50nm、100nm之3種類之裝置。
以硫化合物處理InGaAs層之表面，並藉由ALD法而堆積Al2O3層。蝕刻Al2O3層之一部分，並復蝕刻InGaAs層之一部分，而在Ge基板上形成無InGaAs層之區域。濺鍍Ta膜並圖案化該Ta膜，而在Ge基板上之Al2O3層及InGaAs層上之Al2O3層之各Al2O3層上形成包含Ta之閘極。閘極形成後以350℃退火。第10圖係觀察InGaAs層上之Ta閘極部分之截面的TEM照片。第11圖係觀察Ge基板上之Ta閘極部分之截面的TEM照片。第10圖及第11圖係InGaAs層厚度為50nm之情形。
在閘極兩側之Al2O3層形成開口，並藉由濺鍍而堆積Ni膜。藉由250℃、1分鐘之加熱而使Ni與Ge、及Ni與InGaAs反應，藉由濕式蝕刻去除未反應之Ni，而分別在InGaAs層及Ge基板上形成包含Ni化合物之源極/汲極。 第12圖係由上方觀察Ge基板上之pMOSFET與InGaAs層上之nMOSFET的SEM照片。
第13圖係表示Ge基板上pMOSFET與InGaAs層上nMOSFET之汲極電流對於汲極電壓之特性。各FET之閘極寬W及閘極長L分別為100μm及50μm。表示InGaAs層之厚度為20nm者。閘極電壓為在0至-2V(pMOSFET之情形)、0至2V(nMOSFET之情形)之範圍變動。觀測到以閘極電壓適宜地調控之良好的汲極電流對於汲極電壓之特性。
第14圖及第15圖係表示閘極電壓對於汲極電流之特性。汲極電流係表示為以閘極寬規格化之絕對值。第14圖係表示Ge基板上pMOSFET之特性，第15圖係表示InGaAs層上nMOSFET之特性。各FET之閘極寬W及閘極長L分別為100μm及20μm。InGaAs層之厚度為20nm。在各圖中顯示汲極電壓為1V之情形與50mV之情形。第15圖之nMOSFET除了單閘極(SG)之情形另外也表示雙閘極(DG)之情形。根據第14圖及第15圖可知Ge基板上pMOSFET及InGaAs層上nMOSFET兩者之FET揭正常運作。特別是在InGaAs層上nMOSFET之雙閘極運作中，顯示電流開關比為106左右之良好的電晶體特性。
第16圖係表示Ge基板上pMOSFET之霍耳遷移率(Hall mobility)與電荷密度Ns之關係。第17圖係表示InGaAs層上nMOSFET之電子遷移率與電荷密度Ns之關係。第17圖中表示InGaAs層之厚度分別為20nm、50nm、100nm之情形。第16圖及第17圖中顯示將Si作為活性層時之遷移率 以作為比較。根據第16圖及第17圖可知Ge基板上pMOSFET之霍耳遷移率、InGaAs層上nMOSFET之電子遷移率分別顯示260cm2/Vs、1800cm2/Vs之高的值。該值與Si之情形比較分別為2.3倍、3.5倍。
申請專利範圍、說明書及圖式中所示之裝置、裝置、程式及方法中的動作、順序、步驟及段階等各處理實行順序並無特別明示「在…之前」、「於…前」等，此外，在未限制將前面處理之輸出物用於後面處理時，可以任意順序實現，此係需留意。有關申請專利範圍、說明書及圖示之動作流程，方便上「首先」、「接著」等而說明，即使如此也並不代表必須以此順序實施。此外，第1層為第2層之「上方」係包括第1層接於第2層上面而設置之情形，與第1層下面及第2層上面之間隔著有其他層之情形。此外，「上」、「下」等指示方向之詞句是表示半導體基板及半導體裝置中的相對方向，並非指對於地面等外部之基準面的絕對方向。
100、200‧‧‧半導體裝置
102‧‧‧基底基板
102a‧‧‧基底基板之一部分
103‧‧‧接合面
104‧‧‧第1半導體結晶層
104a‧‧‧第1半導體結晶層之一部分
106‧‧‧第2半導體結晶層
106a‧‧‧第2半導體結晶層之一部分
108‧‧‧第1分離層
110‧‧‧第2分離層
110a‧‧‧分離層之一部分
112‧‧‧導電性物質層
112a、114a‧‧‧絕緣層之一部分
114‧‧‧絕緣層
120‧‧‧第1MISFET
122‧‧‧第1閘極
123‧‧‧第1閘極金屬
124‧‧‧第1源極
125‧‧‧第1源極電極
126‧‧‧第1汲極
127‧‧‧第1汲極電極
130‧‧‧第2MISFET
132‧‧‧第2閘極
133‧‧‧第2閘極金屬
134‧‧‧第2源極
135‧‧‧第2源極電極
136‧‧‧第2汲極
137‧‧‧第2汲極電極
140、160、180‧‧‧半導體結晶層形成基板
150‧‧‧氬束
185‧‧‧遮罩
190‧‧‧結晶性犧牲層
第1圖係表示半導體裝置100之截面。
第2圖係表示在半導體裝置100之製造過程中的截面。
第3圖係表示在半導體裝置100之製造過程中的截面。
第4圖係表示在半導體裝置100之製造過程中的截面。
第5圖係表示在半導體裝置100之製造過程中的截面。
第6圖係表示在半導體裝置100之製造過程中的截面。
第7圖係表示在半導體裝置100之製造過程中的截面。
第8圖係表示在半導體裝置100之製造過程中的截面。
第9圖係表示半導體裝置200之截面。
第10圖係觀察InGaAs層上之Ta閘極部分之截面的TEM照片。
第11圖係觀察Ta閘極部分之截面的TEM照片。
第12圖係由上方觀察Ge基板上之pMOSFET與InGaAs層上之nMOSFET的SEM照片。
第13圖係表示Ge基板上pMOSFET與InGaAs層上nMOSFET之汲極電流對於汲極電壓之特性。
第14圖係表示Ge基板上pMOSFET之閘極電壓對於汲極電流之特性。
第15圖係表示InGaAs層上nMOSFET之閘極電壓對於汲極電流之特性。
第16圖係表示Ge基板上pMOSFET之霍耳遷移率與電荷密度Ns之關係。
第17圖係表示InGaAs層上nMOSFET之電子遷移率與電荷密度Ns之關係。
100‧‧‧半導體裝置
102‧‧‧基底基板
102a‧‧‧基底基板之一部分
106‧‧‧第2半導體結晶層
106a‧‧‧第2半導體結晶層之一部分
110‧‧‧第2分離層
110a‧‧‧分離層之一部分
112‧‧‧導電性物質層
112a‧‧‧絕緣層之一部分
120‧‧‧第1MISFET
122‧‧‧第1閘極
124‧‧‧第1源極
126‧‧‧第1汲極
130‧‧‧第2MISFET
132‧‧‧第2閘極
134‧‧‧第2源極
136‧‧‧第2汲極

Claims (16)

  1. 一種半導體裝置，具有：包含Ge結晶之基底基板、位於前述基底基板表面之一部分之上方之包含Ⅲ-V族化合物半導體之半導體結晶層、將前述半導體結晶層不位於上方之前述基底基板之區域之一部分作為通道並具有第1源極及第1汲極之P通道型MISFET、將前述半導體結晶層之一部分作為通道並具有第2源極及第2汲極之N通道型MISFET，且前述第1源極及第1汲極包含Ge原子與鎳原子之化合物、Ge原子與鈷原子之化合物、或Ge原子與鎳原子與鈷原子之化合物，前述第2源極及第2汲極包含Ⅲ族原子及V族原子與鎳原子之化合物、Ⅲ族原子及V族原子與鈷原子之化合物，或Ⅲ族原子及V族原子與鎳原子與鈷原子之化合物。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，前述半導體裝置具有位於前述基底基板與前述半導體結晶層之間並使前述基底基板與前述半導體結晶層電性分離之分離層。
  3. 如申請專利範圍第2項所述之半導體裝置，其中，前述基底基板與前述分離層相接，且前述基底基板與前述分離層相接之區域為導電性， 在前述基底基板與前述分離層相接之區域施加的電壓可作用為對前述N通道型MISFET之背閘極電壓。
  4. 如申請專利範圍第1項所述之半導體裝置，其中，前述基底基板與前述半導體結晶層在接合面相接，且前述接合面附近之前述基底基板區域具有顯示p型或n型之傳導型之雜原子，並在前述接合面附近之前述半導體結晶層區域具有顯示與前述基底基板所含雜原子所顯示之傳導型相異之傳導型的雜原子。
  5. 一種半導體基板，係使用於申請專利範圍第1項所述之半導體裝置的半導體基板，具有前述基底基板、前述半導體結晶層，其中，前述半導體結晶層係位於前述基底基板表面之一部分上方。
  6. 如申請專利範圍第5項所述之半導體基板，可復具有位於前述基底基板與前述半導體結晶層之間並使前述基底基板與前述半導體結晶層電性分離之分離層。
  7. 如申請專利範圍第6項所述之半導體基板，其中，前述分離層包含非晶質絶緣體。
  8. 如申請專利範圍第6項所述之半導體基板，其中，前述分離層包含半導體結晶，該半導體結晶具有較構成前述半導體結晶層之半導體結晶之禁制帶寬為更大的禁制帶寬。
  9. 如申請專利範圍第5項所述之半導體基板，其中，前述基底基板與前述半導體結晶層相接於接合面， 在前述接合面附近之前述基底基板之區域含有顯示p型或n型之傳導型的雜原子，在前述接合面附近之前述半導體結晶層之區域含有顯示與前述基底基板所含雜原子所顯示之傳導型相異之傳導型的雜原子。
  10. 如申請專利範圍第5項所述之半導體基板，其可具有複數個前述半導體結晶層，複數個前述半導體結晶層分別在與前述基底基板上面平行之面內規則排列。
  11. 一種半導體基板之製造方法，係製造申請專利範圍第5項所述之半導體基板之方法，具有：在半導體結晶層形成基板上藉由磊晶結晶成長法形成前述半導體結晶層之磊晶成長步驟，以及將前述半導體結晶層貼合於前述基底基板之一部分區域或其上方之區域之貼合步驟。
  12. 一種半導體基板之製造方法，係製造申請專利範圍第5項所述之半導體基板之方法，具有：在前述基底基板之一部分區域上方藉由磊晶成長法形成包含半導體結晶之分離層的步驟，該半導體結晶具有較構成前述半導體結晶層之半導體結晶之禁制帶寬為更大的禁制帶寬；以及在前述分離層上藉由磊晶成長法形成前述半導體結晶層的步驟。
  13. 一種半導體基板之製造方法，係製造申請專利範圍第5項所述之半導體基板之方法，具有： 在前述基底基板之表面附近含有顯示p型或n型之傳導型的雜原子之步驟；以及在前述基底基板表面之一部分上方藉由磊晶成長法形成前述半導體結晶層之步驟，且在藉由磊晶成長法形成前述半導體結晶層之步驟中，在前述基底基板摻雜顯示與前述基底基板所含雜原子所顯示之傳導型相異之傳導型的雜原子。
  14. 如申請專利範圍第11項所述之半導體基板之製造方法，其具有：於前述半導體結晶層形成基板上形成半導體結晶層之前，在前述半導體結晶層形成基板之表面藉由磊晶結晶成長法形成之結晶性犧牲層的步驟；將前述半導體結晶層貼合於前述基底基板後，藉由去除前述結晶性犧牲層，而使前述半導體結晶層形成基板上磊晶成長之半導體結晶層與前述半導體結晶層形成基板分離。
  15. 如申請專利範圍第11項所述之半導體基板之製造方法，具有在磊晶成長前述半導體結晶層後使前述半導體結晶層規則排列並圖案化之步驟、或預先使前述半導體結晶層規則排列並選擇性磊晶成長之步驟的任一步驟。
  16. 一種半導體裝置之製造方法，係使用申請專利範圍第11項所述之半導體基板之製造方法，具有：製造具有前述半導體結晶層之半導體基板的步驟；在前述半導體結晶層不位於上方之區域之前述基底基板上、及前述半導體結晶層上，隔著閘極絶緣層而 形成閘極電極之步驟；在前述基底基板之源極電極形成區域上、前述基底基板之汲極電極形成區域上、前述半導體結晶層之源極電極形成區域上、及前述半導體結晶層之汲極電極形成區域上，形成由鎳膜、鈷膜及鎳-鈷合金膜所構成群組選出之金屬膜的步驟；加熱前述金屬膜，並在前述基底基板上形成包含Ge原子與鎳原子之化合物、Ge原子與鈷原子之化合物、或Ge原子與鎳原子與鈷原子之化合物之第1源極及第1汲極，而在前述半導體結晶層上形成包含Ⅲ族原子及V族原子與鎳原子之化合物、Ⅲ族原子及V族原子與鈷原子之化合物、或Ⅲ族原子及V族原子與鎳原子與鈷原子之化合物之第2源極及第2汲極的步驟；以及去除未反應之前述金屬膜的步驟。
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