JP2013016793A - 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 - Google Patents

半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法 Download PDF

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Hisashi Yamada
永 山田
Masashi Yokoyama
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相賢 金
Toru Cho
睿 張
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充 竹中
Shinichi Takagi
信一 高木
Tetsuji Yasuda
哲二 安田
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Abstract

【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】Ｇｅ基板上に形成されたＰチャネル型ＭＩＳＦＥＴの第１ソースおよび第１ドレインが、Ｇｅ原子とニッケル原子との化合物、Ｇｅ原子とコバルト原子との化合物またはＧｅ原子とニッケル原子とコバルト原子との化合物からなり、ＩＩＩ−Ｖ族化合物半導体からなる半導体結晶層に形成されたＮチャネル型ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、ＩＩＩ族原子およびＶ族原子とニッケル原子との化合物、ＩＩＩ族原子およびＶ族原子とコバルト原子との化合物、または、ＩＩＩ族原子およびＶ族原子とニッケル原子とコバルト原子との化合物からなる半導体デバイスを提供する。
【選択図】図１

Description

本発明は、半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法に関する。
ＧａＡｓ、ＩｎＧａＡｓ等のＩＩＩ−Ｖ族化合物半導体は、高い電子移動度を有し、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ−Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴを構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）が実現できる。非特許文献１には、ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴとＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴが、単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。
非特許文献１ S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）（以下単に「ｎＭＩＳＦＥＴ」という。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（以下単に「ｐＭＩＳＦＥＴ」という。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体と、ｐＭＩＳＦＥＴ用のＩＶ族半導体を同一基板上に形成する技術が必要になる。
また、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとで構成されるＣＭＩＳＦＥＴ（Complementary Metal-Insulator-Semiconductor Field-Effect Transistor）を、ＬＳＩとして安価に効率よく製造するには、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴが同時に形成される製造プロセスを採用することが好ましい。特に、ｎＭＩＳＦＥＴのソース・ドレインとｐＭＩＳＦＥＴのソース・ドレインが同時に形成できれば、工程を簡略化することができ、コスト削減とともに素子の微細化にも容易に対応できるようになる。
たとえばｎＭＩＳＦＥＴのソース・ドレイン形成領域とｐＭＩＳＦＥＴのソース・ドレイン形成領域とに、ソースおよびドレインとなる材料を薄膜として形成し、さらにフォトリソグラフィ等によりパターニングして形成することで、ｎＭＩＳＦＥＴのソース・ドレインとｐＭＩＳＦＥＴのソース・ドレインとを同時に形成できる。しかし、ｎＭＩＳＦＥＴが形成されるＩＩＩ−Ｖ族化合物半導体結晶層と、ｐＭＩＳＦＥＴが形成されるＩＶ族半導体結晶層とでは、構成される材料が異なる。このため、ｎＭＩＳＦＥＴまたはｐＭＩＳＦＥＴの一方または両方のソース・ドレイン領域の抵抗が大きくなり、あるいは、ｎＭＩＳＦＥＴまたはｐＭＩＳＦＥＴの一方または両方のソース・ドレイン領域とソース・ドレイン電極との接触抵抗が大きくなる。従って、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの両方のソース・ドレイン領域の抵抗あるいはソース・ドレイン電極との接触抵抗を小さくすることが難しい。
本発明の目的は、チャネルがＩＩＩ−Ｖ族化合物半導体であるｎＭＩＳＦＥＴと、チャネルがＩＶ族半導体であるｐＭＩＳＦＥＴと、で構成されるＣＭＩＳＦＥＴを、一つの基板上に形成する場合において、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの各ソースおよび各ドレインを同時に形成し、かつ、ソース・ドレイン領域の抵抗またはソース・ドレイン電極との接触抵抗が小さくなるような半導体デバイスおよびその製造方法を提供することにある。
上記課題を解決するために、本発明の第１の態様においては、Ｇｅ結晶からなるベース基板と、ベース基板表面の一部の上方に位置し、ＩＩＩ−Ｖ族化合物半導体からなる半導体結晶層と、半導体結晶層が上方に位置しない領域のベース基板の一部をチャネルとし、第１ソースおよび第１ドレインを有するＰチャネル型ＭＩＳＦＥＴと、半導体結晶層の一部をチャネルとし、第２ソースおよび第２ドレインを有するＮチャネル型ＭＩＳＦＥＴと、を有し、第１ソースおよび第１ドレインが、Ｇｅ原子とニッケル原子との化合物、Ｇｅ原子とコバルト原子との化合物、または、Ｇｅ原子とニッケル原子とコバルト原子との化合物からなり、第２ソースおよび第２ドレインが、ＩＩＩ族原子およびＶ族原子とニッケル原子との化合物、ＩＩＩ族原子およびＶ族原子とコバルト原子との化合物、または、ＩＩＩ族原子およびＶ族原子とニッケル原子とコバルト原子との化合物からなる半導体デバイスを提供する。
上記した半導体デバイスは、ベース基板と半導体結晶層との間に位置し、ベース基板と半導体結晶層とを電気的に分離する分離層を有してもよい。ベース基板と分離層とが接しする場合、ベース基板の分離層と接する領域が導電性であってよく、ベース基板の分離層と接する領域に印加した電圧が、Ｎチャネル型ＭＩＳＦＥＴへのバックゲート電圧として作用してもよい。ベース基板と半導体結晶層とが接合面で接する場合、ベース基板の接合面の近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、半導体結晶層の接合面の近傍に、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有してもよい。
本発明の第２の態様においては、第１の態様の半導体デバイスに用いる半導体基板であって、ベース基板と、半導体結晶層と、を有し、半導体結晶層が、ベース基板表面の一部の上方に位置する半導体基板を提供する。
ベース基板と半導体結晶層との間に位置し、ベース基板と半導体結晶層とを電気的に分離する分離層をさらに有してもよい。この場合、分離層として、非晶質絶縁体からなるものが挙げられる。あるいは、分離層として、半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものが挙げられる。ベース基板と半導体結晶層とが接合面で接する場合、ベース基板の接合面の近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、半導体結晶層の接合面の近傍に、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有してもよい。半導体結晶層を複数有してもよく、複数の半導体結晶層のそれぞれが、ベース基板の上面と平行な面内で規則的に配列されてもよい。
本発明の第３の態様においては、第２の態様の半導体基板を製造する方法であって、半導体結晶層形成基板上に半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、半導体結晶層をベース基板表面の一部の領域またはその上方の領域に貼り合わせる貼り合わせステップと、を有する半導体基板の製造方法を提供する。あるいは上記した半導体基板を製造する方法であって、ベース基板表面の一部の上方に、半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる分離層をエピタキシャル成長法により形成するステップと、分離層の上に半導体結晶層をエピタキシャル成長法により形成するステップと、を有する半導体基板の製造方法を提供する。あるいは、上記した半導体基板を製造する方法であって、ベース基板の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、ベース基板表面の一部の上方に、半導体結晶層をエピタキシャル成長法により形成するステップを有し、半導体結晶層をエピタキシャル成長法により形成するステップにおいて、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で、ベース基板をドープする半導体基板の製造方法を提供する。
半導体結晶層形成基板の表面に、エピタキシャル結晶成長法により形成された結晶性犠牲層を有してもよく、この場合、結晶性犠牲層を除去することで、半導体結晶層形成基板上にエピタキシャル成長された半導体結晶層と半導体結晶層形成基板とを分離するものであってもよい。半導体結晶層をエピタキシャル成長させた後に半導体結晶層を規則的な配列にパターニングするステップ、または半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップを有してもよい。
本発明の第４の態様においては、第３の態様の半導体基板の製造方法を用いて、半導体結晶層を有する半導体基板を製造するステップと、半導体結晶層が上方に位置しない領域のベース基板の上、および半導体結晶層の上に、ゲート絶縁層を介してゲート電極を形成するステップと、ベース基板のソース電極形成領域上、ベース基板のドレイン電極形成領域上、半導体結晶層のソース電極形成領域上、および半導体結晶層のドレイン電極形成領域上に、ニッケル膜、コバルト膜およびニッケル−コバルト合金膜からなる群から選ばれた金属膜を形成するステップと、金属膜を加熱して、ベース基板に、Ｇｅ原子とニッケル原子との化合物、Ｇｅ原子とコバルト原子との化合物、または、Ｇｅ原子とニッケル原子とコバルト原子との化合物からなる第１ソースおよび第１ドレインを形成し、半導体結晶層に、ＩＩＩ族原子およびＶ族原子とニッケル原子との化合物、ＩＩＩ族原子およびＶ族原子とコバルト原子との化合物、または、ＩＩＩ族原子およびＶ族原子とニッケル原子とコバルト原子との化合物からなる第２ソースおよび第２ドレインを形成するステップと、未反応の金属膜を除去するステップと、を有する半導体デバイスの製造方法を提供する。
半導体デバイス１００の断面を示す。 半導体デバイス１００の製造過程における断面を示す。 半導体デバイス１００の製造過程における断面を示す。 半導体デバイス１００の製造過程における断面を示す。 半導体デバイス１００の製造過程における断面を示す。 半導体デバイス１００の製造過程における断面を示す。 他の半導体デバイスの製造過程における断面を示す。 他の半導体デバイスの製造過程における断面を示す。 半導体デバイス２００の断面を示す。 ＩｎＧａＡｓ層上のＴａゲート部分の断面を観察したＴＥＭ写真である。 Ｔａゲート部分の断面を観察したＴＥＭ写真である。 Ｇｅ基板上のｐＭＯＳＦＥＴとＩｎＧａＡｓ層上のｎＭＯＳＦＥＴを上方から観察したＳＥＭ写真である。 Ｇｅ基板上ｐＭＯＳＦＥＴとＩｎＧａＡｓ層上ｎＭＯＳＦＥＴのドレイン電流対ドレイン電圧特性を示す。 Ｇｅ基板上ｐＭＯＳＦＥＴのゲート電圧対ドレイン電流特性を示す。 ＩｎＧａＡｓ層上ｎＭＯＳＦＥＴのゲート電圧対ドレイン電流特性を示す。 Ｇｅ基板上ｐＭＯＳＦＥＴのホール移動度を電荷密度Ｎｓとの関係で示す。 ＩｎＧａＡｓ層上ｎＭＯＳＦＥＴの電子移動度を電荷密度Ｎｓとの関係で示す。
図１は、半導体デバイス１００の断面を示す。半導体デバイス１００は、Ｇｅ結晶からなるベース基板１０２と、ＩＩＩ−Ｖ族化合物半導体からなる半導体結晶層１０６とを有し、ベース基板１０２と半導体結晶層１０６との間に分離層１１０を有する。本例の半導体デバイス１００は、半導体結晶層１０６の上に絶縁層１１２を有する。なお、図１に示した実施例からは、ベース基板１０２と、半導体結晶層１０６とを構成要件とする半導体基板の発明と、ベース基板１０２、分離層１１０および半導体結晶層１０６を構成要件とする半導体基板の発明との少なくとも２つの発明が把握できる。ベース基板１０２にはＰチャネル型ＭＩＳＦＥＴ１２０が形成され、半導体結晶層１０６にはＮチャネル型ＭＩＳＦＥＴ１３０が形成されている。
半導体結晶層１０６は、ベース基板１０２表面の一部の上方に位置する。半導体結晶層１０６の厚さは、２０ｎｍ以下であることが好ましい。半導体結晶層１０６の厚さを２０ｎｍ以下とすることで、極薄膜ボディのＮチャネル型ＭＩＳＦＥＴ１３０を構成できる。Ｎチャネル型ＭＩＳＦＥＴ１３０のボディを極薄膜にすることで、短チャネル効果を抑制し、Ｎチャネル型ＭＩＳＦＥＴ１３０のリーク電流を減少することができる。
半導体デバイス１００では、ＩＩＩ−Ｖ族化合物半導体結晶層をＮチャネル型ＭＩＳＦＥＴに使用し、Ｇｅ結晶をＰチャネル型ＭＩＳＦＥＴに使用する。ＩＩＩ−Ｖ族化合物半導体結晶として、ＩｎｘＧａ１−ｘＡｓ（０＜ｘ＜１）結晶、ＧａＡｓ結晶、または、ＩｎＰ結晶が挙げられる。また、ＩＩＩ−Ｖ族化合物半導体結晶として、ＧａＡｓまたはＩｎＰに格子整合または擬格子整合するＩＩＩ−Ｖ族化合物半導体の混晶が挙げられる。また、ＩＩＩ−Ｖ族化合物半導体結晶として、当該混晶とＩｎｘＧａ１−ｘＡｓ（０＜ｘ＜１）結晶、ＧａＡｓ結晶またはＩｎＰ結晶との積層体が挙げられる。なお、ＩＩＩ−Ｖ族化合物半導体結晶としては、ＩｎｘＧａ１−ｘＡｓ（０＜ｘ＜１）結晶が好適である。ＩＩＩ−Ｖ族化合物半導体結晶では電子移動度が高く、ＩＶ族半導体結晶特にＧｅでは正孔移動度が高いので、ＣＭＩＳＦＥＴの性能を最大化することができる。
分離層１１０は、ベース基板１０２と半導体結晶層１０６との間に位置する。分離層１１０は、ベース基板１０２と半導体結晶層１０６とを電気的に分離する。
分離層１１０は、非晶質絶縁体からなるものであってもよい。半導体結晶層１０６および分離層１１０が貼り合わせ法により形成された場合、分離層１１０は、非晶質絶縁体になる。非晶質絶縁体からなる分離層１１０として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
分離層１１０は、半導体結晶層１０６を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものであってもよい。このような半導体結晶は、エピタキシャル結晶成長法により形成できる。半導体結晶層１０６がＩｎＧａＡｓ結晶層またはＧａＡｓ結晶層である場合、分離層１１０を構成する半導体結晶として、ＡｌＧａＡｓ結晶、ＡｌＩｎＧａＰ結晶、ＡｌＧａＩｎＡｓ結晶、または、ＩｎＰ結晶が挙げられる。
絶縁層１１２の一部１１２ａは、Ｎチャネル型ＭＩＳＦＥＴ１３０のゲート絶縁層として機能する。絶縁層１１２として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
Ｐチャネル型ＭＩＳＦＥＴ１２０は、第１ゲート１２２、第１ソース１２４および第１ドレイン１２６を有する。第１ソース１２４および第１ドレイン１２６は、ベース基板１０２に形成される。Ｐチャネル型ＭＩＳＦＥＴ１２０は、半導体結晶層１０６が上方に位置しない領域のベース基板１０２に形成され、第１ソース１２４および第１ドレイン１２６に挟まれるベース基板１０２の一部１０２ａをチャネルとする。第１ゲート１２２は、当該一部１０４ａの上方に形成される。チャネル領域であるベース基板１０２の一部１０２ａと第１ゲート１２２に挟まれた分離層１１０の一部１１０ａは、Ｐチャネル型ＭＩＳＦＥＴ１２０のゲート絶縁層として機能してもよい。
第１ソース１２４および第１ドレイン１２６は、Ｇｅ原子とニッケル原子との化合物からなる。あるいは第１ソース１２４および第１ドレイン１２６は、Ｇｅ原子とコバルト原子との化合物からなる。あるいは第１ソース１２４および第１ドレイン１２６は、Ｇｅ原子とニッケル原子とコバルト原子との化合物からなる。これらＧｅのニッケル化合物あるいはコバルト化合物あるいはニッケル−コバルト化合物は、電気抵抗が低い低抵抗化合物である。
Ｎチャネル型ＭＩＳＦＥＴ１３０は、第２ゲート１３２、第２ソース１３４および第２ドレイン１３６を有する。第２ソース１３４および第２ドレイン１３６は、半導体結晶層１０６に形成される。Ｎチャネル型ＭＩＳＦＥＴ１３０は、第２ソース１３４および第２ドレイン１３６に挟まれる半導体結晶層１０６の一部１０６ａをチャネルとする。第２ゲート１３２は、当該一部１０６ａの上方に形成される。チャネル領域である半導体結晶層１０６の一部１０６ａと第２ゲート１３２に挟まれた領域には、絶縁層１１２の一部１１２ａが形成される。当該一部１１２ａは、Ｎチャネル型ＭＩＳＦＥＴ１３０のゲート絶縁層として機能してもよい。
第２ソース１３４および第２ドレイン１３６は、ＩＩＩ族原子およびＶ族原子とニッケル原子との化合物からなる。あるいは第２ソース１３４および第２ドレイン１３６は、ＩＩＩ族原子およびＶ族原子とコバルト原子との化合物からなる。あるいは第２ソース１３４および第２ドレイン１３６は、ＩＩＩ族原子およびＶ族原子とニッケル原子とコバルト原子との化合物からなる。これらＩＩＩ−Ｖ族結晶のニッケル化合物あるいはコバルト化合物あるいはニッケル−コバルト化合物は、電気抵抗が低い低抵抗化合物である。
以上の通り、Ｐチャネル型ＭＩＳＦＥＴ１２０のソース・ドレイン（第１ソース１２４および第１ドレイン１２６）と、Ｎチャネル型ＭＩＳＦＥＴ１３０のソース・ドレイン（第２ソース１３４および第２ドレイン１３６）が、共通の原子（ニッケル原子、コバルト原子またはその両方の原子）の化合物からなる。これは共通の原子を有する材料膜を用いた当該部位の製造を可能にする構成であり、製造工程の簡略化を可能にする。また、共通の原子としてニッケルまたはコバルトまたはその両方を用いることで、ＩＩＩ−Ｖ族化合物半導体結晶層に形成したソース・ドレイン、Ｇｅ結晶に形成したソース・ドレインの何れであっても、ソース領域およびドレイン領域の電気抵抗を低くできる。この結果、製造工程を簡略化すると共にＦＥＴの性能を高くすることができる。
なお、第１ソース１２４および第１ドレイン１２６にアクセプタ不純物原子をさらに含んでよく、第２ソース１３４および第２ドレイン１３６にドナー不純物原子をさらに含んでよい。Ｎチャネル型ＭＩＳＦＥＴ１３０のソース・ドレイン（第２ソース１３４および第２ドレイン１３６）部に添加されるドナー不純物原子として、Ｓｉ、Ｓ、Ｓｅ、Ｇｅが挙げられる。Ｐチャネル型ＭＩＳＦＥＴ１２０のソース・ドレイン（第１ソース１２４および第１ドレイン１２６）部に添加されるアクセプタ不純物原子として、Ｂ、Ａｌ、Ｇａ、Ｉｎが挙げられる。
図２から図６は、半導体デバイス１００の製造過程における断面を示す。まず、ベース基板１０２と半導体結晶層形成基板１６０を用意し、半導体結晶層形成基板１６０上に半導体結晶層１０６をエピタキシャル結晶成長法により形成する。また、ベース基板１０２上に分離層１１０を形成する。分離層１１０は、たとえばＡＬＤ（Atomic Layer Deposition）法、熱酸化法、蒸着法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法等の薄膜形成法により形成する。半導体結晶層形成基板１６０としてＩｎＰ基板、ＧａＡｓ基板が選択できる。
半導体結晶層１０６のエピタキシャル結晶成長には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を利用することができる。ＩＩＩ−Ｖ族化合物半導体結晶層をＭＯＣＶＤ法で形成する場合、ＩｎソースにはＴＭＩｎ（トリメチルインジウム）を、ＧａソースにはＴＭＧａ（トリメチルガリウム）を、ＡｓソースにはＡｓＨ３（アルシン）、ＰソースにはＰＨ３（ホスフィン）を用いることができる。キャリアガスには水素を用いることができる。反応温度は、３００℃から９００℃の範囲で、好ましくは４５０〜７５０℃の範囲で適宜選択できる。Ｐチャネル型ＭＩＳＦＥＴ１２０をベース基板１０２に形成するに際して、ベース基板となるＧｅ基板表面にさらに結晶性の良いＧｅエピタキシャル結晶層を形成することもできる。Ｇｅ結晶層をＣＶＤ法で形成する場合、Ｇｅソースには、ＧｅＨ４（ゲルマン）を用いることもできる。キャリアガスには水素を用いることができる。反応温度は、３００℃から９００℃の範囲で、好ましくは４５０〜７５０℃の範囲で適宜選択できる。ソースガス供給量や反応時間を適宜選択することでエピタキシャル成長層の厚さを制御することができる。
図２に示すように、半導体結晶層１０６の表面と分離層１１０の表面をアルゴンビーム１５０で活性化する。その後、図３に示すように、半導体結晶層１０６の表面を分離層１１０の表面の一部に貼り合わせて接合する。貼り合わせは室温で行うことができる。活性化はアルゴンビーム１５０である必要はなく、他の希ガス等のビームであっても良い。その後、半導体結晶層形成基板１６０をＨＣｌ溶液等でエッチングし、除去する。これにより、ベース基板１０２上に分離層１１０が形成され、分離層１１０表面の一部の上に半導体結晶層１０６が形成される。なお、分離層１１０とベース基板１０２とを貼り合わせる前に、半導体結晶層１０６の表面を硫黄原子で終端する硫黄終端処理を行っても良い。
図２および図３に示す例では、分離層１１０をベース基板１０２の上にのみ形成し、分離層１１０の表面と半導体結晶層１０６の表面とを貼り合わせる例を説明したが、半導体結晶層１０６の上にも分離層１１０を形成し、ベース基板１０２上の分離層１１０の表面と半導体結晶層１０６上の分離層１１０の表面とを貼り合わせてもよい。この場合、分離層１１０の貼り合わせる面を親水化処理することが好ましい。親水化処理した場合は、分離層１１０どうしを加熱して貼り合わせることが好ましい。あるいは、半導体結晶層１０６の上にのみ分離層１１０を形成し、ベース基板１０２の表面と半導体結晶層１０６上の分離層１１０の表面とを貼り合わせてもよい。
図２および図３に示す例では、半導体結晶層１０６をベース基板１０２上の分離層１１０に貼り合わせた後に、半導体結晶層１０６を半導体結晶層形成基板１６０から分離する例を説明したが、半導体結晶層１０６を半導体結晶層形成基板１６０から分離した後に、半導体結晶層１０６を分離層１１０に貼り合わせてもよい。この場合、半導体結晶層１０６を半導体結晶層形成基板１６０から分離した後、分離層１１０に貼り合わせるまでの間、適切な転写用基板に半導体結晶層１０６を保持することが好ましい。
図４に示すように、半導体結晶層１０６の上に絶縁層１１２を形成する。絶縁層１１２は、たとえばＡＬＤ法、熱酸化法、蒸着法、ＣＶＤ法、スパッタ法等の薄膜形成法により形成する。さらに、ゲートとなる金属たとえばタンタルの薄膜を蒸着法、ＣＶＤ法またはスパッタ法により形成し、当該薄膜をフォトリソグラフィを用いてパターニングし、半導体結晶層１０６が形成されていないベース基板１０２の上方に第１ゲート１２２を形成し、半導体結晶層１０６の上方に第２ゲート１３２を形成する。
図５に示すように、第１ゲート１２２の両側の分離層１１０に、ベース基板１０２に達する開口を形成し、第２ゲート１３２の両側の絶縁層１１２に、半導体結晶層１０６に達する開口を形成する。各ゲートの両側とは、水平方向における、各ゲートの両側を指す。この第１ゲート１２２両側の開口および第２ゲート１３２両側の開口のそれぞれは、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６のそれぞれが形成される領域に該当する。これら開口の底部に露出したベース基板１０２、および、半導体結晶層１０６のそれぞれに接するように、ニッケルからなる金属膜１７０を形成する。金属膜１７０は、コバルト膜、またはニッケル−コバルト合金膜であってもよい。
図６に示すように、金属膜１７０を加熱する。加熱により、ベース基板１０２と金属膜１７０とが反応し、Ｇｅ原子と、金属膜１７０を構成する原子との化合物が形成され、第１ソース１２４および第１ドレイン１２６となる。同時に、半導体結晶層１０６と金属膜１７０とが反応し、ＩＩＩ族原子およびＶ族原子と、金属膜１７０を構成する原子との化合物が形成され、第２ソース１３４および第２ドレイン１３６となる。金属膜１７０がニッケル膜である場合、第１ソース１２４および第１ドレイン１２６として、Ｇｅ原子とニッケル原子との低抵抗化合物が生成され、第２ソース１３４および第２ドレイン１３６として、第２半導体結晶層１０６を構成するＩＩＩ族原子およびＶ族原子とニッケル原子との低抵抗化合物が生成される。なお、金属膜１７０がコバルト膜である場合、第１ソース１２４および第１ドレイン１２６として、Ｇｅ原子とコバルト原子との化合物が生成され、第２ソース１３４および第２ドレイン１３６として、ＩＩＩ族原子およびＶ族原子とコバルト原子との化合物が生成される。金属膜１７０がニッケル−コバルト合金膜である場合、第１ソース１２４および第１ドレイン１２６として、Ｇｅ原子とニッケル原子とコバルト原子との化合物が生成され、第２ソース１３４および第２ドレイン１３６として、ＩＩＩ族原子およびＶ族原子とニッケル原子とコバルト原子との化合物が生成される。最後に未反応の金属膜１７０を除去し、図１の半導体デバイス１００が製造できる。
金属膜１７０の加熱方法は、ＲＴＡ（rapid thermal annealing）法が好ましい。ＲＴＡ法を用いる場合、加熱温度としては２５０℃〜４５０℃を用いることができる。上記のような方法により、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６をセルフアラインで形成できる。
以上説明した半導体デバイス１００とその製造方法によれば、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６が、同一プロセスで同時に形成されるので、製造工程を簡略化できる。その結果、製造コストが低減され、微細化も容易になる。また、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６が、ベース基板１０２ あるいは半導体結晶層１０６を構成する原子、すなわちＧｅ原子あるいはＩＩＩ−Ｖ族原子とニッケル、コバルトあるいはニッケル・コバルト合金との低抵抗化合物である。またこれらの低抵抗化合物と半導体デバイス１００のチャネルを構成するＧｅおよび半導体結晶層１０６との接触電位障壁は０．１ｅＶ以下と、極めて小さい。また、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６の各々と電極金属とのコンタクトがオーミックコンタクトとなり、Ｐチャネル型ＭＩＳＦＥＴ１２０およびＮチャネル型ＭＩＳＦＥＴ１３０の各オン電流を大きくすることができる。また、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６の各抵抗が小さくなるから、Ｐチャネル型ＭＩＳＦＥＴ１２０およびＮチャネル型ＭＩＳＦＥＴ１３０のチャネル抵抗を低くする必要がなく、ドーピング不純物原子の濃度を少なくできる。この結果、チャネル層でのキャリアの移動度を大きくすることができる。
上記した半導体デバイス１００では、ベース基板１０２と分離層１１０とが接しており、ベース基板１０２の分離層１１０と接する領域が導電性であるならば、ベース基板１０２の分離層１１０と接する領域に電圧を印加し、当該電圧を、Ｎチャネル型ＭＩＳＦＥＴ１３０へのバックゲート電圧として作用させることができる。バックゲート電圧の作用は、Ｎチャネル型ＭＩＳＦＥＴ１３０のオン電流を大きくし、オフ電流を小さくすることができる。
上記した半導体デバイス１００において、半導体結晶層１０６を複数有し、複数の半導体結晶層１０６のそれぞれが、ベース基板１０２の上面と平行な面内で規則的に配列されてもよい。このように、半導体結晶層１０６を規則的に配列することで、半導体デバイス１００に使用する半導体基板の生産性を高めることができる。半導体結晶層１０６の規則的な配列は、半導体結晶層１０６をエピタキシャル成長させた後に半導体結晶層１０６を規則的な配列にパターニングする方法、または半導体結晶層１０６を予め規則的な配列に選択的にエピタキシャル成長させる方法、または半導体結晶層１０６を、半導体結晶層形成基板１６０上にエピタキシャル成長させた後、半導体結晶層形成基板１６０から分離し、所定の形状に整形した後、規則的な配列でベース基板１０２上に貼り合せる方法、のいずれかの方法により実施でき、また、いずれか複数の方法を組み合わせた方法により実施できる。
上記した半導体デバイス１００において、分離層１１０を、半導体結晶層１０６を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶とする場合、ベース基板１０２上に分離層１１０および半導体結晶層１０６を連続してエピタキシャル成長法により形成できる。なお、分離層１１０がエピタキシャル成長結晶である場合、分離層１１０および半導体結晶層１０６をベース基板１０２上に形成した後、分離層１１０を酸化して非晶質絶縁体層に転換してもよい。たとえば、分離層１１０がＡｌＡｓ、あるいはＡｌＩｎＰである場合、選択酸化技術により、分離層１１０を絶縁性酸化物とすることができる。
上記した半導体デバイス１００の製造方法における貼り合わせ工程では、半導体結晶層形成基板をエッチングして除去する例を説明したが、図７に示すように、結晶性犠牲層１９０を用いて半導体結晶層形成基板を除去することもできる。すなわち、半導体結晶層形成基板１４０の上に半導体結晶層１０６を形成する前に、半導体結晶層形成基板１４０の表面に、結晶性犠牲層１９０をエピタキシャル結晶成長法により形成する。その後、結晶性犠牲層１９０の表面に半導体結晶層１０６をエピタキシャル成長法により形成し、ベース基板１０２上の分離層１１０を形成し、半導体結晶層１０６の表面と分離層１１０の表面をアルゴンビーム１５０で活性化する。その後、半導体結晶層１０６の表面と分離層１１０の表面を貼り合わせ、図８に示すように、結晶性犠牲層１９０を除去する。これにより、半導体結晶層形成基板１４０上の半導体結晶層１０６と半導体結晶層形成基板１４０とが分離される。当該方法によれば、半導体結晶層形成基板の再利用が可能になり、製造コストを低くすることができる。
図９は、半導体デバイス２００の断面を示す。半導体デバイス２００は、半導体デバイス１００における分離層１１０を有さず、半導体結晶層１０６がベース基板１０２に接して配置されている。なお、半導体デバイス２００では、分離層１１０が無いのでＰチャネル型ＭＩＳＦＥＴ１２０のゲート絶縁層として絶縁層１１２が用いられる。その他は半導体デバイス１００と同じ構造を有するので、共通する部材等の説明は省略する。
半導体デバイス２００は、ベース基板１０２と半導体結晶層１０６とが接合面１０３で接し、ベース基板１０２の接合面１０３の近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、半導体結晶層１０６の接合面１０３の近傍に、ベース基板１０２に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有する。つまり、半導体デバイス２００は、接合面１０３の近傍にｐｎ接合を有する。分離層１１０が無い構造であっても、接合面１０３近傍に形成されるｐｎ接合によって、ベース基板１０２と半導体結晶層１０６とを電気的に分離することが可能であり、ベース基板１０２に形成されるＰチャネル型ＭＩＳＦＥＴと半導体結晶層１０６に形成されるＮチャネル型ＭＩＳＦＥＴ１３０とを電気的に分離することができる。
なお、半導体デバイス２００は、ベース基板１０２の上に半導体結晶層１０６をエピタキシャル成長法により形成し、半導体結晶層１０６の上に絶縁層１１２を形成する工程以降の工程を半導体デバイス１００の場合と同様の工程にすることで製造できる。ただし、ｐｎ接合の形成は、ベース基板１０２の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有させ、半導体結晶層１０６をエピタキシャル成長法により形成するステップにおいて、ベース基板１０２に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で半導体結晶層１０６をドープすることで実施できる。
半導体結晶層１０６をベース基板１０２の上に直接形成する構造において、素子分離の必要性が低い場合には分離構造としてのｐｎ接合は必須ではない。つまり、半導体デバイス２００は、ベース基板１０２の接合面１０３の近傍にｐ型またはｎ型の伝導型を示す不純物原子を含有せず、半導体結晶層１０６の接合面１０３の近傍にｐ型またはｎ型の伝導型を示す不純物原子を含有しない構造であってもよい。
半導体結晶層１０６をベース基板１０２の上に直接形成する場合、エピタキシャル成長の後、またはエピタキシャル成長の途中において、アニール処理を施してもよい。アニール処理により、半導体結晶層１０６中の転位が低減する。また、エピタキシャル成長法は、ベース基板１０２の表面全部に半導体結晶層１０６を一様に成長する方法、あるいは、ＳｉＯ２等の成長阻害層でベース基板１０２の表面を細かく分割し、選択的に成長する方法の何れのエピタキシャル成長法であってもよい。
（実施例）
ベース基板１０２としてＧｅ（１００）ウェハを用い、半導体結晶層形成基板１６０としてＩｎＰ（１００）ウェハを用いた。ＩｎＰ（１００）ウェハ上にＩｎＧａＡｓ層をエピタキシャル成長法により形成し、ＩｎＧａＡｓ層上にＡＬＤ法によりＡｌ２Ｏ３層を形成した。Ｇｅ（１００）ウェハ上にＡＬＤ法によりＡｌ２Ｏ３層を形成した。ＩｎＰ（１００）ウェハ上のＡｌ２Ｏ３層とＧｅ（１００）ウェハ上のＡｌ２Ｏ３層とを貼り合わせ、アニール後にＩｎＰ（１００）ウェハをＨＣｌエッチングにより除去した。ＩｎＧａＡｓ層のＩｎ比は０．５３とし、不純物濃度は１０１５ａｔｏｍｓ／ｃｍ３のオーダーとした。Ｇｅ基板の不純物濃度は１〜２×１０１４ａｔｏｍｓ／ｃｍ３とした。このときの抵抗率は７．１〜９．５Ω・ｃｍであった。ＩｎＧａＡｓ層の厚さが、２０ｎｍ、５０ｎｍ、１００ｎｍの３種類のデバイスを作成した。
ＩｎＧａＡｓ層の表面を硫黄化合物で処理し、ＡＬＤ法によりＡｌ２Ｏ３層を堆積した。Ａｌ２Ｏ３層の一部をエッチングし、さらにＩｎＧａＡｓ層の一部をエッチングして、Ｇｅ基板上にＩｎＧａＡｓ層が無い領域を形成した。Ｔａ膜をスパッタリングし、当該Ｔａ膜をパターニングして、Ｇｅ基板上のＡｌ２Ｏ３層およびＩｎＧａＡｓ層上のＡｌ２Ｏ３層の各Ａｌ２Ｏ３層上にＴａからなるゲートを形成した。ゲート形成後に３５０℃でアニールした。図１０は、ＩｎＧａＡｓ層上のＴａゲート部分の断面を観察したＴＥＭ写真である。図１１は、Ｇｅ基板上のＴａゲート部分の断面を観察したＴＥＭ写真である。図１０および図１１は、ＩｎＧａＡｓ層の厚さが５０ｎｍの場合である。
ゲート両側のＡｌ２Ｏ３層に開口を形成し、Ｎｉ膜をスパッタリングにより堆積した。２５０℃、１分の加熱によりＮｉとＧｅ、およびＮｉとＩｎＧａＡｓを反応させ、未反応のＮｉをウェットエッチングにより除去し、ＩｎＧａＡｓ層およびＧｅ基板の各々にＮｉ化合物からなるソース・ドレインを形成した。図１２は、Ｇｅ基板上のｐＭＯＳＦＥＴとＩｎＧａＡｓ層上のｎＭＯＳＦＥＴを上方から観察したＳＥＭ写真である。
図１３は、Ｇｅ基板上ｐＭＯＳＦＥＴとＩｎＧａＡｓ層上ｎＭＯＳＦＥＴのドレイン電流対ドレイン電圧特性を示す。各ＦＥＴのゲート幅Ｗおよびゲート長Ｌは各々１００μｍおよび５０μｍである。ＩｎＧａＡｓ層の厚さが２０ｎｍのものを示した。ゲート電圧を０〜−２Ｖ（ｐＭＯＳＦＥＴの場合）、０〜２Ｖ（ｎＭＯＳＦＥＴの場合）の範囲で変えた。ゲート電圧で適切に制御された良好なドレイン電流対ドレイン電圧特性が観測された。
図１４および図１５は、ゲート電圧対ドレイン電流特性を示す。ドレイン電流はゲート幅で規格化した絶対値で示す。図１４は、Ｇｅ基板上ｐＭＯＳＦＥＴの特性を示し、図１５は、ＩｎＧａＡｓ層上ｎＭＯＳＦＥＴの特性を示す。各ＦＥＴのゲート幅Ｗおよびゲート長Ｌは各々１００μｍおよび２０μｍである。ＩｎＧａＡｓ層の厚さは２０ｎｍである。各図において、ドレイン電圧が１Ｖの場合と５０ｍＶの場合を示した。図１５のｎＭＯＳＦＥＴについては、シングルゲート（ＳＧ）の場合に加えてダブルゲート（ＤＧ）の場合も示した。図１４および図１５より、Ｇｅ基板上ｐＭＯＳＦＥＴおよびＩｎＧａＡｓ層上ｎＭＯＳＦＥＴの何れのＦＥＴも正常に動作していることがわかる。特に、ＩｎＧａＡｓ層上ｎＭＯＳＦＥＴのダブルゲート動作においては、電流オンオフ比が１０６程度であり、良好なトランジスタ特性を示す。
図１６は、Ｇｅ基板上ｐＭＯＳＦＥＴのホール移動度を電荷密度Ｎｓとの関係で示す。図１７は、ＩｎＧａＡｓ層上ｎＭＯＳＦＥＴの電子移動度を電荷密度Ｎｓとの関係で示す。図１７では、ＩｎＧａＡｓ層の厚さが２０ｎｍ、５０ｎｍ、１００ｎｍの各々の場合について示す。図１６および図１７において、比較としてＳｉを活性層とする場合の移動度を示す。図１６および図１７より、Ｇｅ基板上ｐＭＯＳＦＥＴのホール移動度、ＩｎＧａＡｓ層上ｎＭＯＳＦＥＴの電子移動度の何れもが、各々２６０ｃｍ２／Ｖｓ、１８００ｃｍ２／Ｖｓと高い値を示すことがわかった。これらの値は、Ｓｉの場合と比較して、それぞれ２．３倍、３．５倍であった。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。また、第１層が第２層の「上方」にあるとは、第１層が第２層の上面に接して設けられる場合と、第１層の下面および第２層の上面の間に他の層が介在している場合とを含む。また、「上」、「下」等の方向を指す語句は、半導体基板および半導体デバイスにおける相対的な方向を示しており、地面等の外部の基準面に対する絶対的な方向を指すものではない。
１００ 半導体デバイス、１０２ ベース基板、１０２ａ ベース基板の一部、１０３ 接合面、１０６ 半導体結晶層、１０６ａ 半導体結晶層の一部、１１０ 分離層、１１０ａ 分離層の一部、１１２ 絶縁層、１１２ａ 絶縁層の一部、１２０ Ｐチャネル型ＭＩＳＦＥＴ、１２２ 第１ゲート、１２４ 第１ソース、１２６ 第１ドレイン、１３０ Ｎチャネル型ＭＩＳＦＥＴ、１３２ 第２ゲート、１３４ 第２ソース、１３６ 第２ドレイン、１４０ 半導体結晶層形成基板、１５０ アルゴンビーム、１６０ 半導体結晶層形成基板、１７０ 金属膜、１９０ 結晶性犠牲層、２００ 半導体デバイス

Claims (16)

  1. Ｇｅ結晶からなるベース基板と、
    前記ベース基板における一部の領域の上方に位置し、ＩＩＩ−Ｖ族化合物半導体からなる半導体結晶層と、
    前記半導体結晶層が上方に位置しない前記ベース基板の領域の一部をチャネルとし、第１ソースおよび第１ドレインを有するＰチャネル型ＭＩＳＦＥＴと、
    前記半導体結晶層の一部をチャネルとし、第２ソースおよび第２ドレインを有するＮチャネル型ＭＩＳＦＥＴと、を有し、
    前記第１ソースおよび前記第１ドレインが、Ｇｅ原子とニッケル原子との化合物、Ｇｅ原子とコバルト原子との化合物、または、Ｇｅ原子とニッケル原子とコバルト原子との化合物からなり、
    前記第２ソースおよび前記第２ドレインが、ＩＩＩ族原子およびＶ族原子とニッケル原子との化合物、ＩＩＩ族原子およびＶ族原子とコバルト原子との化合物、または、ＩＩＩ族原子およびＶ族原子とニッケル原子とコバルト原子との化合物からなる
    半導体デバイス。
  2. 前記ベース基板と前記半導体結晶層との間に位置し、前記ベース基板と前記半導体結晶層とを電気的に分離する分離層を有する
    請求項１に記載の半導体デバイス。
  3. 前記ベース基板と前記分離層とが接し、
    前記ベース基板の前記分離層と接する領域が導電性であり、
    前記ベース基板の前記分離層と接する領域に印加した電圧が、前記Ｎチャネル型ＭＩＳＦＥＴへのバックゲート電圧として作用する
    請求項２に記載の半導体デバイス。
  4. 前記ベース基板と前記半導体結晶層とが接合面で接し、
    前記接合面の近傍における前記ベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、
    前記接合面の近傍における前記半導体結晶層の領域に、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有する
    請求項１に記載の半導体デバイス。
  5. 請求項１から請求項４の何れか一項に記載の半導体デバイスに用いる半導体基板であって、
    前記ベース基板と、前記半導体結晶層と、を有し、
    前記半導体結晶層が、前記ベース基板表面の一部の上方に位置する
    半導体基板。
  6. 前記ベース基板と前記半導体結晶層との間に位置し、前記ベース基板と前記半導体結晶層とを電気的に分離する分離層、をさらに有する
    請求項５に記載の半導体基板。
  7. 前記分離層が、非晶質絶縁体からなる
    請求項６に記載の半導体基板。
  8. 前記分離層が、前記半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる
    請求項６に記載の半導体基板。
  9. 前記ベース基板と前記半導体結晶層とが接合面で接し、
    前記接合面の近傍における前記ベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、
    前記接合面の近傍における前記半導体結晶層の領域に、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有する
    請求項５に記載の半導体基板。
  10. 前記半導体結晶層を複数有し、
    複数の前記半導体結晶層のそれぞれが、前記ベース基板の上面と平行な面内で規則的に配列されている
    請求項５から請求項９の何れか一項に記載の半導体基板。
  11. 請求項５、請求項６、請求項７または請求項１０に記載の半導体基板を製造する方法であって、
    半導体結晶層形成基板上に前記半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、
    前記半導体結晶層を前記ベース基板における一部の領域またはその上方の領域に貼り合わせる貼り合わせステップと、
    を有する半導体基板の製造方法。
  12. 請求項５、請求項６、請求項９または請求項１０に記載の半導体基板を製造する方法であって、
    前記ベース基板における一部の領域の上方に、前記半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる分離層をエピタキシャル成長法により形成するステップと、
    前記分離層の上に前記半導体結晶層をエピタキシャル成長法により形成するステップと、
    を有する半導体基板の製造方法。
  13. 請求項５に記載の半導体基板を製造する方法であって、
    前記ベース基板の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有させるステップと、
    前記ベース基板表面の一部の上方に、前記半導体結晶層をエピタキシャル成長法により形成するステップとを有し、
    前記半導体結晶層をエピタキシャル成長法により形成するステップにおいて、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で、前記ベース基板をドープする
    半導体基板の製造方法。
  14. 前記半導体結晶層形成基板の上に半導体結晶層を形成する前に、前記半導体結晶層形成基板の表面に、エピタキシャル結晶成長法により結晶性犠牲層を形成するステップを有し、
    前記半導体結晶層を前記ベース基板に貼り合わせた後に前記結晶性犠牲層を除去することで、前記半導体結晶層形成基板上にエピタキシャル成長された半導体結晶層と前記半導体結晶層形成基板とを分離する
    請求項１１に記載の半導体基板の製造方法。
  15. 前記半導体結晶層をエピタキシャル成長させた後に前記半導体結晶層を規則的な配列にパターニングするステップ、または前記半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップを有する
    請求項１１から請求項１４の何れか一項に記載の半導体基板の製造方法。
  16. 請求項１１から請求項１５の何れか一項に記載の半導体基板の製造方法を用いて、前記半導体結晶層を有する半導体基板を製造するステップと、
    前記半導体結晶層が上方に位置しない領域の前記ベース基板の上、および前記半導体結晶層の上に、ゲート絶縁層を介してゲート電極を形成するステップと、
    前記ベース基板のソース電極形成領域上、前記ベース基板のドレイン電極形成領域上、前記半導体結晶層のソース電極形成領域上、および前記半導体結晶層のドレイン電極形成領域上に、ニッケル膜、コバルト膜およびニッケル−コバルト合金膜からなる群から選ばれた金属膜を形成するステップと、
    前記金属膜を加熱して、前記ベース基板に、Ｇｅ原子とニッケル原子との化合物、Ｇｅ原子とコバルト原子との化合物、または、Ｇｅ原子とニッケル原子とコバルト原子との化合物からなる第１ソースおよび第１ドレインを形成し、前記半導体結晶層に、ＩＩＩ族原子およびＶ族原子とニッケル原子との化合物、ＩＩＩ族原子およびＶ族原子とコバルト原子との化合物、または、ＩＩＩ族原子およびＶ族原子とニッケル原子とコバルト原子との化合物からなる第２ソースおよび第２ドレインを形成するステップと、
    未反応の前記金属膜を除去するステップと、
    を有する半導体デバイスの製造方法。
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