JP2830144B2 - 半導体装置 - Google Patents

半導体装置

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JP2830144B2
JP2830144B2 JP1222048A JP22204889A JP2830144B2 JP 2830144 B2 JP2830144 B2 JP 2830144B2 JP 1222048 A JP1222048 A JP 1222048A JP 22204889 A JP22204889 A JP 22204889A JP 2830144 B2 JP2830144 B2 JP 2830144B2
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germanium
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木村　　亨
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関する。
〔従来の技術〕
第２図は従来の相補型MISトランジスタの一例の断面
図である。Ge基板１の上にｐ型Ge層３をエピタキシャル
成長させる。このｐ型Ge層３にｎウェル６を選択的に形
成する。次に、ｎウェル６内にゲート絶縁膜4a、ゲート
電極5a、ｐ型ソース・ドレイン領域７からなるｐチャネ
ルMISトランジスタを形成する。その隣のｐ型Ge層３に
ゲート絶縁膜4b、ゲート電極5b、ｎ型ソース・ドレイン
領域８からなるｎチャネルMISトランジスタを形成す
る。Geゲート絶縁膜に付いては、例えば、ジェー、ジェ
ー、ローゼンバーグ（J.J.Rosenberg）らによる、アイ
・イー・イー・イー・エレクトロン・デバイス・レター
ズ（IEEE Electron Device Letters）第９巻，第12
号，第639頁からに記載されているようにSi基板にCMOS
トランジスタを形成する場合のゲート酸化膜のかわりに
Geの窒化膜もしくは酸化窒化膜を用いることにより、良
好なMISトランジスタが作製できる。
〔発明が解決しようとする課題〕
上述のように、Geのみで作られた半導体基板は、Grド
ープGaAsやFeドープInPのような半絶縁性基板がないた
め、例えばLSIハンドブック、電子通信学会編、第402頁
に記載されているように、寄生サイリスタや寄生トラン
ジスタによるラッチアップ現象が起こる。第２図で説明
すると、ｐ型ソース・ドレイン領域７とｎウェル６とｐ
型Ge基板１とｎ型ソース・ドレイン領域８とで寄生pnpn
サイリスタが形成される。これを避けるためにはLSIハ
ンドブックの第132頁に記載されているようにトレンチ
アイソレーション等の極めて複雑な工程を要するという
欠点があった。
〔課題を解決するための手段〕
本発明の半導体装置はゲルマニウム基板と該ゲルマニ
ウム基板上に形成された半絶縁性クロムドープ砒化ガリ
ウム層と、該クロムドープ砒化ガリウム層の上に形成さ
れたｐ型またはｎ型のゲルマニウム層と、該ゲルマニウ
ム層に形成された半導体素子とを含んで構成される。
〔作用〕
CrドープGaAsは高抵抗であることは公知である。Geと
GaAsのヘテロ接合に付いては、例えばディ・ケー・シェ
ーダス（D.K.Jadus）等によるアイ・イー・イー・イー
・トランザクションズ・オン・エレクトロン・デバイス
（IEEE Transactions on Electorn Devices）第ED
−16巻、第１号、第102頁からに記載されているよう
に、また川中らにより文献、ジャーナル・オブ・クリス
タル・グロース（Journal of Crystal Growth）第95
巻、第421頁からに記述されているように、分子線エピ
タキシャル法（MBE法）を用いることにより、良好な結
晶性を持ってエピタキシャル成長できる。従って、Ge基
板上に半絶縁性GaAsを、更にその上にGe層を成長させ、
このGe層内に素子を作り込むことで、各々の素子はGe基
板から絶縁され、相互干渉効果やラッチアップ現象は起
こらない。
〔実施例〕 次に、本発明の実施例について図面を参照して説明す
る。
第１図は本発明の一実施例の断面図である。
第１図に示すように、Ge基板１の上にMBEによりCrド
ープGaAs層２及びｐ型Ge層３を順次積層する。Crドープ
GaAs層２は半絶縁性であり、Geに格子定数が近いため、
格子不整合に起因する結晶欠陥の発生が少ないので好適
である。次に、ｐ型Ge3中にイオン注入によりｎ型ウェ
ル６を形成する。次に、ゲート絶縁膜4a、4b、ゲート電
極5a,5bを通常の方法で形成し、ｎウェル６内にｐ型ソ
ース・ドレイン領域７、その隣のｐ型Ge層３にｎ型ソー
ス・ドレイン領域８を形成し、ｐ及びｎチャネルMISト
ランジスタを形成する。ここで、ｎチャネルMISトラン
ジスタ領域とｐチャネルMISトランジスタ領域との分離
は、CF4ガスを用いた反応性イオンエッチング法を用い
た。この領域は、GeとGaAsとのエッチング比が大きく取
れるため、電子の走行領域のみをエッチングすることが
可能である。
上記実施例では、ｐ型Ge層３に相補型MISトランジス
タを形成したが、バイポーラトランジスタ、ダイオー
ド、抵抗などを形成しても良い。
〔発明の効果〕
本発明によれば、相互干渉効果やラッチアップ現象の
ない半導体装置の作製が非常に容易となるという効果が
得られる。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、第２図は従来の相
補型MISトランジスタの一例の断面図である。 １……Ge基板、２……CrドープGaAs層、３……ｐ型Ge
層、4a,4b……ゲート絶縁膜、5a,5b……ゲート電極、６
……ｎウェル、７……ｐ型ソース・ドレイン領域、８…
…ｎ型ソース・ドレイン領域。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/334 - 21/338 H01L 21/8234 - 21/8238 H01L 27/08 - 27/098 H01L 29/772 - 29/78 H01L 29/80 - 29/812 H01L 21/70 - 21/765 H01L 21/77

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】ゲルマニウム基板と、該ゲルマニウム基板
    上に形成された半絶縁性クロムドープ砒化ガリウム層
    と、該クロムドープ砒化ガリウム層の上に形成されたｐ
    型またはｎ型のゲルマニウム層と、該ゲルマニウム層に
    形成された半導体素子を含むことを特徴とする半導体装
    置。
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