TW201310580A - 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法 - Google Patents

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Masafumi Yokoyama
Sang-Hyeon Kim
Mitsuru Takenaka
Shinichi Takagi
Tetsuji Yasuda
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Sumitomo Chemical Co
Univ Tokyo
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Abstract

提供一種半導體裝置，其在第1半導體結晶層形成之第1通道型之第1MISFET之第1源極及第1汲極係包含：係構成第1半導體結晶層之原子與鎳原子之化合物、構成第1半導體結晶層之原子與鈷原子之化合物、或構成第1半導體結晶層之原子與鎳原子與鈷原子之化合物，且在第2半導體結晶層形成之第2通道型之第2MISFET之第2源極及第2汲極係包含：構成第2半導體結晶層之原子與鎳原子之化合物、構成第2半導體結晶層之原子與鈷原子之化合物，或構成第2半導體結晶層之原子與鎳原子與鈷原子之化合物。

Description

半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法
本發明係關於一種半導體裝置，半導體基板，半導體基板之製造方法及半導體裝置的製造方法。又，本案係適用平成22年度獨立行政法人新能源/產業技術綜合開發機構委託研究「Nanoelectronic半導體新材料，新構造奈米電子裝置技術開發-矽平台上III-V族半導體通道電晶體技術之研究開發」產業技術力強化法第19條之專利申請案。
GaAs、InGaAs等III-V族化合物半導體係具有高的電子遷移性，Ge、SiGe等IV族半導體係具有高的電洞遷移性。因而，若以III-V族化合物半導體構成N通道型之MOSFET(Metal-Oxde Semiconductor Field Effect Transistor)，若以IV族半導體構成P通道型之MOSFET，可實現具備高的性能之CMOSFET(Complementary Metal-Oxde Semiconductor Field Effect Transistor)。在非專利文獻1中係已揭示一種將以III-V族化合物半導體作為通道的N通道型MOSFET，與以Ge作為通道的P通道型MOSFET形成於單一基板之CMOSFET構造。
[先前技術文獻]
非專利文獻：S. Takagi, et al., SSE, Vol. 51, pp. 526-536, 2007.
要將以III-V族化合物半導體作為通道的N通道型MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)(以下僅稱為「nMISFET」)，與以IV族半導體作為通道的P通道型MISFET(以下僅稱為「pMISFET」)形成於一個基板上，係需要將nMISFET用之III-V族化合物半導體與pMISFET用之IV族半導體形成於同一基板上的技術。若考慮製造為LSI(Large Scale Integration)，較佳為於既有製造裝置及既有步驟可活用之矽基板上形成nMISFET用之III-V族化合物半導體結晶層及pMISFET用之IV族半導體結晶層。
又，為了將以nMISFET與pMISFET所構成之CMISFET(Complementary Metal-Insulator-Semiconductor Field-Effect Transistor)作為LSI而廉價且有效率地製造，較佳為採用同時形成nMISFET與pMISFET之製造程序。尤其若同時形成nMISFET之源極/汲極與pMISFET之源極/汲極，則可簡略化步驟，亦可容易地對應成本削減以及元件微細化。
例如於nMISFET之源極/汲極形成區域與pMISFET之源極/汲極形成區域中，將成為源極及汲極之材料作為薄膜而形成，進一步藉光刻等圖案化而形成，藉此可同時地形成nMISFET之源極/汲極與pMISFET之源極/汲極。但，形成nMISFET之III-V族化合物半導體結晶層與形成pMISFET之IV族半導體結晶層兩者所構成之材料相異。因 此，nMISFET或pMISFET之一者或兩者的源極/汲極區域之電阻變大，或nMISFET或pMISFET之一者或兩者的源極/汲極區域與源極/汲極電極之接觸電阻變大。因此，很難減少nMISFET或pMISFET之兩者的源極/汲極區域之電阻，或是與源極/汲極電極之接觸電阻。
本發明之目的係在於提供一種使通道為以III-V族化合物半導體的nMISFET，與通道為以IV族半導體的pMISFET所構成之CMISFET形成於一個基板上時，同時地形成nMISFET及pMISFET之各源極及各汲極，且源極/汲極區域之電阻或與源極/汲極電極之接觸電阻變小之半導體裝置及其製造方法。又提供一種適於如此之技術的半導體基板。
為解決上述課題，本發明之第1態樣提供一種半導體裝置，其具有基底基板、位於基底基板表面一部分之上方之第1半導體結晶層、位於與基底基板表面一部分相異之其他部分上方之第2半導體結晶層、將第1半導體結晶層一部分作為通道並具有第1源極及第1汲極之第1MISFET、以及將第2半導體結晶層之一部分作為通道並具有第2源極及第2汲極之第2MISFET，其中，第1MISFET係第1通道型之MISFET，第2MISFET係與第1通道型相異之第2通道型之MISFET，第1源極及第1汲極係包含構成第1半導體結晶層之原子與鎳原子之化合物、構成第1半導體結晶層之原子與鈷原子之化合物、或是構成第1半導體結晶層之原子與鎳原子與鈷原子之化合物，第2源極及 第2汲極係包含構成第2半導體結晶層之原子與鎳原子之化合物、構成第2半導體結晶層之原子與鈷原子之化合物，或是構成第2半導體結晶層之原子與鎳原子與鈷原子之化合物。
可復具有：位於基底基板與第1半導體結晶層之間並使基底基板與第1半導體結晶層電性分離之第1分離層、位於基底基板與第2半導體結晶層之間並使基底基板與第2半導體結晶層電性分離之第2分離層。
基底基板與第1半導體結晶層相接於接合面，接合面附近之基底基板之區域可含有顯示p型或n型之傳導型之雜原子，接合面附近之第1半導體結晶層之區域可含有顯示與基底基板含有之雜原子所顯示傳導型相異之傳導型的雜原子，此時，可復具有位於基底基板與第2半導體結晶層之間並使基底基板與第2半導體結晶層電性分離之第1分離層。
基底基板與第1分離層可相接，此時，基底基板與第1分離層之相接區域為導電性，在基底基板與第1分離層之相接區域所施加之電壓係可作用為對第1MISFET之背閘極電壓。基底基板與第2分離層可相接，此時，基底基板與第2分離層之相接區域為導電性，在基底基板與第2分離層之相接區域所施加之電壓係可作用為對第2MISFET之背閘極電壓。
第1半導體結晶層包含Ⅳ族半導體結晶時，第1MISFET較佳為P通道型MISFET，第2半導體結晶層包含Ⅲ-V族 化合物半導體結晶時，第2MISFET較佳為N通道型MISFET。第1半導體結晶層包含Ⅲ-V族化合物半導體結晶時，第1MISFET較佳為N通道型MISFET，第2半導體結晶層包含Ⅳ族半導體結晶時，第2MISFET較佳為P通道型MISFET。
本發明之第2態樣提供一種半導體基板，係使用於第1態樣之半導體裝置之半導體基板，並具有基底基板、位於基底基板表面之一部分上方之第1半導體結晶層、位於與基底基板表面之一部分相異之其他部分上方之第2半導體結晶。
可復具有位於基底基板與第1半導體結晶層或第2半導體結晶層之間並使基底基板與第1半導體結晶層或第2半導體結晶層電性分離之分離層。此時，分離層可舉出包含非晶質絕緣體者。或者，分離層可舉出包含半導體結晶者，該半導體結晶具有較構成位於該分離層上之半導體結晶層之半導體結晶之禁制帶寬為更大的禁制帶寬。
由第1半導體結晶層及第2半導體結晶層所選擇之1個半導體結晶層亦可與基底基板相接於接合面，此時，接合面附近的基底基板之區域可含有顯示p型或n型之傳導型之雜原子，接合面附近之半導體結晶層之區域可含有顯示與基底基板含有之雜原子所顯示傳導型為相異傳導型之雜原子。
可具有複數個第1半導體結晶層、複數個第2半導體結晶層，此時，複數個第1半導體結晶層可分別在與基底 基板上面平行之面內規則性排列，複數個第2半導體結晶層可分別在與基底基板上面平行之面內規則性排列。
本發明之第3態樣提供半導體基板之製造方法，係製造第2態樣之半導體基板之方法，具有在基底基板表面之一部分上方形成第1半導體結晶層之第1半導體結晶層形成步驟、以及在與基底基板表面之一部分相異之其他部分上方形成第2半導體結晶層之第2半導體結晶層形成步驟，其中，第2半導體結晶層形成步驟具有：在半導體結晶層形成基板上藉由磊晶結晶成長法形成第2半導體結晶層之磊晶成長步驟；在基底基板上、第2半導體結晶層上、或基底基板及第2半導體結晶層兩者上，形成使基底基板與第2半導體結晶層電性分離之第2分離層的步驟；以使基底基板上之第2分離層與第2半導體結晶層接合之方式、使第2半導體結晶層上之第2分離層與基底基板接合之方式、或使基底基板上之第2分離層與第2半導體結晶層上之第2分離層接合之方式，貼合基底基板與半導體結晶層形成基板之貼合步驟。
第1半導體結晶層形成步驟可具有：在半導體結晶層形成基板上藉由磊晶結晶成長法形成第1半導體結晶層之磊晶成長步驟；在基底基板上、第1半導體結晶層上、或基底基板及第1半導體結晶層兩者上，形成使基底基板與第1半導體結晶層電性分離之第1分離層的步驟；以使基底基板上之第1分離層與第1半導體結晶層接合之方式、使第1半導體結晶層上之第1分離層與基底基板接合之方 式、或使基底基板上之第1分離層與第1半導體結晶層上之第1分離層接合之方式，而貼合基底基板與半導體結晶層形成基板之貼合步驟。
第1半導體結晶層包含SiGe、第2半導體結晶層包含Ⅲ-V族化合物半導體結晶時，可具有在第1半導體結晶層形成步驟之前，於基底基板上形成包含絕緣體之第1分離層的步驟，此時，第1半導體結晶層形成步驟可具有：在第1分離層上形成成為第1半導體結晶層之起始材料之SiGe層的步驟；將SiGe層在氧化氛圍中加熱並氧化表面，藉此提高SiGe層中之Ge原子濃度的步驟；以及蝕刻基底基板表面之其他部分上方之SiGe層的步驟。
第1半導體結晶層包含Ⅳ族半導體結晶、第2半導體結晶層包含Ⅲ-V族化合物半導體結晶時，可具有：在包含Ⅳ族半導體結晶之半導體層材料基板之表面上形成包含絕緣體之第1分離層的步驟；通過第1分離層而將陽離子注入半導體層材料基板之分離預定深度的步驟；以使第1分離層之表面與基底基板之表面接合之方式，而貼合半導體層材料基板與基底基板之貼合步驟；加熱半導體層材料基板及基底基板，並使注入分離預定深度之陽離子與構成半導體層材料基板之Ⅳ族原子反應，藉此使位於分離預定深度之Ⅳ族半導體結晶改質的步驟；藉由分離半導體層材料基板與基底基板，而使較改質步驟所改質之Ⅳ族半導體結晶之改質部位更接近基底基板側之Ⅳ族半導體結晶由半導體層材料基板剝離的步驟；於基底基板上殘留之包含Ⅳ族 半導體結晶之半導體結晶層中，蝕刻位於基底基板表面之其他部分上方之區域的步驟。
可復具有僅在基底基板表面之一部分上方，藉由選擇磊晶成長法而選擇性形成包含半導體結晶之第1分離層的步驟，該半導體結晶具有較構成第1半導體結晶層之半導體結晶之禁制帶寬為更大的禁制帶寬，此時，第1半導體結晶層形成步驟可舉出藉由選擇磊晶成長法而僅在第1分離層上選擇性形成第1半導體結晶層之步驟。
可復具有在基底基板表面上方藉由磊晶成長法形成包含半導體結晶之第1分離層的步驟，該半導體結晶具有較構成第1半導體結晶層之半導體結晶之禁制帶寬為更大的禁制帶寬，此時，第1半導體結晶層形成步驟可含有在第1分離層上藉由磊晶成長法形成第1半導體結晶層的步驟，以及蝕刻基底基板表面之其他部分上方之第1半導體結晶層及第1分離層的步驟。
第1半導體結晶層形成步驟可為藉由選擇磊晶成長法而僅於基底基板表面之一部分上方選擇性形成第1半導體結晶層之步驟。第1半導體結晶層形成步驟可含有在基底基板表面上方藉由磊晶成長法形成第1半導體結晶層的步驟、以及蝕刻基底基板表面之其他部分上方之第1半導體結晶層的步驟。此時，基底基板之表面附近可含有顯示p型或n型之傳導型雜原子，在藉由磊晶成長法形成第1半導體結晶層之步驟中，可在第1半導體結晶層摻雜顯示與基底基板含有之雜原子所顯示之傳導型相異之傳導型的雜 原子。
可復具有：於半導體結晶層形成基板上形成半導體結晶層前，在半導體結晶層形成基板之表面藉由磊晶結晶成長法形成結晶性犧牲層的步驟；以及藉由除去結晶性犧牲層，而使藉由磊晶結晶成長法而形成在半導體結晶層形成基板上的半導體結晶層與半導體結晶層形成基板分離的步驟。
可具有：在第1半導體結晶層磊晶成長後將第1半導體結晶層規則排列並圖案化的步驟、或預先規則排列並選擇性磊晶成長第1半導體結晶層的步驟之任一步驟；以及在第2半導體結晶層磊晶成長後將第2半導體結晶層規則排列並圖案化的步驟、或預先規則排列並選擇性磊晶成長第2半導體結晶層的步驟之任一步驟。
本發明之第4態樣提供半導體裝置之製造方法，係使用第3態樣之半導體基板之製造方法，具有：製造具有第1半導體結晶層及第2半導體結晶層之半導體基板的步驟；分別在第1半導體結晶層及第2半導體結晶層上介置著閘極絕緣層而形成閘極電極的步驟；在第1半導體結晶層之源極電極形成區域上、第1半導體結晶層之汲極電極形成區域上、第2半導體結晶層之源極電極形成區域上、及第2半導體結晶層之汲極電極形成區域上，形成由鎳膜、鈷膜及鎳-鈷合金膜所成群組選出之金屬膜的步驟；加熱金屬膜，在第1半導體結晶層上形成包含構成第1半導體結晶層之原子與鎳原子之化合物、構成第1半導體結晶 層之原子與鈷原子之化合物、或構成第1半導體結晶層之原子與鎳原子與鈷原子之化合物之第1源極及第1汲極，並在第2半導體結晶層上形成包含構成第2半導體結晶層之原子與鎳原子之化合物、構成第2半導體結晶層之原子與鈷原子之化合物、或構成第2半導體結晶層之原子與鎳原子與鈷原子之化合物之第2源極及第2汲極的步驟；除去未反應之金屬膜的步驟。
第1圖係表示半導體裝置100之截面。半導體裝置100係具有基底基板102、第1半導體結晶層104、第2半導體結晶層106。本例之半導體裝置100係在基底基板102與第1半導體結晶層104之間具有第1分離層108，並在基底基板102與第2半導體結晶層106之間具有第2分離層110。此外，本例之半導體裝置100係在第1半導體結晶層104及第2半導體結晶層106上具有絕緣層112。另外，由第1圖所示實施例至少可掌握2發明：將基底基板102、第1半導體結晶層104、第2半導體結晶層106作為構成要件之半導體基板之發明；以及將基底基板102、第1分離層108、第1半導體結晶層104、第2分離層110及第2半導體結晶層106作為構成要件之半導體基板之發明。在第1半導體結晶層104中形成第1MISFET120，在第2半導體結晶層106中形成第2MISFET130。
基底基板102可舉出表面為矽結晶之基板。表面為矽結晶之基板可舉出矽基板或SOI(Silicon on Insulator) 基板，較佳為矽基板。基底基板102上使用表面為矽結晶之基板，藉此可利用既有之製造裝置及既有之製造程序，並可提高研究開發及製造之效率。基底基板102並不限為表面為矽結晶之基板，可為玻璃、陶瓷、塑膠等之絕緣體基板、金屬等之導電體基板或是碳化矽等之半導體基板。
第1半導體結晶層104係位於基底基板102表面之一部分上方。亦即，第1半導體結晶層104位於基底基板102的一部分領域上方、第1半導體結晶層104包含Ⅳ族半導體結晶或Ⅲ-V族化合物半導體結晶。第1半導體結晶層104之厚度較佳為20nm以下。使第1半導體結晶層104之厚度為20nm以下，藉此可構成超薄膜主體之第1MISFET 120。使第1MISFET 120之主體為超薄膜而可抑制短通道效應，可減少第1MISFET 120之漏電流。
第2半導體結晶層106係位於與基底基板102表面之一部分相異的其他部分之上方。亦即，第2半導體結晶層106位於在基底基板102之區域中且位於第1半導體結晶層104不位於上方之區域的上方。第2半導體結晶層106包含Ⅲ-V族化合物半導體結晶或Ⅳ族半導體結晶。第2半導體結晶層106之厚度較佳為20nm以下。使第2半導體結晶層106之厚度為20nm以下，藉此可構成超薄膜主體之第2MISFET 130。使第2MISFET 130之主體為超薄膜可抑制短通道效應，可減少第2MISFET 130之漏電流。
Ⅲ-V族化合物半導體結晶中係電子遷移性高，於Ⅳ族半導體結晶中，尤其Ge中係電洞遷移性高，故較佳為在 Ⅲ-V族化合物半導體結晶層中形成N通道型MISFET，較佳為在IV族半導體結晶層中形成P通道型MISFET。亦即，第1半導體結晶層104包含Ⅳ族半導體結晶，第2半導體結晶層106包含Ⅲ-V族化合物半導體結晶時，較佳係第1MISFET120為P通道型MISFET，第2MISFET130為N通道型MISFET。
相反地，第1半導體結晶層104包含Ⅲ-V族化合物半導體結晶，第2半導體結晶層106包含Ⅳ族半導體結晶時，較佳為第1MISFET120為N通道型MISFET，第2MISFET130為P通道型MISFET。藉此可提高第1MISFET120及第2MISFET130各別之性能，可使包含第1MISFET120及第2MISFET130之CMISFET的性能最大化。
Ⅳ族半導體結晶可舉出Ge結晶或SixGe1-x(0≦x<1)結晶。Ⅳ族半導體結晶為SixGe1-x結晶時，x較佳為0.10以下。Ⅲ-V族化合物半導體結晶可舉出InxGa1-xAs(0<x<1)結晶、InAs結晶、GaAs結晶、InP結晶。此外，Ⅲ-V族化合物半導體結晶可舉出GaAs或InP進行晶格匹配或擬晶格匹配之Ⅲ-V族化合物半導體的混晶。此外，Ⅲ-V族化合物半導體結晶係可舉出該混晶與InxGa1-xAs(0<x<1)結晶、InAs結晶、GaAs結晶或InP結晶之積層體。另外，Ⅲ-V族化合物半導體結晶係適宜為IrxGa1-xAs(0<x<1)結晶及InAs結晶，更適宜為InAs結晶。
第1分離層108係位於基底基板102與第1半導體結晶層104之間。第1分離層108係使基底基板102與第1 半導體結晶層104電性分離。
第1分離層108亦可為包含非晶質絕緣體者。第1半導體結晶層104及第1分離層108為藉由貼合法、氧化濃縮法或智切法(Smartcut)所形成時，第1分離層108包含非晶質絕緣體。包含非晶質絕緣體之第1分離層108可舉出包含Al2O3、AlN、Ta2O5、ZrO2、HfO2、La2O3、SiOx(例如SiO2)、SiNx(例如Si3N4)及SiOxNy之中至少1個之層、或由此等之中選出至少2層之積層。
第1分離層108亦可為包含具有較構成第1半導體結晶層104的半導體結晶之禁制帶寬為更大的禁制帶寬之半導體結晶者。如此之半導體結晶係可藉由磊晶成長法形成。第1半導體結晶層104為InGaAs結晶層或GaAs結晶層時，構成第1分離層108的半導體結晶係可舉出AlGaAs結晶、AlInGaP結晶、AlGaInAs結晶或InP結晶。第1半導體結晶層104為Ge結晶層時，構成第1分離層108的半導體結晶係可舉出SiGe結晶、Si結晶、SiC結晶或C結晶。
第2分離層110係位於基底基板102與第2半導體結晶層106之間。第2分離層110係使基底基板102與第2半導體結晶層106電性分離。
第2分離層110亦可為包含非晶質絕緣體者。第2半導體結晶層106及第2分離層110為藉貼合法形成時，第2分離層110為非晶質絕緣體。包含非晶質絕緣體之第2分離層110可舉出包含Al2O3、AlN、Ta2O5、ZrO2、HfO2、La2O3、SiOx(例如SiO2)、SiNx(例如Si3N4)及SiOxNy之中的至少 1個之層、或由此等之中選出至少2層之積層。
第2分離層110亦可為包含具有較構成第2半導體結晶層106的半導體結晶之禁制帶寬為更大的禁制帶寬之半導體結晶者。如此之半導體結晶係可藉由磊晶成長法形成。第2半導體結晶層106為InGaAs結晶層或GaAs結晶層時，構成第2分離層110的半導體結晶係可舉出AlGaAs結晶、AlInGaP結晶、AlGaInAs結晶或InP結晶。第2半導體結晶層106為Ge結晶層時，構成第2分離層110的半導體結晶係可舉出SiGe結晶、Si結晶、SiC結晶或C結晶。
絕緣層112係具有作為第1MISFET120及第2MISFET130之閘極絕緣層之機能。絕緣層112可舉出包含Al2O3、AlN、Ta2O5、ZrO2、HfO2、La2O3、SiOx(例如SiO2)、SiNx(例如Si3N4)及SiOxNy至少一者的層、或是由該等中選擇至少2層之積層。
第1MISFET120具有第1閘極122、第1源極124及第1汲極126。第1源極124及第1汲極126係形成於第1半導體結晶層104上。第1MISFET120係使第1源極124及第1汲極126所夾著的第1半導體結晶層104之部分104a作為通道。第1閘極122係形成於該部分104a上方。在通道區域之第1半導體結晶層104之部分104a與第1閘極122所夾著的區域中形成有絕緣層112之部分112a。該部分112a係有作為第1MISFET120之閘極絕緣層之機能。
第1源極124及第1汲極126係包含構成第1半導體結晶層104之原子與鎳原子之化合物。或是，第1源極124 及第1汲極126係包含構成第1半導體結晶層104之原子與鈷原子之化合物。或是，第1源極124及第1汲極126係包含構成第1半導體結晶層104之原子與鎳原子與鈷原子之化合物。構成第1半導體結晶層104之鎳化合物、鈷化合物或鎳-鈷化合物係電阻低之低電阻化合物。
第2MISFET130係具有第2閘極132、第2源極134及第2汲極136。第2源極134及第2汲極136係形成於第2半導體結晶層106上。第2MISFET120係使第2源極134及第2汲極136所夾著的第2半導體結晶層106之部分106a作為通道。第2閘極132係形成於該部分106a上方。在通道區域之第2半導體結晶層106之部分106a與第2閘極132所夾著的區域中形成有絕緣層112之部分112a。該一部分112a係有作為第2MISFET130之閘極絕緣層之機能。
第2源極134及第2汲極136係包含構成第2半導體結晶層106之原子與鎳原子之化合物。或是，第2源極134及第2汲極136係包含構成第2半導體結晶層106之原子與鈷原子之化合物。或是，第2源極134及第2汲極136係包含構成第2半導體結晶層106之原子與鎳原子與鈷原子之化合物。構成第2半導體結晶層106之鎳化合物、鈷化合物或鎳-鈷化合物係電阻低之低電阻化合物。
如以上所述，第1MISFET120之源極/汲極(第1源極124及第1汲極126)與第2MISFET130之源極/汲極(第2源極134及第2汲極136)係包含共通原子(鎳原子、鈷 原子或其兩原子)之化合物。此係可製造使用具有該等共通原子之材料膜之該部位的構成，可使製造步驟簡略化。此外，藉由使用共通原子之鎳或鈷或其兩者，而可使Ⅲ-V族化合物半導體結晶層上形成之源極/汲極、Ⅳ族半導體結晶層上形成之源極/汲極兩者之源極區域及汲極區域之電阻降低。該結果可使製造步驟簡略化並提高FET之性能。
另外，第1MISFET120為P通道型MISFET、第2MISFET130為N通道型MISFET時，第1源極124及第1汲極126可復含有受體雜原子，第2源極134及第2汲極136可復含有供體雜原子。第1MISFET120為N通道型MISFET、第2MISFET130為P通道型MISFET時，第1源極124及第1汲極126可復含有供體雜原子、第2源極134及第2汲極136可復含有受體雜原子。N通道型MISFET之源極及汲極所含之供體雜原子可舉出Si、S、Se、Ge。P通道型MISFET之源極及汲極所含之受體雜原子可舉出B、Al、Ga、In。
第2圖至第8圖係表示在半導體裝置100之製造過程中的截面。首先，準備基底基板102與半導體結晶層形成基板140，於半導體結晶層形成基板140上藉由磊晶結晶成長法形成第1半導體結晶層104。其後，於第1半導體結晶層104上形成第1分離層108。第1分離層108係例如藉由ALD(Atomic Layer Deposition)法、熱氧化法、蒸鍍法、CVD(Chemical Vapor Deposition)法、濺鍍法等薄膜形成法而形成。
第1半導體結晶層104包含Ⅲ-V族化合物半導體結晶時，半導體結晶層形成基板140可選擇InP基板或GaAs基板。第1半導體結晶層104包含Ⅳ族半導體結晶時，半導體結晶層形成基板140可選擇Ge基板、Si基板、SiC基板或GaAs基板。
於第1半導體結晶層104之磊晶結晶成長係可利用MOCVD(Metal Organic Chemical Vapor Deposition)法。以MOCVD法形成Ⅲ-V族化合物半導體結晶層時，In源極可使用TMIn(三甲基銦)、Ga源極可使用TMGa(三甲基鎵)、As源極可使用AsH3(砷)、P源極可使用PH3(磷)。載體氣體可使用氫氣。反應溫度可在300℃至900℃之範圍，較佳為在450至750℃之範圍適當選擇。以CVD法形成Ⅳ族半導體結晶層時，Ge源極可使用GeH4(鍺)、Si源極可使用SiH4(矽烷)或Si2H6(二矽烷)，亦可使用以氯原子或烴基取代該等之複數個氫原子之一部分的化合物。載體氣體可使用氫氣。反應溫度可在300℃至900℃之範圍，較佳為在450至750℃之範圍適當選擇。可適當選擇氣體源供給量或反應時間來調控磊晶成長層的厚度。
如第2圖所示般，使第1分離層108的表面與基底基板102之表面以氬束150活性化。其後，如第3圖所示般，使經以氬束150活性化之第1分離層108的表面貼合於基底基板102的表面之一部分而接合。貼合係可在室溫進行。另外，活性化係不一定要用氬束150，亦可為其他稀有氣體等之束。其後，蝕刻去除半導體結晶層形成基板 140。藉此於基底基板102表面之一部分上形成第1分離層108及第1半導體結晶層104。另外，在第1半導體結晶層104的形成與第1分離層108的形成之間，亦可進行以硫原子終端第1半導體結晶層104之表面的硫終端處理。
在第2圖及第3圖所示之例中說明使第1分離層108僅形成於第1半導體結晶層104上，並貼合第1分離層108的表面與基底基板102之表面的例子，但亦可於基底基板102上形成第1分離層108，並貼合第1半導體結晶層104上之第1分離層108的表面與基底基板102上之第1分離層108的表面。此時，較佳為對第1分離層108之貼合面進行親水化處理。經親水化處理時，較佳為加熱第1分離層108彼此而貼合。或可只於基底基板102上形成第1分離層108，並貼合第1半導體結晶層104之表面與基底基板102上之第1分離層108的表面。
在第2圖及第3圖所示之例中說明使第1分離層108及第1半導體結晶層104貼合於基底基板102後，使第1分離層108及第1半導體結晶層104從半導體結晶層形成基板140分離之例子，但亦可使第1分離層108及第1半導體結晶層104從半導體結晶層形成基板140分離之後，使第1分離層108及第1半導體結晶層104貼合於基底基板102。此時，較佳為在使第1分離層108及第1半導體結晶層104從半導體結晶層形成基板140分離後至貼合於基底基板102為止之間，將第1分離層108及第1半導體結晶層104保持於適當轉印用基板。
接著準備半導體結晶層形成基板160，於半導體結晶層形成基板160上藉由磊晶成長法形成第2半導體結晶層106。之後，在第2半導體結晶層106上形成第2分離層110。第2分離層110係藉由例如ALD法、熱氧化法、蒸鍍法、CVD法、濺鍍法等之薄膜形成法來形成。另外，在第2分離層110的形成前，亦可進行以硫原子終端第1半導體結晶層104之表面的硫終端處理。
第2半導體結晶層106包含Ⅲ-V族化合物半導體結晶時，半導體結晶層形成基板160可選擇InP基板或GaAs基板。第2半導體結晶層106包含Ⅳ族半導體結晶時，半導體結晶層形成基板160可選擇Ge基板、Si基板、SiC基板或GaAs基板。
於第2半導體結晶層106之磊晶成長係可利用MOCVD法。在MOCVD法使用之氣體、反應溫度之條件等係與第1半導體結晶層104時相同。
如第4圖所示般，以氬束150活性化未形成第1分離層108及第1半導體結晶層104之區域的基底基板102之表面與第2分離層110之表面。之後，如第5圖所示般，將第2分離層110之表面貼合於未形成第1分離層108及第1半導體結晶層104之區域的基底基板102之表面並接合。貼合可在室溫進行。活性化不一定要用氬束150，亦可為其他之稀有氣體等之束。其後以HCl溶液等蝕刻、去除半導體結晶層形成基板160。藉此在未形成第1分離層108及第1半導體結晶層104之區域的基底基板102上， 形成第2分離層110及第2半導體結晶層106。另外，在第2分離層110形成前，可進行以硫原子終端第2半導體結晶層106之表面的硫終端處理。此外，半導體結晶層形成基板140及半導體結晶層形成基板160係可同時去除。亦即，可將半導體結晶層形成基板140及半導體結晶層形成基板160兩者之第2分離層110貼合於基底基板102後，除去半導體結晶層形成基板140及半導體結晶層形成基板160。
在第4圖所示之例中說明使第2分離層110只形成於第2半導體結晶層106上，並貼合第2分離層110之表面與基底基板102之表面之例子，但亦可於基底基板102上形成第2分離層110並使第2半導體結晶層106上之第2分離層110之表面與基底基板102上之第2分離層110之表面貼合。此時，較佳為對第2分離層110之貼合面進行親水化處理。親水化處理時較佳為加熱第2分離層110彼此並貼合。或是可只在基底基板102上形成第2分離層110，並貼合基底基板102之表面與第2半導體結晶層106上之第2分離層110之表面。
在第4圖所示之例中說明使第2半導體結晶層106及第2分離層110貼合於基底基板102後，使第2半導體結晶層106從半導體結晶層形成基板160分離之例子，但可使第2半導體結晶層106及第2分離層110從半導體結晶層形成基板160分離之後，使第2半導體結晶層106貼合於基底基板102。此時，在使第2半導體結晶層106及第2 分離層110從半導體結晶層形成基板160分離後至貼合於基底基板102為止之間，較佳為將第2半導體結晶層106及第2分離層110保持於適當轉印用基板。
接著，如第6圖所示般於第1半導體結晶層104及第2半導體結晶層106上形成絕緣層112。絕緣層112係例如藉由ALD法、熱氧化法、蒸鍍法、CVD法、濺鍍法等之薄膜形成法而形成。再者，藉由蒸鍍法、CVD法或濺鍍法而形成成為閘極之金屬，例如鉭的薄膜，並使用光刻將該薄膜圖案化，而在第1半導體結晶層104上方形成第1閘極122，並在第2半導體結晶層106上方形成第2閘極132。
如第7圖所示般，在第1閘極122兩側之絕緣膜112形成到達第1半導體結晶層104之開口，並在第2閘極132兩側之絕緣層112形成到達第2半導體結晶層106之開口。各閘極的兩側是指形成第2分離層110之水平方向中，各閘極的兩側。該第1閘極122兩側之開口及第2閘極132兩側之開口分別為第1源極124、第1汲極126、第2源極134及第2汲極136各自形成之區域。以分別與該等開口底部所露出之第1半導體結晶層104、以及第2半導體結晶層106相接之方式而形成包含鎳之金屬膜170。金屬膜170可為鈷膜、或鎳-鈷合金膜。
如第8圖所示般加熱金屬膜170。藉由加熱使第1半導體結晶層104與金屬膜170反應，而形成構成第1半導體結晶層104之原子與構成金屬膜170之原子的低電阻化合物，並成為第1源極124及第1汲極126。同時使第2 半導體結晶層106與金屬膜170反應，而形成構成第2半導體結晶層106之原子與構成金屬膜170之原子的低電阻化合物，並成為第2源極134及第2汲極136。金屬膜170為鎳膜時，生成構成第1半導體結晶層104之原子與鎳原子之低電阻化合物並作為第1源極124及第1汲極126，並且生成構成第2半導體結晶層106之原子與鎳原子之低電阻化合物並作為第2源極134及第2汲極136。另外，金屬膜170為鈷膜時，生成構成第1半導體結晶層104之原子與鈷原子之低電阻化合物並作為第1源極124及第1汲極126，並且生成構成第2半導體結晶層106之原子與鈷原子之低電阻化合物並作為第2源極134及第2汲極136。金屬膜170為鎳-鈷合金膜時，生成構成第1半導體結晶層104之原子與鎳原子與鈷原子之低電阻化合物並作為第1源極124及第1汲極126，並且生成構成第2半導體結晶層106之原子與鎳原子與鈷原子之低電阻化合物並作為第2源極134及第2汲極136。最後將未反應之金屬膜170除去並可製造第1圖之半導體裝置100。
金屬膜170之加熱方法較佳為RTA(rapid thermal annealing)法。使用RTA法時，加熱溫度可使用250℃至450℃。藉由如上述之方法而可以自排列(self-alignment)之方式形成第1源極124、第1汲極126、第2源極134及第2汲極136。
根據以上說明之半導體裝置100與其製造方法，可以在同一製程中同時形成第1源極124、第1汲極126、第2 源極134及第2汲極136，故可使製造步驟簡略化。結果可降低製造成本並使微細化變得容易。此外，第1源極124、第1汲極126、第2源極134及第2汲極136，係構成第1半導體結晶層104或第2半導體結晶層106之原子(亦即Ⅳ族原子或Ⅲ-V族原子)，與鎳、鈷或鎳/鈷合金之低電阻化合物。此外該等低電阻化合物與構成半導體裝置100之通道的第1半導體結晶層104及第2半導體結晶層106之接觸電位障為0.1eV以下之極小的值。此外，第1源極124、第1汲極126、第2源極134及第2汲極136各自與電極金屬之接觸為成為歐姆接觸(ohmic contact)，可使第1MISFET120及第2MISFET130之各啟動電流變大。此外因第1源極124、第1汲極126、第2源極134及第2汲極136之各電阻變小，故不需要降低第1MISFET120及第2MISFET130之通道電阻，可減少摻雜雜原子之濃度。該結果可使通道層之載體遷移度變大。
上述半導體裝置100中，基底基板102與第1分離層108相接，若基底基板102中與第1分離層108相接的區域為導電性，則在基底基板102中與第1分離層108相接的區域施加電壓，該電壓可作用為對第1MISFET120之背閘極電壓。此外，上述半導體裝置100中，基底基板102與第2分離層110相接，若基底基板102中與第2分離層110相接的區域為導電性，則在基底基板102中與第2分離層110相接的區域施加電壓，該電壓可作用為對第2MISFET130之背閘極電壓。該等背閘極電壓之作用可使第 1MISFET120及第2MISFET130之啟動電流變大並使關閉電流變小。
上述半導體裝置100中具有複數個第1半導體結晶層104，複數個第1半導體結晶層104可分別在與基底基板102上面平行之面內規則性排列。規則性是指例如重複相同之排列圖案。此外，半導體裝置100可具有複數個第2半導體結晶層106，複數個第2半導體結晶層106可分別在與基底基板102上面平行之面內規則性排列。此外，半導體裝置100可規則性具有複數個第1半導體結晶層104及第2半導體結晶層106兩者。如此，藉由規則性排列第1半導體結晶層104及第2半導體結晶層106，而可提高半導體裝置100所使用之半導體基板的生產性。第2半導體結晶層106或第1半導體結晶層104之規則性排列可藉由以下任一方法實施：將第2半導體結晶層106或第1半導體結晶層104磊晶成長後使第2半導體結晶層106或第1半導體結晶層104規則性排列並圖案化之方法；將第2半導體結晶層106或第1半導體結晶層104預先規則性排列並選擇性磊晶成長之方法；或是將第2半導體結晶層106或第1半導體結晶層104任一者或兩者在半導體結晶層形成基板160上磊晶成長後，由半導體結晶層形成基板160分離並整形成預定形狀後，規則性排列並貼合於基底基板102上之方法，此外，可藉由組合任意複數方法之方法而實施。
上述半導體裝置100說明：使第1半導體結晶層104 及第1分離層108形成於半導體結晶層形成基板140上，並貼合第1分離層108與基底基板102後，將半導體結晶層形成基板140除去，藉此使第1半導體結晶層104及第1分離層108形成於基底基板102上；並且使第2半導體結晶層106及第2分離層110形成於半導體結晶層形成基板160上，貼合第2分離層110與基底基板102後，將半導體結晶層形成基板160除去，藉此使第2半導體結晶層106及第2分離層110形成於基底基板102上。但是，第1半導體結晶層104與第2半導體結晶層106之任一者為包含SiGe、另一者為包含Ⅲ-V族化合物半導體結晶時，包含SiGe者之半導體結晶層及分離層可藉由氧化濃縮法而形成。以下說明第1半導體結晶層104為包含SiGe之情形。亦即，在形成第1半導體結晶層104前，於基底基板102上形成包含絕緣體之第1分離層108，並在第1分離層108上形成成為第1半導體結晶層104之起始材料的SiGe層。將SiGe層在氧化氛圍中加熱並氧化表面。藉由氧化SiGe層而提高SiGe層中之Ge原子濃度，可作為Ge濃度高之第1半導體結晶層104。之後，藉由蝕刻除去形成第2半導體結晶層106之區域之SiGe層並作為第1半導體結晶層104。
或者，第1半導體結晶層104與第2半導體結晶層106之任一者為包含Ⅳ族半導體結晶，另一者為包含Ⅲ-V族化合物半導體結晶時，包含Ⅳ族半導體結晶者之半導體結晶層及分離層可藉由智切法而形成。以下說明第1半導體結 晶層104為包含Ⅳ族半導體結晶之情形。亦即，於包含Ⅳ族半導體結晶的半導體層材料基板的表面形成包含絕緣體之第1分離層108，通過第1分離層108使陽離子注入於半導體層材料基板的分離預定深度。以使第1分離層108之表面與基底基板102的表面接合之方式貼合半導體層材料基板與基底基板102，加熱半導體層材料基板及基底基板102。藉加熱使注入於分離預定深度之陽離子與構成半導體層材料基板之Ⅳ族原子反應，並使位於分離預定深度之Ⅳ族半導體結晶改質。若以此狀態分離半導體層材料基板與基底基板102，則使較Ⅳ族半導體結晶的改質部位更位於基底基板102側之Ⅳ族半導體結晶從半導體層材料基板剝離。若對附著於基底基板102側之半導體層材料實施適當的研磨，並藉由蝕刻除去形成第2半導體結晶層106之區域之該半導體結晶層，可使基底基板102上殘留之半導體結晶層作為第1半導體結晶層104。
上述半導體裝置100中，第1分離層108及第2分離層110之任一者為具有較位於其上之半導體結晶層之禁制帶寬為更大的禁制帶寬之半導體結晶時，分離層係可使用磊晶成長法連續地形成至半導體結晶層。以下說明第1分離層108包含半導體結晶之情形。在基底基板102上藉由磊晶成長法而形成第1分離層108，並在第1分離層108上藉由磊晶成長法而形成第1半導體結晶層104。磊晶成長之後，如第9圖所示般，使用遮罩185並藉由蝕刻而去除形成第2半導體結晶層106之區域之第1半導體結晶層 104及第1分離層108。如此可獲得與第3圖相同之半導體基板。本方法中，可使第1分離層108及第1半導體結晶層104連續、或第2分離層110及第2半導體結晶層106連續並藉由磊晶成長法形成，可使製造步驟變簡單。
將第1分離層108及第1半導體結晶層104、或第2分離層110及第2半導體結晶層106之任一組藉由磊晶成長法而連續地形成時，可使用選擇磊晶成長法而形成第1分離層108及第1半導體結晶層104、或第2分離層110及第2半導體結晶層106。如第10圖所示般，將基底基板102表面之形成第2分離層110及第2半導體結晶層106之區域，以SiO2等之成長阻礙層187覆蓋並實施磊晶成長。在不存在成長阻礙層187之區域之基底基板102上，選擇性磊晶成長第1半導體結晶層104及第1分離層108。之後除去成長阻礙層187，可獲得與第3圖相同之半導體基板。
第1分離層108或第2分離層110為磊晶成長結晶時，可氧化第1分離層108或第2分離層110而轉換為非晶質絕緣體層。例如，第1分離層108或第2分離層110為AlAs或AlInP時，可藉由選擇氧化技術而使第1分離層108或第2分離層110為絕緣性酸化物。
上述半導體裝置100之製造方法之貼合步驟中說明將半導體結晶層形成基板蝕刻並除去的例子，但可如第11圖所示般使用結晶性犧牲層190並除去半導體結晶層形成基板。亦即，在於半導體結晶層形成基板140上形成第1 半導體結晶層104前，在半導體結晶層形成基板140表面藉由磊晶成長法而形成結晶性犧牲層190。之後於結晶性犧牲層190表面藉由磊晶成長法而形成第1半導體結晶層104及第1分離層108，並將第1分離層108表面與基底基板102表面以氬束150活性化。之後貼合第1分離層108表面與基底基板102表面，並如第12圖所示般除去結晶性犧牲層190。如此而使半導體結晶層形成基板140上之第1半導體結晶層104及第1分離層108由半導體結晶層形成基板140分離。根據該方而使半導體結晶層形成基板140可再利用，並可降低製造成本。
第13圖係表示半導體裝置200之截面。半導體裝置200不具有半導體裝置100中之第1分離層108，第1半導體結晶層104與基底基板102相接而配置。另外，除了沒有第1分離層108以外係具有與半導體裝置100相同構造，故省略共通構件等之說明。
亦即，半導體裝置200係基底基板102與第1半導體結晶層104相接在接合面103，基底基板102之接合面103附近可含有顯示p型或n型傳導型的雜原子，於第1半導體結晶層104之接合面103附近含有顯示與基底基板102所含有雜原子所顯示之傳導型相異的傳導型之雜原子。亦即，半導體裝置200係於接合面103之附近具有pn接合。即使為無第1分離層108之構造，藉由形成於接合面103附近的pn接合而可使基底基板102與第1半導體結晶層104電性分離，可使形成於第1半導體結晶層104之第 1MISFET 120與基底基板102電性分離。
半導體裝置200可以如下之方式製造。如第14圖所示般，在基底基板102表面之全面藉由磊晶成長法而形成第1半導體結晶層104。接著，藉由蝕刻除去形成第2半導體結晶層106之區域之第1半導體結晶層104。在除去第1半導體結晶層104之區域之基底基板102上，以相同與第4圖及第5圖所說明之步驟而形成第2分離層110及第2半導體結晶層106。之後之步驟係與半導體裝置100相同。但是，pn接合之形成係藉由以下方式實施：於基底基板102表面附近含有顯示p型或n型傳導型的雜原子，在藉由磊晶成長法而形成第1半導體結晶層104之步驟中，在第1半導體結晶層104摻雜顯示與基底基板102所含有雜原子所顯示之傳導型相異的傳導型之雜原子。
在基底基板102上直接形成第1半導體結晶層104之構造中，元件分離之必要性低時作為分離構造之pn接合並非必須。亦即，半導體裝置200可為在基底基板102之接合面103附近不含有顯示p型或n型傳導型的雜原子，並在第1半導體結晶層104之接合面103附近不含有顯示p型或n型傳導型的雜原子之構造。
在基底基板102上直接形成第1半導體結晶層104時，可在磊晶成長後或磊晶成長途中實施退火處理。藉由退火處理可降低第1半導體結晶層104中之移位(dislocation)。此外，磊晶成長法可為於基底基板102表面全體使第1半導體結晶層104同樣地成長之方法，或 是以SiO2等之成長阻礙層而將基底基板102表面分割為細部並選擇性成長之方法之任一磊晶成長法。
申請專利範圍、說明書及圖式中所示之裝置、裝置、程式及方法中的動作、順序、步驟及段階等各處理實行順序並無特別明示「在…之前」、「於…前」等，此外，在未限制將前面處理之輸出物用於後面處理時，可以任意順序實現，此係需留意。有關申請專利範圍、說明書及圖式之動作流程，方便上「首先」、「接著」等而說明，即使如此也並不代表必須以此順序實施。此外，第1層為第2層之「上方」係包括第1層接於第2層上面而設置之情形，與第1層下面及第2層上面之間介置有其他層之情形。此外，「上」、「下」等指示方向之詞句是表示半導體基板及半導體裝置中的相對方向，並非指對於地面等外部之基準面的絕對方向。
100、200‧‧‧半導體裝置
102‧‧‧基底基板
103‧‧‧接合面
104‧‧‧第1半導體結晶層
104a‧‧‧第1半導體結晶層之一部分
106‧‧‧第2半導體結晶層
106a‧‧‧第2半導體結晶層之一部分
108‧‧‧第1分離層
110‧‧‧第2分離層
112‧‧‧絕緣層
112a‧‧‧絕緣層之一部分
120‧‧‧第1MISFET
122‧‧‧第1閘極
124‧‧‧第1源極
126‧‧‧第1汲極
130‧‧‧第2MISFET
132‧‧‧第2閘極
134‧‧‧第2源極
136‧‧‧第2汲極
140、160‧‧‧半導體結晶層形成基板
150‧‧‧氬束
170‧‧‧金屬膜
185‧‧‧遮罩
187‧‧‧成長阻礙層
190‧‧‧結晶性犧牲層
第1圖表示半導體裝置100之截面。
第2圖表示半導體裝置100之製造過程中之截面。
第3圖表示半導體裝置100之製造過程中之截面。
第4圖表示半導體裝置100之製造過程中之截面。
第5圖表示半導體裝置100之製造過程中之截面。
第6圖表示半導體裝置100之製造過程中之截面。
第7圖表示半導體裝置100之製造過程中之截面。
第8圖表示半導體裝置100之製造過程中之截面。
第9圖表示其他半導體裝置之製造過程中之截面。
第10圖表示其他半導體裝置之製造過程中之截面。
第11圖表示其他半導體裝置之製造過程中之截面。
第12圖表示其他半導體裝置之製造過程中之截面。
第13圖表示半導體裝置200之截面。
第14圖表示半導體裝置200之製造過程中之截面。
100‧‧‧半導體裝置
102‧‧‧基底基板
104‧‧‧第1半導體結晶層
104a‧‧‧第1半導體結晶層之一部分
106‧‧‧第2半導體結晶層
106a‧‧‧第2半導體結晶層之一部分
108‧‧‧第1分離層
110‧‧‧第2分離層
112‧‧‧絕緣層
112a‧‧‧絕緣層之一部分
120‧‧‧第1MISFET
122‧‧‧第1閘極
124‧‧‧第1源極
126‧‧‧第1汲極
130‧‧‧第2MISFET
132‧‧‧第2閘極
134‧‧‧第2源極
136‧‧‧第2汲極

Claims (25)

  1. 一種半導體裝置，其具有：基底基板、位於前述基底基板表面一部分之上方之第1半導體結晶層、位於與前述基底基板表面之前述一部分相異之其他部分上方之第2半導體結晶層、將前述第1半導體結晶層一部分作為通道並具有第1源極及第1汲極之第1MISFET、以及將前述第2半導體結晶層之一部分作為通道並具有第2源極及第2汲極之第2MISFET，其中，前述第1MISFET係第1通道型之MISFET，前述第2MISFET係與第1通道型相異之第2通道型之MISFET，前述第1源極及前述第1汲極係包含構成前述第1半導體結晶層之原子與鎳原子之化合物、構成前述第1半導體結晶層之原子與鈷原子之化合物、或是構成前述第1半導體結晶層之原子與鎳原子與鈷原子之化合物，前述第2源極及前述第2汲極係包含構成前述第2半導體結晶層之原子與鎳原子之化合物、構成前述第2半導體結晶層之原子與鈷原子之化合物，或是構成前述第2半導體結晶層之原子與鎳原子與鈷原子之化合物。
  2. 如申請專利範圍第1項所述之半導體裝置，其復具有： 位於前述基底基板與前述第1半導體結晶層之間並使前述基底基板與前述第1半導體結晶層電性分離之第1分離層、以及位於前述基底基板與前述第2半導體結晶層之間並使前述基底基板與前述第2半導體結晶層電性分離之第2分離層。
  3. 如申請專利範圍第1項所述之半導體裝置，其中，前述基底基板與前述第1半導體結晶層相接於接合面，前述接合面附近之前述基底基板之區域可含有顯示p型或n型之傳導型之雜原子，前述接合面之附近之前述第1半導體結晶層之區域可含有顯示與前述基底基板含有之雜原子所顯示傳導型相異之傳導型的雜原子，並且可復具有位於前述基底基板與前述第2半導體結晶層之間並使前述基底基板與前述第2半導體結晶層電性分離之第1分離層。
  4. 如申請專利範圍第2項所述之半導體裝置，其中，前述基底基板與前述第1分離層相接，前述基底基板與前述第1分離層之相接區域為導電性，在前述基底基板與前述第1分離層之相接區域所施加之電壓係可作用為對前述第1MISFET之背閘極電壓。
  5. 如申請專利範圍第2項所述之半導體裝置，其中，前述基底基板與前述第2分離層相接，前述基底基板與前述第2分離層之相接區域為導電性，在前述基底基 板與前述第2分離層之相接區域所施加之電壓係可作用為對前述第2MISFET之背閘極電壓。
  6. 如申請專利範圍第1項所述之半導體裝置，其中，前述第1半導體結晶層為包含Ⅳ族半導體結晶，且前述第1MISFET為P通道型MISFET，前述第2半導體結晶層為包含Ⅲ-V族化合物半導體結晶，且前述第2MISFET為N通道型MISFET。
  7. 如申請專利範圍第1項所述之半導體裝置，其中，前述第1半導體結晶層為包含Ⅲ-V族化合物半導體結晶，且第1MISFET為N通道型MISFET，前述第2半導體結晶層為包含Ⅳ族半導體結晶，且前述第2MISFET為P通道型MISFET。
  8. 一種半導體基板，其係使用於申請專利範圍第1項之半導體裝置的半導體基板，具有：前述基底基板、位於前述基底基板表面之一部分上方之第1半導體結晶層、以及位於與前述基底基板表面之前述一部分相異之其他部分上方之第2半導體結晶。
  9. 如申請專利範圍第8項所述之半導體基板，其復具有位於前述基底基板與前述第1半導體結晶層或前述第2半導體結晶層之間，並使前述基底基板與前述第1半導體結晶層或前述第2半導體結晶層電性分離之分離層。
  10. 如申請專利範圍第9項所述之半導體基板，其中，前述分離層包含非晶質絕緣體。
  11. 如申請專利範圍第9項所述之半導體基板，其中，前述分離層包含半導體結晶，該半導體結晶具有較構成位於該分離層上之半導體結晶層之半導體結晶之禁制帶寬為更大的禁制帶寬。
  12. 如申請專利範圍第8項所述之半導體基板，其中，由前述第1半導體結晶層及前述第2半導體結晶層所選擇之1個半導體結晶層與前述基底基板相接於接合面，前述接合面附近的前述基底基板之區域含有顯示p型或n型之傳導型之雜原子，前述接合面附近之前述半導體結晶層之區域含有顯示與前述基底基板含有之雜原子所顯示傳導型相異傳導型之雜原子。
  13. 如申請專利範圍第8項所述之半導體基板，其具有複數個前述第1半導體結晶層、複數個前述第2半導體結晶層，複數個前述第1半導體結晶層分別在與前述基底基板上面平行之面內規則性排列，複數個前述第2半導體結晶層可分別在與前述基底基板上面平行之面內規則性排列。
  14. 一種半導體基板之製造方法，係製造申請專利範圍第8項所述之半導體基板的方法，具有在前述基底基板表面之一部分上方形成前述第1半導體結晶層之第1半 導體結晶層形成步驟、以及在與前述基底基板表面之前述一部分相異之其他部分上方形成前述第2半導體結晶層之第2半導體結晶層形成步驟，其中，前述第2半導體結晶層形成步驟具有：在半導體結晶層形成基板上藉由磊晶結晶成長法形成前述第2半導體結晶層之磊晶成長步驟；在前述基底基板上、前述第2半導體結晶層上、或前述基底基板及前述第2半導體結晶層兩者上，形成使前述基底基板與前述第2半導體結晶層電性分離之第2分離層的步驟；以使前述基底基板上之前述第2分離層與前述第2半導體結晶層接合之方式、使前述第2半導體結晶層上之前述第2分離層與前述基底基板接合之方式、或使前述基底基板上之前述第2分離層與前述第2半導體結晶層上之前述第2分離層接合之方式，貼合前述基底基板與前述半導體結晶層形成基板之貼合步驟。
  15. 如申請專利範圍第14項所述之半導體基板之製造方法，其中，前述第1半導體結晶層形成步驟具有：在半導體結晶層形成基板上藉由磊晶結晶成長法形成前述第1半導體結晶層之磊晶成長步驟；在前述基底基板上、前述第1半導體結晶層上、或前述基底基板及前述第1半導體結晶層兩者上，形成使前述基底基板與前述第1半導體結晶層電性分離之第1分離層的步驟； 以使前述基底基板上之前述第1分離層與前述第1半導體結晶層接合之方式、使前述第1半導體結晶層上之前述第1分離層與前述基底基板接合之方式、或使前述基底基板上之前述第1分離層與前述第1半導體結晶層之前述第1分離層接合之方式，而貼合前述基底基板與前述半導體結晶層形成基板之貼合步驟。
  16. 如申請專利範圍第14項所述之半導體基板之製造方法，其中，前述第1半導體結晶層包含SiGe、前述第2半導體結晶層包含Ⅲ-V族化合物半導體結晶，該方法具有：在前述第1半導體結晶層形成步驟之前，於前述基底基板上形成包含絕緣體之第1分離層的步驟，且前述第1半導體結晶層形成步驟具有：在前述第1分離層上形成成為前述第1半導體結晶層之起始材料之SiGe層的步驟；將前述SiGe層在氧化氛圍中加熱並氧化表面，藉此提高前述SiGe層中之Ge原子濃度的步驟；以及蝕刻前述基底基板表面之前述其他部分上方之前述SiGe層的步驟。
  17. 如申請專利範圍第14項所述之半導體基板之製造方法，其中，前述第1半導體結晶層包含Ⅳ族半導體結晶、前述第2半導體結晶層包含Ⅲ-V族化合物半導體結晶，並具有：在包含Ⅳ族半導體結晶之半導體層材料基板之表 面形成包含絕緣體之第1分離層的步驟；通過前述第1分離層而將陽離子注入半導體層材料基板之分離預定深度的步驟；以使前述第1分離層之表面與前述基底基板之表面接合之方式，而貼合前述半導體層材料基板與前述基底基板之貼合步驟；加熱前述半導體層材料基板及前述基底基板，並使注入前述分離預定深度之陽離子與構成前述半導體層材料基板之Ⅳ族原子反應，藉此使位於前述分離預定深度之前述Ⅳ族半導體結晶改質的步驟；藉由分離前述半導體層材料基板與前述基底基板，而使較前述改質步驟所改質之前述Ⅳ族半導體結晶之改質部位更接近前述基底基板側之前述Ⅳ族半導體結晶由半導體層材料基板剝離的步驟；蝕刻前述基底基板上殘留之前述Ⅳ族半導體結晶所構成半導體結晶層中，位於前述基底基板表面之前述其他部分上方之區域的步驟。
  18. 如申請專利範圍第14項所述之半導體基板之製造方法，其復具有僅在前述基底基板表面之前述一部分上方，藉由選擇磊晶成長法而選擇性形成包含半導體結晶之前述第1分離層的步驟，該半導體結晶具有較構成前述第1半導體結晶層之半導體結晶之禁制帶寬為更大的禁制帶寬，前述第1半導體結晶層形成步驟係藉由選擇磊晶 成長法而僅在前述第1分離層上選擇性形成前述第1半導體結晶層之步驟。
  19. 如申請專利範圍第14項所述之半導體基板之製造方法，其復具有在前述基底基板表面上方藉由磊晶成長法形成半導體結晶所構成第1分離層的步驟，該半導體結晶具有較構成前述第1半導體結晶層之半導體結晶之禁制帶寬為更大的禁制帶寬，且前述第1半導體結晶層形成步驟含有：在前述第1分離層上藉由磊晶成長法形成前述第1半導體結晶層的步驟，以及蝕刻前述基底基板表面之前述其他部分上方之前述第1半導體結晶層及前述第1分離層的步驟。
  20. 如申請專利範圍第14項所述之半導體基板之製造方法，其中，前述第1半導體結晶層形成步驟係藉由選擇磊晶成長法而僅於前述基底基板表面之前述一部分上方選擇性形成前述第1半導體結晶層之步驟。
  21. 如申請專利範圍第14項所述之半導體基板之製造方法，其中，前述第1半導體結晶層形成步驟含有：在前述基底基板表面上方藉由磊晶成長法形成前述第1半導體結晶層的步驟、以及蝕刻前述基底基板表面之前述其他部分上方之前述第1半導體結晶層的步驟。
  22. 如申請專利範圍第20項所述之半導體基板之製造方法，其中，前述基底基板之表面附近可含有顯示p型 或n型之傳導型雜原子，在藉由磊晶成長法形成前述第1半導體結晶層之步驟中，在第1半導體結晶層摻雜顯示與前述基底基板含有之雜原子所顯示之傳導型相異之傳導型的雜原子。
  23. 如申請專利範圍第14項所述之半導體基板之製造方法，其復具有：於前述半導體結晶層形成基板上形成半導體結晶層前，在前述半導體結晶層形成基板之表面藉由磊晶結晶成長法形成結晶性犧牲層的步驟；以及在貼合前述基板與前述半導體結晶層形成基板之後，藉由除去前述結晶性犧牲層，而使藉由磊晶結晶成長法而形成在前述半導體結晶層形成基板上的半導體結晶層與前述半導體結晶層形成基板分離的步驟。
  24. 如申請專利範圍第14項所述之半導體基板之製造方法，其具有：在前述第1半導體結晶層磊晶成長後將前述第1半導體結晶層規則性排列並圖案化的步驟、或預先規則性排列並選擇性磊晶成長前述第1半導體結晶層的步驟之任一步驟；以及在前述第2半導體結晶層磊晶成長後將前述第2半導體結晶層規則性排列並圖案化的步驟、或預先規則排列並選擇性磊晶成長前述第2半導體結晶層的步驟之任一步驟。
  25. 一種半導體裝置之製造方法，係使用申請專利範圍第14項所述之半導體基板之製造方法，具有：製造具有前述第1半導體結晶層及前述第2半導體結晶層之半導體基板的步驟；分別在前述第1半導體結晶層及前述第2半導體結晶層上介置著閘極絕緣層而形成閘極電極的步驟；在前述第1半導體結晶層之源極電極形成區域上、前述第1半導體結晶層之汲極電極形成區域上、前述第2半導體結晶層之源極電極形成區域上、及前述第2半導體結晶層之汲極電極形成區域上，形成由鎳膜、鈷膜及鎳一鈷合金膜所成群組選出之金屬膜的步驟；加熱前述金屬膜，在前述第1半導體結晶層上形成包含構成前述第1半導體結晶層之原子與鎳原子之化合物、構成前述第1半導體結晶層之原子與鈷原子之化合物、或構成前述第1半導體結晶層之原子與鎳原子與鈷原子之化合物之第1源極及第1汲極，並在前述第2半導體結晶層上形成包含構成前述第2半導體結晶層之原子與鎳原子之化合物、構成前述第2半導體結晶層之原子與鈷原子之化合物、或構成前述第2半導體結晶層之原子與鎳原子與鈷原子之化合物第2源極及第2汲極的步驟；以及除去未反應之前述金屬膜的步驟。
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