KR20130138711A - 절연체 상 Ⅲ/Ⅴ 상의 Ｇｅ 구조의 형성 방법 - Google Patents

절연체 상 Ⅲ/Ⅴ 상의 Ｇｅ 구조의 형성 방법 Download PDF

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Abstract

본 발명은 하기 단계를 포함하는 것을 특징으로 하는, Ⅲ/Ⅴ 물질의 반도체 층 (3) 을 포함하는 절연체 상 반도체 구조 (10) 의 형성 방법에 관한 것이다:
(a) 도너 기판 (1) 상에 이완된 게르마늄 층 (2) 를 성장시키는 단계;
(b) 게르마늄 층 (2) 상에 Ⅲ/Ⅴ 물질의 하나 이상의 층 (3) 을 성장시키는 단계;
(c) 이완된 게르마늄 층 (2) 내에 분할면 (6) 을 형성하는 단계;
(d) 도너 기판 (1) 의 분할된 부분을 지지 기판 (4) 로 이동시키는 단계, 상기 분할된 부분은 Ⅲ/Ⅴ 물질의 하나 이상의 층 (3) 을 포함하는 분할면 (6) 에서 분할된 도너 기판 (1) 의 부분임.
본 발명은 또한 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조, NFET 트랜지스터, NFET 트랜지스터의 제조 방법, PFET 트랜지스터, 및 PFET 트랜지스터의 제조 방법에 관한 것이다.

Description

절연체 상 Ⅲ/Ⅴ 상의 Ｇｅ 구조의 형성 방법 {METHOD FOR FORMING A GE ON III/V-ON-INSULATOR STRUCTURE}
본 발명의 분야는 고-이동도 채널 트랜지스터의 형성을 가능하게 하는 절연체 상 반도체 (Semiconductor On Insulator: SeOI) 구조에 관한 것이다.
더욱 정확하게는, 본 발명은 상기 구조의 개선된 제조 방법에 관한 것이다.
지난 40 년 동안, 마이크로전자 기술은 기본 요소, 즉 트랜지스터의 면적을 줄일 수 있었고, 그러므로 회로 내 트랜지스터의 밀도를 증가시킬 수 있을 뿐 아니라, 각각의 트랜지스터의 성능을 개선할 수 있었다. 상기 증가는 "무어의 법칙" 이라고 불리는 매우 잘 알려진 지수 곡선을 따르는 것으로 밝혀져 있다. 상기 곡선의 첫번째 부분의 경우, 성능 증가는 더 적은 면적의 트랜지스터로부터 직접적으로 유도되었으나, 지난 10 년 동안, 고-성능 규소-기재 CMOS ("Complementary Metal-Oxide Semiconductor") 기술은 세대 성능 트렌드를 유지하기 위한 트랜지스터 수준에서의 물질 혁신에 크게 의존해왔다.
물질 혁신의 하나의 양상은 캐리어 이동도를 증강시키기 위해 규소 결정 내 변형력을 증가시켜 고 전류 밀도에 도달하는 것이었고, 이는 회로에 대해 높은 성능으로 연결된다. 이 양상은 마지막 세대에 제한되도록 강요되었고, 이제는 더 많은 변형력을 가하는 것을 지속하는 것은 생각할 수도 없거나, 심지어 좀 더 많은 변형력이 적용되는 경우에도 이동도 증가가 포화된다. 그러나, 캐리어 이동도 습득을 통한 더 좋은 성능을 습득할 필요성이 여전히 존재한다.
전계-효과 유형 트랜지스터는 반도체 물질 내 한 종류의 전하 캐리어의 채널의 형상 및 그러므로 전도성을 조절하기 위한 전계에 의존한다. 신규한 고-이동도 물질은 이러한 트랜지스터의 채널에서 규소를 대신하는 것으로 예상된다. NFET ("N Field-Effect Transistor") 에 대해 가장 많이 연구된 고-이동도 물질은 Ⅲ/Ⅴ 물질, 특히 GaAs 및 InGaAs 이다. 순수한 Ge 또는 SiGe 합금은 통상적으로 PFET ("P Field-Effect Transistor") 에 대해 고려된다.
그러나, 특히 절연체 상 반도체 (SeOI) 구조 내에 이러한 신규 물질을 포함하는 구조를 제조하는 것은 문제로 남아있다.
SeOI 구조는 일반적으로 규소로 제조된, 지지 기판을 덮는 매장된 절연층 상의 하나 이상의 박층의 반도체 물질을 포함한다. 그러나, 한편으로는 규소 및 다른 한편으로는 GaAs 또는 InGaAs 는 쉽게 매칭될 수 없는 매우 상이한 격자 상수를 갖는 결정질 물질이다. 그러므로 규소 기판 상에서 성장된 InGaAs 의 층은 격자 상수의 큰 차이를 수용하기 위해 시간 소모적이고 값비싼, 매우 두꺼운 완충층을 규소 기판으로부터 성장시키지 않는다면 성능이 현저하게 감소되는 결정 결함, 부정합 및 전위가 존재한다.
예를 들어 GaAs 또는 InP 로 제조된 더욱 호환성인 지지 기판이 존재하나, 이러한 대안적인 기판은 값비싸고 제한된 직경 (300 mm 규소 웨이퍼와 비교하여 150 mm InP 웨이퍼) 으로 존재한다.
상기 모든 해법은 고 수율 마이크로전자 제조법으로 업데이트된다.
게다가, 규소에서 고-이동도 물질로의 이동은 N 및 P-FET 에 대해 2 개의 상이한 SeOI 구조를 갖게 한다는 것을 함축하는 반면, 규소는 이 둘 모두를 가능하게 한다.
마지막으로, 소스 (source) 및 드레인이 이식된 통상의 Ⅲ/Ⅴ 트랜지스터를 형성하기 위해서는 또다른 주요한 장애물이 있다. 게다가, 트랜지스터는 3 개의 전극을 필요로 하는데, 이 중 2 개는 FET 내 반도체 물질과의 접촉점이다 (소스 및 드레인에서). 그러나, 치유되기 불가능한 도핑 이식 결함으로 인해, Ⅲ/Ⅴ 물질과의 금속적 접촉은 매우 높은 저항을 나타내고, 이것은 또한 성능을 감소시킨다.
상기 모든 이유로 인해, 규소는 당분간 바람직한 물질로 남아있다.
따라서 낮은 접근 저항 소스 및 드레인 접촉을 갖는, Ⅲ/Ⅴ 고-이동도 채널 트랜지스터의 고수율 제조를 가능하게 하는 SeOI 구조의 형성 방법에 대한 필요성이 있다.
상기 목적을 위해, 본 발명은 하기 단계를 포함하는 것을 특징으로 하는, Ⅲ/Ⅴ 물질의 반도체 층을 포함하는 절연체 상 반도체 구조의 형성 방법을 제공한다:
(a) 도너 기판 상에 이완된 게르마늄 층을 성장시키는 단계;
(b) 게르마늄 층 상에 Ⅲ/Ⅴ 물질의 하나 이상의 층을 성장시키는 단계;
(c) 이완된 게르마늄 층 내에 분할면(cleaving plane)을 형성하는 단계;
(d) 도너 기판의 분할된 부분을 지지 기판으로 이동시키는 단계, 상기 분할된 부분은 Ⅲ/Ⅴ 물질의 하나 이상의 층을 포함하는 분할면에서 분할된 도너 기판의 일부분이다.
구조가 규소 지지 기판으로부터 실현되므로, 산업적 300 mm 웨이퍼가 제조될 수 있다. 고수율, 저비용 제조가 가능하다.
게다가, Ge 층은, Ge-Ⅲ/Ⅴ 헤테로접합이 비-쇼트키(Schottky) 유형 (접합부에서 잠재적인 장해물이 나타나지 않음) 으로서 알려져 있으므로 저-저항 접촉을 형성하는데 사용될 수 있다. 그 다음 소스 및 드레인이 Ge 층 내에 이식된다.
본 발명의 바람직하나 제한되지 않는 특징은 다음과 같다:
*· Ⅲ/Ⅴ 물질은 InGaAs 이다;
· 도너 기판은 규소로 제조된다;
· 이완된 게르마늄 층을 성장시키는 단계 (a) 는 도너 기판 상에 격자 순응의 규소 게르마나이드 완충층을 성장시키는 이전의 부차단계 (a1) 을 포함하며, 상기 이완된 게르마늄 층은 규소 게르마나이드 완충층 상에서 성장된다;
· 이완된 게르마늄 층 내에 분할면을 형성하는 단계 (c) 는 Ⅲ/Ⅴ 물질의 하나 이상의 층 상에 및/또는 지지 기판 상에 절연층을 형성하는 이전의 부차단계 (c1) 을 포함한다;
· 절연층을 형성하는 단계 (c1) 은 지지 기판의 열적 산화를 포함한다;
· 절연층을 형성하는 단계 (c1) 은 Ⅲ/Ⅴ 물질의 하나 이상의 층 상에의 옥사이드층의 증착을 포함한다;
· 게르마늄의 층 상에 Ⅲ/Ⅴ 물질의 하나 이상의 층을 성장시키는 단계 (b) 는 Ⅲ/Ⅴ 물질의 하나 이상의 층 상에 얇은 규소층을 형성하는 후속 부차단계 (b1) 을 포함한다;
· 지지 기판은 절연층을 포함하는 절연체 상 규소 구조이다.
제 2 양상에서, 본 발명은 지지 기판, 절연층, 절연층 상 Ⅲ/Ⅴ 물질의 하나 이상의 층, Ⅲ/Ⅴ 물질의 하나 이상의 층 상의 게르마늄 층을 포함하는 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조를 제공한다.
게다가, 본 발명에 따라 형성된 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조는 NFET 및 PFET 트랜지스터 모두의 제조를 가능하게 한다.
제 3 양상에서, 본 발명은 하기를 포함하는, 본 발명의 제 2 양상에 따른 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조로 형성된 NFET 트랜지스터를 제공한다:
Ⅲ/Ⅴ 물질 층에 이르는 게르마늄 층 내 공동(cavity) 내의 게이트, 상기 게이트는 고-K 유전체에 의해 게르마늄 층 및 Ⅲ/Ⅴ 층으로부터 절연됨;
공동의 첫번째 면 상의 게르마늄 층 내 소스 영역; 및
공동의 다른 면 상의 게르마늄 층 내 드레인 영역.
제 4 양상에서, 본 발명은 하기 단계를 포함하는, 본 발명의 제 3 양상에 따른 NFET 트랜지스터의 제조 방법을 제공한다:
- 본 발명의 제 2 양상에 따른 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조를 형성하는 단계;
- Ⅲ/Ⅴ 물질 층에 이르는 게르마늄 층 내에 공동을 형성하는 단계;
- 공동 내에 고-K 유전체 및 게이트를 증착시키는 단계, 상기 게이트는 고-K 유전체에 의해 게르마늄 층 및 Ⅲ/Ⅴ 층으로부터 절연됨;
- 공동의 각각의 면 상의 게르마늄 층 내에 소스 영역 및 드레인 영역을 이식하는 단계.
제 5 양상에서, 본 발명은 하기를 포함하는, 본 발명의 제 2 양상에 따른 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조로 형성된 PFET 트랜지스터를 제공한다:
게르마늄 층 상의 아일랜드(island), 상기 아일랜드는 고-K 유전체에 의해 게르마늄 층으로부터 절연된 게이트를 포함함;
아일랜드의 첫번째 면 상의 게르마늄 층 내 소스 영역; 및
아일랜드의 다른 면 상의 게르마늄 층 내 드레인 영역.
제 6 양상에 있어서, 본 발명은 하기 단계를 포함하는, 본 발명의 제 5 양상에 따른 PFET 트랜지스터의 제조 방법을 제공한다:
- 본 발명의 제 2 양상에 따른 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조를 형성하는 단계;
- 고-K 유전체 및 게이트를 증착시킴으로써 게르마늄 층 상에 아일랜드를 형성하는 단계, 상기 게이트는 고-K 유전체에 의해 게르마늄 층으로부터 절연됨;
- 아일랜드의 각각의 면 상의 게르마늄 층 내에 소스 영역 및 드레인 영역을 이식하는 단계.
본 발명의 바람직하나 제한되지 않는 특징은 다음과 같다:
· 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조가 본 발명의 제 1 양상에 따라 형성되며, 상기 방법은 아일랜드를 형성하는 단계 전에 게르마늄 층에 이르는 완충층 내에 공동을 형성하는 단계를 포함하고, 상기 게이트는 고-K 유전체에 의해 완충층으로부터 절연된다;
· 게르마늄 층은 아일랜드를 형성하는 단계 전에 부분적으로 매립된다.
본 발명의 상기 및 기타 주제, 특징 및 장점은 하기와 같은 첨부 도면과 연관되어 판독되어지는, 이의 예시적 구현예의 하기 상세한 설명에서 명백할 것이다:
- 도 1 은 본 발명의 제 1 양상에 따른 방법의 구현예 단계를 나타낸다;
- 도 2 는 본 발명의 제 1 양상에 따른 방법의 또다른 구현예 단계를 나타낸다;
- 도 3 은 본 발명의 제 2 양상에 따른 방법의 구현예에 의해 제조되는 NFET 트랜지스터의 횡단면도이다;
- 도 4 는 본 발명의 제 3 양상에 따른 방법의 구현예에 의해 제조되는 PFET 트랜지스터의 구현예의 횡단면도이다.
Si / Ge 도너 상의 Ⅲ/Ⅴ 층
도면을 참조로 하여, 본 발명의 가능한 구현예에 따른 방법이 이제 기술될 것이다.
본 발명은 유리하게는 규소로 제조된 도너 기판 (1), 및 Ⅲ/Ⅴ 물질의 하나 이상의 층 (3) 사이에 이완된 게르마늄 층 (2) 를 끼워넣고자 하는 것이며, 상기 Ⅲ/Ⅴ 물질은 이것의 전하 캐리어 고 이동도 때문에 예를 들어 InP, AsGa, InAs, 유리하게는 InAsGa 이다. 게다가, Ge 및 Ⅲ/Ⅴ 물질의 격자는 격자 수용 문제 없이 이완된 Ge 층의 상부에서 Ⅲ/Ⅴ 물질 층의 성장을 가능하게 할 정도로 가깝다. 게다가, 드러난 규소 도너 기판의 상부에 이완된 Ge 층을 성장시키는 방법은 당업자에게 알려져 있다.
결정질 물질이 명목상 격자 상수와 실질적으로 일치하는 격자 상수를 갖는다면 층은 "이완" 되며, 물질의 격자 상수는 그 위에 적용된 응력 없이 평형 형태에 있다. 반대로, 결정질 물질이 인장 압착으로 탄성적으로 응력을 받는 경우 층은 "변형(strain)" 된다. 예를 들어, 변형된 층은 제 2 물질 상에 하나의 물질의 에피택실한 성장에 의해 수득될 수 있다 (2 가지 물질은 상이한 격자 상수를 가짐).
게르마늄 및 규소가 상이한 격자 상수를 가지므로, 규소 기판 상에 이완된 Ge 층을 성장시키는 첫번째 방법은 기저에서 변형된 게르마늄으로 제조된 격자 순응의 층을 성장시키고 (상기 얇은 Ge 층은 규소로서 동일한 평면 내 격자 상수를 가질 것이므로, 격자 상수 사이의 4% 미스매칭으로 인해 고도로 변형된다), 층이 두꺼워지는 동안 점차적으로 이완시키는 것이다. 충분한 두께로부터, 게르마늄 성장이 전체적으로 이완된다. 이 기술은 통상적으로 2 ㎛ 이상 두께의 Ge 층을 필요로 한다.
대안적으로는, 격자 순응의 규소 게르마나이드(germanide) 완충층 (7) 이 사용된다. 상기 완충층 (7) 은 이완된 게르마늄 층을 성장시키기 전에 규소 도너 기판 (1) 상에서 성장되고, 이완된 SiGe 로 제조되며, 완충층 (7) 이 두꺼워지는 동안 게르마늄의 비가 증가한다. 그러므로, 규소 도너 기판 (1) 사이의 경계면에서, 완충층 (7) 은 본질적으로 규소로 제조되고, 이완된 게르마늄 층 (2) 를 갖는 경계면에서, 완충층 (7) 은 격자 순응 문제 없이 순수 이완된 게르마늄의 성장을 가능하게 하는 충분한 비의 게르마늄을 포함한다. 이 기술은 통상적으로 2 내지 5 마이크론 두께의 완충층 (7) 을 필요로 한다.
대안적으로는, 전체 도너 기판은 SiGe 로 제조될 수 있고, 격자 순응 층으로서 작용한다. 이완된 게르마늄은 상기 SiGe 기판 상에서 직접 성장될 수 있다.
SeOI 구조의 형성
본 발명에 따른 Ⅲ/Ⅴ 물질의 반도체 층 (3) 을 포함하는 절연체 상 반도체 구조 (10) 을 형성하는 방법의 구현예 단계가 도 1 에 제시된다.
이완된 게르마늄 층 (2) 는 이전에 설명된 바와 같이 도너 기판 (1) 상에서 성장된다. 그 다음 Ⅲ/Ⅴ 물질의 하나 이상의 층 (3), 유리하게는 InAsGa 의 층이, 게르마늄 층 (2) 상에서 성장된다.
지지 기판 (4) 가 또한 제조되고, 상기 지지 기판 (4) 는 유리하게는 규소, 또는 기판에 대해 전형적으로 사용되는 임의의 기타 물질로 제조된다. 지지 기판 (4) 는 얇은 규소 층 (8) 아래에 절연층 (5) 를 포함하는, 표준 절연체 상 규소 기판일 수 있다.
지지 기판 (4) 가 절연체 상 규소 구조가 아닌 경우, 다른 말로 하면 지지 기판 (4) 가 절연층 (5) 를 포함하지 않는 경우, 절연층 (5) 는 유리하게는 Ⅲ/Ⅴ 물질의 적어도 층 (3) 상에 및/또는 지지 기판 (4) 상에 형성된다. 도 1 에 의해 제시되는 구현예에서, 절연층은 지지 기판 (4) 의 열적 산화에 의해 형성된다. 예를 들어, 지지 기판 (4) 가 규소로 제조되는 경우, 이산화규소 절연층이 형성된다. 대안적으로는, 절연 층 (5) 는 특히 Ⅲ/Ⅴ 물질 층 (3) 상에 증착될 수 있다(deposited). 옥사이드가 또한 바람직하다. 유리하게는, 옥사이드층은 양쪽 표면 상에 형성되거나 증착된다. 게다가, 옥사이드/옥사이드 결합은 양호한 품질의 것으로 알려져 있다. 대안적으로는, 또한 하나 이상의 절연층 (5) 의 형성 전에 Ⅲ/Ⅴ 물질 층 (3) 상에 얇은 규소 층 (8) 을 형성하는 것이 가능하고, 그러므로 절연체 상 규소 기저는 도너 및 지지 기판 (1), (4) 가 결합되는 경우 재구성된다. 상기 구현예는 도 2 에 의해 제시된다.
그 다음 분할면 (6) 이 이완된 게르마늄 층 (2) 내에 형성된다. 상기 단계는 절연층 (5) 의 형성 단계 전에, 또는 절연층 (5) 가 지지 기판 (4) 상에만 형성되는 경우에는 심지어 동시에 수행될 수 있다는 것이 명시될 수 있다. 이를 위해, 이완된 게르마늄 층 (3) 은 예를 들어 수소와 같은 이온 종으로의 Smart-Cut™ 기술에 따라 이식된다. 이식은 매장된, 약화된 구역인 분할면 (6) 의 생성을 야기한다. 추가로, 도너 기판 (1) 이 지지 기판 (4) 와 결합된 다음, 이식된 종의 투과 깊이에 상응하는 깊이에서 (분할면 (6)), 즉 게르마늄 층 (6) 에서 소스 기판 (1) 에 의해 분리된다. 유리하게는, 게르마늄 층이 규소 게르마나이드 완충층 (7) 상에서 성장된 경우, 분할면은 상기 서브-층 (7) 에서 형성될 수 있다.
이러한 방식으로, SeOI 구조 (10) (더욱 정확하게는 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조) 이 수득되고, 이것은 Ⅲ/Ⅴ 물질의 하나 이상의 층 (3) 및 잔여 게르마늄 층 (2) (또는 적용가능한 경우 게르마늄 층 (2) 및 잔여 게르마나이드 완충층 (7)) 를 포함하는 지지 기판 (4) 및 도너 기판 (1) 의 분할된 부분을 함유한다. 이전의 소스 기판 (1) 의 부분이고, 가능하게는 잔여 게르마늄 층 (2) (또는 적용가능한 경우 잔여 게르마나이드 완충층 (7)) 을 상부로 하는 나머지 탈적층된 기판 (1') 가 또한 제조된다.
결합에 대해서는, 결합은 활성화와 함께 또는 활성화 없이 (특히 옥사이드/옥사이드 접촉의 경우) 가능하나, 바람직한 옵션은 CMP (Chemical-Mechanical Polishing) 활성화 결합이다.
절연체 상 Ⅲ/Ⅴ 상의 Ge 구조
본 발명의 제 2 양상에 따르면, 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조가 제공되고, 상기 구조는 이전에 기재된 SeOI 구조 (10) 을 형성하기 위한 방법에 덕분에 형성된다.
절연체 상 Ⅲ/Ⅴ 상의 Ge 구조 (10) 은 지지체 기판 (4), 절연층 (5), 절연층 (5) 상의 Ⅲ/Ⅴ 물질의 하나 이상의 층 (3), Ⅲ/Ⅴ 물질의 하나 이상의 층 (3) 상의 게르마늄 층 (2) 를 포함한다.
특히 유리한 방식에서, 구조 (10) 은 최종적으로 하부에서 상부로 하기를 포함한다:
- 규소 기판 (4),
- 이산화규소 절연층 (5),
- 가능하게는 얇은 규소 층 (8),
- InAsGa 층 (3),
- 이완된 Ge 층 (2),
- 잔여 게르마나이드 완충층 (7).
NFET 트랜지스터
본 발명의 제 3 및 제 4 양상에 따르면, 이전에 기재된 바와 같은 절연체 상 Ⅲ/Ⅴ 상 Ge 구조 (10) 으로부터 제조된 NFET 트랜지스터 (20a) 및 이러한 NFET 트랜지스터 (20a) 의 제조 방법이 각각 제공된다.
이러한 고-성능 NFET 트랜지스터 (20a) 는 도 3 에 의해 제시된다. 이미 설명된 바와 같이, 전계-효과 유형 트랜지스터는 반도체 물질 내 한 종류의 전하 캐리어의 채널의 형상 및 그러므로 전도성을 조절하기 위한 전계에 의존한다. N-유형 (네가티브) 에서, 전하 캐리어는 전자이다. 그러므로, 반도체는 P-도핑되고 (또는 충분히 감손된 조건 하에서 작업되는 경우에는 미도핑됨), 활성화되는 경우 N-채널이 형성되고 전류가 순환될 수 있다.
이러한 NFET 트랜지스터 (20a) 를 제조하기 위해, 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조 (10) 이 제 1 단계에서 형성된다. 그 다음 공동 (21) 은 Ⅲ/Ⅴ 물질 층 (3) 에 이르는 게르마늄 층 (2) 에서 형성된다. 상기 공동 (21) 에 의해, 게르마늄 층 (2) 는 완전히 감손된 작업 모드에 대해 전형적으로 미도핑된 InAsGa 층 (3) 에 의해서만 오직 연결된 2 개의 부분으로 분리된다. 그 다음 고-K 유전체 (22) 의 층이 처음으로 증착된다.고-K 유전체라는 용어는 높은 유전 상수 K (이산화규소와 비교하여) 를 갖는 물질을 말하고: 터널링으로 인한 누출 전류가 회피되어야만 하여, 특정한 절연 물질의 사용이라는 결과를 낳는다. 이 후 게이트 (23) 이 증착되고, 고-K 유전체 (22) 로 피복된다. 게이트 (23) 은 유리하게는 금속으로 제조되고, 고-K 유전체 (22) 에 의해 다른 층으로부터 절연된다.
마지막으로, 소스 영역 (24) 및 드레인 영역 (25) 가 공동 (21) 에 의해 분리된 게르마늄 층 (2) 의 2 부분에서 이식에 의해 형성된다. 게다가, 이미 설명된 바와 같이, Ge-Ⅲ/Ⅴ 헤테로접합이 비-쇼트키 유형인 것으로 알려졌으므로 Ge 층은 저-저항 접촉을 형성하기 위해 사용된다. 이제 NFET 트랜지스터는 가동 준비가 되었다. 충분한 포지티브 게이트에서-소스로의 전압 (FET 의 역치 전압으로서 언급됨) 을 적용함으로써, 전도성 채널이 나타나고: 층 (3) 에 첨가된 도펀트 이온에 대항하기 위해 충분한 전자가 게이트 가까이에 끌려야만 하고, 이것은 감소된 영역이라고 불리는 유동 캐리어가 없는 영역을 첫째로 형성한다. 추가의 게이트에서-소스로의 전압 증가는 더욱 더 많은 전자를 게이트 방향으로 끌어당길 것이고, 이것은 과량의 음전하의 환영 (apparition) 을 만들 수 있어서, 이 과정은 반전(inversion)이라고 불린다.
PFET 트랜지스터
본 발명의 제 5 및 제 6 양상에 따르면, 이전에 기재된 바와 같은 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조 (10) 으로부터 제조된 PFET 트랜지스터 (20b) 및 이러한 PFET 트랜지스터 (20b) 의 제조 방법이 각각 제공된다.
이러한 고-성능 PFET 트랜지스터 (20b) 는 도 4 에 의해 제시된다. P-유형 (포지티브) 에서, 전하 캐리어는 정공이다. 그러므로, 반도체는 N-도핑되고 (또는 충분히 감손된 조건 하에서 작업되는 경우에는 미도핑됨), 활성화되는 경우 P-채널을 형성하고 전류가 순환될 수 있다. 이것은 NFET 트랜지스터에 대해 역으로 작용한다.
이러한 PFET 트랜지스터 (20b) 를 제조하기 위해, 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조가 제 1 단계에서 형성된다. 그 다음 아일랜드 (26) 이 게르마늄 층 (2) 상에 형성된다: 고-K 유전체의 층 (22) 이 처음 증착된다. 그 다음 게이트 (23) 이 증착된다. 이것은 바람직하게는 금속 게이트이다. 게다가, 정공에 대한 고 이동도 층은 게르마늄 층 (2) 이고, 그러므로 게르마늄 층 (2) 는 2 부분으로 분리되지 않는다. 유리하게는, 게르마늄 층 (2) 는 그럼에도 불구하고 아일랜드를 형성하기 전에 부분적으로 매립된다. 그러므로, 게르마늄 채널이 얇을수록 개봉하기가 용이할 것이다. 게르마나이드 층 (7) 이 있는 경우, 아일랜드를 게르마늄 층 (2) 상에 직접 형성되도록 하기 위해 게르마늄 층 (2) 에 이르는 상기 층에 공동이 형성된다. 게이트 (23) 은 유리하게는 금속으로 제조되고, 고-K 유전체 (22) 에 의해 다른 층으로부터 절연된다.
마지막으로, 소스 영역 (24) 및 드레인 영역 (25) 는 아일랜드 (26) 의 각각의 면 상에 게르마늄 층 (2) 의 2 부분에서 절연에 의해 형성된다. 이제 PFET 트랜지스터는 가동 준비가 되었다. NFET 와 유사하게, 충분한 포지티브 게이트에서-소스로의 전압을 적용함으로써, 전도성 채널이 나타나고: 첨가된 도펀트 이온에 대항하기 위해 충분한 정공이 InAsGa 층 (3) 에서 게르마늄 층 (2) 로 끌려야만 한다.

Claims (10)

  1. Ⅲ/Ⅴ 물질의 반도체 층 (3) 을 포함하는 절연체 상 반도체 구조체 (10) 를 형성하기 위한 방법에 있어서,
    (a) 도너 기판 (1) 상에 이완된 게르마늄 층 (2) 을 성장시키는 단계;
    (b) 게르마늄 층 (2) 상에 Ⅲ/Ⅴ 물질의 하나 이상의 층 (3) 을 성장시키는 단계;
    (c) 이완된 게르마늄 층 (2) 내에 분할면 (6) 을 형성하는 단계; 및
    (d) 도너 기판 (1) 의 분할된 부분을 지지 기판 (4) 로 이동시키는 단계;를 포함하며,
    상기 분할된 부분은 Ⅲ/Ⅴ 물질의 하나 이상의 층 (3) 을 포함하는 분할면 (6) 에서 분할된 도너 기판 (1) 의 부분인 절연체 상 반도체 구조체를 형성하기 위한 방법.
  2. 제 1 항에 있어서, 상기 Ⅲ/Ⅴ 물질은 InGaAs 인 절연체 상 반도체 구조체를 형성하기 위한 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 도너 기판 (1) 은 규소로 제조된 절연체 상 반도체 구조체를 형성하기 위한 방법.
  4. 제 3 항에 있어서, 이완된 게르마늄 층 (2) 을 성장시키는 단계 (a) 는 상기 도너 기판 (1) 상에 격자 순응의 규소 게르마나이드 완충층 (7) 을 성장시키는 이전의 부차단계 (a1) 를 포함하며, 상기 이완된 게르마늄 층 (2) 은 상기 규소 게르마나이드 완충층 (7) 상에서 성장되는 절연체 상 반도체 구조체를 형성하기 위한 방법.
  5. 제 1 항 또는 제 2 항에 있어서, 이완된 게르마늄 층 (2) 내에 분할면 (6) 을 형성하는 단계 (c) 는 상기 Ⅲ/Ⅴ 물질의 하나 이상의 층 (3) 상에 또는 상기 지지 기판 (4) 상에 절연층 (5) 을 형성하는 이전의 부차단계 (c1) 를 포함하는 절연체 상 반도체 구조체를 형성하기 위한 방법.
  6. 제 5 항에 있어서, 절연층 (5) 을 형성하는 단계 (c1) 는 상기 지지 기판 (4) 의 열적 산화를 포함하는 절연체 상 반도체 구조체를 형성하기 위한 방법.
  7. 제 5 항에 있어서, 절연층 (5) 을 형성하는 단계 (c1) 는 Ⅲ/Ⅴ 물질의 하나 이상의 층 (3) 상에의 옥사이드층의 증착을 포함하는 절연체 상 반도체 구조체를 형성하기 위한 방법.
  8. 제 5 항에 있어서, 게르마늄 층 (2) 상에 Ⅲ/Ⅴ 물질의 하나 이상의 층 (3) 을 성장시키는 단계 (b) 는 상기 Ⅲ/Ⅴ 물질의 하나 이상의 층 (3) 상에 규소층 (8) 을 형성하는 후속 부차단계 (b1) 를 포함하는 절연체 상 반도체 구조체를 형성하기 위한 방법.
  9. 제 1 항 또는 제 2 항에 있어서, 상기 지지 기판 (4) 은 절연층 (5) 을 포함하는 절연체 상 규소 구조인 절연체 상 반도체 구조체를 형성하기 위한 방법.
  10. 지지 기판 (4), 절연층 (5), 절연층 (5) 상의 Ⅲ/Ⅴ 물질의 하나 이상의 층 (3), Ⅲ/Ⅴ 물질의 하나 이상의 층 (3) 상의 게르마늄 층 (2) 을 포함하며,
    상기 지지 기판 (4), 상기 절연층(5), 상기 Ⅲ/Ⅴ 물질의 하나 이상의 층 (3) 및 상기 게르마늄 층 (2) 은 아래에서부터 순서대로 적층되는 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조체 (1O).
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