JPH05160157A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH05160157A JPH05160157A JP32737291A JP32737291A JPH05160157A JP H05160157 A JPH05160157 A JP H05160157A JP 32737291 A JP32737291 A JP 32737291A JP 32737291 A JP32737291 A JP 32737291A JP H05160157 A JPH05160157 A JP H05160157A
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Abstract
(57)【要約】
【目的】 ＧａＡｓＦＥＴのソース領域形成のためのイ
オン注入時のマスクとしてゲルマニウムから成るマスク
を用いる際に、ＧａＡｓ基板にゲルマニウムによる変成
層の発生を防止でき、該マスク形成時のエッチング時に
ゲート電極の側面がエッチングされることを防止でき、
かつ、該エッチング時に半導体基板に及ぶダメージを防
止できる方法を提供すること。 【構成】 チャネル領域１３形成済みのＧａＡｓ基板１
１にゲート電極１５ａを形成した後ゲート電極及び基板
表面をＳｉＯ2 膜３１で覆う。このＳｉＯ2 膜３１上に
ゲルマニウム層１９を形成する。このゲルマニウム層１
９上に開口部を有するレジストパターンを形成する。レ
ジストパターンの開口部から露出しているゲルマニウム
層１９の部分をＲＩＥ法によりエッチングする。このエ
ッチングで露出された基板部分にソース領域形成用の不
純物を注入する。
オン注入時のマスクとしてゲルマニウムから成るマスク
を用いる際に、ＧａＡｓ基板にゲルマニウムによる変成
層の発生を防止でき、該マスク形成時のエッチング時に
ゲート電極の側面がエッチングされることを防止でき、
かつ、該エッチング時に半導体基板に及ぶダメージを防
止できる方法を提供すること。 【構成】 チャネル領域１３形成済みのＧａＡｓ基板１
１にゲート電極１５ａを形成した後ゲート電極及び基板
表面をＳｉＯ2 膜３１で覆う。このＳｉＯ2 膜３１上に
ゲルマニウム層１９を形成する。このゲルマニウム層１
９上に開口部を有するレジストパターンを形成する。レ
ジストパターンの開口部から露出しているゲルマニウム
層１９の部分をＲＩＥ法によりエッチングする。このエ
ッチングで露出された基板部分にソース領域形成用の不
純物を注入する。
Description
【０００１】
【産業上の利用分野】この発明は、ソース領域及びドレ
イン領域各々の不純物濃度及び深さの一方又は双方が非
対称な電界効果トランジスタ（以下、「ＦＥＴ」と称す
ることもある。）を製造する方法に関するものである。
イン領域各々の不純物濃度及び深さの一方又は双方が非
対称な電界効果トランジスタ（以下、「ＦＥＴ」と称す
ることもある。）を製造する方法に関するものである。
【０００２】
【従来の技術】ＦＥＴの高速化を図る一つの方法として
ＦＥＴのゲート長を短縮する方法がある。
ＦＥＴのゲート長を短縮する方法がある。
【０００３】しかし、ゲート長が１μｍ以下になるとい
わゆる短チャネル効果によりデバイス特性が損なわれ
る。これを防止するには、ドレイン領域の薄層化及び低
不純物濃度化を行なってドレイン領域近傍の電界集中を
緩和するのが良い。しかし、ＦＥＴを製造する場合一般
にソース領域及びドレイン領域は同一工程で形成される
ので、ドレイン領域を上述のようなものとするとソース
領域もドレイン領域同様に薄層でかつ低不純物濃度なも
のとなり、この結果、このＦＥＴではソース抵抗の増大
に起因する相互コンダクタンスｇm の低下が起こる。こ
のように、ソース領域及びドレイン領域を同一工程で形
成した場合上述のようなトレードオフの関係を回避する
のが難しい。
わゆる短チャネル効果によりデバイス特性が損なわれ
る。これを防止するには、ドレイン領域の薄層化及び低
不純物濃度化を行なってドレイン領域近傍の電界集中を
緩和するのが良い。しかし、ＦＥＴを製造する場合一般
にソース領域及びドレイン領域は同一工程で形成される
ので、ドレイン領域を上述のようなものとするとソース
領域もドレイン領域同様に薄層でかつ低不純物濃度なも
のとなり、この結果、このＦＥＴではソース抵抗の増大
に起因する相互コンダクタンスｇm の低下が起こる。こ
のように、ソース領域及びドレイン領域を同一工程で形
成した場合上述のようなトレードオフの関係を回避する
のが難しい。
【０００４】そこで、ソース領域及びドレイン領域各々
の不純物濃度及び深さの一方又は双方を違えた構造（以
下、「非対称ソース・ドレイン構造」）を有するＭＥＳ
ＦＥＴ（Metal Semiconductor ＦＥＴ）の製造方法が、
例えばこの出願の出願人に係る特開平１−２０４４７４
号公報に開示されていた。以下、この方法について図３
（Ａ）〜（Ｃ）及び図４（Ａ）〜（Ｃ）を参照して説明
する。なお、これらの図はいずれも試料をＭＥＳＦＥＴ
のチャネル長方向に沿って切った断面図により示してあ
る。
の不純物濃度及び深さの一方又は双方を違えた構造（以
下、「非対称ソース・ドレイン構造」）を有するＭＥＳ
ＦＥＴ（Metal Semiconductor ＦＥＴ）の製造方法が、
例えばこの出願の出願人に係る特開平１−２０４４７４
号公報に開示されていた。以下、この方法について図３
（Ａ）〜（Ｃ）及び図４（Ａ）〜（Ｃ）を参照して説明
する。なお、これらの図はいずれも試料をＭＥＳＦＥＴ
のチャネル長方向に沿って切った断面図により示してあ
る。
【０００５】この製造方法では、先ず、半導体基板とし
ての半絶縁性ＧａＡｓ基板１１の所定領域にｎ型不純物
が注入されチャネル層１３が形成される。次に、チャネ
ル層１３形成済みの基板１１上にゲート電極形成材１５
が形成され、さらにこのゲート電極形成材１５上にこれ
をゲート電極形状にエッチングする際のエッチングマス
クとなる電極パターン層１７が公知の技術により形成さ
れる（図３（Ａ））。ゲート電極形成材１５は例えばタ
ングステン−アルミニウム（Ｗ−Ａｌ）、タングステン
シリサイド（ＷＳｉX ）又はその他好適な高融点金属で
構成される。また、電極パターン層１７は例えばアルミ
ニウムまたはニッケルで構成される。
ての半絶縁性ＧａＡｓ基板１１の所定領域にｎ型不純物
が注入されチャネル層１３が形成される。次に、チャネ
ル層１３形成済みの基板１１上にゲート電極形成材１５
が形成され、さらにこのゲート電極形成材１５上にこれ
をゲート電極形状にエッチングする際のエッチングマス
クとなる電極パターン層１７が公知の技術により形成さ
れる（図３（Ａ））。ゲート電極形成材１５は例えばタ
ングステン−アルミニウム（Ｗ−Ａｌ）、タングステン
シリサイド（ＷＳｉX ）又はその他好適な高融点金属で
構成される。また、電極パターン層１７は例えばアルミ
ニウムまたはニッケルで構成される。
【０００６】次に、ゲート電極形成材１５の電極パター
ン層１７で覆われていない部分がドライエッチング法に
より除去されてゲート電極１５ａが形成される（図３
（Ｂ））。
ン層１７で覆われていない部分がドライエッチング法に
より除去されてゲート電極１５ａが形成される（図３
（Ｂ））。
【０００７】次に、ゲート電極１５ａ上及びＧａＡｓ基
板１１上に亙って、後のイオン注入工程で使用されるマ
スクを得るためのマスク層１９として例えばゲルマニウ
ム（Ｇｅ）層が、例えば真空蒸着法により形成される
（図３（Ｃ））。
板１１上に亙って、後のイオン注入工程で使用されるマ
スクを得るためのマスク層１９として例えばゲルマニウ
ム（Ｇｅ）層が、例えば真空蒸着法により形成される
（図３（Ｃ））。
【０００８】次に、公知の方法により、このマスク層１
９上に、このマスク層１９の、ＧａＡｓ基板１１のソー
ス領域形成予定領域に対応する部分を露出する開口部２
１ａを有する第２のマスク例えばレジストパターン２１
が、形成される（図４（Ａ））。
９上に、このマスク層１９の、ＧａＡｓ基板１１のソー
ス領域形成予定領域に対応する部分を露出する開口部２
１ａを有する第２のマスク例えばレジストパターン２１
が、形成される（図４（Ａ））。
【０００９】次に、このレジストパターン２１の開口部
２１ａから露出しているマスク層１９の部分が、ＳＦ6
をエッチングガスとして用いたＲＩＥ（リアクティブイ
オンエッチング）法によって除去される。この際のエッ
チング条件はエッチングが等方的に進むようなものとさ
れる。これにより、エッチングはＧａＡｓ基板１１面に
垂直な方向のみならず反応性ラジカルの作用によってＧ
ａＡｓ基板１１面と平行な方向にも進行しゲルマニウム
層１９にサイドエッチングが生じる。このためレジスト
パターン２１の開口部２１ａがソース領域形成予定領域
より多少ずれていても、エッチングはゲート電極１５ａ
際までなされる。この結果、ＧａＡｓ基板１１のソース
領域形成予定領域２３が所望の通り露出される（図４
（Ｂ））。
２１ａから露出しているマスク層１９の部分が、ＳＦ6
をエッチングガスとして用いたＲＩＥ（リアクティブイ
オンエッチング）法によって除去される。この際のエッ
チング条件はエッチングが等方的に進むようなものとさ
れる。これにより、エッチングはＧａＡｓ基板１１面に
垂直な方向のみならず反応性ラジカルの作用によってＧ
ａＡｓ基板１１面と平行な方向にも進行しゲルマニウム
層１９にサイドエッチングが生じる。このためレジスト
パターン２１の開口部２１ａがソース領域形成予定領域
より多少ずれていても、エッチングはゲート電極１５ａ
際までなされる。この結果、ＧａＡｓ基板１１のソース
領域形成予定領域２３が所望の通り露出される（図４
（Ｂ））。
【００１０】次に、このソース領域形成予定領域２３に
ソース領域形成のためのイオン注入がされ、さらにイオ
ン注入領域の活性化のための熱処理が行なわれる。この
結果、半導体基板１１の所定部分にソース領域２５が形
成される（図４（Ｃ））。
ソース領域形成のためのイオン注入がされ、さらにイオ
ン注入領域の活性化のための熱処理が行なわれる。この
結果、半導体基板１１の所定部分にソース領域２５が形
成される（図４（Ｃ））。
【００１１】その後、図示せずも、ドレイン領域形成予
定領域にソース領域形成時よりイオンの加速電圧が低く
かつドーズ量が低い条件で不純物が注入されてドレイン
領域が形成される。なお、ドレイン領域はゲート電極１
５ａ形成後マスク層１９を形成する前に形成しても良
い。または、特にドレイン領域は形成せずに、チャネル
領域１３（ゲート電極下に形成されるチャネルとは異な
る）の一部をそのままドレイン領域としても良い。
定領域にソース領域形成時よりイオンの加速電圧が低く
かつドーズ量が低い条件で不純物が注入されてドレイン
領域が形成される。なお、ドレイン領域はゲート電極１
５ａ形成後マスク層１９を形成する前に形成しても良
い。または、特にドレイン領域は形成せずに、チャネル
領域１３（ゲート電極下に形成されるチャネルとは異な
る）の一部をそのままドレイン領域としても良い。
【００１２】この従来の電界効果トランジスタの製造方
法によれば、ソース領域２５は高不純物濃度なものすな
わち低抵抗なものとでき、ドレイン領域は薄層でかつ低
不純物濃度なものとできるので、ゲート長の短縮を進め
てもＦＥＴの特性劣化は生じにくいという利点が得られ
た。
法によれば、ソース領域２５は高不純物濃度なものすな
わち低抵抗なものとでき、ドレイン領域は薄層でかつ低
不純物濃度なものとできるので、ゲート長の短縮を進め
てもＦＥＴの特性劣化は生じにくいという利点が得られ
た。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
電界効果トランジスタの製造方法では、マスク層１９に
ソース領域形成予定領域を露出する開口を形成するため
このマスク層１９の所定部分をＲＩＥによってエッチン
グする際、反応性ガスのプラズマ中のラジカル粒子によ
ってゲート電極１５ａの側面もエッチングされるため、
ゲート長が設計値より短くなってしまう場合があるとい
う問題点があった。
電界効果トランジスタの製造方法では、マスク層１９に
ソース領域形成予定領域を露出する開口を形成するため
このマスク層１９の所定部分をＲＩＥによってエッチン
グする際、反応性ガスのプラズマ中のラジカル粒子によ
ってゲート電極１５ａの側面もエッチングされるため、
ゲート長が設計値より短くなってしまう場合があるとい
う問題点があった。
【００１４】また、半導体基板１１上にマスク層１９を
直接堆積させていたため、半導体基板（ＧａＡｓ基板）
にマスク層１９の構成材料（ゲルマニウム）を主成分と
する変成層が生じるという問題点があった。この変成層
は、半導体基板のソース領域形成予定領域を露出するた
めのマスク層のエッチング終了後にも残る。そして、こ
の変成層中のゲルマニウムは、ソース・ドレイン領域の
活性化のための熱処理時にＧａＡｓ基板中に拡散するの
で、ソース・ドレイン領域形成のための不純物の活性化
の支障となり、また、ＧａＡｓ基板表面の電気的絶縁性
を劣化させる原因となる。したがって、変成層を発生を
防止する必要がある。
直接堆積させていたため、半導体基板（ＧａＡｓ基板）
にマスク層１９の構成材料（ゲルマニウム）を主成分と
する変成層が生じるという問題点があった。この変成層
は、半導体基板のソース領域形成予定領域を露出するた
めのマスク層のエッチング終了後にも残る。そして、こ
の変成層中のゲルマニウムは、ソース・ドレイン領域の
活性化のための熱処理時にＧａＡｓ基板中に拡散するの
で、ソース・ドレイン領域形成のための不純物の活性化
の支障となり、また、ＧａＡｓ基板表面の電気的絶縁性
を劣化させる原因となる。したがって、変成層を発生を
防止する必要がある。
【００１５】また、マスク層１９にソース領域形成予定
領域を露出する開口を形成するためのエッチングの際の
プラズマにより、ＧａＡｓ基板のソース領域形成予定領
域にダメージが加わるという問題点があった。
領域を露出する開口を形成するためのエッチングの際の
プラズマにより、ＧａＡｓ基板のソース領域形成予定領
域にダメージが加わるという問題点があった。
【００１６】この発明はこのような点に鑑みなされたも
のであり、従ってこの発明の目的は、ソース領域及びド
レイン領域各々の不純物濃度及び深さの一方又は双方が
非対称なＦＥＴを製造する際のソース領域形成のための
イオン注入時に用いるマスクが基板と反応し易い材料で
構成された場合でも変成層の発生を防止でき、かつ、該
マスク層にソース領域形成予定領域を露出する開口を形
成するためのエッチング時にゲート電極の側面がエッチ
ングされること及び基板にダメージが加わることを防止
できる方法を提供することにある。
のであり、従ってこの発明の目的は、ソース領域及びド
レイン領域各々の不純物濃度及び深さの一方又は双方が
非対称なＦＥＴを製造する際のソース領域形成のための
イオン注入時に用いるマスクが基板と反応し易い材料で
構成された場合でも変成層の発生を防止でき、かつ、該
マスク層にソース領域形成予定領域を露出する開口を形
成するためのエッチング時にゲート電極の側面がエッチ
ングされること及び基板にダメージが加わることを防止
できる方法を提供することにある。
【００１７】
【課題を解決するための手段】この目的の達成を図るた
め、この発明によれば、半導体基板にゲート電極を形成
した後該半導体基板上に後のイオン注入工程時で用いる
マスクを得るためのマスク層を形成する工程と、該マス
ク層上に、該マスク層の、前述の半導体基板のソース領
域形成予定領域に対応する部分を露出する開口部を有す
る第２のマスクを形成する工程と、該開口部から露出さ
れるマスク層の部分を除去する工程と、該除去によって
露出された基板部分にソース領域形成のためのイオンを
注入する工程とを含む電界効果トランジスタの製造方法
において、前述のゲート電極を形成した後で前述のマス
ク層を形成する前に、少なくとも前述のゲート電極の側
面と前述の半導体基板の表面とを覆う保護膜であって、
前述の半導体基板と反応せず、前述のソース領域形成予
定領域を露出するためのマスク層の除去手段（例えばＲ
ＩＥ）に耐性を有しかつ前述のゲート電極及び半導体基
板に対し選択的に除去可能な材料から成る保護膜を形成
することを特徴とする。
め、この発明によれば、半導体基板にゲート電極を形成
した後該半導体基板上に後のイオン注入工程時で用いる
マスクを得るためのマスク層を形成する工程と、該マス
ク層上に、該マスク層の、前述の半導体基板のソース領
域形成予定領域に対応する部分を露出する開口部を有す
る第２のマスクを形成する工程と、該開口部から露出さ
れるマスク層の部分を除去する工程と、該除去によって
露出された基板部分にソース領域形成のためのイオンを
注入する工程とを含む電界効果トランジスタの製造方法
において、前述のゲート電極を形成した後で前述のマス
ク層を形成する前に、少なくとも前述のゲート電極の側
面と前述の半導体基板の表面とを覆う保護膜であって、
前述の半導体基板と反応せず、前述のソース領域形成予
定領域を露出するためのマスク層の除去手段（例えばＲ
ＩＥ）に耐性を有しかつ前述のゲート電極及び半導体基
板に対し選択的に除去可能な材料から成る保護膜を形成
することを特徴とする。
【００１８】なお、この発明でいう半導体基板とは、例
えばチャネル領域の形成されたＧａＡｓ基板、またはシ
リコン基板などである。もちろん、ＧａＡｓ基板やシリ
コン基板上にエピタキシャル層を有したものも含まれ
る。
えばチャネル領域の形成されたＧａＡｓ基板、またはシ
リコン基板などである。もちろん、ＧａＡｓ基板やシリ
コン基板上にエピタキシャル層を有したものも含まれ
る。
【００１９】また、保護膜が半導体基板と反応しないと
は、全く反応しない場合は勿論、この発明の目的を損ね
ない範囲で反応する場合も含む意味である。また、保護
膜がマスク層の除去手段に耐性を有するとは、保護膜が
この除去手段で全く除去されない場合は勿論、マスク層
との間である程度の選択比が得られる場合も含む意味で
ある。
は、全く反応しない場合は勿論、この発明の目的を損ね
ない範囲で反応する場合も含む意味である。また、保護
膜がマスク層の除去手段に耐性を有するとは、保護膜が
この除去手段で全く除去されない場合は勿論、マスク層
との間である程度の選択比が得られる場合も含む意味で
ある。
【００２０】この発明の実施に当たり、上述の保護膜
は、半導体基板と反応しないこと、ソース領域形成予定
領域を露出するためのマスク層の除去手段に耐性を有す
ること並びにゲート電極及び半導体基板に対し選択的に
除去可能なことに加え、ソース領域形成のためのイオン
注入を効率的にするためイオン阻止能が適正である等の
性質を有する材料で構成するのが好ましい。このような
材料としてはシリコン酸化膜（ＳｉＯ2 膜）が好適であ
る。もちろん、同様な特性が得られれば保護膜形成材料
は他のものでも良い。
は、半導体基板と反応しないこと、ソース領域形成予定
領域を露出するためのマスク層の除去手段に耐性を有す
ること並びにゲート電極及び半導体基板に対し選択的に
除去可能なことに加え、ソース領域形成のためのイオン
注入を効率的にするためイオン阻止能が適正である等の
性質を有する材料で構成するのが好ましい。このような
材料としてはシリコン酸化膜（ＳｉＯ2 膜）が好適であ
る。もちろん、同様な特性が得られれば保護膜形成材料
は他のものでも良い。
【００２１】
【作用】この発明の構成によれば、ゲート電極の側面及
び半導体基板の表面が適正な保護膜で保護された状態で
マスク層の形成とマスク層の所定部分の除去とが行なわ
れる。このため、半導体基板とマスク層構成材料との反
応が防止されるので半導体基板表面に変成層は生じな
い。また、マスク層の所定部分を除去する際にゲート電
極の側面がエッチングされることもなくまた半導体基板
にエッチングガスのプラズマによるダメージが生じるこ
ともない。
び半導体基板の表面が適正な保護膜で保護された状態で
マスク層の形成とマスク層の所定部分の除去とが行なわ
れる。このため、半導体基板とマスク層構成材料との反
応が防止されるので半導体基板表面に変成層は生じな
い。また、マスク層の所定部分を除去する際にゲート電
極の側面がエッチングされることもなくまた半導体基板
にエッチングガスのプラズマによるダメージが生じるこ
ともない。
【００２２】
【実施例】以下、図面を参照してこの発明の電界効果ト
ランジスタの製造方法の実施例について説明する。な
お、この説明をＧａＡｓに形成されるＭＥＳＦＥＴを製
造する例により行なう。図１（Ａ）〜（Ｃ）及び図２
（Ａ）〜（Ｃ）はその説明に供する製造工程図である。
いずれの図も試料をＭＥＳＦＥＴのチャネル長方向に沿
った方向に切った断面図で示している。しかし、説明に
用いる各図はこの発明を理解できる程度に各構成成分の
寸法、形状を概略的に示してある。また、これらの図に
おいて、図３または図４に示した構成成分と同様な構成
成分については、図３または図４で用いた番号と同じ番
号を付して示してある。
ランジスタの製造方法の実施例について説明する。な
お、この説明をＧａＡｓに形成されるＭＥＳＦＥＴを製
造する例により行なう。図１（Ａ）〜（Ｃ）及び図２
（Ａ）〜（Ｃ）はその説明に供する製造工程図である。
いずれの図も試料をＭＥＳＦＥＴのチャネル長方向に沿
った方向に切った断面図で示している。しかし、説明に
用いる各図はこの発明を理解できる程度に各構成成分の
寸法、形状を概略的に示してある。また、これらの図に
おいて、図３または図４に示した構成成分と同様な構成
成分については、図３または図４で用いた番号と同じ番
号を付して示してある。
【００２３】先ず、図３（Ａ）を用いて説明した手順と
同様な手順で、半導体基板としての半絶縁性ＧａＡｓ基
板１１の所定領域にチャネル層１３を形成し、次いで、
チャネル層１３形成済みの基板１１上にゲート電極形成
材１５と電極パターン層１７とを順次に形成し、その
後、ゲート電極形成材１５の電極パターン層１７で覆わ
れていない部分を例えばドライエッチング法により除去
して、ゲート電極１５ａを形成する（図１（Ａ））。
同様な手順で、半導体基板としての半絶縁性ＧａＡｓ基
板１１の所定領域にチャネル層１３を形成し、次いで、
チャネル層１３形成済みの基板１１上にゲート電極形成
材１５と電極パターン層１７とを順次に形成し、その
後、ゲート電極形成材１５の電極パターン層１７で覆わ
れていない部分を例えばドライエッチング法により除去
して、ゲート電極１５ａを形成する（図１（Ａ））。
【００２４】次に、ゲート電極１５ａ上及びＧａＡｓ基
板１１上に亙って、ＧａＡｓ基板１１と反応せず、後に
形成されるマスク層の所定部分を除去する手段（この場
合ＲＩＥ：リアクティブイオンエッチング）に耐性を有
かつゲート電極１５ａ及び半導体基板１１に対し選択的
に除去可能な材料から成る保護膜としてこの実施例では
シリコン酸化膜（ＳｉＯ2 膜）３１を形成する（図１
（Ｂ））。なお、このＳｉＯ2 膜３１の成膜はＣＶＤ法
その他従来公知の好適な方法で行なえば良い。また、こ
のＳｉＯ2 膜３１の膜厚は設計に応じた厚さとすれば良
い。
板１１上に亙って、ＧａＡｓ基板１１と反応せず、後に
形成されるマスク層の所定部分を除去する手段（この場
合ＲＩＥ：リアクティブイオンエッチング）に耐性を有
かつゲート電極１５ａ及び半導体基板１１に対し選択的
に除去可能な材料から成る保護膜としてこの実施例では
シリコン酸化膜（ＳｉＯ2 膜）３１を形成する（図１
（Ｂ））。なお、このＳｉＯ2 膜３１の成膜はＣＶＤ法
その他従来公知の好適な方法で行なえば良い。また、こ
のＳｉＯ2 膜３１の膜厚は設計に応じた厚さとすれば良
い。
【００２５】次に、ＳｉＯ2 膜３１形成済みのＧａＡｓ
基板１１上に、後のソース領域形成のためのイオン注入
工程で使用されるマスクを得るためのマスク層１９とし
てこの実施例ではゲルマニウム（Ｇｅ）層を形成する
（図１（Ｃ））。なお、ゲルマニウム層１９の成膜は真
空蒸着法その他従来公知の好適な方法で行なえば良い。
基板１１上に、後のソース領域形成のためのイオン注入
工程で使用されるマスクを得るためのマスク層１９とし
てこの実施例ではゲルマニウム（Ｇｅ）層を形成する
（図１（Ｃ））。なお、ゲルマニウム層１９の成膜は真
空蒸着法その他従来公知の好適な方法で行なえば良い。
【００２６】次に、公知の方法により、このマスク層１
９上に、このマスク層１９の、ＧａＡｓ基板１１のソー
ス領域形成予定領域に対応する部分を露出する開口部２
１ａを有する第２のマスクとしてこの場合レジストパタ
ーン２１を、形成する（図２（Ａ））。
９上に、このマスク層１９の、ＧａＡｓ基板１１のソー
ス領域形成予定領域に対応する部分を露出する開口部２
１ａを有する第２のマスクとしてこの場合レジストパタ
ーン２１を、形成する（図２（Ａ））。
【００２７】次に、このレジストパターン２１の開口部
２１ａから露出しているゲルマニウム層１９の部分を、
ＳＦ6 ガスをエッチングガスとして用いたＲＩＥ法によ
って除去して、ＧａＡｓ基板１１のソース領域形成予定
領域２３（ただし、ＳｉＯ2 膜３１によって表面が覆わ
れている。）を露出させる（図２（Ｂ））。この際のエ
ッチング条件は従来と同様にエッチングが等方的に進む
ようなものとしゲルマニウム層１９をゲート電極１５ａ
の側面際まで完全に除去できるようなものにする。しか
し、エッチングをこのようにしても、この発明ではゲー
ト電極１５ａの側面に保護膜３１を設けてあるのでゲー
ト電極１５ａの側面がエッチングされることはない。さ
らに、このＲＩＥの等方的エッチングにおいてその条件
をプラズマ中のイオンエネルギーが低いものとすれば、
ＳｉＯ2 膜３１の基板表面上に形成された部分のエッチ
ング量は少ない。このため、このＳｉＯ2 膜３１はエッ
チングストップ膜とし作用する。また、このエッチング
の際、基板１１はＳｉＯ2 膜により覆われているため、
エッチング時のプラズマの基板への影響を防止できる。
なお、ここではエッチングガスとしてＳＦ6 を用いた
が、ＳＦ6 ガスの代わりにＣＦ4 、Ｃ2 Ｆ6 、またはＮ
Ｆ3 などを用いても良い。
２１ａから露出しているゲルマニウム層１９の部分を、
ＳＦ6 ガスをエッチングガスとして用いたＲＩＥ法によ
って除去して、ＧａＡｓ基板１１のソース領域形成予定
領域２３（ただし、ＳｉＯ2 膜３１によって表面が覆わ
れている。）を露出させる（図２（Ｂ））。この際のエ
ッチング条件は従来と同様にエッチングが等方的に進む
ようなものとしゲルマニウム層１９をゲート電極１５ａ
の側面際まで完全に除去できるようなものにする。しか
し、エッチングをこのようにしても、この発明ではゲー
ト電極１５ａの側面に保護膜３１を設けてあるのでゲー
ト電極１５ａの側面がエッチングされることはない。さ
らに、このＲＩＥの等方的エッチングにおいてその条件
をプラズマ中のイオンエネルギーが低いものとすれば、
ＳｉＯ2 膜３１の基板表面上に形成された部分のエッチ
ング量は少ない。このため、このＳｉＯ2 膜３１はエッ
チングストップ膜とし作用する。また、このエッチング
の際、基板１１はＳｉＯ2 膜により覆われているため、
エッチング時のプラズマの基板への影響を防止できる。
なお、ここではエッチングガスとしてＳＦ6 を用いた
が、ＳＦ6 ガスの代わりにＣＦ4 、Ｃ2 Ｆ6 、またはＮ
Ｆ3 などを用いても良い。
【００２８】次に、レジストパターン２１を除去し、そ
の後ソース領域形成予定領域２３にソース領域形成のた
めのイオン例えばｎ型不純物を基板上方からＧａＡｓ基
板１１に注入する。その後、この注入された不純物の活
性化のための熱処理を行なう。ここまでの処理が終了す
るとＧａＡｓ基板１１の所定部分にソース領域２５が形
成できる。ここで、この発明ではゲルマニウム層１９は
ＧａＡｓ基板１１上にＳｉＯ2 膜３１を介し形成してい
るのでゲルマニウム層１９とＧａＡｓ基板１１とは接し
ないから、従来問題となっていた変成層は生じない。こ
のため、ソース領域形成のために基板に注入された不純
物の活性化がゲルマニウムにより阻害されたり、また、
基板表面の絶縁性がゲルマニウムにより低下されること
は生じない。
の後ソース領域形成予定領域２３にソース領域形成のた
めのイオン例えばｎ型不純物を基板上方からＧａＡｓ基
板１１に注入する。その後、この注入された不純物の活
性化のための熱処理を行なう。ここまでの処理が終了す
るとＧａＡｓ基板１１の所定部分にソース領域２５が形
成できる。ここで、この発明ではゲルマニウム層１９は
ＧａＡｓ基板１１上にＳｉＯ2 膜３１を介し形成してい
るのでゲルマニウム層１９とＧａＡｓ基板１１とは接し
ないから、従来問題となっていた変成層は生じない。こ
のため、ソース領域形成のために基板に注入された不純
物の活性化がゲルマニウムにより阻害されたり、また、
基板表面の絶縁性がゲルマニウムにより低下されること
は生じない。
【００２９】その後、ゲルマニウム層１９及び保護膜３
１を除去し、さらに公知の方法により配線などを形成す
ることによりＦＥＴが得られる。また、ドレイン領域は
図３及び図４を用いて説明した従来の方法と同様な方法
により適時形成すれば良い。
１を除去し、さらに公知の方法により配線などを形成す
ることによりＦＥＴが得られる。また、ドレイン領域は
図３及び図４を用いて説明した従来の方法と同様な方法
により適時形成すれば良い。
【００３０】なお、保護膜３１は設計によっては残存さ
せても良い。
せても良い。
【００３１】上述においてはこの発明の電界効果トラン
ジスタの実施例について説明したがこの発明は上述の実
施例に限られるものではない。
ジスタの実施例について説明したがこの発明は上述の実
施例に限られるものではない。
【００３２】例えば、上述の実施例ではマスク層の構成
材料をゲルマニウムとしていた。これはゲルマニウムが
エッチング選択比やイオン注入阻止能などの点で好適だ
からである。しかし、マスク層として好適であるがそれ
を使用すると基板と反応しゲルマニウムと同様な問題が
生じるようなゲルマニウム以外の材料を用いる場合もこ
の発明の方法を適用できることは明らかである。
材料をゲルマニウムとしていた。これはゲルマニウムが
エッチング選択比やイオン注入阻止能などの点で好適だ
からである。しかし、マスク層として好適であるがそれ
を使用すると基板と反応しゲルマニウムと同様な問題が
生じるようなゲルマニウム以外の材料を用いる場合もこ
の発明の方法を適用できることは明らかである。
【００３３】また、半導体基板としてシリコン基板を用
いた場合もこの発明の方法を適用できる。
いた場合もこの発明の方法を適用できる。
【００３４】
【発明の効果】上述した説明からも明らかなように、こ
の発明の電界効果トランジスタの製造方法によれば、ゲ
ート電極の側面及び半導体基板の表面が適正な保護膜で
保護された状態でマスク層の形成とマスク層の所定部分
の除去とが行なわれる。このため、半導体基板とマスク
層構成材料との反応が防止されるので半導体基板表面に
変成層は生じない。また、マスク層の所定部分を除去す
る際にゲート電極の側面がエッチングされることも生じ
ないのでゲート電極の寸法を所望の値にできる。また、
エッチング時のプラズマによる半導体基板のダメージも
防止できる。
の発明の電界効果トランジスタの製造方法によれば、ゲ
ート電極の側面及び半導体基板の表面が適正な保護膜で
保護された状態でマスク層の形成とマスク層の所定部分
の除去とが行なわれる。このため、半導体基板とマスク
層構成材料との反応が防止されるので半導体基板表面に
変成層は生じない。また、マスク層の所定部分を除去す
る際にゲート電極の側面がエッチングされることも生じ
ないのでゲート電極の寸法を所望の値にできる。また、
エッチング時のプラズマによる半導体基板のダメージも
防止できる。
【００３５】これがため、ソース領域及びドレイン領域
各々の不純物濃度及び深さの一方又は双方が非対称な電
界効果トランジスタであって所望の特性を有する電界効
果トランジスタを得ることができる。
各々の不純物濃度及び深さの一方又は双方が非対称な電
界効果トランジスタであって所望の特性を有する電界効
果トランジスタを得ることができる。
【図１】（Ａ）〜（Ｃ）は、実施例の説明に供する製造
工程図である。
工程図である。
【図２】（Ａ）〜（Ｃ）は、実施例の説明に供する図１
に続く製造工程図である。
に続く製造工程図である。
【図３】（Ａ）〜（Ｃ）は、従来技術の説明に供する製
造工程図である。
造工程図である。
【図４】（Ａ）〜（Ｃ）は、従来技術の説明に供する図
３に続く製造工程図である。
３に続く製造工程図である。
１１：半導体基板（例えばＧａＡｓ基板） １３：チャネル領域 １５ａ：ゲート電極 １７：電極パターン層 １９：マスク層（例えばゲルマニウム層） ２１：第２のマスク（例えばレジストパターン） ２１ａ：開口部 ２３：ソース領域形成予定領域 ２５：ソース領域 ３１：保護膜（例えばＳｉＯ2 膜）
Claims (2)
- 【請求項１】 半導体基板にゲート電極を形成した後該
半導体基板上に後のイオン注入工程時で用いるマスクを
得るためのマスク層を形成する工程と、該マスク層上
に、該マスク層の、前記半導体基板のソース領域形成予
定領域に対応する部分を露出する開口部を有する第２の
マスクを形成する工程と、該開口部から露出しているマ
スク層の部分を除去する工程と、該除去によって露出さ
れた基板部分にソース領域形成のためのイオンを注入す
る工程と、を含む電界効果トランジスタの製造方法にお
いて、 前記ゲート電極を形成した後で前記マスク層を形成する
前に、少なくとも前記ゲート電極の側面と前記半導体基
板の表面とを覆う保護膜であって、前記半導体基板と反
応せず、前記ソース領域形成予定領域を露出するための
マスク層の除去手段に耐性を有しかつ前記ゲート電極及
び半導体基板に対し選択的に除去可能な材料から成る保
護膜を形成することを特徴とする電界効果トランジスタ
の製造方法。 - 【請求項２】 請求項１に記載の電界効果トランジスタ
の製造方法において、 前記半導体基板をチャネル領域形成済みのＧａＡｓ基板
とし、 前記マスク層をゲルマニウム層とし、 前記保護膜をシリコン酸化膜としたことを特徴とする電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32737291A JPH05160157A (ja) | 1991-12-11 | 1991-12-11 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32737291A JPH05160157A (ja) | 1991-12-11 | 1991-12-11 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160157A true JPH05160157A (ja) | 1993-06-25 |
Family
ID=18198408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32737291A Pending JPH05160157A (ja) | 1991-12-11 | 1991-12-11 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160157A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2498295A1 (en) * | 2011-03-09 | 2012-09-12 | Soitec | Method for forming a Ge on III/V-On-Insulator structure |
-
1991
- 1991-12-11 JP JP32737291A patent/JPH05160157A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2498295A1 (en) * | 2011-03-09 | 2012-09-12 | Soitec | Method for forming a Ge on III/V-On-Insulator structure |
| FR2972567A1 (fr) * | 2011-03-09 | 2012-09-14 | Soitec Silicon On Insulator | Méthode de formation d'une structure de ge sur iii/v sur isolant |
| US9018678B2 (en) | 2011-03-09 | 2015-04-28 | Soitec | Method for forming a Ge on III/V-on-insulator structure |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001024 |