JPH0258771B2 - - Google Patents
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- JPH0258771B2 JPH0258771B2 JP56195214A JP19521481A JPH0258771B2 JP H0258771 B2 JPH0258771 B2 JP H0258771B2 JP 56195214 A JP56195214 A JP 56195214A JP 19521481 A JP19521481 A JP 19521481A JP H0258771 B2 JPH0258771 B2 JP H0258771B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
Description
【発明の詳細な説明】
本発明は、たとえば、半導体へのイオン注入方
法におけるイオン注入遮蔽膜に関し、とりわけ、
高電流密度イオン注入時に発生するイオンビーム
によるチヤージ・アツプを防止した、イオン注入
遮蔽マスクを用いたイオン注入方法に関するもの
である。
法におけるイオン注入遮蔽膜に関し、とりわけ、
高電流密度イオン注入時に発生するイオンビーム
によるチヤージ・アツプを防止した、イオン注入
遮蔽マスクを用いたイオン注入方法に関するもの
である。
従来、半導体に選択的に不純物を導入する方法
として、半導体基板の表面に酸化膜・窒化膜・金
属薄膜・フオトレジスト膜を全面に形成し、フオ
トリソグラフイー法を用いて選択的に窓を形成し
た薄膜を遮蔽マスクとしてイオン注入を行う方法
が広く用いられている。しかし高電流密度（高ド
ーズレート）のイオン注入を行うと、遮蔽マスク
に絶縁物を使用した場合、注入イオンにより電荷
がチヤージアツプして遮蔽に使用しているマスク
あるいは半導体基板表面の絶縁膜が破壊される現
象が発生する。
として、半導体基板の表面に酸化膜・窒化膜・金
属薄膜・フオトレジスト膜を全面に形成し、フオ
トリソグラフイー法を用いて選択的に窓を形成し
た薄膜を遮蔽マスクとしてイオン注入を行う方法
が広く用いられている。しかし高電流密度（高ド
ーズレート）のイオン注入を行うと、遮蔽マスク
に絶縁物を使用した場合、注入イオンにより電荷
がチヤージアツプして遮蔽に使用しているマスク
あるいは半導体基板表面の絶縁膜が破壊される現
象が発生する。
例えば第１図に示すように、ｎ型シリコン基板
１、ｐ型領域２、フイールド酸化膜（SiO2）３、
ゲート酸化膜（SiO2）４および多結晶シリコン
層５を有する半導体によりＣ―MOSLSIの製造
工程のソース・ドレインをイオン注入法で形成す
る場合、遮蔽マスクとしてフオトレジスト６を用
いると、たとえば、ドーズレート３×1013個／
cm2・秒程度以上では、上記イオン注入の際の遮蔽
マスクのチヤージアツプにより、ゲート酸化膜４
が破壊を起す。一方第２図に示すのは遮蔽マスク
としてアルミニウム７を用いた場合で、高ドーズ
レートで注入した場合、ゲート酸化膜の破壊は起
らないが、アルミニウム７とその下の半導体基板
のフイールド酸化膜３あるいは半導体１とがアロ
イを形成する不都合を生じる。
１、ｐ型領域２、フイールド酸化膜（SiO2）３、
ゲート酸化膜（SiO2）４および多結晶シリコン
層５を有する半導体によりＣ―MOSLSIの製造
工程のソース・ドレインをイオン注入法で形成す
る場合、遮蔽マスクとしてフオトレジスト６を用
いると、たとえば、ドーズレート３×1013個／
cm2・秒程度以上では、上記イオン注入の際の遮蔽
マスクのチヤージアツプにより、ゲート酸化膜４
が破壊を起す。一方第２図に示すのは遮蔽マスク
としてアルミニウム７を用いた場合で、高ドーズ
レートで注入した場合、ゲート酸化膜の破壊は起
らないが、アルミニウム７とその下の半導体基板
のフイールド酸化膜３あるいは半導体１とがアロ
イを形成する不都合を生じる。
本発明は、遮蔽マスクとして絶縁膜の上に導体
の膜を形成し、高ドーズレートのイオン注入に対
してイオンのチヤージアツプを防止し、かつ基板
の温度が上昇しても遮蔽膜は他の酸化膜あるいは
基板と反応層を形成しないイオン注入方法を提案
するものである。
の膜を形成し、高ドーズレートのイオン注入に対
してイオンのチヤージアツプを防止し、かつ基板
の温度が上昇しても遮蔽膜は他の酸化膜あるいは
基板と反応層を形成しないイオン注入方法を提案
するものである。
以下本発明の一実施例として、シリコン基板を
使つてＣ―MOSLSIを製造する工程でソースド
レインを形成するためのイオン注入方法を第３図
〜第８図の工程断面図により説明する。
使つてＣ―MOSLSIを製造する工程でソースド
レインを形成するためのイオン注入方法を第３図
〜第８図の工程断面図により説明する。
第３図は、ｎ型単結晶シリコン基板１にｐ型の
ウエル領域２を形成し、表面には約0.5μmのフイ
ールド酸化膜３と約0.1μmのゲート酸化膜４が形
成されている。さらにゲート酸化膜４の上には、
ゲート電極となるポリシリコン膜５が形成されて
いる。第４図はｐ―チヤネル・トランジスタのソ
ースドレインを形成するため、本発明の方法によ
る遮蔽マスクを形成した図である。
ウエル領域２を形成し、表面には約0.5μmのフイ
ールド酸化膜３と約0.1μmのゲート酸化膜４が形
成されている。さらにゲート酸化膜４の上には、
ゲート電極となるポリシリコン膜５が形成されて
いる。第４図はｐ―チヤネル・トランジスタのソ
ースドレインを形成するため、本発明の方法によ
る遮蔽マスクを形成した図である。
この遮蔽マスク形成法をのべると、まず第３図
の工程を径た基板全面にフオトレジスト６を約
1μの厚さ塗布する。160℃30分のポストベークを
行つた後、全面にアルミニウム（Al）７と約1μ
の厚さに真空蒸着法で形成する。次に上記Al膜
７の上に、フオトレジスト膜（不図示）を1μmの
厚さ塗布し、フオトマスクを使用して露光を行
い、現象によりパターニングを行う。上部のフオ
トレジストの、ポストベークを行つた後、上部の
フオトレジストをマスクとして、Al膜のエツチ
ングを行う。Al膜のエツチングは例えばCCl4ガ
スを反応ガスとするプラズマエツチング法により
実施する。次にO2プラズマエツチング法により、
上部のフオトレジストと、Al膜７開口部の下部
のフオトレジスト膜６を除去する。この方法によ
り第４図に示す遮蔽マスクは形成される。なおこ
の工程で一部遮蔽マスクのAl膜７とシリコン基
板１（例えばスクライブライン部の）とを接続す
る場合は、第４図に示すように最初のフオトレジ
ストを塗布した後、フオトマスクを使用してパタ
ーニングを行い接続する部分のフオトレジストを
除去した後、Al膜７を蒸着すれば、基板シリコ
ンとAlとのコンタクト部８が形成できる。
の工程を径た基板全面にフオトレジスト６を約
1μの厚さ塗布する。160℃30分のポストベークを
行つた後、全面にアルミニウム（Al）７と約1μ
の厚さに真空蒸着法で形成する。次に上記Al膜
７の上に、フオトレジスト膜（不図示）を1μmの
厚さ塗布し、フオトマスクを使用して露光を行
い、現象によりパターニングを行う。上部のフオ
トレジストの、ポストベークを行つた後、上部の
フオトレジストをマスクとして、Al膜のエツチ
ングを行う。Al膜のエツチングは例えばCCl4ガ
スを反応ガスとするプラズマエツチング法により
実施する。次にO2プラズマエツチング法により、
上部のフオトレジストと、Al膜７開口部の下部
のフオトレジスト膜６を除去する。この方法によ
り第４図に示す遮蔽マスクは形成される。なおこ
の工程で一部遮蔽マスクのAl膜７とシリコン基
板１（例えばスクライブライン部の）とを接続す
る場合は、第４図に示すように最初のフオトレジ
ストを塗布した後、フオトマスクを使用してパタ
ーニングを行い接続する部分のフオトレジストを
除去した後、Al膜７を蒸着すれば、基板シリコ
ンとAlとのコンタクト部８が形成できる。
つづいて第５図に示すように、ボロンイオン
を、加速エネルギー50KeV、注入量２×1015個／
cm2、ドーズレート３×1013個／cm2・秒で注入を行
ない、ソース・ドレインとなるｐ型注入領域９を
形成する。イオン注入後は、Al膜７を熱燐酸で、
また、フオトレジスト６を発煙硝酸でそれぞれ除
去する。
を、加速エネルギー50KeV、注入量２×1015個／
cm2、ドーズレート３×1013個／cm2・秒で注入を行
ない、ソース・ドレインとなるｐ型注入領域９を
形成する。イオン注入後は、Al膜７を熱燐酸で、
また、フオトレジスト６を発煙硝酸でそれぞれ除
去する。
第６図は、前記ｐ型領域２内にｎチヤンネル
MOSトランジスタ用のソースドレインを形成す
るため、上記第４図示のものと同じ方法でイオン
注入遮蔽マスクとして、ホトレジスト１６および
アルミニウム１７の２層膜を形成した図であり、
第７図で燐イオンを加速エネルギー100KeV、注
入量２×1015個／cm2、ドーズレート３×1013個／
cm2・秒で注入を行ない、第８図示のソース・ドレ
イン用ｎ型注入領域１０を形成する。
MOSトランジスタ用のソースドレインを形成す
るため、上記第４図示のものと同じ方法でイオン
注入遮蔽マスクとして、ホトレジスト１６および
アルミニウム１７の２層膜を形成した図であり、
第７図で燐イオンを加速エネルギー100KeV、注
入量２×1015個／cm2、ドーズレート３×1013個／
cm2・秒で注入を行ない、第８図示のソース・ドレ
イン用ｎ型注入領域１０を形成する。
この後前と同じ方法で遮蔽マスクを除去し、
CVDSiO2膜１１を成長し、コンタクト窓開けを
行い、同窓部に、Al膜による金属配線１２を形
成すると第８図に示すＣ―MOSLSIが完成され
る。
CVDSiO2膜１１を成長し、コンタクト窓開けを
行い、同窓部に、Al膜による金属配線１２を形
成すると第８図に示すＣ―MOSLSIが完成され
る。
本発明による方法を用いてイオン注入を行つた
場合のイオン注入工程の処理能力は、従来のフオ
トレジストマスクを用いた場合に比較し、高ドー
ズレートが実現できるため、２倍〜10倍と飛躍的
に向上した。また金属マスクとSiO2膜あるいは
ポリシリコン膜との間にはフオトレジスト膜６が
介在するため成長せず、不都合を生じない結果を
得た。
場合のイオン注入工程の処理能力は、従来のフオ
トレジストマスクを用いた場合に比較し、高ドー
ズレートが実現できるため、２倍〜10倍と飛躍的
に向上した。また金属マスクとSiO2膜あるいは
ポリシリコン膜との間にはフオトレジスト膜６が
介在するため成長せず、不都合を生じない結果を
得た。
ここで応用例で説明した遮蔽膜の上の層はAl
膜のかわりに他の金属膜あるいは導電性のポリシ
リコン膜等の導電性膜であればよい。また下の層
はフオトレジスト膜、窒化膜、酸化膜でも良い。
さらに、基板は他の半導体基板あるいは金属のよ
うな導体であつてもよい。またイオン注入装置に
よつては遮蔽マスクの上部より、アース側と接触
できない場合もあり、この場合は、遮蔽マスク基
板との接続領域を設け、基板例よりアースを取る
方法を実施すれば良い。
膜のかわりに他の金属膜あるいは導電性のポリシ
リコン膜等の導電性膜であればよい。また下の層
はフオトレジスト膜、窒化膜、酸化膜でも良い。
さらに、基板は他の半導体基板あるいは金属のよ
うな導体であつてもよい。またイオン注入装置に
よつては遮蔽マスクの上部より、アース側と接触
できない場合もあり、この場合は、遮蔽マスク基
板との接続領域を設け、基板例よりアースを取る
方法を実施すれば良い。
以上のように、本発明は半導体装置等の製造に
おけるイオン注入に大きく寄与するものである。
おけるイオン注入に大きく寄与するものである。
第１図，第２図は従来法によるイオン注入方法
の工程図、第３図〜第８図に本発明の一実施例に
よるイオン注入方法を示す工程断面略図である。 １…ｎ型シリコン基板、２…ｐ型領域、４…ゲ
ートSiO2膜、５…ゲートポリシリコン電極、６，
１６…フオトレジスト膜、７，１７…Al膜、９
…ソースドレイン領域（ｐ型）、１０…ソースド
レイン領域（ｎ型）。
の工程図、第３図〜第８図に本発明の一実施例に
よるイオン注入方法を示す工程断面略図である。 １…ｎ型シリコン基板、２…ｐ型領域、４…ゲ
ートSiO2膜、５…ゲートポリシリコン電極、６，
１６…フオトレジスト膜、７，１７…Al膜、９
…ソースドレイン領域（ｐ型）、１０…ソースド
レイン領域（ｎ型）。
Claims (1)
- １ 少なくとも表面の一部が絶縁膜で覆われた、
導体あるいは半導体の基板表面全域にフオトレジ
スト被膜と電荷蓄積防止用のアルミニウム膜との
２層膜を設け、この２層膜を選択的に除去してイ
オン注入の遮蔽マスクを形成したのち、前記基板
に不純物をイオン注入し、こののち、前記遮蔽マ
スクを除去することを特徴とするイオン注入方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19521481A JPS5896732A (ja) | 1981-12-03 | 1981-12-03 | イオン注入方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19521481A JPS5896732A (ja) | 1981-12-03 | 1981-12-03 | イオン注入方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896732A JPS5896732A (ja) | 1983-06-08 |
| JPH0258771B2 true JPH0258771B2 (ja) | 1990-12-10 |
Family
ID=16337354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19521481A Granted JPS5896732A (ja) | 1981-12-03 | 1981-12-03 | イオン注入方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896732A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0491298A (ja) * | 1990-07-31 | 1992-03-24 | Niigata Eng Co Ltd | コピー用紙の再生方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02278723A (ja) * | 1989-04-19 | 1990-11-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335374A (en) * | 1976-09-13 | 1978-04-01 | Nec Corp | Production of semiconductor device |
-
1981
- 1981-12-03 JP JP19521481A patent/JPS5896732A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335374A (en) * | 1976-09-13 | 1978-04-01 | Nec Corp | Production of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0491298A (ja) * | 1990-07-31 | 1992-03-24 | Niigata Eng Co Ltd | コピー用紙の再生方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5896732A (ja) | 1983-06-08 |
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