JPH02278723A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置およびその製造方法に関し、特
に、イオン注入の際にマスクとして用いられる導電性レ
ジストと半導体基板とを直接電気的に接続したような半
導体装置およびその製造方法に関する。

［従来の技術］ 半導体集積回路の製造において、トランジスタ等を半導
体基板表面に形成するときに、半導体基数にＰ型あるい
はＮ型の不純物を拡散する必要がある。この不純物を半
導体基板に拡散させる方法としてイオン注入法が採用さ
れている。イオン注入法は不純物を含むガスなどをイオ
ン化した後、電界・磁界を用いた質量分離法により必要
なイオンを選択的に取出し、そのイオンを電界により加
速し、半導体基板に照射することにより半導体基板内に
不純物を導入するものである。この方法は不純物の量の
制御および形成される不純物層の厚み制御の精度が極め
て高いため、ますます高性能化するＬＳＩ（大規模集積
回路）にとって必須の技術となっている。ＬＳＩにおけ
るイオン注入法の１つとして、フォトレジストを注入の
際のマスクとして用いる方法が知られている。

次に、第８八図ないし第８Ｅ図を参照して、このような
方法が適用された従来の半導体装置の製造方法について
説明する。

第８Ａ図および第８Ｂ図を参照して、シリコン基板ある
いは半導体基板１上に絶縁膜２を形成する。次に、第８
Ｃ図を参照して、絶縁膜２上にレジスト膜３を形成し、
次に、写真製版技術およびエツチング技術を用いて、能
動領域となるべき領域に位置する絶縁膜２およびレジス
ト膜３を除去し、開口部４を形成する。次に、第８Ｄ図
を参照して、ボロン、リン等のイオンを開口部４を経て
半導体基板１に注入する。これにより、半導体基板１に
は、能動領域６が形成される。このとき、レジスト膜３
にもイオン５が入射される。レジスト膜３は半導体基板
１から電気的に絶縁されているので、イオン注入が進む
につれ、第８Ｅ図に示すように電荷７がレジスト膜３に
蓄積されるようになる。

レジスト膜３に蓄積された電荷は自然放電等によっても
徐々にしか減少しないので、レジスト膜３に注入された
イオンはレジスト膜３にその大部分が留まる。したがっ
て、イオン量あるいは電荷量は注入時間とともに増大す
る。

近年、生産性を上げるためにイオンの電流値を従来の５
００μＡないし１ｍＡから数ｍＡないし１０ｍＡと大き
くするようになると、レジスト膜３に蓄積される電荷量
は極めて多くなる。また、半導体基板１は通常接地レベ
ルとなっているため、レジスト膜３と半導体基板１との
間の電位差は急激に大きくなる。このように、電位が上
昇すると、耐圧的にもっとも弱い部分である絶縁膜２を
挾むレジスト膜端部３００で放電が発生する。このとき
、レジスト膜３に蓄積された電荷はこの放電部分を通じ
て急激に半導体基板１に流れ込むため、レジスト膜端部
３００下に位置する半導体基板、特に、能動領域６は破
壊されてしまう。

従来、これを避けるため、ごくわずかな放電電流に見合
ったイオン注入電流で長時間かけてイオン注入が行なわ
れており、生産性が損なわれていた。

特開昭６３−５８８２４号公報には、半導体基板のマス
クされるべき領域にフォトレジスト膜を形成し、次に、
半導体基板全面にチャージトランスファ型有機導電体か
らなる導電性薄膜を形成Ｉ７、該導電性薄膜上から半導
体基板にイオン注入を行なうことが開示されている。

特開昭５８−９６７３２号公報には、半導体基板の所定
領域上にフォトレジスト膜を形成し、次にフォトレジス
ト膜上にＡｌｌ膜をその一部が半導体基板と電気的に接
続されるようにして形成し、次に、ＡＱ膜およびフォト
レジスト膜をマスクとしてイオン注入を行なうことが開
示されている。

特開昭６０−１１６１２８号公報には、イオンを打込む
前に半導体基板全面に導電性膜を形成することが開示さ
れている。

これらの公報によれば、フォトレジスト膜に蓄積される
電荷を導電性膜を通じて、接地された半導体基板に与え
ることにより、マスクとして用いられるフォトレジスト
膜の帯電を防止することができる。しかしながら、導電
性膜を形成する工程が必要があり、工程数が増加すると
いう問題点があった。

［発明が解決しようとする課題］ 従来の半導体装置の製造方法では、マスクとして用いら
れるレジスト膜の帯電を防止するため、イオン注入に長
時間を要したり、導電性膜形成のための工程が必要であ
るなどの問題点があった。

それゆえに、この発明は導電性膜の付加を必要とせず、
かつイオン注入を短時間で行なえるような生産性の高い
半導体装置およびその製造方法を提供することである。

［課題を解決するための手段］ この発明に係る半導体装置は、半導体基板と、半導体基
板上の所定領域に形成された絶縁膜と、半導体基板のう
ち、イオン注入の際にマスクされるべき領域を覆いかつ
絶縁膜が形成されていない半導体基板の表面領域に延在
し、当該表面領域で半導体基板に電気的に接続された導
電性レジスト膜とを備える。

この発明に係る半導体装置の製造方法は、半導体基板の
表面に絶縁膜を形成するステップと、該絶縁膜の所定部
分を除去して、半導体基板を露出させるステップと、半
導体基板のマスクされるべき領域および半導体基板の露
出した領域を導電性レジストにより被覆して導電性レジ
スト膜を形成するステップと、導電性レジスト膜をマス
クとして用いて、半導体基板にイオン注入を行なうステ
ップとを備える。

［作用］ この発明によれば、イオン注入時の電荷は導電性のレジ
スト膜を通じて半導体基板に流れ、接地レベルとされた
半導体基板で消失するので、レジスト膜が帯電すること
なく、したがって能動領域が破壊することはない。

［発明の実施例］ （１）第１の実施例 第１Ａ図ないし第１Ｅ図はこの発明の一実施例の半導体
装置の製造方法を工程順に示す断面図である。次に、第
１Ａ図ないし第１Ｅ図を参照して、この発明の一実施例
の半導体装置の製造方法について説明する。

第１八図ないし第１Ｂ図を参照して、シリコン基板ある
いは半導体基板１上に絶縁膜２を形成する。次に、第１
Ｃ図を参照して、絶縁膜２上に導電性レジストを塗布し
て、導電性レジスト膜８を形成する。導電性レジストは
、後の熱処理時にＬＳＩにとってリーク不良等の原因と
なる金属を含まない有機物でかつ導電性の良好なものが
用いられる。その−例として、ドナーとしてテトラチア
フルバレン（ｔｅｔｒａｔｈｉａｆｕｌｖａｌｅｎｅ以
下ＴＴＦと略称する）、アクセプタとしてテトラシアノ
キノジメタン（ｔｅｔｒａｃｙａｎｏｑｕｉｎｏｄｉｍ
ｅｔｈａｎｅ以下ＴＣＮＱと略称する）を組合わせたＴ
ＴＦ−ＴＣＮＱ錯体などがある。次に、写真製版技術お
よびエツチング技術を用い、絶縁膜２および導電性レジ
スト膜８の一部を除去し、半導体基板１の一部領域９を
露出させる。

次に、第１Ｄ図を参照して、再度導電性レジストを塗布
する。これにより、半導体基板１と電気的に接続された
コンタクト部８１が形成される。

次に、第１Ｅ図を参照して、写真製版技術およびエツチ
ング技術を用いて能動領域となるべき領域に位置する絶
縁膜２および導電性レジスト膜８を除去し、開口部４を
形成する。次に、ボロン、リンなどのイオン５を開口部
４を経て半導体基板１に注入する。これにより、半導体
基板１には能動領域６が形成される。導電性レジスト８
に入射するイオンの電荷７はコンタクト部８１を経て半
導体基板１に流出する。半導体基板１を接地レベルとす
ることにより、電荷７を消失させることができる。した
がって、導電性レジスト膜８は帯電することなく、能動
領域６に障害が生じることはない。

（ｎ）第２の実施例 第２図ないし第４図はこの発明の他の実施例の構成を説
明するための図であり、特に、第２図はダイナミックラ
ンダムアクセスメモリの全体構成を示し、第３図は第２
図に示すセンスアンプの等価回路を示し、第４図はセン
スアンプのパターンレイアウトを示す。

第２図において、メモリセル部１１０には、ワード線と
ワード線と直交するビット線対が設けられる。第２図に
は簡略のための３本のワード線が示されている。ワード
線ＷＬ１〜ＷＬ３とビット線対ＢＬ、ＢＬの交差部には
メモリセル１１１〜１１３が設けられる。メモリセルに
は記憶情報としての信号電荷を蓄積するためのキャパシ
タ１１５と、キャパシタ１１５とビット線ＢＬあるいは
ＢＬとを接続あるいは遮断するスイッチング素子として
機能するＭＯ３型ＦＥＴ１１７とが設けられる。ビット
線対ＢＬ、ＢＬはセンスアンプ１２０に接続される。・
センスアンプ１２０は信号電荷の読出しの際、メモリセ
ルからの出力を検出し、増幅するものである。センスア
ンプ１２０は、Ｐチャンネルセンスアンプ部１２２とＮ
チャンネルセンスアン１部１２４とから構成される。セ
ンスアンプ１２０はＩ１０ゲート１３０に接続される。

Ｉ１０ゲート１３０は、メモリセル部１１０からのデー
タを取出したりメモリセル部１１０にデータを書込むた
めのもである。データはデータ線！１０、Ｉｌｏにより
人出力される。

第３図において、センスアンプ１２０はチャンネルがＰ
型であるＰチャンネルＭＯＳ１２１，１２３と、チャン
ネルがＮ型であるＮチャンネルＭＯＳＩ２５，１２７と
を含む。ビット線ＢＬはＰチャンネルＭＯＳ１２３のゲ
ートとＮチャンネルＭＯＳＩ２７のゲートに接続され、
ビット線ＢＬはＰチャンネルＭＯＳ１２１のゲートとＮ
チャンネルＭＯＳＩ２５のゲートに接続される。Ｐチャ
ンネルＭＯ３１２，１，１２３の一方のソース・ドレイ
ンは電圧ＶＣＣを供給するラインに接続され、他方のソ
ース・ドレインはＮチャンネルＭＯＳＩ２５．１２７の
一方のソース・ドレインに接続される。ＮチャンネルＭ
ＯＳＩ２５，１２７の他方のソース・ドレインはセンス
アンプ１２０を活性化するためのトランジスタ１２９に
接続される。

第４図に示すように、Ｐチャンネルセンスアンプ部１２
２とＮチャンネルセンスアン１部１２４との間には、基
板とレジストとを接続する部分１２６が設けられる。

第５Ａ図ないし第５Ｎ図は第２図ないし第４図に示すセ
ンスアンプの製造方法を工程順に説明するための断面図
である。次に、第５Ａ図ないし第５Ｎ図を参照して、セ
ンスアンプの製造方法について説明する。

第５Ａ図を参照して、Ｎ型のシリコン基板１１上に熱酸
化法によりシリコン酸化膜１３を形成し、次に、シリコ
ン酸化膜１３上にＣＶＤ法を用いてシリコン窒化膜１５
を形成する。次に、Ｐ型のウェルが形成されるべき領域
１７のシリコン窒化膜１５をドライエツチングにより除
去して、イオン注入法によりＰ型不純物を注入する。次
に、シリコン窒化膜１５およびシリコン酸化膜１３をエ
ツチングにより除去して、さらに熱処理を行なう。

これにより、第５Ｂ図に示すＰ型のウェル（以下、Ｐウ
ェルと称する）１つが形成される。

次に、第５Ｃ図を参照して、第５Ａ図の場合と同様にし
て、半導体基板１１の全面に熱酸化法により薄いシリコ
ン酸化膜を形成し、次にこのシリコン酸化膜上にＣＶＤ
法を用いてシリコン窒化膜を形成する。次に、素子分離
領域となる領域２０ａ〜２０ｄのシリコン窒化膜をドラ
イエツチングにより除去し、次に、熱酸化法を用いて素
子分離１頂域となる領域２０ａ〜２０ｄに厚いシリコン
酸化膜を形成する。次に、シリコン窒化膜および薄いシ
リコン酸化膜をエツチングにより除去して、素子分離領
域以外のＮ型シリコン基板１１の表面を露出させる。こ
れにより、シリコン酸化膜２１ａ〜２１ｄが得られる。

次に、第５Ｄ図をツ照して、Ｎ型シリコン基板１１の露
出面を熱酸化して、酸化膜を形成し、次に、酸化膜上に
ＣＶＤ法を用いて、多結晶シリコン膜を形成する。次に
、ゲートとなるべき領域以外の酸化膜および多結晶シリ
コン膜をドライエツチングにより除去して、ゲート電極
のパターンに加工する。これにより、ゲート絶縁膜２３
ａおよびゲート電極２５ａからなる第１のゲート部２７
ａ１ゲート絶縁膜２３ｂおよびゲート電極２５ｂからな
る第２のゲート部２７ｂ１ゲート絶縁膜２３ｃおよびゲ
ート電極２５ｃからなる第３のゲート部２７ｃおよびゲ
ート絶縁膜２３ｄおよびゲート電極２５ｄからなる第４
のゲート部２７ｄが形成される。第１および第２のゲー
ト部２７ａ　２７ｂはＮ型シリコン基板１１に接して設
けられ、第３および第４のゲート部２７ｃ、２７ｄはＰ
ウェルに接して設けられている。

次に、第５Ｅ図を参照して、ＰチャンネルＭＯ８が形成
されるべき領域（以下、Ｐチャンネル間Ｏ８形成領域と
称する）３１のＮ型シリコン基板１１上に第１の実施例
と同様の導電性レジストを用いて導電性レジスト膜２つ
を形成する。次に、導電性レジスト膜２つとシリコン酸
化膜２１ｂ。

２１ｃおよび２１ｄと、第３および第４のゲート部２７
ｃ、２７ｄとをマスクとして用いて、Ｎ型シリコン基板
１１全面にＮ型不純物をイオン注入し、熱処理を行なう
。これにより、第５Ｆ図に示すように、ＮチャンネルＭ
ＯＳが形成されるべき領域（以下、ＮチャンネルＭＯ８
形成領域と称する）３３にＮ＋領域３７ａ　〜３７ｃが
形成され、基板と導電性レジストとを接続する部分とな
るべき領域３５にＮ＋領域３７ｄが形成される。第５Ｅ
図に示すイオン注入の際、導電性レジスト膜２９に入射
するイオンの電荷は、Ｎ型シリコン基板１１と導電性レ
ジスト膜２９との接続領域３０ａ〜３０ｃを通じてＮ型
シリコン基板１１に流入する。Ｎ型シリコン基板１１を
接地することにより、シリコン基板１１に流入した電荷
は消失する。したがって、導電性レジスト膜２９はイオ
ン注入の際にも帯電することがない。

次に、第５Ｇ図を参照して、ＰチャンネルＭＯ８形成領
域３１以外の領域に導電性レジスト膜３９を形成する。

次に、シリコン酸化膜２１ａ、２１ｂと第１および第２
のゲート部２７ａ、２７ｂと導電性レジスト膜３９とを
マスクとして用いて、Ｎ型シリコン基板１１にＰ型不純
物をイオン注入する。イオン注入の際、導電性レジスト
膜３９に入射するイオンの電荷はＮ型シリコン基板１１
と接するＮ＋領域３７ｄを通じてＮ型シリコン基板１１
に流入する。上述と同様に、シリコン基板１１を接地す
ることにより、注入した電荷は消失する。したがって、
この場合にも導電性レジスト膜３９は帯電することがな
い。このようにして、Ｎ型シリコン基板１１の領域３１
には、第５Ｈ図に示すＰ＋領域４１ａ〜４１ｃが形成さ
れる。

これ以降、ＰチャンネルＭＯＳ形成領域３１およびＮチ
ャンネルＭＯＳ形成領域３３にそれぞれ再度イオン注入
が行なわれる。次に、このイオン注入の工程について説
明する。

第５１図を参照して、Ｎ型シリコン基板１１の全面にＣ
ＶＤ法によりシリコン酸化膜４３を形成する。次に、第
５Ｊ図を参照して、シリコン酸化膜４３の所定領域をエ
ツチングにより除去して、ｐ＋領域４１ａ　〜４１ｃ、
Ｎ＋領域３７ａ〜３７ｄのそれぞれの一部を露出させる
。次に、第５に図を参照して、ＮチャンネルＭＯＳ形成
領域３３以外の領域上に上述と同様の導電性レジスト膜
４５を形成する。次に、導電性レジスト膜４５と、Ｎチ
ャンネルＭＯＳ形成領域３３のシリコン酸化膜４３ａ〜
４３ｄとをマスクとして用い、Ｐウェル１９のＮ＋領域
３７ａ〜３７ｃにＮ型不純物を再度イオン注入する。イ
オン注入の際に導電性レジスト膜４５に入射するイオン
の電荷は、ＰチャンネルＭＯＳ形成領域３１とＮチャン
ネルＭＯＳ形成領域３３との間に設けられたＮ”ｐｆｌ
域３７ｄを通じてＮ型シリコン基板１１に流入する。Ｎ
型シリコン基板１１を接地することにより、シリコン基
板１１に流入した電荷は消失する。したがって、この場
合にも、導電性レジスト４５は帯電することがない。こ
のイオン注入により、ＮチャンネルＭＯＳ形成領域３３
には、第５Ｌ図に示すように、Ｎ＋領域４７ａ〜４７ｃ
が自己整合的に形成される。

次に、第５Ｍ図を参照して、ＰチャンネルＭＯ８形成領
域３１以外の領域上に上述と同様の導電性レジスト膜４
９を形成する。次に、導電性レジスト膜４９と、Ｐチャ
ンネルＭＯＳ形成領域３１のシリコン酸化膜４３ｅ〜４
３ｈとをマスクとして用いて、Ｎ型シリコン基板１１の
Ｐ＋領域４１ａ〜４１ｃにＰ型不純物を再度イオン注入
する。

このイオン注入の際に、導電性レジスト膜４９に入射す
るイオンの電荷は、第５に図の場合と同様にしてＰチャ
ンネルＭＯＳ形成領域３１とＮチャンネルＭＯＳ形成領
域３３と間に設けられたＮ＋領域３７ｄを通じてＮ型シ
リコン基板１１に流入する。Ｎ型シリコン基板１１を接
地することにより、シリコン基板１１に流入した電荷は
消失する。

したがって、この場合にも、導電性レジスト膜４９は帯
電することがない。このイオン注入により、Ｐチャンネ
ルＭＯＳ形成領域３１には、第５Ｎ図に示すように、Ｐ
＋領域５１ａ〜５１ｃが自己整合的に形成される。この
ようにして、２つのＰチャンネルＭＯ５１２１，１２３
と、２つのＮチャンネルＭＯＳ　１２５．　１２７とを
含むセンスアンプが形成される。

要するに、上記第２の実施例では、ＰチャンネルＭＯ５
とＮチャンネルＭＯ８との間に基板と導電性レジストと
を接続する部分を設け、ＰチャンネルＭＯＳ形成領域に
イオン注入するときには、ＮチャンネルＭＯＳ形成領域
と、上記接続部分とを導電性レジストにより被覆し、イ
オン注入の際ニ導電性レジストに入射するイオンの電荷
を該接続部分を通じて基板側に逃がし、逆に、Ｎチャン
ネルＭＯＳ形成領域にイオン注入するときには、Ｐチャ
ンネルＭＯＳ形成領域と上記接続部分とを導電性レジス
トにより被覆し、イオン注入の際に導電性レジストに入
射するイオンの電荷を該接続部分を通じて基板側に逃が
している。したがって、上記接続部分はＮチャンネルＭ
ＯＳ形成領域をイオン注入するときおよびＰチャンネル
ＭＯＳ形成領域にイオン注入するときの双方の場合に電
荷を通す機能を果たすので、非常に有用である。

なお、上記実施例では、基板と導電性レジストとを接続
する部分として、半導体基板の表面領域の一部でありか
つ半導体基板の導電型と同一の導電型の不純物が拡散さ
れた領域を用いたが、第１実施例のように不純物が注入
されていない半導体基板の表面領域を用いてもよい。

上述の実施例では、Ｎ型シリコン基板に適用したものに
ついて説明したが、Ｐ型シリコン基板に適用してもよい
。その場合には、接続部分としてＰ＋領域あるいは半導
体基板の表面領域が用いられる。

上述の実施例では、基板とレジストとを接続する部分を
半導体デバイスの中央部分に設けたが、デバイスの中央
部に限らず、どこに設けてもよい。

次に、半導体デバイスの端部に上記接続部分を設けた実
施例について説明する。

（ｍ）第３の実施例 第６Ａ図はこの発明のさらに他の実施例が適用された半
導体基板を示す図である。第６Ｂ図は第６Ａ図に示す線
Ｖｌ−Ｖｌに沿う断面図である。第６Ａ図に示すように
、ウェハあるいは半導体基板６０ａには、マトリクス状
に半導体デバイス７０ａが設けられる。各半導体デバイ
ス７０ａは隣接する半導体デバイスとはダイシングライ
ン６８により隔てられている。半導体デバイス７０ａに
は、能動領域６２が形成されている。能動領域６２を取
り囲むようにして、導電性レジスト膜６４が形成される
。導電性レジスト膜６４と基板６０ａとの接続部分６６
ａは、半導体デバイス７０ａの端部に設けられる。接続
部分６６ａは、より具体的には、第６Ｂ図に示すように
、素子分離酸化膜７２および絶縁膜７４に形成された開
口領域７６における基板６０ａ表面に不純物拡散領域と
して形成されている。接続部分６６ａの導電型は基板６
０ａの導電型と同じである。

接続部６６ａは、導電性レジスト膜６４をマスクとして
能動領域６２にイオン注入を行なうとき、導電性レジス
ト膜６４に入射するイオンの電荷を基板６０ａに逃がす
役割を果たす。

第７Ａ図は第６Ａ図に示す半導体基板の変形例を示す図
である。第７Ｂ図は第７Ａ図に示す線■−■に沿う断面
図である。この例では、レジストと基板との接続部６６
ｂはダイシングライン６８内に設けられる。導電性レジ
スト膜６４はダイシングライン６８の接続部６６ｂに延
在される。このように、能動領域として機能せず、製品
としての半導体デバイスにとって必要のない上記接続部
をダイシングラインに設けることにより、半導体デバイ
スの占有面積を低減する二とができ、１枚の基板から得
られるチップ数を増加することができる。

［発明の効果］ 以上のようにして、この発明によれば、導電性レジスト
膜°を半導体基板と電気的に接続するようにしたので、
量産性の優れたかつ信頼性の高い半導体装置を提供する
ことができる。

【図面の簡単な説明】

第１Ａ図ないし第１Ｅ図はこの発明の第１の実施例の半
導体装置の製造方法を工程順に示す断面図である。第２
図はこの発明の第２の実施例によるダイナミックランダ
ムアクセスメモリの全体構成を示す図である。第３図は
第２図に示すセンスアンプの等価回路を示す図である。 第４図は第２図に示すセンスアンプのパターンレイアウ
トを示す図である。 第５Ａ図ないし第５Ｎ図はこの発明の第２の実施例にお
けるセンスアンプの製造方法を工程順に説明するための
断面図である。第６Ａ図および第６Ｂ図はこの発明の第
３の実施例の半導体基板を示す図である。第７Ａ図およ
び第７Ｂ図はこの発明の第３実施例の変形例を示す図で
ある。第８Ａ図ないし第８Ｅ図は従来の半導体装置の製
造方法を工程順に示す断面図である。 図において、１．１１．６０ａ、６０ｂは半導体基板、
２および７４は絶縁膜、８．　２９．　３９゜４５．４
９．６４は導電性レジスト膜、１３はシリコン酸化膜、
１５はシリコン窒化膜、１９はＰウェル、２１ａ、２１
ｂ、２１ｃおよび２１ｄは素子分離用シリコン酸化膜、
２３ａ、２３ｂ、２３Ｃおよび２３ｄはゲート絶縁膜、
２５ａ、２５ｂ、２５ｃおよび２５ｄはゲート電極、３
０ａ。 ３０ｂ、３０ｃ、３７ｄ、６６ａおよび６６ｂは導電性
レジストと基板との接続領域、３１はＰチャンネルＭＯ
３形成領域、３３はＮチャンネルＭＯＳ形成領域、３７
ａ、３７ｂ、３７ｃ、４７ａ。 ４７ｂおよび４７ｃはＮチャンネルＭＯＳ形成領域に設
けられたＮ＋領領域４１ａ、４１ｂ、４１ｃ、５１ａ、
５１ｂおよび５１ｃはＰチャンネルＭＯ３形成領域に設
けられたＰ＋領域、６８はダイシングラインを示す。 なお、図中、同一符号は同一または相当する部分を示す
。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板と、 前記半導体基板上の所定領域に形成された絶縁膜と、 前記半導体基板のうち、イオン注入の際にマスクされる
   べき領域を覆い、かつ前記絶縁膜が形成されていない前
   記半導体基板の表面領域に延在し、当該表面領域で前記
   半導体基板に電気的に接続された導電性レジスト膜とを
   備えた、半導体装置。
2. （２）半導体基板の表面に絶縁膜を形成するステップと
   、 前記絶縁膜の所定部分を除去して、半導体基板を露出さ
   せるステップと、 前記半導体基板のマスクされるべき領域および前記半導
   体基板の露出した領域を導電性レジストにより被覆して
   導電性レジスト膜を形成するステップと、 前記導電性レジスト膜をマスクとして用いて、前記半導
   体基板にイオン注入を行なうステップとを備えた、半導
   体装置の製造方法。