JP2001345389A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 163
- 238000000034 method Methods 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims abstract description 85
- 239000012535 impurity Substances 0.000 claims abstract description 39
- 125000006850 spacer group Chemical group 0.000 claims abstract description 33
- 238000005468 ion implantation Methods 0.000 claims description 16
- 238000012545 processing Methods 0.000 claims description 7
- 238000003860 storage Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 34
- 238000012546 transfer Methods 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910019001 CoSi Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910017052 cobalt Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 101100454433 Biomphalaria glabrata BG01 gene Proteins 0.000 description 1
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ゲート電極と基板に設けられた半導体領域と
を共通の接続孔で接合する３層コンタクト構造の信頼性
を向上する。 【解決手段】 ゲート電極３の側壁に設けられたサイド
ウォールスペーサ９の下に、抵抗層を構成するｎ+型半
導体領域８ｂと同一の相対的に高い不純物濃度と相対的
に深い接合深さとを有するｎ+型半導体領域８ａを設け
る。これにより、サイドウォールスペーサ９の削れによ
るｐ型ウェル２の露出を防ぐ。
を共通の接続孔で接合する３層コンタクト構造の信頼性
を向上する。 【解決手段】 ゲート電極３の側壁に設けられたサイド
ウォールスペーサ９の下に、抵抗層を構成するｎ+型半
導体領域８ｂと同一の相対的に高い不純物濃度と相対的
に深い接合深さとを有するｎ+型半導体領域８ａを設け
る。これにより、サイドウォールスペーサ９の削れによ
るｐ型ウェル２の露出を防ぐ。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ゲート電極と基板に設けら
れた半導体領域とを共通の接続孔を通して接続した配線
構造を有する半導体集積回路装置に適用して有効な技術
に関する。
置の製造技術に関し、特に、ゲート電極と基板に設けら
れた半導体領域とを共通の接続孔を通して接続した配線
構造を有する半導体集積回路装置に適用して有効な技術
に関する。
【０００２】
【従来の技術】半導体集積回路装置の信頼性のうえで主
要な問題の１つとして、絶縁膜ブレークダウンや接合ブ
レークダウンと密接に関係する静電気放電（Electrosta
tic discharge：ＥＳＤ）がある。すなわち、導電体や
人間がＩＣ（Integrated Circuit）に触れて、回路中の
放電向きのパスを通じて静電気が放電されると、瞬時的
に大電流が流れ回路が破壊される現象である。
要な問題の１つとして、絶縁膜ブレークダウンや接合ブ
レークダウンと密接に関係する静電気放電（Electrosta
tic discharge：ＥＳＤ）がある。すなわち、導電体や
人間がＩＣ（Integrated Circuit）に触れて、回路中の
放電向きのパスを通じて静電気が放電されると、瞬時的
に大電流が流れ回路が破壊される現象である。
【０００３】ＥＳＤによる損傷はさまざまな場面で発生
し、たとえば製造過程におけるウエハは、ウエハを扱う
装置または人間を発生源とするＥＳＤ損傷を受けやす
い。さらに、スケーリングによりＭＩＳＦＥＴ（Metal
Insulator Semiconductor Field Effect Transistor）
のゲート絶縁膜の膜厚およびソース、ドレインの接合深
さが減少すると、ブレークダウンを起こす電圧が下が
り、ＭＩＳＦＥＴはＥＳＤに弱くなる。また、加工寸法
の微細化によって回路素子の容量も減少し、外部からの
少量の電荷で内部の回路中に大きな電圧／電界が生じ易
くなっている。
し、たとえば製造過程におけるウエハは、ウエハを扱う
装置または人間を発生源とするＥＳＤ損傷を受けやす
い。さらに、スケーリングによりＭＩＳＦＥＴ（Metal
Insulator Semiconductor Field Effect Transistor）
のゲート絶縁膜の膜厚およびソース、ドレインの接合深
さが減少すると、ブレークダウンを起こす電圧が下が
り、ＭＩＳＦＥＴはＥＳＤに弱くなる。また、加工寸法
の微細化によって回路素子の容量も減少し、外部からの
少量の電荷で内部の回路中に大きな電圧／電界が生じ易
くなっている。
【０００４】信頼性を確保するためには、内部の回路を
ＥＳＤから保護する頑丈で反応の鈍い保護回路が必要で
ある。
ＥＳＤから保護する頑丈で反応の鈍い保護回路が必要で
ある。
【０００５】そこで、本発明者は、ロジックＬＳＩ（La
rge Scaled Integrate circuit）において、上記ＥＳＤ
損傷を防ぐため、ｎチャネル型ＭＯＳＦＥＴ（Metal Ox
ideSemiconductor FET）とクランプダイオードとで構成
されるｎＭＯＳ構造入力保護回路の採用を検討した。
rge Scaled Integrate circuit）において、上記ＥＳＤ
損傷を防ぐため、ｎチャネル型ＭＯＳＦＥＴ（Metal Ox
ideSemiconductor FET）とクランプダイオードとで構成
されるｎＭＯＳ構造入力保護回路の採用を検討した。
【０００６】以下、本発明者によって検討された技術で
あり、その概要は次のとおりである。
あり、その概要は次のとおりである。
【０００７】まず、たとえばｐ型の単結晶シリコンから
なる基板上にＭＯＳＦＥＴのゲート絶縁膜、ゲート電極
を順次形成した後、ソース、ドレインの一部を構成する
ｎ型低濃度半導体領域を形成する。次いで、ゲート電極
の側壁に絶縁膜で構成されるサイドウォールスペーサを
形成した後、ソース、ドレインの他の一部を構成するｎ
型高濃度半導体領域およびクランプダイオードを構成す
るｎ型高濃度半導体領域を同一工程で形成する。続い
て、基板上に絶縁膜を形成する。
なる基板上にＭＯＳＦＥＴのゲート絶縁膜、ゲート電極
を順次形成した後、ソース、ドレインの一部を構成する
ｎ型低濃度半導体領域を形成する。次いで、ゲート電極
の側壁に絶縁膜で構成されるサイドウォールスペーサを
形成した後、ソース、ドレインの他の一部を構成するｎ
型高濃度半導体領域およびクランプダイオードを構成す
るｎ型高濃度半導体領域を同一工程で形成する。続い
て、基板上に絶縁膜を形成する。
【０００８】次に、ＭＯＳＦＥＴのゲート電極とクラン
プダイオードのｎ型高濃度半導体領域とに共通の接続孔
を絶縁膜に開孔し、次いで、この接続孔をプラグで埋め
込む。これにより、ＭＯＳＦＥＴのゲート電極とクラン
プダイオードのｎ型高濃度半導体領域とが接続される
（以下、３層コンタクト構造と称す）。同時に、ＭＯＳ
ＦＥＴのソース、ドレインを構成するｎ型高濃度半導体
領域に達する接続孔が開孔され、この接続孔にもプラグ
が埋め込まれる。この後、配線を形成することで、ｎＭ
ＯＳ構造入力保護回路がほぼ完成する。
プダイオードのｎ型高濃度半導体領域とに共通の接続孔
を絶縁膜に開孔し、次いで、この接続孔をプラグで埋め
込む。これにより、ＭＯＳＦＥＴのゲート電極とクラン
プダイオードのｎ型高濃度半導体領域とが接続される
（以下、３層コンタクト構造と称す）。同時に、ＭＯＳ
ＦＥＴのソース、ドレインを構成するｎ型高濃度半導体
領域に達する接続孔が開孔され、この接続孔にもプラグ
が埋め込まれる。この後、配線を形成することで、ｎＭ
ＯＳ構造入力保護回路がほぼ完成する。
【０００９】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところによると、前記３層コンタクト構造
を有するｎＭＯＳ構造入力保護回路において以下の問題
点が明らかとなった。
者が検討したところによると、前記３層コンタクト構造
を有するｎＭＯＳ構造入力保護回路において以下の問題
点が明らかとなった。
【００１０】すなわち、接続孔を開孔する際、エッチン
グのプロセスばらつきやオーバーエッチングによって、
絶縁膜と同時にゲート電極の側壁に設けられたサイドウ
ォールスペーサが削られるという問題が生じた。サイド
ウォールスペーサの下にはｎ型低濃度半導体領域が形成
されているが、通常約２０ｎｍ程度と浅いため、上記ｎ
型低濃度半導体領域が消失する可能性がある。ｎ型低濃
度半導体領域が消失した状態で、プラグを接続孔に埋め
込むと、クランプダイオードのｎ型高濃度半導体領域と
ｐ型基板とがプラグを介して接合することとなり、ダイ
オード接合ではなく、いわゆる抵抗接合となって、過剰
なリーク電流が発生してしまう。
グのプロセスばらつきやオーバーエッチングによって、
絶縁膜と同時にゲート電極の側壁に設けられたサイドウ
ォールスペーサが削られるという問題が生じた。サイド
ウォールスペーサの下にはｎ型低濃度半導体領域が形成
されているが、通常約２０ｎｍ程度と浅いため、上記ｎ
型低濃度半導体領域が消失する可能性がある。ｎ型低濃
度半導体領域が消失した状態で、プラグを接続孔に埋め
込むと、クランプダイオードのｎ型高濃度半導体領域と
ｐ型基板とがプラグを介して接合することとなり、ダイ
オード接合ではなく、いわゆる抵抗接合となって、過剰
なリーク電流が発生してしまう。
【００１１】本発明の目的は、ゲート電極と基板に設け
られた半導体領域とを共通の接続孔で接合する３層コン
タクト構造の信頼性を向上することのできる技術を提供
することにある。
られた半導体領域とを共通の接続孔で接合する３層コン
タクト構造の信頼性を向上することのできる技術を提供
することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】本発明の半導体集積回路装置の製造方法
は、第１導電型を示す基板上に形成された導体パターン
と、第１導電型と異なる第２導電型を示し基板に形成さ
れた第１半導体領域とが共通の接続孔を通して接続され
た配線構造を形成する際、基板上に導体パターンを形成
する工程と、導体パターンをマスクとして基板に第２導
電型の不純物をイオン打ち込みで注入し、第２半導体領
域を形成すると同時に、基板に抵抗層を形成する工程
と、導体パターンの側壁にサイドウォールスペーサを形
成する工程と、導体パターンおよびサイドウォールスペ
ーサをマスクとして基板に第２導電型の不純物をイオン
打ち込み法で注入し、第１半導体領域を形成する工程
と、基板上に絶縁膜を形成する工程と、絶縁膜を加工し
て、導体パターンおよび第１半導体領域上に共通の接続
孔を開孔する工程とを有するものである。
は、第１導電型を示す基板上に形成された導体パターン
と、第１導電型と異なる第２導電型を示し基板に形成さ
れた第１半導体領域とが共通の接続孔を通して接続され
た配線構造を形成する際、基板上に導体パターンを形成
する工程と、導体パターンをマスクとして基板に第２導
電型の不純物をイオン打ち込みで注入し、第２半導体領
域を形成すると同時に、基板に抵抗層を形成する工程
と、導体パターンの側壁にサイドウォールスペーサを形
成する工程と、導体パターンおよびサイドウォールスペ
ーサをマスクとして基板に第２導電型の不純物をイオン
打ち込み法で注入し、第１半導体領域を形成する工程
と、基板上に絶縁膜を形成する工程と、絶縁膜を加工し
て、導体パターンおよび第１半導体領域上に共通の接続
孔を開孔する工程とを有するものである。
【００１５】上記した手段によれば、導体パターンの側
壁に設けられたサイドウォールスペーサが接続孔の形成
時に削られても、サイドウォールスペーサ下の基板に
は、抵抗層と同一の相対的に高い不純物濃度と相対的に
深い接合深さとを有する第２半導体領域が設けられてい
るので、基板の露出を防ぐことができる。これにより、
接続孔の内部に形成されるプラグを介した第１半導体領
域と基板との接合不良を防ぐことができる。
壁に設けられたサイドウォールスペーサが接続孔の形成
時に削られても、サイドウォールスペーサ下の基板に
は、抵抗層と同一の相対的に高い不純物濃度と相対的に
深い接合深さとを有する第２半導体領域が設けられてい
るので、基板の露出を防ぐことができる。これにより、
接続孔の内部に形成されるプラグを介した第１半導体領
域と基板との接合不良を防ぐことができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１７】（実施の形態１）本発明の一実施の形態で
ある３層コンタクト構造を有するｎＭＯＳ構造入力保護
回路について説明する。図１は、ｎＭＯＳ構造入力保護
回路の等価回路図、図２は、ｎＭＯＳ構造入力保護回路
の要部平面図を示す。
ある３層コンタクト構造を有するｎＭＯＳ構造入力保護
回路について説明する。図１は、ｎＭＯＳ構造入力保護
回路の等価回路図、図２は、ｎＭＯＳ構造入力保護回路
の要部平面図を示す。
【００１８】図１および図２に示すように、ｎＭＯＳ構
造入力保護回路は、半導体基板１に形成されたｐ型ウェ
ル２の主面上にｎチャネル型ＭＯＳＦＥＴＴｒのゲート
電極３とクランプダイオードＤのｎ+型半導体領域４と
が接続されて構成されている。ｎチャネル型ＭＯＳＦＥ
ＴＴｒのゲート電極３とクランプダイオードＤのｎ+型
半導体領域４とは、これら上層の絶縁膜に共通に設けら
れた接続孔５ａの内部に埋め込まれたプラグによって接
続される。
造入力保護回路は、半導体基板１に形成されたｐ型ウェ
ル２の主面上にｎチャネル型ＭＯＳＦＥＴＴｒのゲート
電極３とクランプダイオードＤのｎ+型半導体領域４と
が接続されて構成されている。ｎチャネル型ＭＯＳＦＥ
ＴＴｒのゲート電極３とクランプダイオードＤのｎ+型
半導体領域４とは、これら上層の絶縁膜に共通に設けら
れた接続孔５ａの内部に埋め込まれたプラグによって接
続される。
【００１９】次に、ｎＭＯＳ構造入力保護回路の製造方
法の一例を図３〜図８に示した半導体基板の要部断面図
を用いて工程順に説明する。図中、Ａはクランプダイオ
ード形成領域、Ｂはｎチャネル型ＭＯＳＦＥＴ形成領
域、Ｃは抵抗層形成領域を示し、ＡおよびＢ領域は、図
２のＡ−Ａ′線における半導体基板の要部断面図を示
す。
法の一例を図３〜図８に示した半導体基板の要部断面図
を用いて工程順に説明する。図中、Ａはクランプダイオ
ード形成領域、Ｂはｎチャネル型ＭＯＳＦＥＴ形成領
域、Ｃは抵抗層形成領域を示し、ＡおよびＢ領域は、図
２のＡ−Ａ′線における半導体基板の要部断面図を示
す。
【００２０】まず、図３に示すように、たとえばｐ型の
単結晶シリコンからなる半導体基板１を用意する。次
に、半導体基板１に素子分離溝６ａを形成し、この素子
分離溝６ａに絶縁膜６ｂを埋め込むことによって素子分
離領域６を形成した後、半導体基板１にｐ型ウェル２を
形成する。
単結晶シリコンからなる半導体基板１を用意する。次
に、半導体基板１に素子分離溝６ａを形成し、この素子
分離溝６ａに絶縁膜６ｂを埋め込むことによって素子分
離領域６を形成した後、半導体基板１にｐ型ウェル２を
形成する。
【００２１】次いで、半導体基板１に熱酸化処理を施し
て、半導体基板１の表面にゲート絶縁膜７を形成した
後、図示はしないが、ＣＶＤ（Chemical Vapor Deposit
ion）法でｎ型不純物が導入された多結晶シリコン膜を
堆積する。続いて、レジストパターンをマスクとしてこ
の多結晶シリコン膜をエッチングし、多結晶シリコン膜
で構成されるゲート電極３を形成する。
て、半導体基板１の表面にゲート絶縁膜７を形成した
後、図示はしないが、ＣＶＤ（Chemical Vapor Deposit
ion）法でｎ型不純物が導入された多結晶シリコン膜を
堆積する。続いて、レジストパターンをマスクとしてこ
の多結晶シリコン膜をエッチングし、多結晶シリコン膜
で構成されるゲート電極３を形成する。
【００２２】次に、図４に示すように、クランプダイオ
ード形成領域Ａおよび抵抗層形成領域Ｃの半導体基板１
に高濃度のｎ型不純物、たとえばヒ素（Ａｓ）をイオン
打ち込み法で注入して、クランプダイオード形成領域Ａ
の半導体基板１に高不純物濃度のｎ+型半導体領域８ａ
を形成し、同時に抵抗層形成領域Ｃの半導体基板１に抵
抗層を構成する高不純物濃度のｎ+型半導体領域８ｂを
形成する。
ード形成領域Ａおよび抵抗層形成領域Ｃの半導体基板１
に高濃度のｎ型不純物、たとえばヒ素（Ａｓ）をイオン
打ち込み法で注入して、クランプダイオード形成領域Ａ
の半導体基板１に高不純物濃度のｎ+型半導体領域８ａ
を形成し、同時に抵抗層形成領域Ｃの半導体基板１に抵
抗層を構成する高不純物濃度のｎ+型半導体領域８ｂを
形成する。
【００２３】次に、半導体基板１に低濃度のｎ型不純
物、たとえばＡｓをイオン打ち込み法で注入して、図示
はしないが、ＭＯＳＦＥＴのゲート電極の両側の半導体
基板にソース、ドレインの一部を構成する一対の低不純
物濃度のｎ-型半導体領域を形成する。この際、上記低
濃度のｎ型不純物は、クランプダイオード形成領域Ａの
ｎ+型半導体領域８ａおよび抵抗層形成領域Ｃのｎ+型半
導体領域８ｂにも導入されるが、ｎ+型半導体領域８
ａ，８ｂの不純物濃度と比して相対的に濃度が低いため
にｎ+型半導体領域８ａ，８ｂに含まれる。
物、たとえばＡｓをイオン打ち込み法で注入して、図示
はしないが、ＭＯＳＦＥＴのゲート電極の両側の半導体
基板にソース、ドレインの一部を構成する一対の低不純
物濃度のｎ-型半導体領域を形成する。この際、上記低
濃度のｎ型不純物は、クランプダイオード形成領域Ａの
ｎ+型半導体領域８ａおよび抵抗層形成領域Ｃのｎ+型半
導体領域８ｂにも導入されるが、ｎ+型半導体領域８
ａ，８ｂの不純物濃度と比して相対的に濃度が低いため
にｎ+型半導体領域８ａ，８ｂに含まれる。
【００２４】次に、図５に示すように、半導体基板１上
に酸化シリコン膜をＣＶＤ法で堆積した後、この酸化シ
リコン膜をＲＩＥ（Reactive Ion Etching）法で異方性
エッチングして、ゲート電極３の側壁にサイドウォール
スペーサ９を形成する。
に酸化シリコン膜をＣＶＤ法で堆積した後、この酸化シ
リコン膜をＲＩＥ（Reactive Ion Etching）法で異方性
エッチングして、ゲート電極３の側壁にサイドウォール
スペーサ９を形成する。
【００２５】この後、図６に示すように、半導体基板１
にｎ型不純物、たとえばリン（Ｐ）をイオン打ち込み法
で注入して、クランプダイオード形成領域Ａの半導体基
板１に高不純物濃度のｎ+型半導体領域４を形成する。
同時に、図示はしないが、ＭＯＳＦＥＴのゲート電極の
両側の半導体基板にソース、ドレインの他の一部を構成
する一対の高不純物濃度のｎ+型半導体領域を形成す
る。
にｎ型不純物、たとえばリン（Ｐ）をイオン打ち込み法
で注入して、クランプダイオード形成領域Ａの半導体基
板１に高不純物濃度のｎ+型半導体領域４を形成する。
同時に、図示はしないが、ＭＯＳＦＥＴのゲート電極の
両側の半導体基板にソース、ドレインの他の一部を構成
する一対の高不純物濃度のｎ+型半導体領域を形成す
る。
【００２６】次に、図７に示すように、ゲート電極３の
表面、クランプダイオード形成領域Ａのｎ+型半導体領
域４の表面、および抵抗層形成領域Ｃのｎ+型半導体領
域８ｂの一部表面にコバルトシリサイド（ＣｏＳｉ2）
膜１０を形成する。抵抗層形成領域ＣのＣｏＳｉ2膜１
０が形成されたｎ+型半導体領域８ｂの表面には、後の
工程でプラグが接続される。さらに、半導体基板１上に
窒化シリコン膜１１を堆積する。
表面、クランプダイオード形成領域Ａのｎ+型半導体領
域４の表面、および抵抗層形成領域Ｃのｎ+型半導体領
域８ｂの一部表面にコバルトシリサイド（ＣｏＳｉ2）
膜１０を形成する。抵抗層形成領域ＣのＣｏＳｉ2膜１
０が形成されたｎ+型半導体領域８ｂの表面には、後の
工程でプラグが接続される。さらに、半導体基板１上に
窒化シリコン膜１１を堆積する。
【００２７】次に、図８に示すように、半導体基板１上
に層間絶縁膜１２を堆積し、レジストパターンをマスク
として窒化シリコン膜１１と層間絶縁膜１２とに接続孔
５ａ，５ｂを開孔する。
に層間絶縁膜１２を堆積し、レジストパターンをマスク
として窒化シリコン膜１１と層間絶縁膜１２とに接続孔
５ａ，５ｂを開孔する。
【００２８】ゲート電極３上およびｎ+型半導体領域４
上の窒化シリコン膜１１と層間絶縁膜１２とには、両者
に共通の接続孔５ａを開孔し、この接続孔５ａの内部に
プラグ１３を埋め込むことで、ゲート電極３とｎ+型半
導体領域４とが接続された、いわゆる３層コンタクト構
造を形成する。
上の窒化シリコン膜１１と層間絶縁膜１２とには、両者
に共通の接続孔５ａを開孔し、この接続孔５ａの内部に
プラグ１３を埋め込むことで、ゲート電極３とｎ+型半
導体領域４とが接続された、いわゆる３層コンタクト構
造を形成する。
【００２９】ここで、ゲート電極３の側壁に設けられた
サイドウォールスペーサ９下のｐ型ウェル２には、抵抗
層を構成するｎ+型半導体領域８ｂと同一の相対的に高
い不純物濃度と相対的に深い接合深さとを有するｎ+型
半導体領域８ａが形成されている。上記ｎ+型半導体領
域８ａを設けることにより、プロセスばらちきやオーバ
ーエッチングでサイドウォールスペーサ９が削れた場合
でもｐ型ウェル２が露出するのを防ぐことができる。
サイドウォールスペーサ９下のｐ型ウェル２には、抵抗
層を構成するｎ+型半導体領域８ｂと同一の相対的に高
い不純物濃度と相対的に深い接合深さとを有するｎ+型
半導体領域８ａが形成されている。上記ｎ+型半導体領
域８ａを設けることにより、プロセスばらちきやオーバ
ーエッチングでサイドウォールスペーサ９が削れた場合
でもｐ型ウェル２が露出するのを防ぐことができる。
【００３０】抵抗層を構成するｎ+型半導体領域８ｂ上
の窒化シリコン膜１１と層間絶縁膜１２とには、接続孔
５ｂを開孔し、この接続孔５ｂの内部にプラグ１３を埋
め込む。また、図示はしないが、ＭＯＳＦＥＴのソー
ス、ドレインの一部を構成する一対の高不純物濃度のｎ
+型半導体領域上の窒化シリコン膜と層間絶縁膜とに
は、接続孔５ｂ（前記図２に示す）を開孔し、この接続
孔５ｂの内部にプラグ１３を埋め込む。
の窒化シリコン膜１１と層間絶縁膜１２とには、接続孔
５ｂを開孔し、この接続孔５ｂの内部にプラグ１３を埋
め込む。また、図示はしないが、ＭＯＳＦＥＴのソー
ス、ドレインの一部を構成する一対の高不純物濃度のｎ
+型半導体領域上の窒化シリコン膜と層間絶縁膜とに
は、接続孔５ｂ（前記図２に示す）を開孔し、この接続
孔５ｂの内部にプラグ１３を埋め込む。
【００３１】上記プラグ１３は、層間絶縁膜１２の上層
に金属膜、たとえばタングステン（Ｗ）膜を堆積した
後、たとえばＣＭＰ（Chemical Vapor Deposition）法
でこの金属膜の表面を平坦化することによって形成され
る。その後、層間絶縁膜１２の上層に堆積した金属膜を
エッチングして配線層１４を形成する。
に金属膜、たとえばタングステン（Ｗ）膜を堆積した
後、たとえばＣＭＰ（Chemical Vapor Deposition）法
でこの金属膜の表面を平坦化することによって形成され
る。その後、層間絶縁膜１２の上層に堆積した金属膜を
エッチングして配線層１４を形成する。
【００３２】このように、本実施の形態１によれば、ゲ
ート電極３の側壁に設けられたサイドウォールスペーサ
９が、接続孔５ａの形成時にプロセスばらつきやオーバ
ーエッチングで削られても、サイドウォールスペーサ９
下のｐ型ウェル２には、抵抗層を構成するｎ+型半導体
領域８ｂと同一の相対的に高い不純物濃度と相対的に深
い接合深さを有するｎ+型半導体領域８ａが設けられて
いるので、ｐ型ウェル３の露出を防ぐことができる。こ
れにより、プラグ１３を介したｎ+型半導体領域４とｐ
型ウェル２との接合を防ぐことができて、リーク電流を
低減することができる。
ート電極３の側壁に設けられたサイドウォールスペーサ
９が、接続孔５ａの形成時にプロセスばらつきやオーバ
ーエッチングで削られても、サイドウォールスペーサ９
下のｐ型ウェル２には、抵抗層を構成するｎ+型半導体
領域８ｂと同一の相対的に高い不純物濃度と相対的に深
い接合深さを有するｎ+型半導体領域８ａが設けられて
いるので、ｐ型ウェル３の露出を防ぐことができる。こ
れにより、プラグ１３を介したｎ+型半導体領域４とｐ
型ウェル２との接合を防ぐことができて、リーク電流を
低減することができる。
【００３３】（実施の形態２）本発明の他の実施の形態
である３層コンタクト構造を有するＳＲＡＭ（StaticRa
ndom Access Memory）のメモリセルについて図９〜図１
１を用いて説明する。
である３層コンタクト構造を有するＳＲＡＭ（StaticRa
ndom Access Memory）のメモリセルについて図９〜図１
１を用いて説明する。
【００３４】図９は、ＳＲＡＭのメモリセルの等価回路
図である。図示のように、ＳＲＡＭのメモリセルは、一
対の相補性データ線（データ線ＤＬ、データ線バーＤ
Ｌ）とワード線ＷＬとの交差部に配置された一対の駆動
用ＭＩＳＦＥＴＱｄ1，Ｑｄ2、一対の負荷用ＭＩＳＦＥ
ＴＱｐ1，Ｑｐ2および一対の転送用ＭＩＳＦＥＴＱ
ｔ1，Ｑｔ2で構成されている。駆動用ＭＩＳＦＥＴＱｄ
1，Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2はｎチ
ャネル型で構成され、負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2
はｐチャネル型で構成されている。
図である。図示のように、ＳＲＡＭのメモリセルは、一
対の相補性データ線（データ線ＤＬ、データ線バーＤ
Ｌ）とワード線ＷＬとの交差部に配置された一対の駆動
用ＭＩＳＦＥＴＱｄ1，Ｑｄ2、一対の負荷用ＭＩＳＦＥ
ＴＱｐ1，Ｑｐ2および一対の転送用ＭＩＳＦＥＴＱ
ｔ1，Ｑｔ2で構成されている。駆動用ＭＩＳＦＥＴＱｄ
1，Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2はｎチ
ャネル型で構成され、負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2
はｐチャネル型で構成されている。
【００３５】上記メモリセルを構成する６個のＭＩＳＦ
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳ
ＦＥＴＱｐ1とはＣＭＯＳ（Complementary MOS）インバ
ータ（ＩＮＶ1）を構成し、駆動用ＭＩＳＦＥＴＱｄ2と
負荷用ＭＩＳＦＥＴＱｐ2とはＣＭＯＳインバータ（Ｉ
ＮＶ2）を構成している。この一対のＣＭＯＳインバー
タ（ＩＮＶ1，ＩＮＶ2）の相互の入出力端子（蓄積ノー
ドＮ1，Ｎ2）間は、３層コンタクト構造を用いることで
結合し、１ビットの情報を記憶する情報蓄積部としての
フリップフロップ回路を構成している。
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳ
ＦＥＴＱｐ1とはＣＭＯＳ（Complementary MOS）インバ
ータ（ＩＮＶ1）を構成し、駆動用ＭＩＳＦＥＴＱｄ2と
負荷用ＭＩＳＦＥＴＱｐ2とはＣＭＯＳインバータ（Ｉ
ＮＶ2）を構成している。この一対のＣＭＯＳインバー
タ（ＩＮＶ1，ＩＮＶ2）の相互の入出力端子（蓄積ノー
ドＮ1，Ｎ2）間は、３層コンタクト構造を用いることで
結合し、１ビットの情報を記憶する情報蓄積部としての
フリップフロップ回路を構成している。
【００３６】上記フリップフロップ回路の一方の入出力
端子（蓄積ノードＮ1）は転送用ＭＩＳＦＥＴＱｔ1のソ
ースに接続され、他方の入出力端子（蓄積ノードＮ2）
は転送用ＭＩＳＦＥＴＱｔ2のソースに接続されてい
る。転送用ＭＩＳＦＥＴＱｔ1のドレインはデータ線Ｄ
Ｌに接続され、転送用ＭＩＳＦＥＴＱｔ2のドレインは
データ線バーＤＬに接続されている。
端子（蓄積ノードＮ1）は転送用ＭＩＳＦＥＴＱｔ1のソ
ースに接続され、他方の入出力端子（蓄積ノードＮ2）
は転送用ＭＩＳＦＥＴＱｔ2のソースに接続されてい
る。転送用ＭＩＳＦＥＴＱｔ1のドレインはデータ線Ｄ
Ｌに接続され、転送用ＭＩＳＦＥＴＱｔ2のドレインは
データ線バーＤＬに接続されている。
【００３７】また、フリップフロップ回路の一端（負荷
用ＭＩＳＦＥＴＱｐ1，Ｑｐ2のそれぞれのソース）は電
源電圧（Ｖcc）に接続され、他端（駆動用ＭＩＳＦＥＴ
Ｑｄ 1，Ｑｄ2のそれぞれのソース）は基準電圧（Ｖss）
に接続されている。電源電圧（Ｖcc）は、たとえば５Ｖ
であり、基準電圧（Ｖss）は、たとえば０Ｖ（ＧＮＤ電
圧）である。
用ＭＩＳＦＥＴＱｐ1，Ｑｐ2のそれぞれのソース）は電
源電圧（Ｖcc）に接続され、他端（駆動用ＭＩＳＦＥＴ
Ｑｄ 1，Ｑｄ2のそれぞれのソース）は基準電圧（Ｖss）
に接続されている。電源電圧（Ｖcc）は、たとえば５Ｖ
であり、基準電圧（Ｖss）は、たとえば０Ｖ（ＧＮＤ電
圧）である。
【００３８】図１０は、３層コンタクト構造を採用した
ＳＲＡＭのメモリセルを示す半導体基板の平面図であ
り、図１１は、図１０のＢ−Ｂ′線における半導体基板
の要部断面図である。
ＳＲＡＭのメモリセルを示す半導体基板の平面図であ
り、図１１は、図１０のＢ−Ｂ′線における半導体基板
の要部断面図である。
【００３９】図１０および図１１に示すように、メモリ
セルを構成する６個のＭＩＳＦＥＴは、ｐ-型の半導体
基板２１の表面に設けられたフィールド絶縁膜２２で周
囲を囲まれた活性領域に形成されている。ｎチャネル型
で構成される駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2および転
送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のそれぞれはｐ型ウェル
２３の活性領域に形成され、ｐチャネル型で構成される
負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2はｎ型ウェル２４の活
性領域に形成されている。
セルを構成する６個のＭＩＳＦＥＴは、ｐ-型の半導体
基板２１の表面に設けられたフィールド絶縁膜２２で周
囲を囲まれた活性領域に形成されている。ｎチャネル型
で構成される駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2および転
送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のそれぞれはｐ型ウェル
２３の活性領域に形成され、ｐチャネル型で構成される
負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2はｎ型ウェル２４の活
性領域に形成されている。
【００４０】フリップフロップ回路の一方のＣＭＯＳイ
ンバータを構成する駆動用ＭＩＳＦＥＴＱｄ1と負荷用
ＭＩＳＦＥＴＱｐ1は、共通のゲート電極ＦＧ1を有して
おり、他方のＣＭＯＳインバータを構成する駆動用ＭＩ
ＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2は、共通のゲ
ート電極ＦＧ2を有している。
ンバータを構成する駆動用ＭＩＳＦＥＴＱｄ1と負荷用
ＭＩＳＦＥＴＱｐ1は、共通のゲート電極ＦＧ1を有して
おり、他方のＣＭＯＳインバータを構成する駆動用ＭＩ
ＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2は、共通のゲ
ート電極ＦＧ2を有している。
【００４１】これらゲート電極ＦＧ1，ＦＧ2は、ｎ型の
不純物、たとえばＰが導入された多結晶シリコン膜２５
とその表面に形成されたＣｏＳｉ2膜２６ａとによって
構成され、酸化シリコン膜で構成されたゲート絶縁膜２
７の上に形成されている。さらに、ゲート電極ＦＧ1，
ＦＧ2の側壁には酸化シリコン膜で構成されるサイドウ
ォールスペーサ２８が形成されている。
不純物、たとえばＰが導入された多結晶シリコン膜２５
とその表面に形成されたＣｏＳｉ2膜２６ａとによって
構成され、酸化シリコン膜で構成されたゲート絶縁膜２
７の上に形成されている。さらに、ゲート電極ＦＧ1，
ＦＧ2の側壁には酸化シリコン膜で構成されるサイドウ
ォールスペーサ２８が形成されている。
【００４２】駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2のそれぞ
れのソース、ドレインは、図示はしないが、ｐ型ウェル
の活性領域に形成された低濃度半導体領域と高濃度半導
体領域とからなるｎ型半導体領域で構成されている。ま
た、負荷用ＭＩＳＦＥＴＱｐ 1，Ｑｐ2のそれぞれのソー
ス、ドレインは、ｎ型ウェル２４の活性領域に形成され
た低濃度半導体領域２９ａと高濃度半導体領域２９ｂと
からなるｐ型半導体領域２９で構成されている。
れのソース、ドレインは、図示はしないが、ｐ型ウェル
の活性領域に形成された低濃度半導体領域と高濃度半導
体領域とからなるｎ型半導体領域で構成されている。ま
た、負荷用ＭＩＳＦＥＴＱｐ 1，Ｑｐ2のそれぞれのソー
ス、ドレインは、ｎ型ウェル２４の活性領域に形成され
た低濃度半導体領域２９ａと高濃度半導体領域２９ｂと
からなるｐ型半導体領域２９で構成されている。
【００４３】転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2は、ワー
ド線ＷＬと一体に構成されたゲート電極ＦＧ3を有して
いる。このゲート電極ＦＧ3（ワード線ＷＬ）は、図示
はしないが、上記ゲート電極ＦＧ1，ＦＧ2と同じＣｏＳ
ｉ2膜と多結晶シリコン膜との積層膜で構成され、ゲー
ト絶縁膜の上に形成されている。さらに、ゲート電極Ｆ
Ｇ3（ワード線ＷＬ）の側壁には酸化シリコン膜で構成
されるサイドウォールスペーサが形成されている。
ド線ＷＬと一体に構成されたゲート電極ＦＧ3を有して
いる。このゲート電極ＦＧ3（ワード線ＷＬ）は、図示
はしないが、上記ゲート電極ＦＧ1，ＦＧ2と同じＣｏＳ
ｉ2膜と多結晶シリコン膜との積層膜で構成され、ゲー
ト絶縁膜の上に形成されている。さらに、ゲート電極Ｆ
Ｇ3（ワード線ＷＬ）の側壁には酸化シリコン膜で構成
されるサイドウォールスペーサが形成されている。
【００４４】転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のそれぞ
れのソース、ドレインは、図示はしないが、ｐ型ウェル
の活性領域に形成された低濃度半導体領域と高濃度半導
体領域とからなるｎ型半導体領域で構成されている。
れのソース、ドレインは、図示はしないが、ｐ型ウェル
の活性領域に形成された低濃度半導体領域と高濃度半導
体領域とからなるｎ型半導体領域で構成されている。
【００４５】なお、負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2の
それぞれのソース、ドレインを構成するｐ型半導体領域
２９の上部には、ＣｏＳｉ2膜２６ｂが形成されてい
る。同様に、図示はしないが、駆動用ＭＩＳＦＥＴＱｄ
1，Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のそれ
ぞれのソース、ドレインを構成するｎ型半導体領域の上
部には、ＣｏＳｉ2膜が形成されている。
それぞれのソース、ドレインを構成するｐ型半導体領域
２９の上部には、ＣｏＳｉ2膜２６ｂが形成されてい
る。同様に、図示はしないが、駆動用ＭＩＳＦＥＴＱｄ
1，Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のそれ
ぞれのソース、ドレインを構成するｎ型半導体領域の上
部には、ＣｏＳｉ2膜が形成されている。
【００４６】駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳ
ＦＥＴＱｐ1の共通のゲート電極ＦＧ 1、駆動用ＭＩＳＦ
ＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通のゲート電
極ＦＧ2および転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のゲー
ト電極ＦＧ3（ワード線ＷＬ）の上層には窒化シリコン
膜３０および層間絶縁膜３１が下層から順に形成されて
いる。
ＦＥＴＱｐ1の共通のゲート電極ＦＧ 1、駆動用ＭＩＳＦ
ＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通のゲート電
極ＦＧ2および転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のゲー
ト電極ＦＧ3（ワード線ＷＬ）の上層には窒化シリコン
膜３０および層間絶縁膜３１が下層から順に形成されて
いる。
【００４７】駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳ
ＦＥＴＱｐ1の共通のゲート電極ＦＧ 1上および負荷用Ｍ
ＩＳＦＥＴＱｐ2のドレインを構成するｐ型半導体領域
２９上の窒化シリコン膜３０と層間絶縁膜３１とには、
共通の接続孔３２ａが開孔しており、この接続孔３２ａ
の内部に埋め込まれたプラグ３３を介して、駆動用ＭＩ
ＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1の共通のゲー
ト電極ＦＧ1および負荷用ＭＩＳＦＥＴＱｐ2のドレイン
を構成するｐ型半導体領域２９とが接続された、いわゆ
る３層コンタクト構造を形成している。
ＦＥＴＱｐ1の共通のゲート電極ＦＧ 1上および負荷用Ｍ
ＩＳＦＥＴＱｐ2のドレインを構成するｐ型半導体領域
２９上の窒化シリコン膜３０と層間絶縁膜３１とには、
共通の接続孔３２ａが開孔しており、この接続孔３２ａ
の内部に埋め込まれたプラグ３３を介して、駆動用ＭＩ
ＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1の共通のゲー
ト電極ＦＧ1および負荷用ＭＩＳＦＥＴＱｐ2のドレイン
を構成するｐ型半導体領域２９とが接続された、いわゆ
る３層コンタクト構造を形成している。
【００４８】ここで、３層コンタクト構造部では、駆動
用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1の共通
のゲート電極ＦＧ1の側壁に設けられたサイドウォール
スペーサ２８下のｎ型ウェル２４に、抵抗層を構成する
半導体領域と同一工程で形成され、相対的に高い不純物
濃度と相対的に深い拡散深さを有するｐ+型半導体領域
３４が形成されている。
用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳＦＥＴＱｐ1の共通
のゲート電極ＦＧ1の側壁に設けられたサイドウォール
スペーサ２８下のｎ型ウェル２４に、抵抗層を構成する
半導体領域と同一工程で形成され、相対的に高い不純物
濃度と相対的に深い拡散深さを有するｐ+型半導体領域
３４が形成されている。
【００４９】同様に、駆動用ＭＩＳＦＥＴＱｄ2と負荷
用ＭＩＳＦＥＴＱｐ2の共通のゲート電極ＦＧ2上および
負荷用ＭＩＳＦＥＴＱｐ1のドレインを構成するｐ型半
導体領域上の窒化シリコン膜と層間絶縁膜とには、共通
の接続孔３２ａが開孔しており、この接続孔３２ａの内
部に埋め込まれたプラグを介して、駆動用ＭＩＳＦＥＴ
Ｑｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通のゲート電極Ｆ
Ｇ2および負荷用ＭＩＳＦＥＴＱｐ1のドレインを構成す
るｐ型半導体領域とが接続された、いわゆる３層コンタ
クト構造を形成している。
用ＭＩＳＦＥＴＱｐ2の共通のゲート電極ＦＧ2上および
負荷用ＭＩＳＦＥＴＱｐ1のドレインを構成するｐ型半
導体領域上の窒化シリコン膜と層間絶縁膜とには、共通
の接続孔３２ａが開孔しており、この接続孔３２ａの内
部に埋め込まれたプラグを介して、駆動用ＭＩＳＦＥＴ
Ｑｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通のゲート電極Ｆ
Ｇ2および負荷用ＭＩＳＦＥＴＱｐ1のドレインを構成す
るｐ型半導体領域とが接続された、いわゆる３層コンタ
クト構造を形成している。
【００５０】ここで、３層コンタクト構造部では、駆動
用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通
のゲート電極ＦＧ2の側壁に設けられたサイドウォール
スペーサ下のｎ型ウェル２４に、抵抗層を構成する半導
体領域と同一工程で形成され、相対的に高い不純物濃度
と相対的に深い拡散深さを有するｐ+型半導体領域が形
成されている。
用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱｐ2の共通
のゲート電極ＦＧ2の側壁に設けられたサイドウォール
スペーサ下のｎ型ウェル２４に、抵抗層を構成する半導
体領域と同一工程で形成され、相対的に高い不純物濃度
と相対的に深い拡散深さを有するｐ+型半導体領域が形
成されている。
【００５１】上記ｐ+型半導体領域３４を設けることに
より、オーバーエッチングでサイドウォールスペーサ２
８が削れた場合でもｎ型ウェル２４が露出するのを防ぐ
ことができる。
より、オーバーエッチングでサイドウォールスペーサ２
８が削れた場合でもｎ型ウェル２４が露出するのを防ぐ
ことができる。
【００５２】駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2および転
送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のソース、ドレインを構
成するｎ型半導体領域上、負荷用ＭＩＳＦＥＴＱｐ1，
Ｑｐ2のソースを構成するｐ型半導体領域２９上の窒化
シリコン膜３０と層間絶縁膜３１とに接続孔３２ｂが開
孔されており、これら接続孔３２ｂの内部にはプラグ３
３が埋め込まれている。
送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2のソース、ドレインを構
成するｎ型半導体領域上、負荷用ＭＩＳＦＥＴＱｐ1，
Ｑｐ2のソースを構成するｐ型半導体領域２９上の窒化
シリコン膜３０と層間絶縁膜３１とに接続孔３２ｂが開
孔されており、これら接続孔３２ｂの内部にはプラグ３
３が埋め込まれている。
【００５３】基準電圧線（Ｖss）を構成する配線３５ａ
が、プラグを介して駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2の
ソースを構成するｎ型半導体領域に接続されている。ま
た、電源電圧線（Ｖcc）を構成する配線３５ｂが、プラ
グを介して負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2のソースを
構成するｐ型半導体領域２９に接続されている。
が、プラグを介して駆動用ＭＩＳＦＥＴＱｄ1，Ｑｄ2の
ソースを構成するｎ型半導体領域に接続されている。ま
た、電源電圧線（Ｖcc）を構成する配線３５ｂが、プラ
グを介して負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2のソースを
構成するｐ型半導体領域２９に接続されている。
【００５４】さらに、データ線ＤＬ，バーＤＬを構成す
る配線３５ｃが、プラグを介して転送用ＭＩＳＦＥＴＱ
ｔ1，Ｑｔ2のドレインを構成するｎ型半導体領域に接続
されている。さらに、配線３５ｄによって、駆動用ＭＩ
ＳＦＥＴＱｄ1のドレインを構成するｎ型半導体領域、
負荷用ＭＩＳＦＥＴＱｐ1のドレインを構成するｐ型半
導体領域、駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦ
ＥＴＱｐ2の共通のゲート電極ＦＧ2および転送用ＭＩＳ
ＦＥＴＱｔ1のソースを構成するｎ型半導体領域が接続
されている。同様に、配線３５ｄによって、駆動用ＭＩ
ＳＦＥＴＱｄ2のドレインを構成するｎ型半導体領域、
負荷用ＭＩＳＦＥＴＱｐ2のドレインを構成するｐ型半
導体領域２９、駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩ
ＳＦＥＴＱｐ1の共通のゲート電極ＦＧ1および転送用Ｍ
ＩＳＦＥＴＱｔ2のソースを構成するｎ型半導体領域が
接続されている。
る配線３５ｃが、プラグを介して転送用ＭＩＳＦＥＴＱ
ｔ1，Ｑｔ2のドレインを構成するｎ型半導体領域に接続
されている。さらに、配線３５ｄによって、駆動用ＭＩ
ＳＦＥＴＱｄ1のドレインを構成するｎ型半導体領域、
負荷用ＭＩＳＦＥＴＱｐ1のドレインを構成するｐ型半
導体領域、駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦ
ＥＴＱｐ2の共通のゲート電極ＦＧ2および転送用ＭＩＳ
ＦＥＴＱｔ1のソースを構成するｎ型半導体領域が接続
されている。同様に、配線３５ｄによって、駆動用ＭＩ
ＳＦＥＴＱｄ2のドレインを構成するｎ型半導体領域、
負荷用ＭＩＳＦＥＴＱｐ2のドレインを構成するｐ型半
導体領域２９、駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩ
ＳＦＥＴＱｐ1の共通のゲート電極ＦＧ1および転送用Ｍ
ＩＳＦＥＴＱｔ2のソースを構成するｎ型半導体領域が
接続されている。
【００５５】このように、本実施の形態２によれば、Ｓ
ＲＡＭのメモリセルを構成する駆動用ＭＩＳＦＥＴＱｄ
1と負荷用ＭＩＳＦＥＴＱｐ1の共通のゲート電極ＦＧ1
および駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴ
Ｑｐ2の共通のゲート電極ＦＧ 2の側壁に設けられたサイ
ドウォールスペーサ２８が接続孔３２ａの形成時にプロ
セスばらつきやオーバーエッチングによって削られて
も、サイドウォールスペーサ２８下のｎ型ウェル２４
に、抵抗層を構成する半導体領域と同一工程で形成さ
れ、相対的に不純物濃度が高く相対的に拡散深さが深い
ｐ+型半導体領域３４が設けられているので、ｎ型ウェ
ル２４が露出するのを防ぐことができる。これにより、
プラグ３３を介したｐ型半導体領域２９とｎ型ウェル２
４との接合を防ぐことができて、リーク電流を低減する
ことができる。さらに、データ保持時のリーク電流の低
減が期待できる。
ＲＡＭのメモリセルを構成する駆動用ＭＩＳＦＥＴＱｄ
1と負荷用ＭＩＳＦＥＴＱｐ1の共通のゲート電極ＦＧ1
および駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴ
Ｑｐ2の共通のゲート電極ＦＧ 2の側壁に設けられたサイ
ドウォールスペーサ２８が接続孔３２ａの形成時にプロ
セスばらつきやオーバーエッチングによって削られて
も、サイドウォールスペーサ２８下のｎ型ウェル２４
に、抵抗層を構成する半導体領域と同一工程で形成さ
れ、相対的に不純物濃度が高く相対的に拡散深さが深い
ｐ+型半導体領域３４が設けられているので、ｎ型ウェ
ル２４が露出するのを防ぐことができる。これにより、
プラグ３３を介したｐ型半導体領域２９とｎ型ウェル２
４との接合を防ぐことができて、リーク電流を低減する
ことができる。さらに、データ保持時のリーク電流の低
減が期待できる。
【００５６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００５７】たとえば、前記実施の形態では、ｎＭＯＳ
構造入力保護回路およびＳＲＡＭのメモリセルに適用し
た場合について説明したが、ゲート電極と基板に設けら
れた半導体領域とを共通の接続孔で接合する３層コンタ
クト構造を有するいかなる半導体集積回路装置にも適用
可能である。
構造入力保護回路およびＳＲＡＭのメモリセルに適用し
た場合について説明したが、ゲート電極と基板に設けら
れた半導体領域とを共通の接続孔で接合する３層コンタ
クト構造を有するいかなる半導体集積回路装置にも適用
可能である。
【００５８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００５９】本発明によれば、ゲート電極と基板に設け
られた半導体領域とを共通の接続孔で接合する３層コン
タクト構造において、リーク電流を低減することができ
る。これにより、３層コンタクト構造の信頼性が向上す
る。
られた半導体領域とを共通の接続孔で接合する３層コン
タクト構造において、リーク電流を低減することができ
る。これにより、３層コンタクト構造の信頼性が向上す
る。
【図１】ｎＭＯＳ構造入力保護回路の等価回路図であ
る。
る。
【図２】本発明の一実施の形態であるｎＭＯＳ構造入力
保護回路の要部平面図である。
保護回路の要部平面図である。
【図３】本発明の一実施の形態であるｎＭＯＳ構造入力
保護回路の製造方法を示す半導体基板の要部断面図であ
る。
保護回路の製造方法を示す半導体基板の要部断面図であ
る。
【図４】本発明の一実施の形態であるｎＭＯＳ構造入力
保護回路の製造方法を示す半導体基板の要部断面図であ
る。
保護回路の製造方法を示す半導体基板の要部断面図であ
る。
【図５】本発明の一実施の形態であるｎＭＯＳ構造入力
保護回路の製造方法を示す半導体基板の要部断面図であ
る。
保護回路の製造方法を示す半導体基板の要部断面図であ
る。
【図６】本発明の一実施の形態であるｎＭＯＳ構造入力
保護回路の製造方法を示す半導体基板の要部断面図であ
る。
保護回路の製造方法を示す半導体基板の要部断面図であ
る。
【図７】本発明の一実施の形態であるｎＭＯＳ構造入力
保護回路の製造方法を示す半導体基板の要部断面図であ
る。
保護回路の製造方法を示す半導体基板の要部断面図であ
る。
【図８】本発明の一実施の形態であるｎＭＯＳ構造入力
保護回路の製造方法を示す半導体基板の要部断面図であ
る。
保護回路の製造方法を示す半導体基板の要部断面図であ
る。
【図９】ＳＲＡＭのメモリセルの等価回路図である。
【図１０】本発明の他の実施の形態であるＳＲＡＭのメ
モリセルを示す半導体基板の平面図である。
モリセルを示す半導体基板の平面図である。
【図１１】図１０のＢ−Ｂ′線における半導体基板の要
部断面図である。
部断面図である。
１ 半導体基板 ２ ｐ型ウェル ３ ゲート電極 ４ ｎ+型半導体領域 ５ａ 接続孔 ５ｂ 接続孔 ６ 素子分離領域 ６ａ 素子分離溝 ６ｂ 絶縁膜 ７ ゲート絶縁膜 ８ａ ｎ+型半導体領域 ８ｂ ｎ+型半導体領域 ９ サイドウォールスペーサ １０ コバルトシリサイド膜 １１ 窒化シリコン膜 １２ 層間絶縁膜 １３ プラグ １４ 配線層 ２１ 半導体基板 ２２ フィールド絶縁膜 ２３ ｐ型ウェル ２４ ｎ型ウェル ２５ 多結晶シリコン膜 ２６ａ コバルトシリサイド膜 ２６ｂ コバルトシリサイド膜 ２７ ゲート絶縁膜 ２８ サイドウォールスペーサ ２９ ｐ型半導体領域 ２９ａ 低濃度半導体領域 ２９ｂ 高濃度半導体領域 ３０ 窒化シリコン膜 ３１ 層間絶縁膜 ３２ａ 接続孔 ３２ｂ 接続孔 ３３ プラグ ３４ ｐ+型半導体領域 ３５ａ 配線 ３５ｂ 配線 ３５ｃ 配線 ３５ｄ 配線 Ａ クランプダイオード形成領域 Ｂ ｎチャネル型ＭＯＳＦＥＴ形成領域 Ｃ 抵抗層形成領域 Ｄ クランプダイオード Ｔｒ ｎチャネル型ＭＯＳＦＥＴ Ｑｄ1，Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1，Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1，Ｑｔ2 転送用ＭＩＳＦＥＴ ＦＧ1〜ＦＧ3 ゲート電極 ＤＬ，バーＤＬ データ線 ＷＬ ワード線 Ｖcc 電源電圧 Ｖss 基準電圧 ＩＮＶ1，ＩＮＶ2 ＣＭＯＳインバータ Ｎ1，Ｎ2 蓄積ノード
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/10 ３８１ 21/8244 27/11 (72)発明者 三谷 真一郎 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 和田 真一郎 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 本澤 純 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M104 AA01 BB01 BB18 BB40 CC01 DD04 DD26 DD75 EE09 FF14 FF21 FF26 GG09 GG10 GG14 GG16 HH20 5F033 HH04 HH25 JJ19 KK01 KK25 LL04 MM07 NN12 NN39 PP06 QQ08 QQ09 QQ13 QQ16 QQ37 QQ48 QQ58 QQ65 RR04 RR06 TT08 VV06 VV16 XX31 5F038 BH04 BH07 BH13 EZ20 5F048 AA02 AA07 AB01 AC01 AC03 AC10 BA01 BB06 BB08 BB12 BC06 BF06 BF15 BF16 BG01 BG13 CC06 CC18 DA25 5F083 JA35 MA06 MA19 PR45 PR57
Claims (5)
- 【請求項１】 第１導電型を示す基板上に形成された導
電パターンと、前記第１導電型と異なる第２導電型を示
し前記基板に形成された第１半導体領域とが共通の接続
孔を通して接続された配線構造を形成する半導体集積回
路装置の製造方法であって、（ａ）前記基板上に前記導
電パターンを形成する工程と、（ｂ）前記導電パターン
をマスクとして前記基板に前記第２導電型の不純物をイ
オン打ち込み法で注入し、第２半導体領域を形成すると
同時に、前記基板に抵抗層を形成する工程と、（ｃ）前
記導電パターンの側壁にサイドウォールスペーサを形成
する工程と、（ｄ）前記導電パターンおよび前記サイド
ウォールスペーサをマスクとして前記基板に前記第２導
電型の不純物をイオン打ち込み法で注入し、前記第１半
導体領域を形成する工程と、（ｅ）前記基板上に絶縁膜
を形成する工程と、（ｆ）前記絶縁膜を加工して、前記
導電パターンおよび前記第１半導体領域上に共通の接続
孔を開孔する工程とを有することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項２】 第１導電型を示す基板上に形成されたゲ
ート電極と、前記第１導電型と異なる第２導電型を示し
前記基板に形成された第１半導体領域とが共通の接続孔
を通して接続された配線構造を備えたＭＩＳ構造入力保
護回路を形成する半導体集積回路装置の製造方法であっ
て、（ａ）前記基板上に前記ゲート電極を形成する工程
と、（ｂ）前記ゲート電極をマスクとして前記基板に前
記第２導電型の不純物をイオン打ち込み法で注入し、第
２半導体領域を形成すると同時に、前記基板に抵抗層を
形成する工程と、（ｃ）前記ゲート電極の側壁にサイド
ウォールスペーサを形成する工程と、（ｄ）前記ゲート
電極および前記サイドウォールスペーサをマスクとして
前記基板に前記第２導電型の不純物をイオン打ち込み法
で注入し、前記第１半導体領域を形成する工程と、
（ｅ）前記基板上に絶縁膜を形成する工程と、（ｆ）前
記絶縁膜を加工して、前記ゲート電極および前記第１半
導体領域上に共通の接続孔を開孔する工程とを有するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項３】 第１導電型を示す基板上に形成されたゲ
ート電極と、前記第１導電型と異なる第２導電型を示し
前記基板に形成された第１半導体領域とが共通の接続孔
を通して接続された配線構造を備えたＳＲＡＭメモリセ
ルを形成する半導体集積回路装置の製造方法であって、
（ａ）前記基板上に前記ゲート電極を形成する工程と、
（ｂ）前記ゲート電極をマスクとして前記基板に前記第
２導電型の不純物をイオン打ち込み法で注入し、第２半
導体領域を形成すると同時に、前記基板に抵抗層を形成
する工程と、（ｃ）前記ゲート電極の側壁にサイドウォ
ールスペーサを形成する工程と、（ｄ）前記ゲート電極
および前記サイドウォールスペーサをマスクとして前記
基板に前記第２導電型の不純物をイオン打ち込み法で注
入し、前記第１半導体領域を形成する工程と、（ｅ）前
記基板上に絶縁膜を形成する工程と、（ｆ）前記絶縁膜
を加工して、前記ゲート電極および前記第１半導体領域
上に共通の接続孔を開孔する工程とを有することを特徴
とする半導体集積回路装置の製造方法。 - 【請求項４】 第１導電型を示す基板上に形成されたゲ
ート電極と、前記第１導電型と異なる第２導電型を示し
前記基板に形成された第１半導体領域とが共通の接続孔
を通して接続された配線構造を備え、クランプダイオー
ド部とＭＩＳデバイス部とからなるＭＩＳ構造入力保護
回路を形成する半導体集積回路装置の製造方法であっ
て、（ａ）前記基板上に前記ゲート電極を形成する工程
と、（ｂ）前記ゲート電極をマスクとして前記基板に前
記第２導電型の不純物をイオン打ち込みで注入し、クラ
ンプダイオード部に第２半導体領域を形成すると同時
に、前記基板に抵抗層を形成する工程と、（ｃ）前記ゲ
ート電極をマスクとして前記基板に前記第２導電型の不
純物をイオン打ち込みで注入し、ＭＩＳデバイス部に第
３半導体領域を形成する工程と、（ｄ）前記ゲート電極
の側壁にサイドウォールスペーサを形成する工程と、
（ｅ）前記ゲート電極および前記サイドウォールスペー
サをマスクとして前記基板に前記第２導電型の不純物を
イオン打ち込み法で注入し、前記第１半導体領域を形成
する工程と、（ｆ）前記基板上に絶縁膜を形成する工程
と、（ｇ）前記絶縁膜を加工して、前記ゲート電極およ
び前記第１半導体領域上に共通の接続孔を開孔する工程
とを有し、前記第２半導体領域の不純物濃度が前記第３
半導体領域の不純物濃度よりも相対的に高く、前記第２
半導体領域の接合深さが前記第３半導体領域の接合深さ
よりも相対的に深いことを特徴とする半導体集積回路装
置の製造方法。 - 【請求項５】 第１導電型を示す基板上に形成されたゲ
ート電極と、前記第１導電型と異なる第２導電型を示し
前記基板に形成された第１半導体領域とが共通の接続孔
を通して接続された配線構造を備えたＳＲＡＭメモリセ
ルを形成する半導体集積回路装置の製造方法であって、
（ａ）前記基板上に前記ゲート電極を形成する工程と、
（ｂ）前記ゲート電極をマスクとして前記基板に前記第
２導電型の不純物をイオン打ち込みで注入し、蓄積ノー
ド部に第２半導体領域を形成すると同時に、前記基板に
抵抗層を形成する工程と、（ｃ）前記ゲート電極をマス
クとして前記基板に前記第２導電型の不純物をイオン打
ち込みで注入し、ＭＩＳデバイス部に第３半導体領域を
形成する工程と、（ｄ）前記ゲート電極の側壁にサイド
ウォールスペーサを形成する工程と、（ｅ）前記ゲート
電極および前記サイドウォールスペーサをマスクとして
前記基板に前記第２導電型の不純物をイオン打ち込み法
で注入し、前記第１半導体領域を形成する工程と、
（ｆ）前記基板上に絶縁膜を形成する工程と、（ｇ）前
記絶縁膜を加工して、前記ゲート電極および前記第１半
導体領域上に共通の接続孔を開孔する工程とを有し、前
記第２半導体領域の不純物濃度が前記第３半導体領域の
不純物濃度よりも相対的に高く、かつ前記第２半導体領
域の接合深さが前記第３半導体領域の接合深さよりも相
対的に深いことを特徴とする半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000165782A JP3751796B2 (ja) | 2000-06-02 | 2000-06-02 | 半導体集積回路装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000165782A JP3751796B2 (ja) | 2000-06-02 | 2000-06-02 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001345389A true JP2001345389A (ja) | 2001-12-14 |
| JP3751796B2 JP3751796B2 (ja) | 2006-03-01 |
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| Application Number | Title | Priority Date | Filing Date |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005368A (ja) * | 2003-06-10 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2005050998A (ja) * | 2003-07-28 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2009081452A (ja) * | 2008-11-17 | 2009-04-16 | Renesas Technology Corp | 半導体記憶装置 |
| US8395932B2 (en) | 2002-01-10 | 2013-03-12 | Renesas Electronics Corporation | Semiconductor storage device and method of fabricating the same |
| JP2016081963A (ja) * | 2014-10-10 | 2016-05-16 | トヨタ自動車株式会社 | スイッチング回路 |
-
2000
- 2000-06-02 JP JP2000165782A patent/JP3751796B2/ja not_active Expired - Fee Related
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| US8422274B2 (en) | 2002-01-10 | 2013-04-16 | Renesas Electronics Corporation | Semiconductor storage device and method of fabricating the same |
| US8908419B2 (en) | 2002-01-10 | 2014-12-09 | Renesas Electronics Corporation | Semiconductor storage device and method of fabricating the same |
| JP2005005368A (ja) * | 2003-06-10 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2005050998A (ja) * | 2003-07-28 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4561060B2 (ja) * | 2003-07-28 | 2010-10-13 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2009081452A (ja) * | 2008-11-17 | 2009-04-16 | Renesas Technology Corp | 半導体記憶装置 |
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