JP4149109B2 - 半導体集積回路装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、内部昇圧回路のクランプ素子をツェナー・ダイオードによって構成した半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
メモリＬＳＩの一種のＥＥＰＲＯＭ(Electrically Erasable and Programmable ROM)は、データの書換え（書込みおよび消去）時にゲート電極に電源電圧（Ｖcc）よりも高い電圧（Ｖpp）を印加するための定電圧発生回路を備えている。定電圧発生回路内の昇圧回路には、電圧安定化用のクランプ素子としてツェナー・ダイオードが接続され、これによって上記書換え電圧（Ｖpp）がＥＥＰＲＯＭに安定供給されるようになっている。この種のツェナー・ダイオードについては、例えば特開平１−５９９４９号公報に記載されたものが公知である。
【０００３】
上記公報に記載されたツェナー・ダイオードは、半導体基板のｐ型ウエルに形成されたｎ+型半導体領域と、このｎ+型半導体領域の下部のｐ型ウエルに形成されたｐ+型半導体領域とによって構成されている。ｐ+型半導体領域は、その平面パターンの面積がｎ+型半導体領域のそれよりも小さく、ｎ+型半導体領域のほぼ中央部に配置されている。これにより、ｐ+型半導体領域とｎ+型半導体領域とが半導体基板中で閉じた構造となり、半導体基板とその上部の絶縁膜（酸化シリコン膜）との界面における界面準位によるリーク電流の問題の発生が回避されるようになっている。
【０００４】
上記ｐ+型半導体領域が形成されたｐ型ウエルとｎ+型半導体領域とには、それらの上部を覆う絶縁膜に開孔した接続孔を通じて配線が接続されている。ｎ+型半導体領域には、その中央部、すなわちｐ+型半導体領域の上部の絶縁膜に形成された接続孔を通じて配線が接続されるようになっている。
【０００５】
【発明が解決しようとする課題】
ＥＥＰＲＯＭの微細化、高集積化が進むと、メモリセルや周辺回路を構成するＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)のソース、ドレインの接合深さが次第に浅くなり、それにつれて定電圧発生回路内のツェナー・ダイオードを構成するｎ+型半導体領域およびｐ+型半導体領域の接合深さも次第に浅くなってくる。また、ｎ+型半導体領域やｐ+型半導体領域と配線とを接続する接続孔の径も微細になり、ドライエッチングによる接続孔の開孔が困難になってくる。
【０００６】
そのため、前記公報に記載されたようなツェナー・ダイオードにおいては、ｎ+型半導体領域と配線とを接続するための接続孔を開孔する際、素子が高密度に配置されるメモリ領域などに開孔する接続孔との径の相違により、径の大きいツェナー・ダイオード形成領域の接続孔に過大な基板削れが発生し、接続孔の底部のｐｎ接合（ｐ+型半導体領域／ｎ+型半導体領域）におけるｎ+型半導体領域の厚さ（接合深さ）が極めて薄くなるために、トンネル電流などに起因するリーク電流の増加が顕在化してくる。
【０００７】
その結果、ツェナー・ダイオードの降伏（ブレークダウン）開始電圧でのリーク電流が、例えば１０μＡを超えるようになり、クランプ電圧が低下するために所望の書換え電圧が得られなくなるという問題が生じる。
【０００８】
本発明の目的は、ツェナー・ダイオードのリーク電流を低減することのできる技術を提供することにある。
【０００９】
本発明の他の目的は、基板と配線とを接続するための接続孔を形成する際に生じる基板削れを抑制することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の半導体集積回路装置は、第１導電型の半導体基板の主面に形成された第２導電型の第１半導体領域と、前記第１半導体領域の下部に形成され、その平面パターンの面積が前記第１半導体領域のそれよりも小さい第１導電型の第２半導体領域とによって構成されるツェナー・ダイオードを備え、前記第１半導体領域と配線とを接続する複数個の第１接続孔を、前記第１半導体領域と前記第２半導体領域とが接合を形成していない領域に配置するものである。
（２）本発明の半導体集積回路装置は、第１導電型の半導体基板の主面に形成された第２導電型の第１半導体領域と、前記第１半導体領域の下部に形成され、その平面パターンの面積が前記第１半導体領域のそれよりも小さい第１導電型の第２半導体領域とによって構成されるツェナー・ダイオードを備え、前記第１半導体領域と配線とを接続する複数個の第１接続孔を、前記第１半導体領域と前記第２半導体領域とが接合を形成していない領域に配置し、前記複数個の第１接続孔のそれぞれを、隣接する第１接続孔とのピッチが回路の接続孔の最小ピッチよりも大きくなるように、離間して配置するものである。
（３）本発明の半導体集積回路装置は、前記（１）または（２）において、前記複数個の第１接続孔のそれぞれを、隣接する第１接続孔とのピッチが回路の接続孔の最小ピッチよりも大きくなるように離間して配置するものである。
（４）本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）第１導電型の半導体基板の主面の第１領域に第１導電型の半導体領域を形成した後、前記第１導電型の半導体領域の上部の前記半導体基板に、その平面パターンの面積が前記第１導電型の半導体領域のそれよりも大きい第２導電型の半導体領域を形成することによって、前記第１導電型の半導体領域と前記第２導電型の半導体領域とによって構成されるツェナー・ダイオードを形成する工程、
（ｂ）前記半導体基板の主面上に絶縁膜を形成した後、前記第１導電型の半導体領域と前記第２導電型の半導体領域とが接合を形成していない領域の上部の前記絶縁膜に複数個の接続孔を形成する工程、
（ｃ）前記絶縁膜の上部に配線を形成し、前記複数個の接続孔を通じて前記配線と前記第２導電型の半導体領域とを電気的に接続する工程。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
（実施の形態１）
図１は、本実施形態のシステムＬＳＩが形成された半導体チップのブロック図である。この半導体チップ１Ａに形成されたシステムＬＳＩは、例えばＩＣカードに内蔵されて使用されるものであり、中央演算処理装置（ＣＰＵ）、入出力回路（Ｉ／Ｏ）、システムコントローラ、ウォッチドックタイマ、乱数発生器、ＲＯＭ(Read Only Memory)、ＲＡＭ(Random Access Memory)およびＥＥＰＲＯＭなどによって構成されている。
【００１４】
上記システムＬＳＩの一部を構成するＥＥＰＲＯＭは、例えばＩＣカードのデータメモリとして使用され、半導体チップ１Ａに内蔵された図２に示すような定電圧発生回路を通じて書換え（書込みおよび消去）用の高電圧（Ｖpp）が供給されるようになっている。定電圧発生回路は、例えば３〜５Ｖの外部電源電圧（Ｖcc）を昇圧して−１３Ｖ程度の書換え電圧（Ｖpp）を発生する。また、定電圧発生回路内の昇圧回路には、電圧安定化用のクランプ素子として２段のツェナー・ダイオード（Ｄ1、Ｄ2）が接続されており、これらのツェナー・ダイオード（Ｄ1、Ｄ2）によって上記書換え電圧（Ｖpp）がＥＥＰＲＯＭに安定供給されるようになっている。
【００１５】
図３は、上記ツェナー・ダイオード（Ｄ1、Ｄ2）の平面図、図４は、図３のＩＶ−ＩＶ線に沿った半導体基板の断面図、図５は、図３に示したツェナー・ダイオード（Ｄ1、Ｄ2）に接続された配線の図示を省略した概略平面図である。
【００１６】
ツェナー・ダイオード（Ｄ1、Ｄ2）のそれぞれは、半導体基板（以下、単に基板という）１のｐ型ウエル５に形成されたｎ+型半導体領域２０と、このｎ+型半導体領域２０の下部のｐ型ウエル５に形成されたｐ+型半導体領域６とによって構成されている。ｐ+型半導体領域６は、その平面パターンの面積がｎ+型半導体領域２０のそれよりも小さく、ｎ+型半導体領域２０のほぼ中央部に配置されている。
【００１７】
ｎ+型半導体領域２０の平面寸法は、例えば縦×横＝２５μｍ〜２７μｍ×２５μｍ〜２７μｍ程度であり、ｐ+型半導体領域６の平面寸法は、例えば縦×横＝２０μｍ×２０μｍ程度である。また、ｎ+型半導体領域２０の接合深さは、その中央部、すなわちｐ+型半導体領域６が形成された領域では、例えば０．１２μｍ〜０．１８μｍ程度と浅く、その周辺部、すなわちｐ+型半導体領域６が形成されていない領域では、それよりも深い。
【００１８】
上記２個のツェナー・ダイオード（Ｄ1、Ｄ2）の上部には配線２１〜２３が形成されている。これらの配線２１〜２３のうち、配線２１は、ツェナー・ダイオード（Ｄ1、Ｄ2）の上部を覆う酸化シリコン膜２９に形成された複数個の接続孔２４を通じて一方のツェナー・ダイオード（Ｄ1）のｎ+型半導体領域２０と電気的に接続されている。配線２２の一部は、酸化シリコン膜２９に形成された複数個の接続孔２４を通じてもう一方のツェナー・ダイオード（Ｄ2）のｎ+型半導体領域２０と電気的に接続されている。これらの接続孔２４は、ｎ+型半導体領域２０の周辺部、すなわちｎ+型半導体領域２０とｐ+型半導体領域６とが接合を形成していない領域に沿ってほぼ等間隔で配置されている。
【００１９】
また、配線２２の他の一部および配線２３は、酸化シリコン膜２９に形成された複数個の接続孔２５を通じてｐ型ウエル５およびｐ+型半導体領域６と電気的に接続されている。ツェナー・ダイオード（Ｄ1、Ｄ2）の一方と他方とは、配線２２を介して直列に接続されている。
【００２０】
ｎ+型半導体領域２０と第１層目の配線２１、２２とを接続する複数個の接続孔２４のそれぞれは、隣接する接続孔２４とのピッチが回路の最小ピッチよりも大きくなるように離間して配置されている。例えばこのシステムＬＳＩを構成する回路素子と第１層目の配線とを接続する接続孔同士の最小ピッチが０．９５μｍである場合は、接続孔２４同士のピッチは、３．８μｍ程度である。
【００２１】
図６は、上記接続孔２４のレイアウトと降伏（ブレークダウン）電圧以下の電圧において発生するリーク電流との関係を１段のツェナー・ダイオードについて測定した結果を示すグラフである。ここで図中の実線Ａは、前述したような本実施形態における接続孔２４のレイアウト、すなわち図７に簡略化して示すように、複数個の接続孔２４をｎ+型半導体領域２０の周辺部（ｐ+型半導体領域６と接合を形成していない領域）に配置し、かつ接続孔２４同士を離間して配置した場合である。ここでは、接続孔２４の径を０．４５μｍ、接続孔２４同士のピッチを３．８μｍとした。
【００２２】
一方、図中の実線Ｂ、破線、一点鎖線および二点鎖線は、いずれも径が０．４５μｍの接続孔２４をｐ+型半導体領域６の上部に配置した場合である。実線Ｂは、図８に示すように、複数個の接続孔２４をｐ+型半導体領域６のほぼ全域に離間して配置した場合、二点鎖線は、図９に示すように、ｐ+型半導体領域６の周辺部に密に配置した場合、一点鎖線は、図１０に示すように、ｐ+型半導体領域６の中央部に密に配置した場合、破線は、図１１に示すように、ｐ+型半導体領域６のほぼ全域に密に配置した場合をそれぞれ示している。図８の例では接続孔２４同士のピッチを３．８μｍとし、図９〜図１１の例ではいずれも０．９５μｍとした。
【００２３】
図示のように、接続孔２４をｎ+型半導体領域２０の周辺部に離間して配置する本実施形態のレイアウト（実線Ａ）は、リーク電流が最も少なかった。また、接続孔２４をｐ+型半導体領域６の上部に配置する場合でも、接続孔２４同士を離間して配置する場合（実線Ｂ）は、密に配置する場合（二点鎖線、一点鎖線および破線）に比べてリーク電流が少なかった。
【００２４】
このように、本実施形態のツェナー・ダイオード（Ｄ1、Ｄ2）は、配線２１、２２とｎ+型半導体領域２０とを接続する接続孔２４をｎ+型半導体領域２０の中央部、すなわちｐ+型半導体領域６と接合を形成している領域には配置せず、接合深さが中央部に比べて深い周辺部に配置する。これにより、ｐ+型半導体領域６の上部に接続孔２４を配置した場合に比べて、接続孔２４の底部におけるｎ+型半導体領域２０の接合深さが大きくなり、この領域におけるトンネル電流の発生が抑制されるので、降伏（ブレークダウン）電圧以下の電圧において発生するリーク電流を低減することができる。
【００２５】
また、本実施形態のツェナー・ダイオード（Ｄ1、Ｄ2）は、ｎ+型半導体領域２０と配線２１、２２とを接続する複数個の接続孔２４のそれぞれを、隣接する接続孔２４とのピッチが回路の接続孔の最小ピッチよりも大きくなるように離間して配置する。これにより、後述する製造工程で酸化シリコン膜２９をエッチングして接続孔２４を形成する際に、接続孔２４の底部における基板１の削れ量を低減することができるので、ｎ+型半導体領域２０の接合深さが浅くなる不具合を抑制することができる。隣接する接続孔２４とのピッチは、回路の接続孔の最小ピッチの少なくとも２倍以上、好ましくは３倍以上とし、より好ましくは４倍以上とする。
【００２６】
次に、周辺回路に上記のようなツェナー・ダイオード（Ｄ1、Ｄ2）を有するＥＥＰＲＯＭの製造方法の一例を図１２〜図２０を用いて説明する。なお、これらの図には、ＥＥＰＲＯＭのメモリセル(Memory cell)を構成するＭＯＮＯＳ(Metal Oxide Nitride Oxide semiconductor)型ＭＩＳＦＥＴ、周辺回路を構成するｎチャネル型ＭＩＳＦＥＴ(LV NMOS)、ｐチャネル型ＭＩＳＦＥＴ(LV PMOS)、高耐圧ｎチャネル型ＭＩＳＦＥＴ(HV NMOS)、高耐圧ｐチャネル型ＭＩＳＦＥＴ(HV PMOS)、高耐圧ｐチャネル型ＭＩＳＦＥＴ（デプレッション型）(HV PDMOS)およびツェナー・ダイオード(Zener Diode)の各１個分の領域を示す。
【００２７】
まず、図１２に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１（以下、基板という）を用意し、その主面に周知のＬＯＣＯＳ(LOCal Oxidation of Silicon)素子分離技術を用いてフィールド絶縁膜２を形成する。このとき、フィールド絶縁膜２で囲まれたアクティブ領域の基板１の表面には酸化シリコン膜１３が形成される。
【００２８】
次に、図１３に示すように、酸化シリコン膜１３を通じて基板１の一部にリン（Ｐ）イオンを注入した後、基板１をアニールすることによってｎ型拡散層３を形成する。リンイオンのドーズ量は４．５×１０12ｃｍ-2、注入エネルギーは３６０ｋｅＶとする。
【００２９】
続いて、基板１の一部にリン（Ｐ）イオンを注入し、他の一部にホウ素（Ｂ）イオンを注入した後、基板１をアニールすることによってｎ型ウエル４およびｐ型ウエル５を形成する。このときのリンイオンのドーズ量は１．２×１０13ｃｍ-2、注入エネルギーは３６０ｋｅＶとし、ホウ素イオンのドーズ量は０．８×１０13ｃｍ-2、注入エネルギーは２００ｋｅＶとする。
【００３０】
続いて、ツェナー・ダイオード形成領域のｐ型ウエル５の一部にホウ素（Ｂ）イオンを注入した後、基板１をアニールすることによってｐ+型半導体領域６Ａを形成する。ｐ+型半導体領域６Ａは、後の工程でその上部にｎ+型半導体領域２０が形成されることにより、ツェナー・ダイオード（Ｄ）の一部を構成するｐ+型半導体領域６となる。
【００３１】
次に、図１４に示すように、メモリセル形成領域の一部に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなる３層の絶縁膜によって構成されるゲート絶縁膜７を形成した後、このゲート絶縁膜７の上部にデータ書換え用のゲート電極１０を形成する。
【００３２】
ゲート絶縁膜７およびゲート電極１０を形成するには、まずメモリセル形成領域のｐ型ウエル３の表面に形成されている酸化シリコン膜１３の一部をエッチングにより除去し、続いて窒素で希釈した酸素雰囲気中で基板１を酸化することによって、上記酸化シリコン膜１３が除去された領域のｐ型ウエル３の表面に膜厚１．８ｎｍ程度の酸化シリコン膜（図示せず）を形成する。次に、基板１上にＣＶＤ法で膜厚１８ｎｍ程度の窒化シリコン膜（図示せず）を堆積した後、基板１をアニールすることによって、上記窒化シリコン膜の表面に膜厚３ｎｍ程度の酸化シリコン膜（図示せず）を形成する。
【００３３】
次に、リン（Ｐ）をドープした膜厚２００ｎｍ程度のｎ型多結晶シリコン膜（図示せず）を基板１上にＣＶＤ法で堆積し、続いてこの多結晶シリコン膜の上部にＣＶＤ法で膜厚１００ｎｍ程度の酸化シリコン膜１４を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜１４、多結晶シリコン膜およびゲート絶縁膜７の一部をエッチングすることにより、ゲート電極１０およびゲート絶縁膜７を形成する。このゲート電極１０には、データの書換え（書込みおよび消去）時に前記図２に示す定電圧発生回路を通じて書換え用の高電圧（Ｖpp）または電源電圧（Ｖcc）が供給され、その下部のゲート絶縁膜７中にトンネル効果によって電子または正孔が注入される。
【００３４】
次に、図１５に示すように、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域のｎ型拡散層３およびｐ型ウエル５の表面に膜厚２３ｎｍ程度の厚いゲート絶縁膜８を形成し、続いて他の領域のｎ型ウエル４およびｐ型ウエル５の表面に膜厚８ｎｍ程度の薄いゲート絶縁膜９を形成した後、ゲート絶縁膜８、９の上部にゲート電極１１を形成する。
【００３５】
ゲート絶縁膜８、９を形成するには、まずｎ型拡散層３、ｎ型ウエル４およびｐ型ウエル５の表面に形成されている酸化シリコン膜１３をエッチングにより除去し、続いて基板１を酸化することによって、ｎ型拡散層３、ｎ型ウエル４およびｐ型ウエル５の表面に厚いゲート絶縁膜８を形成する。次に、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域のｎ型拡散層３およびｐ型ウエル５の表面のゲート絶縁膜８を残し、他の領域のゲート絶縁膜８をエッチングにより除去した後、基板１を酸化することによって、上記他の領域のｎ型ウエル４およびｐ型ウエル５の表面に薄いゲート絶縁膜９を形成する。
【００３６】
次に、ゲート絶縁膜８、９の上部にリン（Ｐ）をドープした膜厚８０ｎｍ程度のｎ型多結晶シリコン膜（図示せず）をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜の上部にスパッタリング法で膜厚１００ｎｍ程度のＷ（タングステン）シリサイド膜（図示せず）を堆積し、さらにその上部にＣＶＤ法で膜厚１５０ｎｍ程度の酸化シリコン膜１５を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜１５、Ｗシリサイド膜および多結晶シリコン膜をエッチングすることにより、ゲート電極１１を形成する。
【００３７】
次に、図１６に示すように、ｎ型拡散層３およびｎ型ウエル４にホウ素（Ｂ）イオンを注入することによって低不純物濃度のｐ-型半導体領域１６を形成し、ｐ型ウエル５にリン（Ｐ）イオンを注入することによって低不純物濃度のｎ-型半導体領域１７を形成する。
【００３８】
次に、図１７に示すように、ゲート電極１０、１１の側壁にサイドウォールスペーサ１８を形成した後、ｎ型拡散層３およびｎ型ウエル４にホウ素（Ｂ）イオンを注入することによって、メモリセル形成領域および周辺回路形成領域に高不純物濃度のｐ+型半導体領域（ソース、ドレイン）１９を形成する。同図には示さないが、このとき、ツェナー・ダイオード形成領域のｐ型ウエル５の一部（前記図４に示す接続孔２５の下部）にもｐ+型半導体領域１９を形成する。また、ｐ型ウエル５にヒ素（Ａｓ）イオンおよびリン（Ｐ）イオンを注入することによって、周辺回路形成領域に高不純物濃度のｎ+型半導体領域（ソース、ドレイン）２０を形成し、ツェナー・ダイオード形成領域に高不純物濃度のｎ+型半導体領域２０を形成する。サイドウォールスペーサ１８は、基板１上にＣＶＤ法で堆積した酸化シリコン膜（図示せず）を異方性エッチングすることによって形成する。また、ホウ素イオンのドーズ量は２×１０15ｃｍ-2、注入エネルギーは１０ｋｅＶとし、ヒ素イオンのドーズ量は３×１０15ｃｍ-2、注入エネルギーは６０ｋｅＶとし、リンイオンのドーズ量は５×１０13ｃｍ-2、注入エネルギーは６０ｋｅＶとする。
【００３９】
ここまでの工程により、ＥＥＰＲＯＭのメモリセルを構成するＭＩＳＦＥＴおよび周辺回路を構成するＭＩＳＦＥＴが完成する。また、ｐ+型半導体領域６Ａが形成されたツェナー・ダイオード形成領域のｐ型ウエル５に上記高不純物濃度のｎ+型半導体領域２０を形成することにより、ｎ+型半導体領域２０とその下部に形成されたｐ+型半導体領域６とによって構成されるツェナー・ダイオード（Ｄ）が完成する。
【００４０】
次に、図１８に示すように、上記ＭＩＳＦＥＴおよびツェナー・ダイオード（Ｄ）の上部にＣＶＤ法で２層の酸化シリコン膜２８、２９を堆積し、続いてフォトレジスト膜をマスクにして酸化シリコン膜２８、２９をドライエッチングすることにより、上記ＭＩＳＦＥＴのソース、ドレイン（ｐ+型半導体領域１９およびｎ+型半導体領域２０）の上部に接続孔３０〜３６を形成し、ツェナー・ダイオード（Ｄ）のｎ+型半導体領域２０の上部に接続孔２４を形成し、同図には示さないツェナー・ダイオード形成領域のｐ型ウエル５の一部（前記図４に示すｐ+型半導体領域１９の上部）に接続孔２５を形成する。前述したように、ツェナー・ダイオード（Ｄ）のｎ+型半導体領域２０の上部に形成する接続孔２４は、リーク電流を低減するために、ｎ+型半導体領域２０の周辺部（ｐ+型半導体領域６の外側）、すなわちｎ+型半導体領域２０の接合深さが深い領域に配置する。
【００４１】
また、上記接続孔２４は、互いの距離を離間して配置する。本発明者の検討によれば、一般にフォトレジスト膜をマスクにしたドライエッチングで複数個の接続孔を形成する場合、接続孔を密に配置すると、レジストパターンの側壁や頂部の膜減りに起因して接続孔のアスペクト比が低下し、接続孔の底部における基板の削れ量が増加する。そのため、上記ツェナー・ダイオード（Ｄ）の場合は、接続孔２４の底部におけるｎ+型半導体領域２０の接合深さが浅くなり、リーク電流が増加する原因となる。従って、接続孔２４同士の距離を離間して配置することにより、接続孔２４の底部におけるｎ+型半導体領域２０の削れ量が低減されるため、リーク電流をさらに低減することができる。接続孔を密に配置した場合におけるレジストパターンの膜減りは、ポジ型、ネガ型を問わず発生し、さらに露光光の干渉など、種々の要因によっても引き起こされる。
【００４２】
次に、図１９に示すように、酸化シリコン膜２９の上部に第１層目の配線２１（および同図には示さない配線２２、２３）、４０〜４６を形成し、続いて配線２１（および同図には示さない配線２２、２３）、４０〜４６の上部にＣＶＤ法で酸化シリコン膜５０を堆積した後、酸化シリコン膜５０の上部に第２層目の配線５１〜５４を形成する。第１層目の配線２１、４０〜４６および第２層目の配線２５、２６、５１〜５４は、例えばＣＶＤ法で堆積したＷ（タングステン）膜やスパッタリング法で堆積したＡｌ合金膜などのメタル膜をドライエッチングすることによって形成する。なお、接続孔３０〜３６、７０の内部にＷ膜などからなるプラグ（導電性接続体）を埋め込んでから第１層目の配線２１、４０〜４６を形成してもよい。
【００４３】
その後、図２０に示すように、第２層目の配線５１〜５６の上部にＣＶＤ法で酸化シリコン膜６０を堆積し、続いて酸化シリコン膜６０の上部に上記と同様の方法で第３層目の配線６１、６２を形成した後、第３層目の配線６１、６２の上部にＣＶＤ法で堆積した酸化シリコン膜と窒化シリコン膜との積層膜などからなる表面保護膜６３を形成することにより、ＥＥＰＲＯＭが略完成する。
【００４４】
以上のように、本実施形態によれば、ツェナー・ダイオードのリーク電流を低減することができるので、降伏（ブレークダウン）開始電圧でのリーク電流を、例えば１μＡ以下まで低減することができ、定電圧発生回路で発生させた書換え電圧（Ｖpp）をＥＥＰＲＯＭに安定供給することが可能となる。
【００４５】
なお、本実施形態では、ツェナー・ダイオード（Ｄ）のｎ+型半導体領域２０と配線とを接続する複数個の接続孔２４をｎ+型半導体領域２０の周辺部のみに配置したが、例えば微細化によってｎ+型半導体領域２０の周辺部の面積が狭くなったような場合には、図２１、図２２に示すように、接続孔２４をｐ+型半導体領域６の上部に配置してもよい。この場合でも、前記図６に示すグラフの実線Ｂに示したように、接続孔２４同士の距離を離間して配置することにより、リーク電流の増加を最小限に抑えることができる。また、場合によっては、接続孔２４をｎ+型半導体領域２０およびｐ+型半導体領域６の両方にそれぞれ離間して配置することもできる。
【００４６】
また、本実施形態では、ツェナー・ダイオード（Ｄ）のｐ+型半導体領域６をｎ+型半導体領域の中央部に配置したが、例えば図２３に示すように、中央部以外の領域に配置してもよい。この場合も、ｎ+型半導体領域２０と配線とを接続する複数個の接続孔２４は、ｎ+型半導体領域２０とｐ+型半導体領域６とが接合を形成していない領域に配置する。
【００４７】
また、複数個の接続孔２４の一部をｐ+型半導体領域６の上部に配置してもよいが、この場合は、接続孔２４同士の距離を離間して配置することにより、リーク電流の増加を最小限に抑えることができる。
【００４８】
また、前記図４に示すｐ+型半導体領域１９は、基板削れによる素子特性への影響が比較的小さい領域であるため、この上部に形成する接続孔２５は、接続孔２５同士のピッチを回路の最小ピッチとしてもよい。
【００４９】
（実施の形態２）
本実施形態のシステムＬＳＩは、ＥＥＰＲＯＭの周辺回路の一部にバイポーラ・トランジスタを含んだ構成になっている。
【００５０】
図２４は、バイポーラ・トランジスタ（Ｂｉｐ）が形成された基板１の要部断面図、図２５は、このバイポーラ・トランジスタ（Ｂｉｐ）のエミッタ領域７０、ベース領域７１およびコレクタ領域７２のそれぞれと図示しない配線とを接続する接続孔７３〜７４のレイアウトを示す平面図である。
【００５１】
例えばｎｐｎ型バイポーラ・トランジスタの場合、ベース電流の主成分は、ベース領域７１からエミッタ領域７０に流れる正孔電流である。ところが、ドライエッチングによってエミッタ領域７０の上部に接続孔７３を形成する際、接続孔７３の底部において基板削れが生じると、エミッタ領域７０が実効的に浅くなる。そのため、ベース領域７１からエミッタ領域７０に注入された少数キャリアである正孔がエミッタ電極に達し易くなり、ベース電流が増加する結果、直流電流増幅率（ｈFE）が低下してしまう。すなわち、エミッタ領域７０の基板削れは、ベース領域７１やコレクタ領域７２での基板削れに比べて素子特性への影響が大きい。
【００５２】
そこで、本実施形態では、エミッタ領域７０の上部の接続孔７３同士のピッチを、素子特性への影響が比較的小さいベース領域７１やコレクタ領域７２の上部の接続孔７４、７５同士のピッチよりも大きくすることによって、エミッタ領域７０の上部に接続孔７３を形成する際の基板削れ量を低減する。
【００５３】
図２６は、エミッタ領域の上部の接続孔のピッチと直流電流増幅率ｈFE（コレクタ電流ＩC／ベース電流ＩB）との関係を示すグラフである。図示のように、接続孔を最小ピッチで９行２列（合計１８個）配置した場合と、接続孔を千鳥配置にしてピッチを広げ、９個配置した場合とを比較すると、接続孔のピッチを広げたときの直流電流増幅率ｈFEは、最小ピッチにしたときの７６から１５９ｎに改善された。
【００５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５５】
例えば前記実施形態では、ｐ型ウエルに形成されたｎ+型半導体領域と、このｎ+型半導体領域の下部のｐ型ウエルに形成されたｐ+型半導体領域とによって構成されたツェナー・ダイオードに適用した場合について説明したが、本発明は、導電型が上記とは逆になったツェナー・ダイオード、すなわちｎ型ウエルに形成されたｐ+型半導体領域と、このｐ+型半導体領域の下部のｎ型ウエルに形成されたｎ+型半導体領域とによって構成されたツェナー・ダイオードにも適用することができる。
【００５６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００５７】
本発明によれば、ツェナー・ダイオードの降伏（ブレークダウン）開始電圧でのリーク電流を大幅に低減することができるので、例えばＥＥＰＲＯＭの定電圧発生回路に本発明構造のツェナー・ダイオードを適用することにより、定電圧発生回路で発生させた書換え電圧をＥＥＰＲＯＭに安定供給することが可能となる。
【００５８】
また、本発明によれば、基板と配線とを接続するための接続孔を形成する際に生じる基板削れを抑制することができる。これにより、例えばツェナー・ダイオードの半導体領域と配線とを接続するための接続孔を形成する際、接続孔の底部における半導体領域の接合深さが浅くなる不具合を防止できるので、ツェナー・ダイオードのリーク電流をさらに低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるシステムＬＳＩが形成された半導体チップのブロック図である。
【図２】本発明の一実施の形態であるシステムＬＳＩに内蔵された定電圧発生回路の回路図である。
【図３】本発明の一実施の形態であるシステムＬＳＩに形成されたツェナー・ダイオードの平面図である。
【図４】図３のＩＶ−ＩＶ線に沿った半導体基板の断面図である。
【図５】図３に示したツェナー・ダイオードに接続された配線の図示を省略した概略平面図である。
【図６】ツェナー・ダイオードの上部に形成する接続孔のレイアウトとブレークダウン電圧以下の電圧において発生するリーク電流との関係を１段のツェナー・ダイオードについて測定した結果を示すグラフである。
【図７】ツェナー・ダイオードの上部に形成する接続孔のレイアウトを簡略化して示す平面図である。
【図８】ツェナー・ダイオードの上部に形成する接続孔のレイアウトを簡略化して示す平面図である。
【図９】ツェナー・ダイオードの上部に形成する接続孔のレイアウトを簡略化して示す平面図である。
【図１０】ツェナー・ダイオードの上部に形成する接続孔のレイアウトを簡略化して示す平面図である。
【図１１】ツェナー・ダイオードの上部に形成する接続孔のレイアウトを簡略化して示す平面図である。
【図１２】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２１】ツェナー・ダイオードの上部に形成する接続孔のレイアウトを簡略化して示す平面図および断面図である。
【図２２】ツェナー・ダイオードの上部に形成する接続孔のレイアウトを簡略化して示す平面図および断面図である。
【図２３】ツェナー・ダイオードの上部に形成する接続孔のレイアウトを簡略化して示す平面図および断面図である。
【図２４】本発明の他の実施の形態であるシステムＬＳＩを示す半導体基板の要部断面図である。
【図２５】本発明の他の実施の形態であるシステムＬＳＩに形成されたバイポーラ・トランジスタおよびそれに形成される接続孔のレイアウトを示す平面図である。
【図２６】エミッタ領域の上部に形成される接続孔のピッチと直流電流増幅率ｈFE（コレクタ電流ＩC／ベース電流ＩB）との関係を示すグラフである。
【符号の説明】
１ 半導体基板
１Ａ 半導体チップ
２ フィールド絶縁膜
３ ｎ型拡散層
４ ｎ型ウエル
５ ｐ型ウエル
６ ｐ+型半導体領域
６Ａ ｐ+型半導体領域
７、８、９ ゲート絶縁膜
１０、１１ ゲート電極
１３、１４、１５ 酸化シリコン膜
１６ ｐ-型半導体領域
１７ ｎ-型半導体領域
１８ サイドウォールスペーサ
１９ ｐ+型半導体領域（ソース、ドレイン）
２０ ｎ+型半導体領域（ソース、ドレイン）
２１〜２３ 配線
２４、２５ 接続孔
２８、２９ 酸化シリコン膜
３０〜３６ 接続孔
４０〜４６ 配線
５０ 酸化シリコン膜
５１〜５６ 配線
６０ 酸化シリコン膜
６１、６２ 配線
６３ 表面保護膜
７０ エミッタ領域
７１ ベース領域
７２ コレクタ領域
７３〜７５ 接続孔
Ｂｉｐ バイポーラ・トランジスタ
Ｄ、Ｄ1、Ｄ2 ツェナー・ダイオード
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、内部昇圧回路のクランプ素子をツェナー・ダイオードによって構成した半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
メモリＬＳＩの一種のＥＥＰＲＯＭ(Electrically Erasable and Programmable ROM)は、データの書換え（書込みおよび消去）時にゲート電極に電源電圧（Ｖcc）よりも高い電圧（Ｖpp）を印加するための定電圧発生回路を備えている。定電圧発生回路内の昇圧回路には、電圧安定化用のクランプ素子としてツェナー・ダイオードが接続され、これによって上記書換え電圧（Ｖpp）がＥＥＰＲＯＭに安定供給されるようになっている。この種のツェナー・ダイオードについては、例えば特開平１−５９９４９号公報に記載されたものが公知である。
【０００３】
上記公報に記載されたツェナー・ダイオードは、半導体基板のｐ型ウエルに形成されたｎ+型半導体領域と、このｎ+型半導体領域の下部のｐ型ウエルに形成されたｐ+型半導体領域とによって構成されている。ｐ+型半導体領域は、その平面パターンの面積がｎ+型半導体領域のそれよりも小さく、ｎ+型半導体領域のほぼ中央部に配置されている。これにより、ｐ+型半導体領域とｎ+型半導体領域とが半導体基板中で閉じた構造となり、半導体基板とその上部の絶縁膜（酸化シリコン膜）との界面における界面準位によるリーク電流の問題の発生が回避されるようになっている。
【０００４】
上記ｐ+型半導体領域が形成されたｐ型ウエルとｎ+型半導体領域とには、それらの上部を覆う絶縁膜に開孔した接続孔を通じて配線が接続されている。ｎ+型半導体領域には、その中央部、すなわちｐ+型半導体領域の上部の絶縁膜に形成された接続孔を通じて配線が接続されるようになっている。
【０００５】
【発明が解決しようとする課題】
ＥＥＰＲＯＭの微細化、高集積化が進むと、メモリセルや周辺回路を構成するＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)のソース、ドレインの接合深さが次第に浅くなり、それにつれて定電圧発生回路内のツェナー・ダイオードを構成するｎ+型半導体領域およびｐ+型半導体領域の接合深さも次第に浅くなってくる。また、ｎ+型半導体領域やｐ+型半導体領域と配線とを接続する接続孔の径も微細になり、ドライエッチングによる接続孔の開孔が困難になってくる。
【０００６】
そのため、前記公報に記載されたようなツェナー・ダイオードにおいては、ｎ+型半導体領域と配線とを接続するための接続孔を開孔する際、素子が高密度に配置されるメモリ領域などに開孔する接続孔との径の相違により、径の大きいツェナー・ダイオード形成領域の接続孔に過大な基板削れが発生し、接続孔の底部のｐｎ接合（ｐ+型半導体領域／ｎ+型半導体領域）におけるｎ+型半導体領域の厚さ（接合深さ）が極めて薄くなるために、トンネル電流などに起因するリーク電流の増加が顕在化してくる。
【０００７】
その結果、ツェナー・ダイオードの降伏（ブレークダウン）開始電圧でのリーク電流が、例えば１０μＡを超えるようになり、クランプ電圧が低下するために所望の書換え電圧が得られなくなるという問題が生じる。
【０００８】
本発明の目的は、ツェナー・ダイオードのリーク電流を低減することのできる技術を提供することにある。
【０００９】
本発明の他の目的は、基板と配線とを接続するための接続孔を形成する際に生じる基板削れを抑制することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の半導体集積回路装置は、第１導電型の半導体基板の主面に形成された第２導電型の第１半導体領域と、前記第１半導体領域の下部に形成され、その平面パターンの面積が前記第１半導体領域のそれよりも小さい第１導電型の第２半導体領域とによって構成されるツェナー・ダイオードを備え、前記第１半導体領域と配線とを接続する複数個の第１接続孔を、前記第１半導体領域と前記第２半導体領域とが接合を形成していない領域に配置するものである。
（２）本発明の半導体集積回路装置は、第１導電型の半導体基板の主面に形成された第２導電型の第１半導体領域と、前記第１半導体領域の下部に形成され、その平面パターンの面積が前記第１半導体領域のそれよりも小さい第１導電型の第２半導体領域とによって構成されるツェナー・ダイオードを備え、前記第１半導体領域と配線とを接続する複数個の第１接続孔を、前記第１半導体領域と前記第２半導体領域とが接合を形成していない領域に配置し、前記複数個の第１接続孔のそれぞれを、隣接する第１接続孔とのピッチが回路の接続孔の最小ピッチよりも大きくなるように、離間して配置するものである。
（３）本発明の半導体集積回路装置は、前記（１）または（２）において、前記複数個の第１接続孔のそれぞれを、隣接する第１接続孔とのピッチが回路の接続孔の最小ピッチよりも大きくなるように離間して配置するものである。
（４）本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）第１導電型の半導体基板の主面の第１領域に第１導電型の半導体領域を形成した後、前記第１導電型の半導体領域の上部の前記半導体基板に、その平面パターンの面積が前記第１導電型の半導体領域のそれよりも大きい第２導電型の半導体領域を形成することによって、前記第１導電型の半導体領域と前記第２導電型の半導体領域とによって構成されるツェナー・ダイオードを形成する工程、
（ｂ）前記半導体基板の主面上に絶縁膜を形成した後、前記第１導電型の半導体領域と前記第２導電型の半導体領域とが接合を形成していない領域の上部の前記絶縁膜に複数個の接続孔を形成する工程、
（ｃ）前記絶縁膜の上部に配線を形成し、前記複数個の接続孔を通じて前記配線と前記第２導電型の半導体領域とを電気的に接続する工程。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
（実施の形態１）
図１は、本実施形態のシステムＬＳＩが形成された半導体チップのブロック図である。この半導体チップ１Ａに形成されたシステムＬＳＩは、例えばＩＣカードに内蔵されて使用されるものであり、中央演算処理装置（ＣＰＵ）、入出力回路（Ｉ／Ｏ）、システムコントローラ、ウォッチドックタイマ、乱数発生器、ＲＯＭ(Read Only Memory)、ＲＡＭ(Random Access Memory)およびＥＥＰＲＯＭなどによって構成されている。
【００１４】
上記システムＬＳＩの一部を構成するＥＥＰＲＯＭは、例えばＩＣカードのデータメモリとして使用され、半導体チップ１Ａに内蔵された図２に示すような定電圧発生回路を通じて書換え（書込みおよび消去）用の高電圧（Ｖpp）が供給されるようになっている。定電圧発生回路は、例えば３〜５Ｖの外部電源電圧（Ｖcc）を昇圧して−１３Ｖ程度の書換え電圧（Ｖpp）を発生する。また、定電圧発生回路内の昇圧回路には、電圧安定化用のクランプ素子として２段のツェナー・ダイオード（Ｄ1、Ｄ2）が接続されており、これらのツェナー・ダイオード（Ｄ1、Ｄ2）によって上記書換え電圧（Ｖpp）がＥＥＰＲＯＭに安定供給されるようになっている。
【００１５】
図３は、上記ツェナー・ダイオード（Ｄ1、Ｄ2）の平面図、図４は、図３のＩＶ−ＩＶ線に沿った半導体基板の断面図、図５は、図３に示したツェナー・ダイオード（Ｄ1、Ｄ2）に接続された配線の図示を省略した概略平面図である。
【００１６】
ツェナー・ダイオード（Ｄ1、Ｄ2）のそれぞれは、半導体基板（以下、単に基板という）１のｐ型ウエル５に形成されたｎ+型半導体領域２０と、このｎ+型半導体領域２０の下部のｐ型ウエル５に形成されたｐ+型半導体領域６とによって構成されている。ｐ+型半導体領域６は、その平面パターンの面積がｎ+型半導体領域２０のそれよりも小さく、ｎ+型半導体領域２０のほぼ中央部に配置されている。
【００１７】
ｎ+型半導体領域２０の平面寸法は、例えば縦×横＝２５μｍ〜２７μｍ×２５μｍ〜２７μｍ程度であり、ｐ+型半導体領域６の平面寸法は、例えば縦×横＝２０μｍ×２０μｍ程度である。また、ｎ+型半導体領域２０の接合深さは、その中央部、すなわちｐ+型半導体領域６が形成された領域では、例えば０．１２μｍ〜０．１８μｍ程度と浅く、その周辺部、すなわちｐ+型半導体領域６が形成されていない領域では、それよりも深い。
【００１８】
上記２個のツェナー・ダイオード（Ｄ1、Ｄ2）の上部には配線２１〜２３が形成されている。これらの配線２１〜２３のうち、配線２１は、ツェナー・ダイオード（Ｄ1、Ｄ2）の上部を覆う酸化シリコン膜２９に形成された複数個の接続孔２４を通じて一方のツェナー・ダイオード（Ｄ1）のｎ+型半導体領域２０と電気的に接続されている。配線２２の一部は、酸化シリコン膜２９に形成された複数個の接続孔２４を通じてもう一方のツェナー・ダイオード（Ｄ2）のｎ+型半導体領域２０と電気的に接続されている。これらの接続孔２４は、ｎ+型半導体領域２０の周辺部、すなわちｎ+型半導体領域２０とｐ+型半導体領域６とが接合を形成していない領域に沿ってほぼ等間隔で配置されている。
【００１９】
また、配線２２の他の一部および配線２３は、酸化シリコン膜２９に形成された複数個の接続孔２５を通じてｐ型ウエル５およびｐ+型半導体領域６と電気的に接続されている。ツェナー・ダイオード（Ｄ1、Ｄ2）の一方と他方とは、配線２２を介して直列に接続されている。
【００２０】
ｎ+型半導体領域２０と第１層目の配線２１、２２とを接続する複数個の接続孔２４のそれぞれは、隣接する接続孔２４とのピッチが回路の最小ピッチよりも大きくなるように離間して配置されている。例えばこのシステムＬＳＩを構成する回路素子と第１層目の配線とを接続する接続孔同士の最小ピッチが０．９５μｍである場合は、接続孔２４同士のピッチは、３．８μｍ程度である。
【００２１】
図６は、上記接続孔２４のレイアウトと降伏（ブレークダウン）電圧以下の電圧において発生するリーク電流との関係を１段のツェナー・ダイオードについて測定した結果を示すグラフである。ここで図中の実線Ａは、前述したような本実施形態における接続孔２４のレイアウト、すなわち図７に簡略化して示すように、複数個の接続孔２４をｎ+型半導体領域２０の周辺部（ｐ+型半導体領域６と接合を形成していない領域）に配置し、かつ接続孔２４同士を離間して配置した場合である。ここでは、接続孔２４の径を０．４５μｍ、接続孔２４同士のピッチを３．８μｍとした。
【００２２】
一方、図中の実線Ｂ、破線、一点鎖線および二点鎖線は、いずれも径が０．４５μｍの接続孔２４をｐ+型半導体領域６の上部に配置した場合である。実線Ｂは、図８に示すように、複数個の接続孔２４をｐ+型半導体領域６のほぼ全域に離間して配置した場合、二点鎖線は、図９に示すように、ｐ+型半導体領域６の周辺部に密に配置した場合、一点鎖線は、図１０に示すように、ｐ+型半導体領域６の中央部に密に配置した場合、破線は、図１１に示すように、ｐ+型半導体領域６のほぼ全域に密に配置した場合をそれぞれ示している。図８の例では接続孔２４同士のピッチを３．８μｍとし、図９〜図１１の例ではいずれも０．９５μｍとした。
【００２３】
図示のように、接続孔２４をｎ+型半導体領域２０の周辺部に離間して配置する本実施形態のレイアウト（実線Ａ）は、リーク電流が最も少なかった。また、接続孔２４をｐ+型半導体領域６の上部に配置する場合でも、接続孔２４同士を離間して配置する場合（実線Ｂ）は、密に配置する場合（二点鎖線、一点鎖線および破線）に比べてリーク電流が少なかった。
【００２４】
このように、本実施形態のツェナー・ダイオード（Ｄ1、Ｄ2）は、配線２１、２２とｎ+型半導体領域２０とを接続する接続孔２４をｎ+型半導体領域２０の中央部、すなわちｐ+型半導体領域６と接合を形成している領域には配置せず、接合深さが中央部に比べて深い周辺部に配置する。これにより、ｐ+型半導体領域６の上部に接続孔２４を配置した場合に比べて、接続孔２４の底部におけるｎ+型半導体領域２０の接合深さが大きくなり、この領域におけるトンネル電流の発生が抑制されるので、降伏（ブレークダウン）電圧以下の電圧において発生するリーク電流を低減することができる。
【００２５】
また、本実施形態のツェナー・ダイオード（Ｄ1、Ｄ2）は、ｎ+型半導体領域２０と配線２１、２２とを接続する複数個の接続孔２４のそれぞれを、隣接する接続孔２４とのピッチが回路の接続孔の最小ピッチよりも大きくなるように離間して配置する。これにより、後述する製造工程で酸化シリコン膜２９をエッチングして接続孔２４を形成する際に、接続孔２４の底部における基板１の削れ量を低減することができるので、ｎ+型半導体領域２０の接合深さが浅くなる不具合を抑制することができる。隣接する接続孔２４とのピッチは、回路の接続孔の最小ピッチの少なくとも２倍以上、好ましくは３倍以上とし、より好ましくは４倍以上とする。
【００２６】
次に、周辺回路に上記のようなツェナー・ダイオード（Ｄ1、Ｄ2）を有するＥＥＰＲＯＭの製造方法の一例を図１２〜図２０を用いて説明する。なお、これらの図には、ＥＥＰＲＯＭのメモリセル(Memory cell)を構成するＭＯＮＯＳ(Metal Oxide Nitride Oxide semiconductor)型ＭＩＳＦＥＴ、周辺回路を構成するｎチャネル型ＭＩＳＦＥＴ(LV NMOS)、ｐチャネル型ＭＩＳＦＥＴ(LV PMOS)、高耐圧ｎチャネル型ＭＩＳＦＥＴ(HV NMOS)、高耐圧ｐチャネル型ＭＩＳＦＥＴ(HV PMOS)、高耐圧ｐチャネル型ＭＩＳＦＥＴ（デプレッション型）(HV PDMOS)およびツェナー・ダイオード(Zener Diode)の各１個分の領域を示す。
【００２７】
まず、図１２に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１（以下、基板という）を用意し、その主面に周知のＬＯＣＯＳ(LOCal Oxidation of Silicon)素子分離技術を用いてフィールド絶縁膜２を形成する。このとき、フィールド絶縁膜２で囲まれたアクティブ領域の基板１の表面には酸化シリコン膜１３が形成される。
【００２８】
次に、図１３に示すように、酸化シリコン膜１３を通じて基板１の一部にリン（Ｐ）イオンを注入した後、基板１をアニールすることによってｎ型拡散層３を形成する。リンイオンのドーズ量は４．５×１０12ｃｍ-2、注入エネルギーは３６０ｋｅＶとする。
【００２９】
続いて、基板１の一部にリン（Ｐ）イオンを注入し、他の一部にホウ素（Ｂ）イオンを注入した後、基板１をアニールすることによってｎ型ウエル４およびｐ型ウエル５を形成する。このときのリンイオンのドーズ量は１．２×１０13ｃｍ-2、注入エネルギーは３６０ｋｅＶとし、ホウ素イオンのドーズ量は０．８×１０13ｃｍ-2、注入エネルギーは２００ｋｅＶとする。
【００３０】
続いて、ツェナー・ダイオード形成領域のｐ型ウエル５の一部にホウ素（Ｂ）イオンを注入した後、基板１をアニールすることによってｐ+型半導体領域６Ａを形成する。ｐ+型半導体領域６Ａは、後の工程でその上部にｎ+型半導体領域２０が形成されることにより、ツェナー・ダイオード（Ｄ）の一部を構成するｐ+型半導体領域６となる。
【００３１】
次に、図１４に示すように、メモリセル形成領域の一部に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなる３層の絶縁膜によって構成されるゲート絶縁膜７を形成した後、このゲート絶縁膜７の上部にデータ書換え用のゲート電極１０を形成する。
【００３２】
ゲート絶縁膜７およびゲート電極１０を形成するには、まずメモリセル形成領域のｐ型ウエル３の表面に形成されている酸化シリコン膜１３の一部をエッチングにより除去し、続いて窒素で希釈した酸素雰囲気中で基板１を酸化することによって、上記酸化シリコン膜１３が除去された領域のｐ型ウエル３の表面に膜厚１．８ｎｍ程度の酸化シリコン膜（図示せず）を形成する。次に、基板１上にＣＶＤ法で膜厚１８ｎｍ程度の窒化シリコン膜（図示せず）を堆積した後、基板１をアニールすることによって、上記窒化シリコン膜の表面に膜厚３ｎｍ程度の酸化シリコン膜（図示せず）を形成する。
【００３３】
次に、リン（Ｐ）をドープした膜厚２００ｎｍ程度のｎ型多結晶シリコン膜（図示せず）を基板１上にＣＶＤ法で堆積し、続いてこの多結晶シリコン膜の上部にＣＶＤ法で膜厚１００ｎｍ程度の酸化シリコン膜１４を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜１４、多結晶シリコン膜およびゲート絶縁膜７の一部をエッチングすることにより、ゲート電極１０およびゲート絶縁膜７を形成する。このゲート電極１０には、データの書換え（書込みおよび消去）時に前記図２に示す定電圧発生回路を通じて書換え用の高電圧（Ｖpp）または電源電圧（Ｖcc）が供給され、その下部のゲート絶縁膜７中にトンネル効果によって電子または正孔が注入される。
【００３４】
次に、図１５に示すように、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域のｎ型拡散層３およびｐ型ウエル５の表面に膜厚２３ｎｍ程度の厚いゲート絶縁膜８を形成し、続いて他の領域のｎ型ウエル４およびｐ型ウエル５の表面に膜厚８ｎｍ程度の薄いゲート絶縁膜９を形成した後、ゲート絶縁膜８、９の上部にゲート電極１１を形成する。
【００３５】
ゲート絶縁膜８、９を形成するには、まずｎ型拡散層３、ｎ型ウエル４およびｐ型ウエル５の表面に形成されている酸化シリコン膜１３をエッチングにより除去し、続いて基板１を酸化することによって、ｎ型拡散層３、ｎ型ウエル４およびｐ型ウエル５の表面に厚いゲート絶縁膜８を形成する。次に、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域のｎ型拡散層３およびｐ型ウエル５の表面のゲート絶縁膜８を残し、他の領域のゲート絶縁膜８をエッチングにより除去した後、基板１を酸化することによって、上記他の領域のｎ型ウエル４およびｐ型ウエル５の表面に薄いゲート絶縁膜９を形成する。
【００３６】
次に、ゲート絶縁膜８、９の上部にリン（Ｐ）をドープした膜厚８０ｎｍ程度のｎ型多結晶シリコン膜（図示せず）をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜の上部にスパッタリング法で膜厚１００ｎｍ程度のＷ（タングステン）シリサイド膜（図示せず）を堆積し、さらにその上部にＣＶＤ法で膜厚１５０ｎｍ程度の酸化シリコン膜１５を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜１５、Ｗシリサイド膜および多結晶シリコン膜をエッチングすることにより、ゲート電極１１を形成する。
【００３７】
次に、図１６に示すように、ｎ型拡散層３およびｎ型ウエル４にホウ素（Ｂ）イオンを注入することによって低不純物濃度のｐ-型半導体領域１６を形成し、ｐ型ウエル５にリン（Ｐ）イオンを注入することによって低不純物濃度のｎ-型半導体領域１７を形成する。
【００３８】
次に、図１７に示すように、ゲート電極１０、１１の側壁にサイドウォールスペーサ１８を形成した後、ｎ型拡散層３およびｎ型ウエル４にホウ素（Ｂ）イオンを注入することによって、メモリセル形成領域および周辺回路形成領域に高不純物濃度のｐ+型半導体領域（ソース、ドレイン）１９を形成する。同図には示さないが、このとき、ツェナー・ダイオード形成領域のｐ型ウエル５の一部（前記図４に示す接続孔２５の下部）にもｐ+型半導体領域１９を形成する。また、ｐ型ウエル５にヒ素（Ａｓ）イオンおよびリン（Ｐ）イオンを注入することによって、周辺回路形成領域に高不純物濃度のｎ+型半導体領域（ソース、ドレイン）２０を形成し、ツェナー・ダイオード形成領域に高不純物濃度のｎ+型半導体領域２０を形成する。サイドウォールスペーサ１８は、基板１上にＣＶＤ法で堆積した酸化シリコン膜（図示せず）を異方性エッチングすることによって形成する。また、ホウ素イオンのドーズ量は２×１０15ｃｍ-2、注入エネルギーは１０ｋｅＶとし、ヒ素イオンのドーズ量は３×１０15ｃｍ-2、注入エネルギーは６０ｋｅＶとし、リンイオンのドーズ量は５×１０13ｃｍ-2、注入エネルギーは６０ｋｅＶとする。
【００３９】
ここまでの工程により、ＥＥＰＲＯＭのメモリセルを構成するＭＩＳＦＥＴおよび周辺回路を構成するＭＩＳＦＥＴが完成する。また、ｐ+型半導体領域６Ａが形成されたツェナー・ダイオード形成領域のｐ型ウエル５に上記高不純物濃度のｎ+型半導体領域２０を形成することにより、ｎ+型半導体領域２０とその下部に形成されたｐ+型半導体領域６とによって構成されるツェナー・ダイオード（Ｄ）が完成する。
【００４０】
次に、図１８に示すように、上記ＭＩＳＦＥＴおよびツェナー・ダイオード（Ｄ）の上部にＣＶＤ法で２層の酸化シリコン膜２８、２９を堆積し、続いてフォトレジスト膜をマスクにして酸化シリコン膜２８、２９をドライエッチングすることにより、上記ＭＩＳＦＥＴのソース、ドレイン（ｐ+型半導体領域１９およびｎ+型半導体領域２０）の上部に接続孔３０〜３６を形成し、ツェナー・ダイオード（Ｄ）のｎ+型半導体領域２０の上部に接続孔２４を形成し、同図には示さないツェナー・ダイオード形成領域のｐ型ウエル５の一部（前記図４に示すｐ+型半導体領域１９の上部）に接続孔２５を形成する。前述したように、ツェナー・ダイオード（Ｄ）のｎ+型半導体領域２０の上部に形成する接続孔２４は、リーク電流を低減するために、ｎ+型半導体領域２０の周辺部（ｐ+型半導体領域６の外側）、すなわちｎ+型半導体領域２０の接合深さが深い領域に配置する。
【００４１】
また、上記接続孔２４は、互いの距離を離間して配置する。本発明者の検討によれば、一般にフォトレジスト膜をマスクにしたドライエッチングで複数個の接続孔を形成する場合、接続孔を密に配置すると、レジストパターンの側壁や頂部の膜減りに起因して接続孔のアスペクト比が低下し、接続孔の底部における基板の削れ量が増加する。そのため、上記ツェナー・ダイオード（Ｄ）の場合は、接続孔２４の底部におけるｎ+型半導体領域２０の接合深さが浅くなり、リーク電流が増加する原因となる。従って、接続孔２４同士の距離を離間して配置することにより、接続孔２４の底部におけるｎ+型半導体領域２０の削れ量が低減されるため、リーク電流をさらに低減することができる。接続孔を密に配置した場合におけるレジストパターンの膜減りは、ポジ型、ネガ型を問わず発生し、さらに露光光の干渉など、種々の要因によっても引き起こされる。
【００４２】
次に、図１９に示すように、酸化シリコン膜２９の上部に第１層目の配線２１（および同図には示さない配線２２、２３）、４０〜４６を形成し、続いて配線２１（および同図には示さない配線２２、２３）、４０〜４６の上部にＣＶＤ法で酸化シリコン膜５０を堆積した後、酸化シリコン膜５０の上部に第２層目の配線５１〜５４を形成する。第１層目の配線２１、４０〜４６および第２層目の配線２５、２６、５１〜５４は、例えばＣＶＤ法で堆積したＷ（タングステン）膜やスパッタリング法で堆積したＡｌ合金膜などのメタル膜をドライエッチングすることによって形成する。なお、接続孔３０〜３６、７０の内部にＷ膜などからなるプラグ（導電性接続体）を埋め込んでから第１層目の配線２１、４０〜４６を形成してもよい。
【００４３】
その後、図２０に示すように、第２層目の配線５１〜５６の上部にＣＶＤ法で酸化シリコン膜６０を堆積し、続いて酸化シリコン膜６０の上部に上記と同様の方法で第３層目の配線６１、６２を形成した後、第３層目の配線６１、６２の上部にＣＶＤ法で堆積した酸化シリコン膜と窒化シリコン膜との積層膜などからなる表面保護膜６３を形成することにより、ＥＥＰＲＯＭが略完成する。
【００４４】
以上のように、本実施形態によれば、ツェナー・ダイオードのリーク電流を低減することができるので、降伏（ブレークダウン）開始電圧でのリーク電流を、例えば１μＡ以下まで低減することができ、定電圧発生回路で発生させた書換え電圧（Ｖpp）をＥＥＰＲＯＭに安定供給することが可能となる。
【００４５】
なお、本実施形態では、ツェナー・ダイオード（Ｄ）のｎ+型半導体領域２０と配線とを接続する複数個の接続孔２４をｎ+型半導体領域２０の周辺部のみに配置したが、例えば微細化によってｎ+型半導体領域２０の周辺部の面積が狭くなったような場合には、図２１、図２２に示すように、接続孔２４をｐ+型半導体領域６の上部に配置してもよい。この場合でも、前記図６に示すグラフの実線Ｂに示したように、接続孔２４同士の距離を離間して配置することにより、リーク電流の増加を最小限に抑えることができる。また、場合によっては、接続孔２４をｎ+型半導体領域２０およびｐ+型半導体領域６の両方にそれぞれ離間して配置することもできる。
【００４６】
また、本実施形態では、ツェナー・ダイオード（Ｄ）のｐ+型半導体領域６をｎ+型半導体領域の中央部に配置したが、例えば図２３に示すように、中央部以外の領域に配置してもよい。この場合も、ｎ+型半導体領域２０と配線とを接続する複数個の接続孔２４は、ｎ+型半導体領域２０とｐ+型半導体領域６とが接合を形成していない領域に配置する。
【００４７】
また、複数個の接続孔２４の一部をｐ+型半導体領域６の上部に配置してもよいが、この場合は、接続孔２４同士の距離を離間して配置することにより、リーク電流の増加を最小限に抑えることができる。
【００４８】
また、前記図４に示すｐ+型半導体領域１９は、基板削れによる素子特性への影響が比較的小さい領域であるため、この上部に形成する接続孔２５は、接続孔２５同士のピッチを回路の最小ピッチとしてもよい。
【００４９】
（実施の形態２）
本実施形態のシステムＬＳＩは、ＥＥＰＲＯＭの周辺回路の一部にバイポーラ・トランジスタを含んだ構成になっている。
【００５０】
図２４は、バイポーラ・トランジスタ（Ｂｉｐ）が形成された基板１の要部断面図、図２５は、このバイポーラ・トランジスタ（Ｂｉｐ）のエミッタ領域７０、ベース領域７１およびコレクタ領域７２のそれぞれと図示しない配線とを接続する接続孔７３〜７４のレイアウトを示す平面図である。
【００５１】
例えばｎｐｎ型バイポーラ・トランジスタの場合、ベース電流の主成分は、ベース領域７１からエミッタ領域７０に流れる正孔電流である。ところが、ドライエッチングによってエミッタ領域７０の上部に接続孔７３を形成する際、接続孔７３の底部において基板削れが生じると、エミッタ領域７０が実効的に浅くなる。そのため、ベース領域７１からエミッタ領域７０に注入された少数キャリアである正孔がエミッタ電極に達し易くなり、ベース電流が増加する結果、直流電流増幅率（ｈFE）が低下してしまう。すなわち、エミッタ領域７０の基板削れは、ベース領域７１やコレクタ領域７２での基板削れに比べて素子特性への影響が大きい。
【００５２】
そこで、本実施形態では、エミッタ領域７０の上部の接続孔７３同士のピッチを、素子特性への影響が比較的小さいベース領域７１やコレクタ領域７２の上部の接続孔７４、７５同士のピッチよりも大きくすることによって、エミッタ領域７０の上部に接続孔７３を形成する際の基板削れ量を低減する。
【００５３】
図２６は、エミッタ領域の上部の接続孔のピッチと直流電流増幅率ｈFE（コレクタ電流ＩC／ベース電流ＩB）との関係を示すグラフである。図示のように、接続孔を最小ピッチで９行２列（合計１８個）配置した場合と、接続孔を千鳥配置にしてピッチを広げ、９個配置した場合とを比較すると、接続孔のピッチを広げたときの直流電流増幅率ｈFEは、最小ピッチにしたときの７６から１５９ｎに改善された。
【００５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５５】
例えば前記実施形態では、ｐ型ウエルに形成されたｎ+型半導体領域と、このｎ+型半導体領域の下部のｐ型ウエルに形成されたｐ+型半導体領域とによって構成されたツェナー・ダイオードに適用した場合について説明したが、本発明は、導電型が上記とは逆になったツェナー・ダイオード、すなわちｎ型ウエルに形成されたｐ+型半導体領域と、このｐ+型半導体領域の下部のｎ型ウエルに形成されたｎ+型半導体領域とによって構成されたツェナー・ダイオードにも適用することができる。
【００５６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００５７】
本発明によれば、ツェナー・ダイオードの降伏（ブレークダウン）開始電圧でのリーク電流を大幅に低減することができるので、例えばＥＥＰＲＯＭの定電圧発生回路に本発明構造のツェナー・ダイオードを適用することにより、定電圧発生回路で発生させた書換え電圧をＥＥＰＲＯＭに安定供給することが可能となる。
【００５８】
また、本発明によれば、基板と配線とを接続するための接続孔を形成する際に生じる基板削れを抑制することができる。これにより、例えばツェナー・ダイオードの半導体領域と配線とを接続するための接続孔を形成する際、接続孔の底部における半導体領域の接合深さが浅くなる不具合を防止できるので、ツェナー・ダイオードのリーク電流をさらに低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるシステムＬＳＩが形成された半導体チップのブロック図である。
【図２】本発明の一実施の形態であるシステムＬＳＩに内蔵された定電圧発生回路の回路図である。
【図３】本発明の一実施の形態であるシステムＬＳＩに形成されたツェナー・ダイオードの平面図である。
【図４】図３のＩＶ−ＩＶ線に沿った半導体基板の断面図である。
【図５】図３に示したツェナー・ダイオードに接続された配線の図示を省略した概略平面図である。
【図６】ツェナー・ダイオードの上部に形成する接続孔のレイアウトとブレークダウン電圧以下の電圧において発生するリーク電流との関係を１段のツェナー・ダイオードについて測定した結果を示すグラフである。
【図７】ツェナー・ダイオードの上部に形成する接続孔のレイアウトを簡略化して示す平面図である。
【図８】ツェナー・ダイオードの上部に形成する接続孔のレイアウトを簡略化して示す平面図である。
【図９】ツェナー・ダイオードの上部に形成する接続孔のレイアウトを簡略化して示す平面図である。
【図１０】ツェナー・ダイオードの上部に形成する接続孔のレイアウトを簡略化して示す平面図である。
【図１１】ツェナー・ダイオードの上部に形成する接続孔のレイアウトを簡略化して示す平面図である。
【図１２】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるシステムＬＳＩの製造方法を示す半導体基板の要部断面図である。
【図２１】ツェナー・ダイオードの上部に形成する接続孔のレイアウトを簡略化して示す平面図および断面図である。
【図２２】ツェナー・ダイオードの上部に形成する接続孔のレイアウトを簡略化して示す平面図および断面図である。
【図２３】ツェナー・ダイオードの上部に形成する接続孔のレイアウトを簡略化して示す平面図および断面図である。
【図２４】本発明の他の実施の形態であるシステムＬＳＩを示す半導体基板の要部断面図である。
【図２５】本発明の他の実施の形態であるシステムＬＳＩに形成されたバイポーラ・トランジスタおよびそれに形成される接続孔のレイアウトを示す平面図である。
【図２６】エミッタ領域の上部に形成される接続孔のピッチと直流電流増幅率ｈFE（コレクタ電流ＩC／ベース電流ＩB）との関係を示すグラフである。
【符号の説明】
１ 半導体基板
１Ａ 半導体チップ
２ フィールド絶縁膜
３ ｎ型拡散層
４ ｎ型ウエル
５ ｐ型ウエル
６ ｐ+型半導体領域
６Ａ ｐ+型半導体領域
７、８、９ ゲート絶縁膜
１０、１１ ゲート電極
１３、１４、１５ 酸化シリコン膜
１６ ｐ-型半導体領域
１７ ｎ-型半導体領域
１８ サイドウォールスペーサ
１９ ｐ+型半導体領域（ソース、ドレイン）
２０ ｎ+型半導体領域（ソース、ドレイン）
２１〜２３ 配線
２４、２５ 接続孔
２８、２９ 酸化シリコン膜
３０〜３６ 接続孔
４０〜４６ 配線
５０ 酸化シリコン膜
５１〜５６ 配線
６０ 酸化シリコン膜
６１、６２ 配線
６３ 表面保護膜
７０ エミッタ領域
７１ ベース領域
７２ コレクタ領域
７３〜７５ 接続孔
Ｂｉｐ バイポーラ・トランジスタ
Ｄ、Ｄ1、Ｄ2 ツェナー・ダイオード
Claims (11)
- 第１導電型の半導体基板の第１領域に形成された第２導電型の第１半導体領域と、前記第１半導体領域の下部の前記半導体基板に形成され、その平面パターンの面積が前記第１半導体領域のそれよりも小さい第１導電型の第２半導体領域とを有するツェナー・ダイオードと、
前記半導体基板の第２領域に形成されたＭＩＳＦＥＴとを備えた半導体集積回路装置であって、
前記半導体基板に形成された第１導電型の第３半導体領域であって、前記第１および第２半導体領域を囲む第３半導体領域と、
前記半導体基板に形成された第２導電型の第４半導体領域であって、前記第３半導体領域を囲む第４半導体領域と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜に形成され、かつ、前記第１半導体領域に接続する複数個の第１接続孔と、
前記絶縁膜に形成され、かつ、前記ＭＩＳＦＥＴのソース領域およびドレイン領域に接続する複数個の第２接続孔とを有し、
前記第２半導体領域は前記第３半導体領域よりも高い不純物濃度で構成され、
前記第１半導体領域は前記第４半導体領域よりも高い不純物濃度で構成され、
前記第２半導体領域と接合を形成している領域における前記第１半導体領域の接合深さは、前記半導体基板と接合を形成している領域における前記第１半導体領域の接合深さよりも浅く構成され、
前記複数個の第１接続孔は、前記第１半導体領域と前記第２半導体領域とが接合を形成していない領域に配置されており、
前記第１接続孔と前記第２接続孔とは、フォトレジスト膜をマスクにしたドライエッチングにより同時に形成されたものであり、
前記複数個の第１接続孔間のピッチは、前記複数個の第２接続孔間の最小ピッチよりも大きくなるように離間して配置したことを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、前記第２半導体領域は、前記第１半導体領域のほぼ中央部に配置され、前記複数個の第１接続孔は、前記第１半導体領域の周辺部に配置されていることを特徴とする半導体集積回路装置。
- 請求項１または２記載の半導体集積回路装置において、前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする半導体集積回路装置。
- 請求項１または２記載の半導体集積回路装置において、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする半導体集積回路装置。
- 請求項１〜４のいずれか一項に記載の半導体集積回路装置において、前記複数個の第１接続孔間のピッチは、前記複数個の第２接続孔間の最小ピッチの２倍以上であることを特徴とする半導体集積回路装置。
- 請求項１〜５のいずれか一項に記載の半導体集積回路装置において、前記複数個の第１接続孔間のピッチは、前記複数個の第２接続孔間の最小ピッチの３倍以上であることを特徴とする半導体集積回路装置。
- 請求項１〜６のいずれか一項に記載の半導体集積回路装置において、前記複数個の第１接続孔間のピッチは、前記複数個の第２接続孔間の最小ピッチの４倍以上であることを特徴とする半導体集積回路装置。
- 第１導電型の半導体基板の第１領域にツェナー・ダイオードを有し、前記半導体基板の第２領域にＭＩＳＦＥＴを有する半導体集積回路装置の製造方法であって、
（ａ）前記第１領域の半導体基板に第２導電型の第４半導体領域を形成する工程と、
（ｂ）前記第１領域の前記第４半導体領域内に第１導電型の第３半導体領域を形成する工程であって、前記第２領域の半導体基板に第１導電型の第５半導体領域を形成する工程と、
（ｃ）前記第１領域の前記第３半導体領域内に第１導電型の第２半導体領域を形成する工程と、
（ｄ）前記第１領域の前記第２半導体領域の上部の前記半導体基板に、その平面パターンの面積が前記第２半導体領域のそれよりも大きい第２導電型の第１半導体領域を形成する工程であって、前記第２領域の前記第５半導体領域内に、前記ＭＩＳＦＥＴのソース領域およびドレイン領域となる第２導電型の第６半導体領域を形成する工程と、
（ｅ）前記半導体基板上に絶縁膜を形成する工程と、
（ｆ）前記第１領域の前記絶縁膜に、前記第１半導体領域上であって前記第１半導体領域と前記第２半導体領域とが接合を形成していない領域に、複数個の第１接続孔を形成する工程であって、前記第２領域の前記絶縁膜に、前記第６半導体領域に接続する複数個の第２接続孔を形成する工程とを有し、
前記第２半導体領域と接合を形成している領域における前記第１半導体領域の接合深さは、前記半導体基板と接合を形成している領域における前記第１半導体領域の接合深さよりも浅く構成されており、
前記第２半導体領域は前記第３半導体領域よりも高い不純物濃度で構成されており、
前記第１半導体領域は前記第４半導体領域よりも高い不純物濃度で構成されており、
前記第１および第２半導体領域とで、ツェナー・ダイオードを形成しており、
前記第１接続孔と前記第２接続孔とは、フォトレジスト膜をマスクにしたドライエッチングにより同時に形成され、
前記複数個の第１接続孔間のピッチは、前記複数個の第２接続孔の最小ピッチよりも大きくなるようにして離間して配置されていることを特徴とする半導体集積回路装置の製造方法。 - 請求項８記載の半導体集積回路装置の製造方法において、
前記第２半導体領域は、前記第１半導体領域のほぼ中央部に配置され、前記複数個の第１接続孔は、前記第１半導体領域の周辺部に配置されていることを特徴とする半導体集積回路装置の製造方法。 - 請求項８または９記載の半導体集積回路装置の製造方法において、
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする半導体集積回路装置の製造方法。 - 請求項８または９記載の半導体集積回路装置の製造方法において、
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000020920A JP4149109B2 (ja) | 2000-01-28 | 2000-01-28 | 半導体集積回路装置およびその製造方法 |
| TW90101161A TW573365B (en) | 2000-01-28 | 2001-01-18 | Semiconductor integrated circuit device and manufacturing method of the same |
| KR1020010003573A KR100738366B1 (ko) | 2000-01-28 | 2001-01-22 | 반도체 집적회로장치 및 그 제조방법 |
| US09/768,471 US6803644B2 (en) | 2000-01-28 | 2001-01-25 | Semiconductor integrated circuit device and method of manufacturing the same |
| US10/942,860 US7064090B2 (en) | 2000-01-28 | 2004-09-17 | Method of manufacturing a semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000020920A JP4149109B2 (ja) | 2000-01-28 | 2000-01-28 | 半導体集積回路装置およびその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001210839A JP2001210839A (ja) | 2001-08-03 |
| JP2001210839A5 JP2001210839A5 (ja) | 2005-02-03 |
| JP4149109B2 true JP4149109B2 (ja) | 2008-09-10 |
Family
ID=18547400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000020920A Expired - Fee Related JP4149109B2 (ja) | 2000-01-28 | 2000-01-28 | 半導体集積回路装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6803644B2 (ja) |
| JP (1) | JP4149109B2 (ja) |
| KR (1) | KR100738366B1 (ja) |
| TW (1) | TW573365B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101334A (ja) | 2003-09-25 | 2005-04-14 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US6977195B1 (en) * | 2004-08-16 | 2005-12-20 | Fasl, Llc | Test structure for characterizing junction leakage current |
| KR100644895B1 (ko) | 2004-12-15 | 2006-11-15 | 엘지전자 주식회사 | 자기정렬방식에 의한 양방향문턱전압 특성을 갖는제너다이오드의 제조방법 |
| KR100861294B1 (ko) * | 2006-02-24 | 2008-10-01 | 주식회사 하이닉스반도체 | 반도체 회로용 정전기 보호소자 |
| JP2008218564A (ja) * | 2007-03-01 | 2008-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US7876547B2 (en) * | 2007-05-30 | 2011-01-25 | International Business Machines Corporation | Vertical parallel plate capacitor structures |
| US7698678B2 (en) * | 2007-05-30 | 2010-04-13 | International Business Machines Corporation | Methodology for automated design of vertical parallel plate capacitors |
| US20090102016A1 (en) * | 2007-10-22 | 2009-04-23 | International Business Machines Corporation | Design structure incorporating vertical parallel plate capacitor structures |
| JP5255305B2 (ja) | 2008-03-27 | 2013-08-07 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| US20130075747A1 (en) * | 2011-09-23 | 2013-03-28 | Robert J. Purtell | Esd protection using low leakage zener diodes formed with microwave radiation |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3886579A (en) * | 1972-07-28 | 1975-05-27 | Hitachi Ltd | Avalanche photodiode |
| US3881179A (en) * | 1972-08-23 | 1975-04-29 | Motorola Inc | Zener diode structure having three terminals |
| JPS6048765B2 (ja) * | 1977-12-19 | 1985-10-29 | 日本電気株式会社 | 定電圧半導体集積回路 |
| US4441114A (en) * | 1981-12-22 | 1984-04-03 | International Business Machines Corporation | CMOS Subsurface breakdown zener diode |
| JPS5988871A (ja) * | 1982-11-12 | 1984-05-22 | バ−・ブラウン・コ−ポレ−ション | 高安定低電圧集積回路表面下降状ダイオ−ド構造体及びその製造方法 |
| US4590664A (en) * | 1983-07-29 | 1986-05-27 | Harris Corporation | Method of fabricating low noise reference diodes and transistors |
| US4646114A (en) * | 1984-12-31 | 1987-02-24 | Raytheon Company | Integrated circuit Zener diode |
| JPS62110435A (ja) * | 1985-11-04 | 1987-05-21 | シ−メンス、アクチエンゲゼルシヤフト | 加入者線の過電圧保護用集積回路装置 |
| JPS6366974A (ja) * | 1986-09-08 | 1988-03-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6459949A (en) | 1987-08-31 | 1989-03-07 | Hitachi Ltd | Manufacture of semiconductor integrated circuit device |
| JPH03108376A (ja) * | 1989-09-21 | 1991-05-08 | New Japan Radio Co Ltd | 埋込型ツェナーダイオードおよびその製法 |
| US5027165A (en) * | 1990-05-22 | 1991-06-25 | Maxim Integrated Products | Buried zener diode |
| US5929503A (en) * | 1992-01-16 | 1999-07-27 | Harris Corporation | Punch-through diodes and applications |
| EP0597537B1 (en) * | 1992-11-12 | 1998-02-11 | Koninklijke Philips Electronics N.V. | Electron tube comprising a semiconductor cathode |
| JP3353388B2 (ja) * | 1993-06-23 | 2002-12-03 | 株式会社デンソー | 電力用半導体装置 |
| JP3148510B2 (ja) * | 1994-05-18 | 2001-03-19 | ローム株式会社 | ツェナーダイオード |
| JPH0856002A (ja) * | 1994-08-12 | 1996-02-27 | Sony Corp | ダイオード |
| JP4278721B2 (ja) * | 1994-09-30 | 2009-06-17 | テキサス インスツルメンツ インコーポレイテツド | 高い逆降伏電圧を有するツェナーダイオード |
| EP0720237A1 (en) * | 1994-12-30 | 1996-07-03 | STMicroelectronics S.r.l. | Zener diode for integrated circuits |
| US5756387A (en) * | 1994-12-30 | 1998-05-26 | Sgs-Thomson Microelectronics S.R.L. | Method for forming zener diode with high time stability and low noise |
| US5691554A (en) * | 1995-12-15 | 1997-11-25 | Motorola, Inc. | Protection circuit |
| US6114872A (en) * | 1996-05-31 | 2000-09-05 | Nippon Steel Corporation | Differential input circuit |
-
2000
- 2000-01-28 JP JP2000020920A patent/JP4149109B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-18 TW TW90101161A patent/TW573365B/zh not_active IP Right Cessation
- 2001-01-22 KR KR1020010003573A patent/KR100738366B1/ko not_active IP Right Cessation
- 2001-01-25 US US09/768,471 patent/US6803644B2/en not_active Expired - Lifetime
-
2004
- 2004-09-17 US US10/942,860 patent/US7064090B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20010013611A1 (en) | 2001-08-16 |
| US7064090B2 (en) | 2006-06-20 |
| TW573365B (en) | 2004-01-21 |
| US20050032298A1 (en) | 2005-02-10 |
| US6803644B2 (en) | 2004-10-12 |
| JP2001210839A (ja) | 2001-08-03 |
| KR20010078051A (ko) | 2001-08-20 |
| KR100738366B1 (ko) | 2007-07-12 |
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Legal Events
| Date | Code | Title | Description |
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|
| A977 | Report on retrieval |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130704 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
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|
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