TW573365B - Semiconductor integrated circuit device and manufacturing method of the same - Google Patents

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Yoshiaki Kamigaki
Hideki Yasuoka
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Description

573365 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明(1 ) 本發明係有關一種半導體積體電路裝置及其製造方法 ’特別是有關適用於利用穩壓二極體來構成內部昇壓電路 的箝位元件之半導體積體電路裝置而有效的技術。 目己憶體 L S I Z —*種 E E P R 〇M ( Electrically Erasableand Programmable ROM )係具備有於資料重寫(寫 入及消去)時,欲對閘電極施加高於電源電壓(V c c ) 的電壓(Vpp)之定電壓發生電路。在定電壓發生電路 內的昇壓電路連接穩壓二極體以作爲電壓安定化用之箝位 元件,藉此上述重寫電壓(V p p )就會安定供給到 E E P R 0 Μ。就此種穩壓二極體而言,例如有記載於曰 本特開平第1 一 5 9 9 4 9號公報者乃爲公知的。 上述公報所記載的穩壓二極體是利用被形成在半導體 基板的Ρ型陷阱之η 4型半導體區域、和被形成在此1^|型 半導體區域的下部ρ型陷阱之ρ型半導體區域所構成的。 p h型半導體區域係爲其平面圖案面積小於η +型半導體區 域的面積,被配置在η +型半導體區域的略中央部。藉此 ρ 1型半導體區域和η 1型半導體區域即爲可在半導體基板 中閉合的構造,避免經由半導體基板和其上部的絕緣膜( 矽氧化膜)之界面方面的界面準位發生漏電流的問題。 在形成上述Ρ 1型半導體區域之ρ型陷阱和η 1型半導 體區域乃通過在覆蓋該些的上部之絕緣膜開孔的連接孔, 而連接有配線。在η 1型半尊體區域乃通過被形成在其中央 部亦即Ρ 1型半導體區域的上部絕緣膜之連接孔,而連接有 配線。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
裝 -4- 573365 A7 ----------------- B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(2 ) 爲增進E E P R〇Μ的微細化、高積體化,構成記憶 格和周邊電路的Μ I S F E T ( Metal Insulator Semiconductor Field Effect Transistor)的源極、汲極之接合 深度就要漸漸變淺,就此而言,構成定電壓發生電路內的 穩壓二極體之η 1型半導體區域及p +型半導體區域的接合 深度也要漸漸變淺。又,連接n h型半導體區域、ρ +型半 導體區域和配線的連接孔直徑也要很微細,經由乾式蝕刻 的連接孔之開孔就會變得很難。 因此,如前述公報所記載的穩壓二極體方面,欲開設 用以連接η +型半導體區域和配線的連接孔之際,因與在高 密度配置元件的記憶區域等所開設的連接孔之直徑不同, 會在直徑大的穩壓二極體形成區區域之連接孔發生過大的 基板硏削,連接孔底部的ρ η接合(ρ 1型半導體區域/ η +型半導體區域)方面的η 1型半導體區域之厚度(接合 深度)極薄的緣故,起因於隧道電流等之漏電流會明顯增 加。 其結果,在穩壓二極體擊穿(breakdown )開始電壓的 漏電流,例如會超過1 0 μΑ,箝位電壓降低的關係,就 會發生無法獲得所期望之重寫電壓的問題。 本發明之目的在於提供一種可減低穩壓二極體之漏電 流的技術。 本發明之另一目的在於提供一種可抑制在形成欲連接 基板與配線的連接孔之際所發生的基板硏削之技術。 本發明之前述及其他目的和新的特徵,¢1本詳細說明 (請先閱讀背面之注意事項再填寫本頁)
裝 訂: 本紙張尺度適用中國國家標準(CNS)A“1規格αίο X 297公釐) -5- 573365 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(3 ) 書的記述及所附圖面即可明白。 就本案所揭示的發明當中,只是簡單地說明代表性的 槪要,如以下所述。 (1 )本發明之半導體積體電路裝置係具備有:藉由 被形成在第1導電型半導體基板主面之第2導電型之第1 半導體區域、和被形成在前述第1半導體區域下部,其平 面圖案的面積小於前述第1半導體區域的面積之第1導電 型之第2半導體區域所構成的穩壓二極體;將連接前述第 1半導體區域和配線的複數個第1連接孔,配置在不與前 述第1半導體區域和前述第2半導體區域形成接合的區域 〇 (2 )本發明之半導體積體電路裝置係具備有:藉由 被形成在第1導電型半導體基板主面之第2導電型之第1 半導體區域、和被形成在前述第1半導體區域下部,其平 面圖案的面積小於前述第1半導體區域的面積之第1導電 型之第2半導體區域所構成的穩壓二極體;將連接前述第 1半導體區域和配線的複數個第1連接孔,配置在不與前 述第1半導體區域和前述第2半導體區域形成接合的區域 ,各自與鄰接的第1連接孔之節距小於電路之連接孔的最 小節距而予離間來配置前述複數個第1連接孔。 (3 )本發明之半導體積體電路裝置,乃於前述(1 )或(2 )中,前述複數個第1連接孔,是各自與鄰接的 第1連接孔之節距小於電路之連接孔的最小節距而予離間 配置的。 本紙張尺度適用中國國家標牟(CNS)A4規格(210 X 297公爱) ' -6- (請先閱讀背面之注意事項再填寫本頁)
裝 . 573365 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(4 ) (4 )本發明之半導體積體電路裝置的製造方法係包 括以下工程。 (a )藉由在第1導電型半導體基板主面的第1區域 形成第1導電型半導體區域後,在前述第1薄電型半導體 區域上部的前述半導體基板,形成其平面圖案的面積大於 前述第1導電型半導體區域的面積之第2導電型半導體區 域,而形成利用前述第1導電型半導體區域和前述第2導 電型半導體區域所構成的穩壓二極體之工程、 (b )在前述半導體基板主面上形成絕緣膜後,在不 與前述第1導電型半導體區域和前述第2導電型半導體區 域形成接合的區域之上部的前述絕緣膜,形成複數個連接 孔之工程、 (c )在前述絕緣膜上部形成配線,通過前述複數個 連接孔而加以電氣連接前述配線與前述第2導電型半導體 區域之工程。 以下根據圖面詳細說明本發明之實施形態。再者,於 用來說明實施形態的所有圖面中,具有同一機能的元件附 上同一符號,其重複之說明予以省略。 (實施形態1 ) 第1圖係爲形成有本實施形態之系統L S I之半導體 晶片的方塊圖。被形成在此半導體晶片1 A的系統L S I ,例如爲一種裝置在I C卡內所使用的,藉由中央演算處 理裝置(C P U )、輸出入電路(I /〇)、系統控制器 (請先閱讀背面之注意事項再填寫本頁)
裝· . 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 573365 Α7 __________________ Β7 經濟部智慈財產局員工消費合作社印製 五、發明說明(5 ) 、監控時間、隨機數產生器、R〇M ( Read Only Memory )、R A Μ ( Random Access Memory )及 EEPR〇 M 等 所構成的。 構成上述系統L S I的一部分之E E P R〇Μ,例如 可用作I C卡中的資料記憶體,通過裝置在半導體晶片 1 A內之如第2圖所示的定電壓發生電路,而成爲供給重 寫(寫入及消去)用高電壓(Vpp)。定電壓發生電路 係爲例如昇壓3〜5 V的外部電源電壓(V c c ),而發 生—13V左右的重寫電壓(VPP)。又,於定電壓發 生電路內的昇壓電路連接一 2段穩壓二極體(D i、D 2 ) 作爲電壓安定化用箝位元件,利用該些個穩壓二極體(D i 、D 2 ),上述重寫電壓(V P P )就會安定供給到 E E P R 〇 Μ。 第3圖係爲上述穩壓二極體(D !、D 2 )之平面圖, 第4圖係爲沿著第3圖之I V — I V線之半導體基板之斷 面圖,第5圖係爲省略連接到第3圖所示的穩壓二極體( D i、D 2 )的配線圖式之槪略平面圖。 各個穩壓二極體(D 1、D 2 )係爲藉由被形成在半導 體基板(以下簡稱基板)1的P型陷阱5之η 1型半導體區 域2 0、和被形成在此η 1型半導體區域2 0的下部ρ型陷 阱5之Ρ 4型半導體區域6所構成的。ρ 1型半導體區域6 係爲其平面圖案的面積小於η 1型半導體區域2 0的面積, 被配置在η +型半導體區域2 0的略中央部。 η +型半導體區域2 0的平面尺寸,例如爲縱X橫= (請先閱讀背面之注意事項再填寫本頁)
裝 訂· 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -8- 573365 A7
五、發明說明(6 ) (請先閱讀背面之注意事項再填寫本頁.) 25//m 〜27//mx25#m 〜27//m 左右,p 1 型半 導體區域6的平面尺寸,例如爲縱X橫二2 0 // m X 2 0 V m左右。又,n 1型半導體區域2 0的接合深度中,其中 央部亦即形成ρ 1型半導體區域6的區域,例如變淺 〇 · 1 2 // m〜〇 · 1 8 // m左右,其周邊部亦即未形成 P +型半導體區域6的區域,則較此爲深。 在上述2個穩壓二極體(D !、D 2 )的上部,形成配 線2 1〜2 3。該些配線2 1〜2 3當中,配線2 1係通 過被形成在覆蓋穩壓二極體(D i、D 2 )之上部的矽氧化 膜2 9的複數個連接孔2 4,而與一方的穩壓二極體(d ! ),之n 1型半導體區域2 〇電氣連接。配線2 2的一部分係 通過被形成在矽氧化膜2 9的複數個連接孔2 4,而與另 一方的穩壓二極體(D 2 )之η 1型半導體區域2 0電氣連 接。該些連接孔2 4係沿著n h型半導體區域2 0的周邊部 亦即不與n 1型半導體區域2 〇和ρ Ί型半導體區域6形成 接合的區域,而以略等間隔的被配置。 經濟部智慧財產局員工消費合作社印製 又,配線2 2另一部分及配線2 3係通過被形成在矽 氧化膜2 9的複數個連接孔2 5,而與P型陷阱5及p 1型 半導體區域6電氣連接。所謂的穩壓二極體(Di、D2) 之一方與另一方,係介於配線2 2而被串聯。 連接η ]型半導體區域20和第1層配線21、22的 複數個連接孔2 4,係各自與鄰接的連接孔2 4之節距大 於電路的最小節距而予離間配置的。例如用來連接構成此 系統L S I的電路兀件和第1層配線的連接孔彼此的最小 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -9- 573365 A7 B7 經濟部智慧財產局員工消費合作社印製 i、發明說明(7 ) 節距爲Ο · 9 5 # m時,連接孔2 4彼此的節距爲3 · 8 V m左右。 第6圖係表示於1段的穩壓二極體測定上述連接孔 2 4的佈置和擊穿(breakdown )電壓以下的電壓中所發生 的漏電流之關係的結果之座標圖。此圖中的實線A係爲如 前所述的本實施形態中之連接孔2 4的佈置,亦即如第7 圖簡略化所示,將複數個連接孔2 4配置在η H型半導體區 域2 0的周邊部(不與P +型半導體區域6形成接合的區域 ),且將連接孔2 4彼此離間而配置的場合。此例中,連 接孔2 4的直徑爲0 · 4 5 v m,連接孔2 4彼此的節距 爲 3 · 8 // m。 另一方面,圖中的實線B、虛線、中心線及假想線, 將任何直徑爲0 . 4 5 # m的連接孔2 4配置在p 1型半導 體區域6之上部的場合。實線B乃如第8圖所示,表示將 複數個連接孔2 4,離間而配置在p 1型半導體區域6的略 全區的場合,假想線乃如第9圖所示,表示細密地配置在 P +型半導體區域6之周邊部的場合,中心線乃如第1 0圖 所示,表示細密地配置在p 1型半導體區域6之中央部的場 合’虛線乃如第1 1圖所示,表示P 1型半導體區域6之略 全區的場合。第8圖之實例中,連接孔2 4彼此之節距爲 3 · 8 a m,第9圖〜第1 1圖之實例中,均爲〇· 9 5 β m 。 如圖所示,將連接孔2 4離間而配置在η 1型半導體區 ^ 2 〇的周邊部之本實施形態的佈置(實線A ),漏電流 (請先閱讀背面之注意事項再填寫本頁)
裝 . 本紙張尺;艾適用中國國家標準(CNS)A4規格(210 X 297公釐) -10- 573365 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明(8 ) 是最少的。又,即使是將連接孔2 4配置在P |型半導體區 域6之上部的場合,彼此離間而配置連接孔2 4的場合( 實線B ),其漏電流比細密配置的場合(假想線、中心線 及虛線)少。 按此,本實施形態之穩壓二極體(D i、D 2 )是將連 接配線2 1、2 2和η 1型半導體區域2 0的連接孔2 4, 配置在不與η +型半導體區域2 0之中央部亦即ρ 1型半導 體區域6形成接合的區域,而是配置在接合深度比中央部 深的周邊部。藉此,連接孔2 4之底部方面的η κ型半導體 區域2 0之接合深度會比在p 1型半導體區域6的上部配置 連接孔2 4的場合大,此區域中發生的隧道電流會受抑制 ,就可減低在擊穿(breakdown )電壓以下的電壓所發生的 漏電流。 又,本實施形態之穩壓二極體(D i、I) 2 )係將連接 n f型半導體區域2 〇和配線2 1、2 2的複數個連接孔 2 4 ’自各與鄰接的連接孔2 4之節距大於電路的連接孔 之最小節距’予以離間而配置。藉此,就可在後述之製造 工程蝕刻矽氧化膜2 9而形成連接孔2 4的時候,減低連 接孔2 4之底部方面的基板1硏削量,抑制n 1型半導體區 域2 0之接合深度變淺的不當。與鄰接的連接孔2 4之節 距爲電路之連接孔的最小節距之至少2倍以上,最好爲3 倍以上,更理想爲4倍以上。 . 其次’用第1 2圖〜第2 0圖來說明在周邊電路具有 如上所述之穩壓二極體(D i、D 2 )的E E P R〇Μ之製 (請先閱讀背面之注意事項再填寫本頁)
裝 .
本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) -11 - 573365 A7 B7 五、發明說明(9 ) 造方法的其中一例。再者,於該些圖中,表示構成 E E P R〇Μ之記憶格(Memory cell )的Μ〇N〇S ( Metal Oxide Nitride Oxide semiconductor )型 Μ I S F Ε 丁 、構成周邊電路之n通道型MI SFET (LV NM〇S )、 p通道型MI SFET (LV PMOS )、高耐壓n通道型 Μ I S F E T ( HV NMOS )、高耐壓p通道型 Μ I S F E T ( HV PMOS )、高耐壓p通道型 Μ I S F E T (低壓型)(HV PDMOS )及穩壓二極體(
Zener Diode )之平均各1個的區域。 首先,如第1 2圖所示,例如準備由p型單結晶矽所 形成的半導體基板1 (以下稱基板),在其主面利用周知 的 L 〇 C 〇 S ( LOCal Oxidation of Silicon )元件分離技術 來形成圖場絕緣膜2。此時,就會在利用圖場絕緣膜2所 圍住的有源區域之基板1的表面形成砂氧化膜1 3。 其次,如第1 3圖所示,通過矽氧化膜1 3而在基板 1的一邰分注入磷(ρ )離子後,令基板1進行退火處理 ’藉此形成η型擴散層3。磷離子的劑量爲4 . 5 X 1 0 1 2 c m — 2,注入功率爲 3 6 0 k e V。 接著,在基板1的一部分注入磷(P )離子,在另--部分注入硼(B )離子後,令基板1進行退火處理,藉此 形成η型陷阱4及ρ型陷丨讲5。此時的磷離子之劑量爲 1 · 2 X 1〇1 3 c m - 2,注入功率爲3 6〇k e ν ,硼離 子的劑量爲0 · 8 x 1 0 1 3 c m ~ 2,注入功率爲2 0 0 k e V 〇 本紙張尺度適用中國國家標準(CNS)A‘l規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) .裝·------—訂·-------1 «^^1' 經濟部智慧財產局員工消費合作社印製 -12- 573365 A7 ___ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(10 ) 接著’在穩壓二極體形成區域的P型陷阱5之一部分 注入硼(B )離子後,令基板1進行退火處理,藉此形成 P +型半導體區域6 A。p +型半導體區域6 A是藉由在之 後的工程於其上部形成n +型半導體區域2 〇,加以構成穩 壓二極體(D )的一部分之p +型半導體區域6。 其次’如第1 4圖所示,在記憶格形成區域的一部分 ’形成利用由矽氧化膜、氮化矽膜及矽氧化膜所形成的3 層絕緣膜所構成的閘絕緣膜7後,在此閘絕緣膜7的上部 形成資料重寫用閘電極1 〇。 對於形成閘絕緣膜7及閘電極1 〇是先利用蝕刻除去 被形成在記憶格形成區域的p型陷阱3之表面的矽氧化膜 1 3之一部分,接著在利用氮而稀釋的氧氣氛中令基板1 氧化,藉此在除去上述矽氧化膜1 3的區域之p型陷阱3 的表面,形成膜厚1 · 8 n m左右的矽氧化膜(圖未示) 。其次,在基板1上用C V D法堆積膜厚1 8 n m左右的 氮化矽膜(圖未示)後,藉由令基板1進行退火處理,在 上述氮化矽膜的表面形成膜厚3 n m左右的矽氧化膜(圖 未示)。 其次,在摻雜磷(P )之膜厚2 0 0 n m左右的n型 多結晶矽膜(圖未示),在基板1上用C V D法加以堆積 ,接著在此多結晶矽膜的上部用C V D法加以堆積膜厚 1〇0 n m左右的矽氧化膜1 4後,以光阻膜爲光罩,力π 以蝕刻矽氧化膜1 4、多結晶矽膜及閘絕緣膜7的一部分 ,藉此形成閘電極1 0及閘絕緣膜7。針對閘電極1 〇於 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
裝 -13- 573365 A7 ___ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(11 ) 資料重寫(寫入及消去)時,通過前述第2圖所示的定電 壓發生電路,而供給重寫用之高電壓(V p p )或電源電 壓(V c c ),在其下部的閘絕緣膜7中利用隧道效果而 注入電子或正孔。 其次,如第1 5圖所示,在記憶格形成區域及高耐壓 Μ 1 S F E T形成區域之η型擴散層3及p型陷阱5的表 面,形成膜厚2 3 n m左右的厚閘絕緣膜8,接著在另一 區域的η型陷阱4及p型陷阱5之表面,形成膜厚8 n m 左右的薄閘絕緣膜9後,在閘絕緣膜8、9的上部形成閛 電極1 1。 對於形成閘絕緣膜8、9,是先利用蝕刻除去η型擴 散層3、η型陷阱4及被形成在ρ型陷阱5之表面的矽氧 化膜1 3,接著加以氧化基板1 ,藉此在η型擴散層3、 η型陷阱4及ρ型陷阱5的表面,形成厚閘絕緣膜8。其 次,留下記憶格形成區域及高耐壓Μ I S F Ε Τ形成區域 之η型擴散層3及ρ型陷阱5之表面的閘絕緣膜8,且利 用蝕刻除去另他區域的閘純?膜8後,加以氧化基板1 ,藉 此在上述其他區域的η型陷阱4及ρ型陷阱5之表面,形 成薄閘絕緣膜9。 其次,將於閘絕緣膜8、9的上部摻雜磷(ρ )之膜 厚8 0 n m左右的η型多結晶矽膜(圖未示)用c V D法 加以堆積,接著在此多結晶矽膜的上部用濺鍍法加以堆積 膜厚1 0 0 n m左右的鎢(W )矽化物膜(圖未示),更 在其上部用C V D法加以堆積膜厚1 5 0 n m左右的砂氧 (請先閱讀背面之注音?事項再填寫本頁)
教 Ί^τ. 尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -14 - 經濟部智慧財產局員工消費合作社印製 573365 Α7 ___ Β7 五、發明說明(12 ) 化膜1 5後,以光阻膜爲光罩來蝕刻氧化矽膜1 5、鎢矽 化物膜及多結晶矽膜,藉此形成閘電極1 1。 其次,如第1 6圖所示,於η型擴散層3及η型陷阱 4注入硼(Β )離子,藉此形成低雜質濃度的Ρ 型半導體 區域1 6,於ρ型陷阱5注入磷(Ρ )離子,藉此形成低 雜質濃度的η —型半導體區域1 7。 其次,如第1 7圖所示,於閘電極1 〇、1 1的側壁 形成區分地段牆壁間隔片1 8後,對η型擴散層3及η型 陷阱4注入硼(Β )離子,藉此在記憶格形成區域及周邊 電路形成區域形成高雜質濃度的Ρ +型半導體區域(源極、 汲極)1 9。未於同圖中表示,但此時亦在穩壓二極體形 成區域的Ρ型陷阱5之一部分(前述第4圖所示的連接孔 2 5之下部)形成ρ 1型半導體區域1 9。又,對Ρ型陷I讲 5注入硼(A s )離子及磷(Ρ )離子,藉此在周邊電路 形成區域形成高雜質濃度的η +型半導體區域(源極、汲極 )2 0,在穩壓二極體形成區域形成高雜質濃度的η 型半 導體區域2 0。區分地段牆壁間隔片1 8係爲在基板1上 利用各向異性蝕刻來形成用C V D法加以堆積的矽氧化膜 (圖未示)。又,硼離子的劑量爲2 X 1 〇 1 5 c m 2,注 入功率爲1 0 k e V,砷離子的劑量爲3 X 1 0 1 5 c m 2 ,注入功率爲6 0 k e V,磷離子的劑量爲5 X 1 0 1 3 c m — 2,注入功率爲6 0 k e V。 藉由目前爲此的工程,加以完成構成E E P R〇Μ的 記憶格之Μ I S F Ε Τ及構成周邊電路之Μ I S F Ε Τ。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ------------裝--------訂--------. (請先閱讀背面之注意事項再填寫本頁) -15- 573365 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明(13 ) 又,藉由在形成有p —型半導體區域6 A的穩壓二極體形成 區域之P型陷阱5形成上述高雜質濃度的η "型半導體區域 2 0,完成藉由在η —型半導體區域2 0及被形成其下部的 Ρ —型半導體區域6所構成的穩壓二極體(D )。 其次,如第1 8圖所示,在上述Μ I S F ΕΤ及穩壓 二極體(D )的上部用C V D法加以堆積2層的矽氧化膜 2 8、2 9,接著以光阻膜爲光罩,而加以乾式蝕刻矽氧 化膜2 8、2 9,藉此在上述Μ 1 S F Ε 丁的源極、汲極 (ρ 1型半導體區域1 9及η 1型半導體區域2 0 )之上部 形成連接孔3 0〜3 6,且在穩壓二極體(D )的η 1型半 導體區域2 0之上部形成連接孔2 4,在同圖未示的穩壓 二極體形成區域的Ρ型陷阱5之一部分(前述第4圖所示 的Ρ 1型半導體區域1 9之上部)形成連接孔2 5。如前所 述,形成在穩壓二極體(D )的η 1型半導體區域2 0之上 部的連接孔2 4,爲了減低漏電流,要將η 1型半導體區域 2 0的周邊部(Ρ 1型半導體區域6的外側)亦即η 1型半 導體區域2 0的接合深度配置在深的區域。 又,上述連接孔2 4是互相離間一段距離而配置的。 經由本發明者的檢討,一般利用以光阻膜爲光罩之乾式蝕 刻而形成複數個連接孔的場合,只要是細密地配置連接孔 ,連接孔的縱橫比就會因抗蝕劑圖案之側壁和頂部的膜減 而降低,連接孔底部方面的基板硏削量就會增加。因此, 上述穩壓二極體(D )的場合,其連接孔2 4之底部方面 的η 1型半導體區域2 0之接合丨来度會變淺,成爲漏電流增 (請先閱讀背面之注意事項再填寫本頁)
裝 · 本紙張尺度適用中國國家標準(CNS)A4規格(210 χ 297公釐) -16- 573365 Α7 ___ Β7 五、發明說明(14 ) 加的原因。因而,加離間連接孔2 4彼此的距離而配置, 藉此連接孔2 4之底部方面的η +型半導體區域2 0之硏削 量減低的緣故,漏電流就會更進一步減低。細密配置連接 孔的場合之抗鈾劑圖案的膜減,不管是正片型、負片型都 會發生,更會經由露光光線之干涉等種種主因而引起。 其次,如第1 9圖所示,在矽氧化膜2 9的上部形成 第1層配線2 1 (及同圖未示的配線2 2、2 3 )、4 0 〜4 6,接著在配線2 1 (及同圖未示的配線2 2、2 3 )、4 0〜4 6之上部用C V D法加以堆積矽氧化膜5 0 後,在矽氧化膜5 0的上部形成第2層配線5 1〜5 4。 第1層配線2 1、4 0〜4 6及第2層配線2 5、2 6、 5 1〜5 4係爲藉由加以乾式蝕刻例如用C V D法加以堆 積的鎢(W )膜或是用濺鍍法加以堆積的鋁合金膜等的金 屬膜所形成的。再者,在連接孔3 0〜3 6、7 0的內部 埋入由W膜等所形成的插塞(導電性連接體)後,就可形 成第1層配線2 1、4 0〜4 6。 其後,如第2 0圖所示,在第2層配線5. 1〜5 6的 上部用C V D法加以堆積矽氧化膜6 0,接著在矽氧化膜 6〇的上部用與上述同樣的方法而形成第3層配線6 1、 6 2後,在第3層配線6 1、6 2的上部形成由利用 C V D法加以堆積之矽氧化膜和氮化矽膜的積層膜等所形 成的表面保護膜6 3,藉此粗略完成E E P R〇Μ。 如以上只要按本實施形態,就可減低穩壓二極體的漏 電流’將在擊穿(b r e a k d 〇 w η )開始電壓的漏電流,減低到 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
裝 經濟部智慧財產局員工消費合作社印製 -17- 573365 A7 B7 五、發明說明(15 ) 例如1 // A以下,就可將在定電壓發生電路所發生的重寫 電壓(V p p )安定供給到E E P R 〇 Μ。 再者,本實施形態中,只在η +型半導體區域2 0的周 邊部配置連接穩壓二極體(D )的n f型半導體區域2 0和 配線的複數個連接孔2 4,但例如經由微細化而令η 1型半 導體區域2 0之周邊部的面積變窄的場合,乃如第2 1圖 、第2 2圖所示,可在p h型半導體區域6的上部配置連接 孔2 4。就連此場合也如前述第6圖所示的座標圖之實線 B所示,藉由離間連接孔2 4彼此的距離而加以配置,就 可將增加的漏電流抑制在最小限。又,根據情形,就可將 連接孔2 4各自離間的配置在η 1型半導體區域2 0及p t 型半導體區域6兩邊。 又,本實施形態中,是在η 1型半導體區域的中央部配 置穩壓二極體(D )的ρ +型半導體區域6,但例如也可如 第2 3圖所示,配置在中央部以外的區域。此場合,連接 η +型半導體區域2 0和配線的複數個連接孔2 4也是配置 在不與η +型半導體區域2 0和Ρ 1型半導體區域6形成接 合的區域。 又,可以在Ρ 1型半導體區域6的上部配置複數個連接 孔2 4的一部分,但此場合,是藉由離間連接孔2 4彼此 的距離而配置的,可將增加的漏電流抑制在最小限。 又,前述第4圖所示的ρ 1型半導體區域1 9 ,係爲因 基板硏削對元件特性的影響是爲比較小的區域之故,所以 形成此上部的連接孔2 5,可令連接孔2 5彼此的節距爲 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝—— 訂--------- 經濟部智慧財產局員工消費合作社印製 -18- 經濟部智慧財產局員工消費合作社印製 573365 A7 _______ B7 五、發明說明(16 ) 電路的最小節距。 (實施形態2 ) 本實施形態的系統L S I係爲在E E P R〇Μ的周邊 電路之一部分包括二極電晶體的構成。 第2 4圖係爲形成有二極電晶體(B i. ρ )之基板1 的要部斷面圖,第2 5圖係爲表示連接此二極電晶體( B i ρ )的各個射極區域7 0、基極區域7 1及集極區域 7 2和圖未示的配線之連接孔7 3〜7 4的佈置平面圖。 例如η ρ η型二極電晶體的場合,基極電流的主成份 ’係爲從基極區域7 1流入射極區域7 0的正孔電流。可 是,利用乾式蝕刻而在射極區域7 0之上部形成連接孔 7 3之際’要是在連接孔7 3之底部方面發生基板硏削, 實際上射極區域7 0就會變得很淺。因此,從基極區域 7 1注入射極區域7 0的少數載體之正孔很容易就到達射 極電極’漏電流增加的結果,直流電流放大率(h F Ε ) 就會降低。亦即、射極區域7 0的基板硏削,對元件特性 的影響比在基極區域7 1或集極區域7 2的基板硏削大。 於是’本實施形態中,乃藉由令射極區域7 0之上部 的連接孔7 3彼此的節距,是藉由對元件特性影響比較小 的基極區域7 1或是大於集極區域7 2之上部的連接孔 7 4、7 5彼此的節距,來減低在射極區域7 0之上部形 成連接孔7 3之際的基板硏削量。 第2 6圖係爲表示射極區域之上部的連接孔之節距和 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -----------装--- (請先閱讀背面之注意事項再填寫本頁) · -19- 573365 Α7 Β7 五、發明說明(17 ) 直流電流放大率h F E (集極電流I。/基極電流I b )的 關係之座標圖。如圖所示,要是以最小節距加以9行2列 (合計1 8個)來配置連接孔的場合,以鋸齒狀配置連接 孔而放大節距,與配置9個的場合做比較時,當放大連接 孔之節距時的直流電流放大率h F E,會從最小節距時的 7 6改善到1 5 9。 以上是根據實施形態具體的說明經由本發明者所完成 的發明,但本發明並限於前述實施形態,當然可在不脫離 其主旨的範圍做種種變更。 例如前述實施形態中,是適用於藉由被形成在P型陷 阱的η 1型半導體區域、和被形成在此n +型半導體區域之 下部的Ρ型陷阱之Ρ 1型半導體區域所構成的穩壓二極體的 場合所做的說明,但本發明也適用於藉由導電型與上述相 反的穩壓二極體亦即被形成在η型陷阱的p f型半導體區域 、和被形成在此P +型半導體區域之下部的η型陷阱之η 1 型半導體區域所構成的穩壓二極體。 經由本案所揭示的發明當中,簡單地說明利用代表性 所得到的效果,乃如以下所述。 按本發明即可大幅減低在穩壓二極體之擊穿( b r e a k d 〇 w η )開始電壓的漏電流,例如藉由在E E P R〇Μ 的定電壓發生電路應用本發明構造的穩壓二極體,就可將 在定電壓發生電路所發生的重寫電壓,安定供給到 E E P R 〇 Μ。 又,按本發明,就可抑制於形成欲連接基板和配線的 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -----------裝--- (請先閱讀背面之注意事項再填寫本頁) · 經濟部智慧財產局員工消費合作社印製 -20- 經濟部智慧財產局員工消費合作社印製 573365 A7 -----^-—_ 五、發明說明(18 ) 連接孔之際所發生基板硏削。藉此就可防此於形成欲連接 例如穩壓二極體之半導體區域和配線的連接孔之際,連接 孑L之底部方面的半導體區域的接合深度變淺的不當,而能 更進一步減低穩壓二極體的漏電流。 〔圖面之簡單說明〕 第1圖係爲形成本發明之其中一實施形態的系統 L· S I之半導體晶片之方塊圖。 第2圖係爲裝置在本發明之其中一實施形態的系統 L S I內之定電壓發生電路之電路圖。 第3圖係爲形成在本發明之其中一實施形態的系統 L S I之穩壓二極體的平面圖。 第4圖係爲沿著第3圖之I V - I V線的半導體基板 之斷面圖。 第5圖係爲省略被連接在第3圖所示的穩壓二極體之 配線圖示的槪略平面圖。 第6圖係爲表示於1段的穩壓二極體測定形成在穩壓 二極體之上部的連接孔之佈置與擊穿電壓以下的電壓所發 生的漏電流之關係的結果之座標圖。 第7圖係爲簡略化表示形成在穩壓二極體之上部的連 接孔之佈置的平面圖。 第8圖係爲簡略化表示形成在穩壓二極體之上部的連 接孔之佈置的平面圖。 第9圖係爲簡略化表示形成在穩壓二極體之上部的連 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) --------—裝--------訂·------- (請先閱讀背面之注意事項再填寫本頁) -21 - 經濟部智慧財產局員工消費合作社印製 573365 A7 B7 五、發明說明(19 ) 接孔之佈置的平面圖。 第1 Q圖係爲簡略化表示形成在穩壓二極體之上部的 連接孔之佈置的平面圖。 第1 1圖係爲簡略化表示形成在穩壓二極體之上部的 連接孔之佈置的平面圖。 第1 2圖係爲表示本發明之其中一實施形態的系統 L S I之製造方法的半導體基板之要部斷面圖。 第1 3圖係爲表示本發明之其中一實施形態的系統 L· S I之製ia方法的半導體基板β要部斷面圖。 第1 4圖係爲表示本發明之其中一實施形態的系統l S I之製造方法的半導體基板之要部斷面圖。 第1 5圖係爲表示本發明之其中一實施形態的系統乙 S I之製造方法的半導體基板之要部斷面圖。 第1 6圖係爲表示本發明之其中一實施形態的系統 L S I之製造方法的半導體基板之要部斷面圖。 第1 7圖係爲表示本發明之其中一實施形態的系統 L S I之製方法的半導體基板ζ要部斷面圖。 第1 8圖係爲表示本發明之其中一實施形態的系統 L S I之製造方法的半導體基板之要部斷面圖。 弟1 9圖係爲表不本發明之其中一實施形態的系統 L S I Z製方法的半導體基板之要部斷面圖。 第2 0圖保爲表不本發明之其中一實施形態的系統 L S I之製造方法的半導體基板之要部斷面圖。 第2 1圖係爲簡略化表示形成在穩壓二極體之上部的 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) h 裝---- -22- 573365 Λ7 Β7 五、發明說明(20 ) 連接孔之佈置的平面圖及斷面圖。 (請先閱讀背面之注意事項再填寫本頁) 第2 2圖係爲簡略化表示形成在穩壓二極體之上部的 連接孔之佈置的平面圖及斷面圖。 第2 3圖係爲簡略化表示形成在穩壓二極體之上部的 連接孔之佈置的平面圖及斷面圖。 第2 4圖係爲表示本發明之另一實施形態的系統 L S I之製造方法的半導體基板之要部斷面圖。 第2 5圖係爲表示被形成在本發明之其他實施形態的 系統L S I之二極電晶體及形成在此之連接孔的佈置之平 面圖。 第2 6圖係爲表示被形成在射極區域之上部的連接孔 之節距和直流電流放大率h F E (集極電流I。/基極電流 I B )的關係之座標圖。 〔符號之說明〕 1 A :半導體晶片 L S I :系統 經濟部智慧財產局員工消費合作社印製 1 :半導體基板 5 : P型陷阱 2 0 : η 4型半導體區域 6 : ρ +型半導體區域 2 1〜2 3 ··配線 2 9 :矽氧化膜 2 4、2 5 :連接孔 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) -23- 573365 A7 ___B7 五、發明說明(21 ) 2 :圖場絕緣膜 1 3 :矽氧化膜 (請先閱讀背面之注意事項再填寫本頁) 3 : η型擴散層 4 : η型陷阱 6 A : ρ +型半導體區域 7 :閘絕緣膜 1〇:閘電極 1 4 :矽氧化膜 8 :厚閘絕緣膜 9 :薄閘絕緣膜 1 1 :閘電極 1 5 :氧化砂膜 1 6 : p 型半導體區域 1 7 : η 型半導體區域 1 8 :區分地段牆壁間隔片 1 9 : ρ 1型半導體區域 2〇:η —型半導體區域 2 8、2 9 :矽氧化膜 經濟部智慧財產局員工消費合作社印製 4〇〜4 6 :第1層配線 5 1〜5 4 :第2層配線 3〇〜36:連接孔 6 0 :矽氧化膜 6 1、6 2 :第3層配線 6 3 :表面保護膜 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -24 - 573365 A7 B7 五、發明說明(22 12 3 7 7 7 孔接 域 域域連 區區 區: 極極極 5 射基集 7 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) -25-

Claims (1)

  1. 573365 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍第9 0 1 0 1 1 6 1號專利申請案 中文申請專利範圍修正本 民國9 1年1 1月22曰修正 1 _ 一種半導體積體電路裝置,乃屬於藉由具備有被 形成在第1導電型半導體基板主面的第2導電型之第1半 導體區域、和被形成在前述第1半導體區域之下部的前述 半導體基板,其平面圖案的面積小於前述第1半導體區域 的面積之第1導電型之第2半導體區域所構成的穩壓二極 體之半導體積體電路裝置,其特徵爲:將用來連接前述第 1半導體區域和配線的複數個第1連接孔,配置在不與前 述第1半導體區域和前述第2半導體區域形成接合的區域 2 · '請、專利範圍第1項所記載之半導體積體電路 裝置,前述:導體區域被配置在前述第1半導體區域 的略中央部’前述複數個第1連接孔係被配置在前述第1 半導體區域的周邊部。.ή 3 ·如請專利範圍第1項或第2項所記載之半導體 積體電路裝置,ίί前述第2半導體區域形成接合的區域方 面的前述第1半導體區域之接合深度,係較之與前述半導 體基板形成接合的區域方面的前述第1半導體區域之接合 深度淺。釔^ 4· 範圍第1項所記載之半導體積體電路 裝置,前述複第1連接孔,係各自呈與鄰接的第1連 接孔之節距爲大於電路之連接孔的最小節距予以離間而配 I i -II--- I n -批衣-I I n — ί— ^ - II - n (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 573365 A8 B8 C8 D8 申請專利範圍 置。 』 5 ·如4霍▼利 .-V:.、、 裝置,與前述、、_!:@勺 接孔的最小節距之2 Θ · 專利 與前^勺
    裝置 接孔的 7 裝置, 接孔的最小節距之4 最小節距之3 :如丨|請專利 與前的 經濟部智慧財產局員工消費合作社印製 形成在 半導體 述半導 域的面 極體之 將 連接孔 區域形 與鄰接 距予以 9 裝置, 第1半 • 一種半導體 第1導電型半 區域、和被形 體基板,其平 積之第1導電 半導體積體電 用來連接前述 ,配置不與前 成接合的區域 的第1連接孔 離間而配置。 .如申請專利 與前述第2半 導體區域之接 範圍第4項所記載之半導體積體電路 第1連接孔之節距係爲前述電路之連 倍以上。 範圍第5項所記載之半導體積體電路 第1連接孔之節距係爲前述電路之連 倍以上。 範圍第6項所記載之半導體積體電路 第1連接孔之節距係爲前述電路之連 倍以上。 積體電路裝置,乃屬於具備有藉由被 導體基板之主面的第2導電型之第1 成在前述第1半導體區域之下部的前 面圖案的面積小於前述第1半導體區 型之第2半導體區域所構成的穩壓二 路裝置,其特徵爲: 第1半導體區域和配線的複數個第1 述第1半導體區域和前述第2半導體 ,且將前述複數個第1連接孔各自呈 之節距爲大於電路的連接孔之最小節 範圍第8項所記載之半導體積體電路 導體區域形成接合的區域方面的前述 合深度,係較之與前述半導體基板形 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇x297公釐) -2 · (請先閱讀背面之注意事項再填寫本頁) 573365 A8 B8 C8 D8 六、申請專利範圍 成接合的區域方面的前述第1半導體區域之接合深度淺。 (請先閲讀背面之注意事項再填寫本頁) 1 0 ·如申請專利範圍第8項所記載之半導體積體電 路裝置,前述複數個第1連接孔的各個直徑係爲以電路之 最小節距所配置的連接孔之直徑以下。 1 1 . 一種半導體積體電路裝置,乃屬於被形成在半 導體基板主面的第1區域之第1半導體區域和第1配線, 是通過複數個第1連接孔而被電氣連接,被形成在前述半 導體基板主面的第2區域之第2半導體區域和第2配線, 是通過複數個第2連接孔而被電氣連接之半導體積體電路 裝置,其特徵爲: 前述複數個第1連接孔係各自呈與鄰接的第1連接孔 之節距爲大於電路之連接孔的最小節距予以離間而配置, 前述複數個第2連接孔係各自呈與鄰接的第2連接孔之節 距爲與電路之連接孔的最小節距相同的程度被配置。 1 2 . —種半導體積體電路裝置之製造方法,其特徵 係包括以下工程的半導體積體電路裝置之製造方法: 經濟部智慧財產局員工消費合作社印製 (a )藉由在第1導電型半導體基板的主面之第1區 域形成第1導電型半導體區域後,在前述第1導電型半導 體區域之上部的前述半導體基板,形成其平面圖案的面積 大於前述第1導電型半導體區域的面積之第2導電型半導 體區域,而形成利用前述第1導電型半導體區域和前述第 2導電型半導體區域所構成的穩壓二極體之工程、 (b )在前述半導體基板的主面上形成絕緣膜後,在 不於前述第1導電型半導體區域和前述第2導電型半導體 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -3 - 經濟部智慧財產局員工消費合作社印製 573365 A8 B8 C8 ___ D8 六、申請專利範圍 區域形成接合的區域之上部的前述絕緣膜,形成複數個連 接孔之工程、 (C )在前述絕緣膜之上部形成配線,且通過前述複 數個連接孔而與前述配線和前述第2薄電型半導體區域加 以電氣連接之工程。 1 3 ·如申請專利範圍第1 2項所記載之半導體積體 電路裝置之製造方法,構成前述穩壓二極體的一部分之前 述第2導電型半導體區域係在來用形成構成Μ I S F E T 之源極、汲極的第2薄電型半導體區域之工程同時形成在 前述第1導電型半導體區域之主面的第2區域。 1 4 ·如申請專利範圍第1 2項所記載之半導體積體 電路裝置之製造方法,前述複數個連接孔,係各自與鄰接 的連接孔之節距爲大於電路之連接孔的最小節距予以離間 而配置。 15 · —種半導體積體電路裝置,乃屬於具有: 被形成在半導體基板主面的第1導電型之第1半導體 區域、和 被形成在前述第1半導體區域之上部的前述半導體基 板,雜質濃度高於前述第1半導體區域的第1薄電型之第 2半導體區域、和 被形成在前述第1及第2半導體區域之上部的前述半 導體基板之第2導電型之第3半導體區域、和 被形成在前述半導體基板的主面上之第1絕緣膜、和 由被形成在前述第1半導體區域之上部的前述第1絕 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) -4 - ^^裝 I 訂 (請先閲讀背面之注意事項再填寫本頁) 573365 ABCD 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 緣膜之複數連接孔所形成之第1連接孔、和 由被形成在前述第3半導體區域之上部的前述第1絕 緣膜之複數連接孔所形成之第2連接孔的半導體積體電路 裝置,其特徵爲: 前述第2連接孔係被形成成與前述第1半導體區域和 前述第3半導體區域形成接合的區域之上部。 1 6 ·如申請專利範圍第1 5項所記載之半導體積體 電路裝置,在前述第1及第2連接孔的內部,各自形成第 1及第2導電性連接體;’ · 在前述第1絕緣膜的上部係形成介於前述第1導電性 連接體而被連接在前述第1半導體區域之第1配線、和介 於前述第2導電性連接體而被連接在前述第3半導體區域 之第2配線。 1 7 ·如申請專利範圍第1 6項所記載之半導體積體 電路裝置,前述第1半導體區域係藉由第1導電型之第4 半導體區域、和介於前述第4半導體區域而被連接在前述 第1導電性連接體,雜質濃度低於前述第4半導體區域之 第5半導體區域所構成的。 1 8 ·如申請專利範圍第1 5項所記載之半導體積體 電路裝置,前述第1及第2連接孔係藉由以光阻膜爲光罩 來加以乾式蝕刻前述第1絕緣膜所形成的。 1 9 · 一種半導體積體電路裝置,乃屬於具有: 形成於半導體基板之主面的第1半導體區域, 和被形成在前述第1半導體區域之上部的前述半導體 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -5 - ^· —iT (請先閱讀背面之注意事項再填寫本頁) 573365 A8 B8 C8 —D8 六、申請專利範圍 基板之第1導電型之第2半導體區域、和 (請先閱讀背面之注意事項再填寫本頁) 被形成在前述第1及第2半導體區域的上部之前述半 導體基板的第2導電型之第3半導體區域、和 被形成在前述半導體基板的主面上之第1絕緣膜、和 由被形成在前述第1半導體區域的上部之前述第1絕 緣膜的複數連接孔所形成之第1連接孔、和 由被形成在前述第3半導體區域的上部之前述第1絕 緣膜的複數連接孔所形成之第2連接孔之半導體積體電路 裝置,其特徵爲: 前述第2連接孔方面之鄰接的連接孔彼此之最小節距 係爲大於前述第1連接孔方面之鄰接的連接孔彼此之最小 節距。 2 〇 .如申請專利範圍第1 9項所記載之半導體積體 電路裝置,前述第1半導體區域係爲第2導電型之半導體 區域,其雜質濃度低於前述第2半導體區域。 經濟部智慧財產局員工消費合作社印製 2 1 ·如申請專利範圍第1 9項所記載之半導體積體 電路裝置,前述第1半導體區域係爲構成二極電晶體的集 極區域之第2導電型之半導體區域,前述第2半導體區域 係爲構成二極電晶體的源極區域之第1導電型之半導體區 域,前述第3半導體區域係爲構成二極電晶體之射極區域 之第2導電型之半導體區域。 2 2 ·如申請專利範圍第3項之半導體積體電路裝置 ,其中,前述第2半導體區域之不純物濃度係較前述半導 體基板之不純物濃度爲高。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -6 - 573365 A8 B8 C8 D8 六、申請專利範圍 2 3 ·如申請專利範圍第2 2項之半導體積體電路裝 置,其中,於前述半導體基板形成第1導電型井區區域, (請先閱讀背面之注意事項再填寫本頁) 於前述井區區域中,形成前述第1及第2半導體區域 前述第2半導體區域之不純物濃度係較前述井區區域 之不純物濃度爲高, 前述配線係藉由絕緣膜,形成於前述半導體基板上, 前述第1連接孔係形成於絕緣膜。 2 4 ·如申請專利範圍第1項之半導體積體電路裝置 ,其中,前述第2半導體區域之不純物濃度係較前述半導 體基板之不純物濃度爲高。 2 5 ·如申請專利範圍第1 9項之半導體積體電路裝 置,其中,前述第2半導體區域之不純物濃度係較前述半 導體基板之不純物濃度爲高。 2 6 _ —種半導體積體電路裝置,其特徵係由 半導體基板之第1導電型之第1半導體區域, 經濟部智慧財產局員工消費合作社印製 和形成於前述第1半導體區域之第2導電型之第2半 導體區域, 和形成於前述第1半導體區域,形成於前述第2半導 體區域之下部的第1導電型之第3半導體區域, 和具有形成於前述半導體基板之主面上,爲進行與前 述第2半導體區域電氣連接的複數之第1連接孔的絕緣膜 所成; 形成於前述第2半導體區域和前述第3半導體區域間 本紙張尺度適用中國國家標準(CNS ) A4規格(210Χ:Ζ97公釐) ~ 經濟部智慧財產局員工消費合作社印製 573365 A8 B8 C8 ___ D8 六、申請專利範圍 的Ρ η接合係做爲二極體元件加以作用, 前述第3半導體區域之不純物濃度係較前述第1半導 體區域之不純物濃度爲高, 前述第2半導體區域係具有於前述第3半導體區域和 前述第2半導體區域間,形成ρ η接合的第1區域,和於 下部未形成前述第3半導體區域之第2區域, 前述第2半導體區域之前述第1區域之接合深度係較 則述第2半導體區域之前述第2區域之接合爲淺, 於前述第1區域之外側,形成前述第2區域,· 前述第1連接孔係形成於前述第2半導體區域之前述 第2區域上。 2 7 ·如申請專利範圍第2 6項之半導體積體電路裝 置,其中,前述二極體元件係構成稽納二極體元件。 2 8 ·如申請專利範圍第2 6項之半導體積體電路裝 置,其中,前述第2區域係於前述第1區域之周圍,包圍 前述第1區域地加以形成, 前述複數之第1連接孔則包圍前述第1區域地,形成 於前述第2區域上。 29.—種半導體積體電路裝置,屬於具有 形成於半導體基板之第1導電型之第1半導體區域, 和形成於前述第1半導體區域之第2導電型之第2半 導體區域, 和形成於前述第1半導體區域,形成於前述第2半導 體區域之下部的第1導電型之第3半導體區域, 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) ΤβΖ ~ r JW ---------^裝------訂------ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 573365 A8 B8 C8 D8 六、申請專利範圍 和形成於前述半導體基板之主面上的絕緣膜, 和形成於前述絕緣膜中,爲進行與前述第2半導體區 域電氣連接的複數之第1連接孔及爲進行與前述第1半導 體區域電氣連接的複數之第2連接孔的第1二極體及第2 二極體被直列連接之半導體積體電路,其特徵係具備 形成於前述絕緣膜上,且連接於前述第1二極體之前 述第1連接孔及第2二極體之前述第2連接孔的配線, 形成於前述第2半導體區域和前述第3半導體區域間 的ρ η接合係做爲二極體元件加以作用, 前述第2半導體區域係具有於前述第3半導體區域和 前述第2半導體區域間,形成Ρ η接合的第1區域,和於 下部未形成前述第3半導體區域之第2區域, 前述第2半導體區域之前述第1區域之接合深度係較 前述第2半導體區域之前述第2區域之接合爲淺, 於前述第1區域之外側,形成前述第2區域, 前述第1連接孔係形成於前述第2半導體區域之前述 第2區域上。 3 0 ·如申請專利範圍第2 9項之半導體積體電路裝 置,其中,前述第3半導體區域之不純物濃度係較前述第 1半導體基板之不純物濃度爲高。 3 1 ·如申請專利範圍第3 0項之半導體積體電路裝 置,其中,於前述半導體基板和前述第1半導體區域間, 形成具有較前述第1之ρ η接合爲大的接合耐壓的第2之 Ρ η接合者。 本紙張尺度適用中國國家標準(CNS ) Α4規格(2ΐ〇χ297公釐) -9 - —0^——------、訂------ (請先閱讀背面之注意事項再填寫本頁) 573365 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 3 2 · —種半導體積體電路裝置,屬於形成於第1井 區區域的第1二極體及第2二極體被直列連接的半導體積 體電路裝置,其特徵係前述二極體及前述第2二極體之各 個係具有形成於前述第1井區區域之第1導電型之第2井 區區域’ 和形成於前述第2井區區域之第2導電型之第1半導 體區域, 和形成於前述第2井區區域,形成於前述第1半導體 區域之下部的第1導電型之第2半導體區域, 和形成於前述半導體基板之主面上的絕緣膜, 和形成於前述絕緣膜中,爲進行與前述第1半導體區 域電氣連接的複數之第1連接孔及爲進行與前述第2井區 區域電氣連接的複數之第2連接孔; 具備形成於前述絕緣膜上,且連接於前述第1二極體 之前述第1連接孔及第2二極體之前述第2連接孔的配線 前述第1半導體區域之不純物濃度係較前述第2井區 區域之不純物濃度爲高, 經濟部智慧財產局員工消費合作社印製 前述第1半導體區域係具有於前述第2半導體區域和 前述第1半導體區域間,形成Ρ η接合的第1區域,和於 下部未形成前述第2半導體區域之第2區域, 於前述第1區域,形成於前述第1半導體區域和前述 第2半導體區域間的第1之Ρ η接合係構成稽納二極體元 件, 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 「10 - 573365 ABCD 六、申請專利範圍 前述第1區域之接合深度係較前述第2區域之接合深 度爲淺, 前述複數之第1連接孔則包圍前述第1區域地,形成 於前述第2區域上, 於前述第1井區區域和前述第2井區區域間,形成具 有較前述第1之Ρ η接合爲大的接合耐壓的第2之Ρ η接 合者。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -11 - 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐)
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101334A (ja) 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US6977195B1 (en) * 2004-08-16 2005-12-20 Fasl, Llc Test structure for characterizing junction leakage current
KR100644895B1 (ko) 2004-12-15 2006-11-15 엘지전자 주식회사 자기정렬방식에 의한 양방향문턱전압 특성을 갖는제너다이오드의 제조방법
KR100861294B1 (ko) * 2006-02-24 2008-10-01 주식회사 하이닉스반도체 반도체 회로용 정전기 보호소자
JP2008218564A (ja) 2007-03-01 2008-09-18 Matsushita Electric Ind Co Ltd 半導体装置
US7698678B2 (en) * 2007-05-30 2010-04-13 International Business Machines Corporation Methodology for automated design of vertical parallel plate capacitors
US7876547B2 (en) * 2007-05-30 2011-01-25 International Business Machines Corporation Vertical parallel plate capacitor structures
US20090102016A1 (en) * 2007-10-22 2009-04-23 International Business Machines Corporation Design structure incorporating vertical parallel plate capacitor structures
JP5255305B2 (ja) 2008-03-27 2013-08-07 ルネサスエレクトロニクス株式会社 半導体集積回路装置および半導体集積回路装置の製造方法
US20130075747A1 (en) * 2011-09-23 2013-03-28 Robert J. Purtell Esd protection using low leakage zener diodes formed with microwave radiation
US20240204113A1 (en) * 2022-12-15 2024-06-20 Nxp B.V. Semiconductor device with improved mechanical stress resistance

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3886579A (en) * 1972-07-28 1975-05-27 Hitachi Ltd Avalanche photodiode
US3881179A (en) * 1972-08-23 1975-04-29 Motorola Inc Zener diode structure having three terminals
JPS6048765B2 (ja) * 1977-12-19 1985-10-29 日本電気株式会社 定電圧半導体集積回路
US4441114A (en) * 1981-12-22 1984-04-03 International Business Machines Corporation CMOS Subsurface breakdown zener diode
JPS5988871A (ja) * 1982-11-12 1984-05-22 バ−・ブラウン・コ−ポレ−ション 高安定低電圧集積回路表面下降状ダイオ−ド構造体及びその製造方法
US4590664A (en) * 1983-07-29 1986-05-27 Harris Corporation Method of fabricating low noise reference diodes and transistors
US4646114A (en) * 1984-12-31 1987-02-24 Raytheon Company Integrated circuit Zener diode
JPS62110435A (ja) * 1985-11-04 1987-05-21 シ−メンス、アクチエンゲゼルシヤフト 加入者線の過電圧保護用集積回路装置
JPS6366974A (ja) * 1986-09-08 1988-03-25 Hitachi Ltd 半導体集積回路装置
JPS6459949A (en) 1987-08-31 1989-03-07 Hitachi Ltd Manufacture of semiconductor integrated circuit device
JPH03108376A (ja) * 1989-09-21 1991-05-08 New Japan Radio Co Ltd 埋込型ツェナーダイオードおよびその製法
US5027165A (en) * 1990-05-22 1991-06-25 Maxim Integrated Products Buried zener diode
US5929503A (en) * 1992-01-16 1999-07-27 Harris Corporation Punch-through diodes and applications
DE69316960T2 (de) * 1992-11-12 1998-07-30 Koninkl Philips Electronics Nv Elektronenröhre mit Halbleiterkathode
JP3353388B2 (ja) * 1993-06-23 2002-12-03 株式会社デンソー 電力用半導体装置
JP3148510B2 (ja) * 1994-05-18 2001-03-19 ローム株式会社 ツェナーダイオード
JPH0856002A (ja) * 1994-08-12 1996-02-27 Sony Corp ダイオード
JP4278721B2 (ja) * 1994-09-30 2009-06-17 テキサス インスツルメンツ インコーポレイテツド 高い逆降伏電圧を有するツェナーダイオード
US5756387A (en) * 1994-12-30 1998-05-26 Sgs-Thomson Microelectronics S.R.L. Method for forming zener diode with high time stability and low noise
EP0720237A1 (en) * 1994-12-30 1996-07-03 STMicroelectronics S.r.l. Zener diode for integrated circuits
US5691554A (en) * 1995-12-15 1997-11-25 Motorola, Inc. Protection circuit
US6114872A (en) * 1996-05-31 2000-09-05 Nippon Steel Corporation Differential input circuit

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