JPH02273971A - 保護回路をそなえた半導体デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体内に位置し且つ金属珪化物で被覆され
た領域を有し、回路が第１接続導体を経て接点領域に接
続されまた保護素子が第１接続導体と第２接続導体の間
に接続され、前記の素子は、半導体内に位置する活性領
域を有し、半導体の隣接部分とｐｎ接合を形成し、半導
体の３表面において金属珪化物層で被覆され、電極を経
て第１接続導体と結合された、少なくとも１つのトラン
ジスタをもった集積回路をそなえた半導体を有する半導
体デバイスに関するものである。

（従来の技術） 第１接続導体の電圧が保護素子に関係した所定のしきい
値を越えた場合、該保護素子は第２接続導体に良好な電
流導通路を与えねばならない。前記のしきい値は、回路
を損傷より防ぐように選ばれる。電圧が次いで安全値に
下がると、保護素子は再びもとの非導通状態に戻る。こ
のような保護は、半導体デバイスのあらゆる種類の接続
導体例えば入力線、出力線或いは給電線と共に用いられ
ることができる。

保護素子は、更に詳しく言えば、回路を静電放電より保
護することをその目的としている。完成した製品では、
例えば人体のような静電的に充電された物体が接続導体
に接続された半導体デバイスの接続ピンに触れるとこの
ような放電が起きる。

生じた静電放電はこのような場合数ｉ、　ｏｏｏボルト
から数１０．０００になることがある。一般には、既に
この電圧の小部分で接続導体を著しく損傷するのに十分
である。もっとも、既に製造中においても、半導体デバ
イスは、例えば該半導体デバイスと周囲との摩擦に基づ
く静電気によって回復不能に損傷されるおそれがある。

特にＭＯＳ−ＩＣが静電放電に敏感である。現在のＩＣ
に用いられているゲート電極誘電体は非常に薄いので、
既に約２０から８０Ｖの電圧でブレークダウンするおそ
れがある。けれどもバイポーラＩＣも、大部分はもっと
高い電圧ではあるが、例えば４００■から損傷されるお
それがある。この後者の場合には、このことは放電に関
係した急な電流パルスによるベース−エミッタ接合の損
傷に因ることがしばしばある。ｐｎ接合の領域において
、半導体材料が局部的に結晶化されるような熱量が放出
されることがある。これはしばしばｐｎ接合における恒
久的な弱点につながる。

集積回路の絶えざる開発とこれに用いられる技術におい
て益々高い要求が実装密度に課せられ、その結果益々小
さな寸法が指向されている。したがって、半導体デバイ
スの寸法が小さくなるにつれて静電放電への感受性が増
す。それ故、回路の接続導体に、静電放電の不利な結果
を防ぐことのできる保護素子を設けることが一層重要に
なる。

正常な動作中は、保護素子が回路の動作に悪影響を及ぼ
してはならない。このことは、就中、この時に保護素子
が電流を通してはならず、またすべての漏洩電流はでき
る限り小さくなければならないことを意味する。けれど
も、しきい値を越えた異常に高い電圧が急に接続導体に
生じると、保護素子は、放出された電荷が該保護素子に
沿って急速に消失して回路が損傷されるのを避けるため
にできるだけ早く第２接点領域に良好な電流導通路を与
えねばならない。

この二重の要求を満たすために、保護素子に、例えば、
回路の正常作動時に逆方向にバイアスされるｐｎ接合を
設けることができる。通常は、僅かな漏洩電流は別とし
て、保護素子を通って電流が流れることはできない。け
れども、ｐｎ接合にかかる電圧がそのブレークダウン電
圧以上になるとなだれ降伏が起き得る。ｐｎ接合はこの
場合良好な導通状態になり、電圧が再び下がる迄第２接
点領域に良好な電流導通路を与える。

ブレークダウン電圧はｐｎ接合に関連した、就中接合の
両側のドーピング濃度に依存した所定の一定値を有する
。この濃度が適当に選ばれるとブレークダウン電圧は成
る範囲内で適当な値に調節され、この値はこの場合保護
素子のしきい値を形成する。十分な保護のために、ｐｎ
接合は、接続導体の電圧が回路の損傷のおそれがあるよ
う、な値に上昇する前に該接合がブレークダウンするよ
うに構成される。若しブレークダウン中に保護素子の電
流密度が余りに大きくならなければ、電圧が再び安全レ
ベルに落ちた後素子は再びもとの状態に戻る。

保護素子はダイオードとして構成することができる。こ
の場合にはそのｐｎ接合が回路の保護に用いられる。他
の形も可能である。保護素子は例えばパイ・ポーラトラ
ンジスタの形をとることもできる。コレクターベース接
合がこの場合例えば回路の保護に用いられることができ
る。その他の可能な形は電界効果トランジスタで、この
トランジスタでは、ソースかドレーンと半導体の隣接部
分との間のｐｎ接合を用いることができる。これ等すべ
ての場合、保護素子のしきい値はｐｎ接合のブレークダ
ウン電圧によって決まる。−船釣に、どれを選択するか
は主として半導体デバイスの残りの部分の製造に利用で
きる製造工程によって決まる。

「エレクトリカル・オーバーストレス／エレクトリカル
・ディスチャージ・シンポジウム・プロシーディングズ
（Ｅｌｅｃｔｒｉｃａｌ　０ｖｅｒｓｔｒｅｓｓ／Ｅｌ
ｅｃｔｒｉｃａｌＤｉｓｃｈａｒｇｅ　Ｓｙｍｐｏｓｉ
ｕｍ　Ｐｒｏｃｅｅｄｉｎｇｓ）　１９８７年、ＥＯ３
−９，２６５−２７３頁の「エレクトリカル・オーバー
ストレス・ＮＭＯ３・シリサイデド・デバイセス（Ｅｌ
ｅｃｔｒｉｃａｌ　０ｖｅｒｓｔｒｅｅｓ　ＮＭＯ３５
ｉｌｉｃｉｄｅｄ　Ｄｅｖｉｃｅｓ）」という表題の論
文には、ＮＭＯＳトランジスタが保護素子として用いら
れた冒頭記載の種類の半導体デバイスが言及されている
。このトランジスタはｎ形ソースとｎ形ドレーンを有し
、これ等は何れもｐ形半導体内に位置し、その一部によ
って互いに分離されている。この場合、ドレーンが、冒
頭に述べた活性領域を構成する。このドレーンは、半導
体デバイスの残りの周囲の部分とｐｎ接合を形成し、こ
のｐｎ接合は、該ｐｎ接合にかかるしきい値を越えると
ブレークダウンする。トランジスタのソースとドレーン
は何れも大部分を珪化チタンで被覆されている。ドレー
ンには、接続導体に接続された電極が設けられる。

近年、半導体領域の接点に多かれ少かれ金属珪化物が用
いられている。この場合この領域は、しばしばアルミニ
ウムより成る電極が設けられる前に金属珪化物の層で被
覆される。−船釣に、金属珪化物は自己位置合せ（ｓｅ
ｌｆ−ｒｅｇｉｓｔｅｒｅｄ）法で設けられ、その結果
、領域の全露出部分には１．余分なマスクを必要とする
ことなしに珪化物が設けられる。このことは、低い抵抗
率、通常の製造工程に用いられる適合性および珪化物層
と下方にある珪素の間の接触の信頼性のほかに、例えば
珪化チタンのような金属珪化物により供される重要な利
点である。

けれども、前述した保護素子において、金属珪化物の使
用は好ましくない影響を有することがわかった。前記の
論文によれば、電極が設けられる前にそのドレーンが珪
化チタンで被覆されたＮＭＯＳトランジスタは、電極が
アルミニウム接点によりドレーン上に直接接触された匹
敵するトランジスタよりも信頼性が３０％から５０％劣
る。前の種類の保護素子は、例えば著しく低い電圧およ
び電流の強さにしか耐えることができない。したがって
、このような保護素子は静電放電によって直ぐに破壊さ
れ、保護すべき回路を危険にさらすことになる。

この問題は勿論保護素子の活性領域を金属珪化物の堆積
の間マスクすることによって解決することができる。け
れども、保護素子の製造は、金属珪化物の使用が丁度望
ましくまた金属珪化物がしばしばマスクなしで設けられ
る半導体デバイスの残りの部分の製造工程よりできるだ
け外れないようにせねばならない。若し金属珪化物層を
保護素子だけに抜かすとすれば、少なくとも１つの余分
なマスクが必要となろう。

（発明が解決しようとする課題） 本発明は、金属珪化物で被覆された活性領域を有し、そ
れにも拘らず集積回路を接続導体に生じる電圧から確実
に保護する保護素子をそなえた冒頭記載の種類の半導体
デバイスを供することを目的とするものである。

（課題を解決するための手段） 上記の目的を達成するために、本発明は、冒頭に記載し
た種類の半導体デバイスにおいて、ｐｎ接合にわたって
電流分布の均一性を得るために、電極とｐｎ接合の間で
抵抗素子が保護素子の活性領域に直接に接続され、保護
素子の幅は活性領域の幅と実質的に等しいことを特徴と
するものである。

本発明の基礎をなす試験によれば、金属珪化物層と下に
ある半導体との間の接合はかなり不規則である。このこ
とは以下の図面の説明において更に詳しく説明する。本
発明は、就中、この不規則さが局部的な抵抗変化を生じ
るという事実の認識に基づいたものである。珪化物層の
抵抗率と半導体の抵抗率の大きな相違のために、珪化物
層が突出している領域では、ｐｎ接合への抵抗は他の領
域におけるよりも著しく低くなり得る。電流は抵抗の減
少に伴ってこれ等の領域に集中し、その結果ｐｎ接合の
僅かな部分しか有効に使用されないものと考えられる。

この集中は既にして低オーム電極ですなわち電極が珪化
物に達する前に生じ得る。

このため電流密度が著しく増加され、その結果、保護素
子を該保護素子を損傷することなしに通ることのできる
全体電流は、実際に均一な電流が該素子を通るよりも著
しく小さくなる。

本発明により抵抗素子が電極とｐｎ接合の間の領域と直
列に接続されることによりｐｎ接合への全体抵抗が増加
し、その結果、前記の抵抗変化は比較的径かな影響しか
有しない。したがって、電流が既に電極で集中すること
が防がれる。電流は実際に抵抗素子内でも均一で、この
結果、電流は抵抗素子の至るところを通って該抵抗素子
を出る。本発明によれば抵抗素子の幅は実質的に活性領
域の幅に等しいので、かくして活性領域に加えられた電
流は実質的に均一である。この場合抵抗素子と活性領域
の間の電流の集中の発生は、本発明により抵抗素子が活
性領域と直接に接触するので電流は該電流が抵抗素子か
ら出るのと事実上同じ均一性が活性領域に加えられるこ
とにより防がれる。

この改良された電流分布のために、本発明による保護素
子は、公知の保護素子よりも著しく大きな電流および電
圧に耐えることができる。抵抗素子は接続導体と保護素
子の間に配されて接続導体内に配されていないので、回
路の動作は全く或いは実質的にその存在によって悪影響
を受けない。

更に、製造工程は全くまたは実質的に本発明の使用によ
り複雑になることはない。以下に詳しく説明するように
、抵抗素子は、例えば付加的な製造工程なしにＭＯ３回
路と一緒につくることができる。

（実施例） 以下に本発明を図面を参照して実施例で更に詳しく説明
する。

図面は寸法比を無視しである。見易くするために、特に
特定の寸法は可なり誇張されている。対応部分は一般に
同じ符号で示しである。同じ導電形の半導体領域は一般
に同方向に斜影を施しである。

第１図は保護素子をそなえた通常の半導体デバイスを示
す。このデバイスは、接続導体６１を経て第１接点領域
３と接続された回路１を有する。回路の種類は本発明に
とって重要なものではない。

例えば、この回路はロジック回路でもよいが、メモリも
また可能である。第１図では、回路の例として、第１゛
給電線６２と第２給電線６３の間に配設されたＣＭＯＳ
インバータ６が用いられている。このインバータ６は２
つの相補形電界効果トランジスタ４．５を有し、それ等
のゲート電極４５．５５は、この例では保護されべき接
続導体を構成する入力線６１に接続されている。インバ
ータ６は更に出力線６４を有し、この出力線は両トラン
ジスタ４，５のドレーン４２．５２に結合されている。

トランジスタ４，５は、この場合には硼素でドープされ
た、したがってｐ形の、珪素基板１０（第２図参照）に
集積される。適当な硼素ドーピングは約１０”　ｃｍ−
”である。ｎ形チャネルトランジスタ４は、基板ＩＯ自
体よりも僅かに高濃度にドープされたｐ形の半導体井戸
（以下ｐ−井戸と言う）１３内にある。このｐ−井戸１
３内の最大硼素ドーピングは約３・１０１０１６ａ’で
ある。ｐ形チャネルトランジスタ５は、約５・１０”ｃ
ｍ−”　　の注入量で燐でドープされたｎ形半導体井戸
（以下ｎ−井戸と言う＞　１４内に設けられている。こ
れ等のトランジスタ４，５は何れも、半導体内に埋めら
れた酸化珪素層１２の部分によって側方を限界されてい
る。

ｎ形チャネルトランジスタはｎ形ソース４１とｎ形ドレ
ーン４２を有し、これ等はｐ−井戸１３の部分で互いに
分離され、このｐ−井戸は、表面１１に隣接し、トラン
ジスタのチャネル領域を構成する。

前記のソース４１とドレーン４２は何れも比較的弱くド
ープされた部分４１Ａ、　４２Ａと比較的高濃度にドー
プされた部分４１Ｂ、　４２Ｂを有し、弱くドープされ
た部分４１Ａ、　４２Ａはチャネル領域４３に隣接する
。本発明にとって重要でないこのような構造は、例えば
３μｍより小さな非常に小さいチャネル長を有するＭＯ
Ｓ　）ランジスタに生じることのある悪影響を防ぐ目的
を有する。比較的弱くドープされた部分４１Ａ、　４２
Ａは約１０”　ｃｍ−’の濃度で燐でドープされ、一方
比較的高濃度にドープされた部分４１Ｂ、　４２Ｂの燐
の濃度は約１０”　ｃｍ−３である。ｐ形チャネルトラ
ンジスタ５は硼素でドープされたｐ形ソース５１とｐ形
ドレ―ン５２を有し、その間には、表面１１と隣接し且
つトランジスタのチャネル領域５３を構成するｎ−井戸
１４の一部が位置する。前記のｎ形チャネルトランジス
タと同様に、ｐ形チャネルトランジスタ５のソース５１
とドレーン５２は何れも、比較的弱くドープされた部分
５１Ａ、　５２Ａと比較的高濃度にドープされた部分５
１Ｂ、　５２Ｂを有する。弱くドープされた部分５１Ａ
と５２Ａ内では硼素の濃度は約１０”ａｎ−”で、一方
ソースとドレーンの残りの部分５１Ｂ、　５２Ｂには硼
素は約１０”ｃｍ−’の注入量で与えられる。

両トランジスタ４，５には、チャネル領域４３゜５３の
上方に配設され且つこの場合には約１７５ｎｍ厚の酸化
珪素層の薄いゲート誘電体４４．５４でそれ等より絶縁
されたゲート電極４５．５５が設けられる。

このゲート電極４５．５５には、燐でドープされたｎ形
の多結晶珪素が用いられる。金属珪化物１５、この場合
には珪化チタンが両トランジスタ４，５のソース４１．
５１．　　ドレーン４２．５２およびゲート電極４５、
５５上に位置し、以てこれ等部分への（シート）抵抗を
減少するようにされる。このアセンブリは比較的厚い酸
化珪素層１７で被覆され、この層には種々の領域に接点
窓が設けられる。これ等の接点窓を経てアルミニウム電
極１６が、この場合には基板へのアルミニウムの移動を
防ぐチタン−タングステンの薄い層をそなえて、珪化チ
タン層１５上に設けられる。この電極によって、回路の
種々の部分が酸化珪素層１７の上に位置する配線６２−
６４に接続されるととができる。このようにして、図面
外で両トランジスタのゲート電極が入力線と結合される
。

正常な動作中、インツメ−タロを駆動するために入力線
６１　（第１図参照）に約０と５Ｖの間の電圧が加えら
れる。例えば静電放電のために入力線６１に著しく高い
電圧が加わると、トランジスタ４゜５が損傷されたりす
ることのないように、ゲート電極４５．５５にもこの電
圧が加えられるのを阻止せねばならない。例えば、ゲー
ト誘電体４４．５４がブレークダウンし、例えばチャネ
ル領域４３．５３への永久的な短絡のようなトランジス
タの電気特性の永久的な偏差をきたすおそれがある。最
近のＩＣプロセスでは、ゲート誘電体としてＩＯと５０
止の間の厚さを有する酸化珪素層が使用されている。こ
のような層は、核層にかかる電圧が静電放電の間に約２
０から８０Ｖより大きくなるとブレークダウンし得るこ
とがわかった。

静電放電によって、入力線６１の電圧は容易にこの値の
倍数に増加することができる。実際に、摩擦が数１００
マイクロアンペアから数マイクロアンペアで変わる充電
電流を生じさせ、これが半導体に０．１から５マイクロ
クーロンの間の全体電荷をきたすことがある。若し、そ
の周囲に対して１５０ｐＦのキャパシタンスと３μＣの
電荷を有する人体から生じれば、これは２０ｋｖの電圧
に相当する。これは回路ｌがひどく損傷し易い電圧の約
１０００倍である。

回路ｌが回復不可能に損傷されるのを避けるために、入
力線６１と第２接点領域７の間に保護素子８が接続され
る。この保護素子８は、回路の正常動作の間その動作に
悪影響を与えないように設計される。この状態では、電
流は全くまたは事実上保護素子８を通って流れない。け
れども、入力線６１における電圧が例えば静電放電のた
めに所定のしきい値を越えると、保護素子８は導通とな
り、かくして第２接点領域７に良好な電流導通路を与え
、この通路に沿って、放出された電荷が消失されること
ができる。しきい値を回路１が危険にさらされる電圧よ
りも低く選ぶことにより、回路ｌが損傷されるのを避け
ることができる。入力線６１における電圧が再びしきい
値以下に下がると、保護素子８は再びそのもとの非導通
状態にもどる。

このような保護素子８の一例が第３図に示されている。

この例では、保護素子はｎ形の２つの活性領域８１．８
２を有する。これ等の活性領域８１．８２の側方は共に
沈んだ酸化珪素層１２と隣接し、ｐ形基板ＩＯの隣接し
た部分と夫々ｐｎ接合８６と８７を形成する。活性領域
８１と８２は夫々比較的弱くドープされた部分８１Ａ、
　８２Ａと比較的高濃度にドープされた部分８１Ｂ、　
８２Ｂを有する。ドープ濃度と領域の深さは、ｎ形電界
効果トランジスタのソース４１およびドレーン４２のそ
れ等と実質的に同じである。したがって活性領域８１．
８２は前記のソース４１およびドレーン４２と同じ製造
工程で設けることができる。

活性領域８１．８２の間で、基板は酸化珪素の１７．５
ｎｍ厚のゲート誘電体８４で被覆され、この上に、ド−
プされた多結晶珪素のゲート電極８５が設けられる。

表面では、活性領域８１．８２は金属珪化物１５、この
例では珪化チタンで大部分被覆されている。このアセン
ブリは比較的厚い酸化珪素層１７で被覆され、この層に
は、活性領域８１．８２の上方に接点窓が設けられてい
る。この接点窓内には、第１活性領域８１を入力線６１
に接続しまた第２活性領域８２を第２人力線に結合しし
たがって基準電圧ＶＳＳが加えられる（第１図も参照）
アルミニウム電極１６が、活性領域８１．８２を被覆す
る珪化チタン１５上に配設される。活性領域８１．８２
に隣接する基板の部分には、基板接続部（図示せず）を
経てＶＳＳが加えられる。

入力線６１の電圧が０と５Ｖの間にある回路１の正常動
作中は、第１活性領域８１のｐｎ接合は逆方向にバイア
スされる。僅かな漏洩電流は別として、この状態では電
流は保護素子を通って流れないので、その入力信号は不
利な影響を受けない。

入力線６１における電圧が大きくなると、電界強度はｐ
ｎ接合８６のまわりの空乏領域内で増加する。

電圧がｐｎ接合８６のブレークダウン電圧を越えるよう
な値迄増加するとなだれ降伏が起きる。結果は、活性領
域８１から基板１０への比較的大きな（正孔）電流であ
る。ｐｎ接合８６のブレークダウン電圧はしたがって保
護素子のしきい値を形成し、この場合には約ＩＯから１
５Ｖの値を有する。

基板１０への正孔の注入の結果、活性領域８１と８２間
の基板ＩＯの部分８３内の電位は、第１活性領域８１を
有するｐｎ接合も導通するような値に増加することがで
きる。第２活性領域８２よりはこの時電子が基板の部分
８３に注入され、この部分が寄生バイポーラトランジス
タ効果を生じ、この場合、第１活性領域８１、基板の部
分８３および第２活性領域８２は夫々バイポーラトラン
ジスタのコレクタ、ベースおよびエミッタと見做すこと
ができる。その結果、第１ｐｎ接合両端の電圧はこの例
では約８ｖである所謂持続電圧に減少する。入力線６１
における電圧はしたがって第１ｐｎ接合８６のブレーク
ダウンよりも低い電圧に制限される。この状態（時とし
て“スナップ−バック　モード”と呼ばれる）では、保
護素子は第２接点領域７に良好な電流導通路を与える。

これの詳しい説明は、「アイ・イー・イー・イー・トラ
ンザクションズ・オン・ニュークリア番サイエンス（１
，Ｅ、　Ｅ、　Ｅ、　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ
Ｎｕｃｌｅａｒ　５ｃｉｅｎｃｅ）　Ｊ　　１９８３年
１２月、　　Ｖｏｌ、Ｎ５−３０゜第４１２７−４１３
０頁のＡ、　０ｃｈｏａ氏の論文が参考になる。素子を
通る電流の強さと該素子に加わる電圧との関係は第４図
に曲線４０で示されている。この図面では、電流の強さ
Ｉは縦座標にまた電圧Ｖは横座標に取られている。ｐｎ
接合８６のブレークダウン電圧と持続電圧は横座標上に
夫々ＶｂａとＶ、で示されている。

前述したように、保護素子の活性領域８１と８２は珪化
チタンで被覆されている。金属珪化物の使用は一般に大
きな利点を有する。そういうものとして、低い抵抗率を
挙げることができる。けれども、保護素子内の金属珪化
物の使用は悪い結果をきたすことがあることがわかった
。例えば活性領域８１゜８２が電極１６を設ける前に先
ず金属珪化物で被覆された前述の種類の保護素子は、電
極１６が活性領域８１、８２上に直接位置する同様な保
護素子よりも著しく信頼性に劣ることがわかった。初め
の保護素子は、後者の保護素子よりも著しく低い電圧の
電流の強さで或いはまた著しく少ない数の静電放電の後
に破壊されることがわかった。

この問題の簡単な解決は、保護素子の金属珪化物を省略
することにあるように見える。けれども、保護素子は、
後で明らになるように、金属珪化物の使用がまさに望ま
れる半導体デバイスの残りの部分と同じ製造工程でつく
られるのが好ましい。

保護素子の珪化物層を省略した場合、少なくとも１つの
余分なマスキング工程がしばしば必要とされるであろう
。

本発明によって、保護素子への金属珪化物の使用に付随
する欠点は、余分な工程段階を必要とすることなしに避
けられる。本発明は次の事実の認識に基づいたものであ
る。すなわち、金属珪化物１５から珪素８１への移行部
８８はかなり不規則となり、金属珪化物１５が使用され
た保護素子の信頼性の減少は珪化物−珪素移行部８８の
不規則性の結果の場所による抵抗変化に帰することがで
きる。第５図は、説明のため第３図の保護素子８の一部
を珪化チタン１５の断面で示したものである。珪化チタ
ン１５から活性領域８１の珪素への移行部８８の不規則
性のために、珪化チタン１５の成る領域３１では他の領
域３２よりも延在する距離が小さい。珪化物１５が比較
的短い距離で活性領域８１に至る領域３１において電流
が珪化物１５を去るとすれば、電流は、ｐｎ接合８６の
まわりの空乏領域に達するために珪化物１５にくらべて
比較的高オームである活性領域内の距離Ｄ１を未だ通過
せねばならない。けれども、珪化物が比較的大きな距離
で活性領域８１に至る領域３２で電流が珪化物１５を去
るとすれば、電流は活性領域８１内の距離Ｄ２だけを通
過すればすむ。活性領域８１内の電流通路の長さのこの
差によって、領域３２では、ｐｎ接合８６への抵抗は領
域３１におけるよりも著しく低くなり得る。活性領域８
１が珪化物層で被覆された保護素子では、電流が、比較
的低い抵抗を有するこのような領域に集まるものと考え
られる。

この結果、ｐｎ接合８６の僅かな部分しか、有効に利用
されず、著しく大きな電流密度を局部的に生じる。

この電流の変化は図に破線３３で略図的に示しである。

若し電流密度が所定の最大値を越えると、ｐｎ接合８６
は、例えばこの場合半導体材料が融解によってｐｎ接合
８６内で短絡されるような熱量が局部的に出されること
によって、回復不能に損傷されるおそれがある。このこ
とは、このような集中が起きた場合保護素子８を流れる
ことのできる最大電流は電流がｐｎ接合８６にわたって
均一に分布された場合よりも小さいであろうことを意味
する。

本発明によれば、ｐｎ接合８６にわたって分布される電
流の均一性を良くするために、抵抗素子が、活性領域８
１が接続される電極１６とｐｎ接合８６の間で保護素子
と直列に接続される（第６図参照）。この実施例では、
抵抗素子９はｎ影領域９１を有し、このｎ影領域は、基
板１０内に位置し、その幅は、本発明によれば、活性領
域８１の幅と実質上等しい。

前記の抵抗領域９１は約５・１０”ａｍ　”の濃度で燐
でドープされるが、これは約１５００Ω／口のシート抵
抗に相当する。本発明によれば、前記の抵抗素子９は活
性領域８１と直接接触するが、この場合、これは、抵抗
領域９１が保護素子の活性領域８１と隣接することによ
り行われる。抵抗領域９１の大部分は沈んだ酸化珪素層
１２の下にある。この酸化珪素層１２の開口部内では、
抵抗領域９１は、電極領域９２を形成するために幾らか
更に高濃度に部分的にドープされる。この電極領域９２
は珪化チタンの層で被覆され、その上に電極１６が設け
られる。

本発明により抵抗領域９１が電極１６とｐｎ接合の間で
保護素子と直列に接続されているためｐｎ接合８６への
全抵抗が増され、その結果前記の抵抗変化の及ぼす影響
は比較的小さい。したがって電流が既にして低オーム電
極１６内で集中することが避けられる。電流は抵抗領域
９１内でも比較的均一のままでいるすなわち電流の集中
は抵抗領域９１の比較的高いシート抵抗によって防がれ
る。したがって、電流は抵抗領域９１の幅にわたり実質
的に均一に該領域９１を去る。抵抗領域９１の幅が活性
領域８１の幅と実質的に等しいために、電流がこの場合
活性領域８１に実質的に均一に加えられる。抵抗領域９
１の端と活性領域８１間の電流の集中の発生はこの場合
抵抗領域９１を活性領域８１に隣接させることによって
防がれる。電流が一旦活性領域８１に達すると、該電流
は２つの通路に沿ってｐｎ接合８６に流れることができ
る。第１通路はいくぶんか活性領域８１を通ってｐｎ接
合８６に直接に延在し、他方の通路は、抵抗領域９１か
ら活性領域８１を通って珪化チタン１５におよびこの珪
化チタン１５を経て更にｐｎ接合８６に延在する。若し
ｐｎ接合８６が沈んだ酸化物層１２から比較的大きな距
離に位置すれば、電流は主として良好な導電性珪化物１
５を通って流れるであろう。

けれども、ｐｎ接合が酸化物層Ｉ２に更に近く位置する
に従って、電流は更に第１通路を選んで直接に活性層８
１を通ってｐｎ接合８６に流れ易くなる。このことは、
電流のこの部分が不規則な珪化物−珪素移行部８８を通
らずしたがってこれにより最早や影響されることがない
ことを意味する。特に活性領域８１が比較的短いと、こ
のようにしてｐｎ接合８６にわたって実質的に均一な電
流分布を得ることができる。したがって、活性領域８１
をリソグラフィの限度内でできる限り短く選ぶのが好ま
しい。この場合、活性領域８１の長さは約２μｍである
。

本発明を用いることにより、ｐｎ接合８６の特定の領域
への電流の集中は著しく減少されるか或いは更に事実上
完全に抑圧されることができる。ｐｎ接合８６にわたる
このより均一な電流分布のために、素子を通って安全に
流れることができる最大電流は公知の保護素子における
よりも著しく大きくなることができる。

例えばコバルト、プラチナおよびタングステンの珪化物
のようなその他の金属珪化物でも、下にある珪素への移
行部は比較的不規則で、珪化チタンと同様な問題が保護
素子内に生じる。したがってこれ等の場合にも本発明を
有利に用いることができる。

回路ｌのｎ形チャネルトランジスタ４との高度な一致の
ために、保護素子８の打込みのため本来より外れた製造
工程或いは余分な製造工程は全（必要ない。更に抵抗領
域９１も、該領域が半導体デバイスの残りの部分を製造
する工程と完全に合うように適用することができる。こ
れを第７Ａ図から１００図を参照して更に詳しく説明す
るが、これ等の図面は、本発明の半導体デバイスの一実
施例を製造の各工程における断面図で示したものである
。

“Ａ”を付した図面は製造の各工程におけるインバータ
６を示し、“Ｂ”を付した図面は前記と同じ製造工程に
おける保護素子８と抵抗領域９を示す。

出発材料（第７Ａ、Ｂ図参照）は、約１０”ｃｍ−”の
濃度に硼素でドープされたｐ形珪素基板ＩＯである。こ
の基板は、表面に酸化珪素１８を成長させるために短時
間熱酸化される。酸化珪素層１８は次いで窒化珪素層１
９で被覆され、この層１９は、マスキングとエツチング
でパターン付けされる。

このアセンブリは今度は酸化媒体にさらされ、その結果
、窒化物層１９で被覆されてない部分が酸化される。こ
れ等の領域には、基板１０に部分的に沈んだ酸化珪素層
１２が形成される。このアセンブリは次いでホトレジス
ト層２０で被覆され、この層は、ｐ形チャネルトランジ
スタ５より形成さるべきｎ−井戸４と形成さるべき抵抗
領域９１の領域において部分的に露光されて現像によっ
て除去される。続いて、燐が約５・１０”ｃｍ−”の注
入量と約６００ＫｅＶのエネルギで打込まれ、この場合
ホトレジスト層２０が打込みに対してマスクする。その
結果、トランジスタ５の領域にｎ−井戸１４が形成され
、抵抗素子９の領域に抵抗領域９１が形成される。

ホトレジスト層２０が次いで除去され、しかる後筒２の
ホトレジスト層２１が設けられる。この第２のホトレジ
スト層２１は、ｎチャネル形トランジスタ４から形成さ
るべきｐ−井戸１３の領域において除去され、しかる後
硼素が基板に打込まれる。この打込みに対しては、例え
ば約５・１．０”ｃｍ−”の注入量と約２５０　ＫｅＶ
のエネルギを用いることができる。

ｎ形チャネルトランジスタ４の領域にはこの場合ｐ−井
戸１３が形成される。第２のホトレジスト層２１と窒化
珪素層１９が次いで除去され、このアセンブリは通常の
方法で平坦化され、基板１０内に埋まっていない酸化物
層１２の部分は除去され、実質的に平らな構造が得られ
る（第８Ａ、Ｂ図参照）。

これ等の図面では、点線は、フォトレジスト層２０゜２
１が位置されていた場所を示す。

次いで、約１７．５ｎｍの厚さの酸化物層２２が熱的に
成長される（第９Ａ、Ｂ図参照）。この酸化物層２２は
ゲート誘電体として用いることができる。この目的に他
の絶縁材料も使用できることは勿論である。約３００ｎ
ｍの厚さの多結晶珪素層２３が次いで前記の酸化物層２
２の上に設けられる。この多結晶珪素層２３は次いで約
５・１０１１′ｃｍ−２の注入量での燐打込みによって
ｎ形にされる。このアセンブリに熱処理を施すことによ
って、打込まれた燐は層中に均一に分布される。

２つのトランジスタ４，５と保護素子８のためにゲート
電極４５．５５．８５が前記の珪素層２３より形成され
る。この目的で、珪素層２３にはフォトレジストのエツ
チングマスクが設けられる（第１０Ａ、　Ｂ図参照）。

珪素層２３は、次いで、適当なエツチング工程によって
、ゲート電極４５．５５．８５を有するパターンにされ
る。続いて、再びエツチングマスク２５が除去される。

形成さるべきｐ形チャネルトランジスタ５の領域では、
表面がエツチングマスクで覆われ、このエツチングマス
クは、抵抗領域９１が位置する領域および保護素子８と
ｎ形チャネルトランジスタ４とが形成される領域におい
て表面を被覆しないでおく。このマスクの縁は沈んだ酸
化物層１２上に位置されることができる。次いで燐が打
込まれ、打込みマスクに加えてゲート電極４５．８５も
この場合打込みに対してマスクする。大部分が自己位置
合せであるこの方法で、ｐ−井戸１３および基板ＩＯの
部分４３．８３で夫々互いに分離された比較的弱くドー
プされた表面領域４１Ａ、　４２Ａ、　８１Ａ、　８２
Ａが形成される。更に、この打込みによって、表面では
、抵抗領域９１内のドーピング濃度が接点領域９２を形
成するために局部的に増加される。打込みは約４・１０
”ｃｍ　”の注入量と約５０　ＫｅＶのエネルギで行な
うことができる。打込みマスクが除かれた後、第２の相
補的な打込みマスクが設けられるが、このマスクは、形
成さるべきｎ形チャネルトランジスタ４の領域において
表面１１を被覆しないでおく。次いで、同様にして、比
較的弱くドープされたｐ形表面領域５１Ａ、　５２Ａを
形成するために硼素をｎ−井戸１４に打込むことができ
る。結果として、約４・１０”ｃｍ”−”の注入量と約
２５　ＫｅＶのエネルギが用いれる。前記の第２の打込
みマスクも除かれた後、このアセンブリは、例えばＴＥ
０１ふん囲気から気相よりの堆積によって約０．２５μ
ｍの厚さの酸化珪素層２６で被覆される。表面領域内の
打込まれた不純物はこの場合更に基板ｌＯ内に拡散する
ことができる。第１１Ａ、Ｂ図は、この時得られた構造
を示す。

次いで酸化珪素層２６が隣接の酸化珪素層２２と共に不
等方性にエッチし去られる。酸化珪素層２６のうち、縁
部分２７（スペーサ）だけがこの場合残される（第１２
Ａ、　Ｂ図参照）。酸化珪素層２２の残りの部分４４．
５４．８４は、両トランジスタ４，５と保護素子８のゲ
ート電極４５．５５．８５のゲート誘電体として使用さ
れる。

縁部分２７は、ゲート電極のほかに、硼素がｎ　−井戸
１４内に打込まれまたｐ−井戸内および保護素子８を形
成するために基板内に砒素が打込まれる次の打込時にマ
スキングのために使用される。この縁部分２７はこの場
合打込みに対してもマスクし、前の打込みよりも大きな
注入量と大きなエネルギが用いられる。その結果、弱く
ドープされた表面領域４１Ａ、　４２Ａ、　８１Ａ、　
８２Ａにくらべて比較的高濃度にドープされた、僅かに
より深く位置する表面領域４１Ｂ、　４２Ｂ、　８１Ｂ
、　８２Ｂを形成することができる（第１２Ａ、Ｂ図参
照）。この硼素および砒素打込みに対しては、約３・１
０１５ｃｍ−２の注入量が用いられる。砒素はこの場合
接点領域９２内のドーピング濃度を更に増すために抵抗
領域９１内にも打込まれる。

このアセンブリは次いで全表面にわたってチタンをスパ
ッタすることにより金属層２８で被覆される。例えばコ
バルトやプラチナのような他の金属を用いることもでき
る。アセンブリは次いで約６５０°Ｃの温度に加熱され
、チタンが珪素と直接接触する部分において珪化チタン
１５を形成するようにチタンが珪素と反応する。かくし
て、ゲート電極４５、５５．８５、ソース４１．５１と
ドレーン４２．５２、第１活性領域８１と第２活性領域
８２並びに接点領域９２には自己位置合せによって珪化
チタン１５の良好な導電頂層が設けられる（第１３Ａ、
　Ｂ図参照）。残りの変換されなかったチタン２８は、
珪化チタン１５に関して選択的な適当な溶剤によって除
去することができる。はっきりさせるために、本願にお
いて“珪化チタン”または更に一般的な意味で“金属珪
化物”と言う言葉を用いた場合、この言葉は化学量論的
化合物（ｓｔｏｉｃｈｉｏｍｅｔｒｉｃ　ｃｏｍｐｏｕ
ｎｄ）のみならず更に一般的な意味で金属並びに珪化物
を含む任意の材料を意味するものと理解されるべきこと
をここに述べておく。

このアセンブリは次いで酸化珪素層１７で被覆されるが
、この層には、金属珪化物１５の一部の上方に接点窓が
設けられている。この接点窓内では、金属珪化物１５は
チタン−タングステンの薄い層（図示せず）で被覆され
、しかる後アセンブリにアルミニウムの層が設けられる
が、このアルミニウム層は金属珪化物上の接点窓内に位
置しかくして電極１６を形成する。このアルミニウム層
からは次いで所望の配線、そのうちの接続導体６１−６
４が、マスキングとエツチングによって形成される。こ
の時に得られた構造は第２，６図に略図的に示されてい
る・。

本発明の半導体デバイスの第２の実施例が第１４図に平
面図でまた第１５Ａ、　Ｂ図に断面図で示されている。

この実施例そしてまた以下の実施例でも常に前述したＣ
ＭＯ３回路より出発する。したがって第１の実施例の説
明がその参考となる。

前の実施例と同様に、保護素子は第１活性領域８１と第
２活性領域８２とを有し、これ等は共にｎ形である。こ
れ等の両頭域はｐ形基板１０の隣接部分とｐｎ接合を形
成し、その表面を珪化チタン１５で被覆されている。こ
の実施例では、基板１０は２つの活性領域８１．８２の
間では約０．４μｍの厚さの酸化珪素層１２の下にあり
、この層は基板１０内に沈んでいる。この沈んだ酸化物
層１２は第２酸化珪素１７とアルミニウムのゲート電極
８５で相継いで被覆されている。両酸化物層１２．１７
はともに比較的厚いゲート誘電体を形成し、その結果、
ＭＯＳトランジスタとして保護素子のしきい値が比較的
高い。

保護素子にかかる電圧が約１５−２０Ｖのしきい値を越
えると、保護素子８は前述した“スナック−バック”状
態に達する。電気接続はこの場合入力線６１から保護素
子を経て第２給電線６３に存する。。ゲート誘電体の比
較的大きな厚さのために、この実施例の保護素子は比較
的強い。更に、活性領域８１゜８２間の距離は前の実施
例におけるよりも大きく選ばれ、この距離は、全体とし
てここに説明した保護素子が比較的高い電圧に耐える結
果を生じる。

この素子は、所謂「ヒユーマン・ポデー・モデル（Ｈｕ
ｍａｎ　Ｂｏｄｙ　Ｍｏｄｅｌ）Ｊ　；　Ｕ、Ｓ、　Ｍ
ｉｌｔ、　Ｓｔｄ、　８８３Ｃ。

Ｍｅｔｈｏｄ　３０１５．６．　Ｎｏｔｉｃｅ　７　　
に従って加えられた１ｏｏｏｖよりも高い電圧に耐える
ことができることが判明した。これに反し、ここに説明
した保護素子はその高いしきい値のために前の実施例の
素子よりも遅い。したがってこの半導体デバイスでは両
方の保護素子を入力線６１と第２給電線６３に沿って別
々に接続し、このため画素子の利点を利用することがで
きるのが好ましい。静電放電の場合には、電圧は始めて
の実施例の保護素子によって十分迅速に安全値に制限さ
れ、一方ここに説明した保護素子は電荷を確実に十分高
い密度で消失することができる。

本発明に従って保護素子８と直列に接続された抵抗素子
９は、この実施例では、珪化チタンの頂層で被覆された
、部分的に条帯９３に小分けされた燐ドープ多結晶珪素
層を有する。この層の組成と厚さは集積回路のインバー
タのゲート電極のそれ等と実質的に同じで、このため抵
抗素子を該ゲート電極と一緒に同じ工程段階で設けるこ
とができる。抵抗素子９の抵抗は、主として珪化チタン
の良好な導電性頂層１５によって決まる。シート抵抗は
したがって約３−４Ω／口である。原理的には抵抗素子
に他の導電性材料を用いることもできるが、これは多く
の場合余分な工程を必要とする。

抵抗素子９が別々の条帯９３に小分けされ、これ等の条
帯は酸化物層１２．２２により基板より絶縁されている
ために、前に述べた電流集中が抵抗素子内で防がれる。

前記の条帯は約４μｍの相対間隔で位置し、約１１１ｍ
の幅を有する。５−２０μｍの長さで、これにより条帯
当り約１５−８０Ωの抵抗が得られる。けれども、条帯
が並列に接続されているために抵抗素子の抵抗は比較的
低いので、抵抗素子は保護素子のスイッチング速度に実
質上影響を与えない。活性領域８Ｉから離れた側では、
抵抗素子９は条帯に小分けされ、多数の電極１６が該素
子上に設けられ、これ等の電極は、平面図では見えない
が、第１４図に点線で示しである。これ等の電極１６を
経て、抵抗素子９は入力線６１に接続される。抵抗素子
９のこの部分では、別々の条帯９３の比較的高い抵抗の
ために、珪化チタン１５か°ら活性領域８１への移行部
における抵抗変動は全くまたは事実上目立たない。した
がって電流の集中はこの場合全くまたは事実上束ぜず、
このため電流は実質的に均一に抵抗素子に加えられる。

抵抗素子内では、条帯９３が互いに側方に絶縁されてい
るため集中は不可能である。電流はしたがって素子から
実質的に均一に出る。抵抗素子８に面した側では、条帯
９３はアルミニウム条帯９８を経て活性領域８１に夫々
個別に接続されている。活性領域８１との条帯９３の接
続に対する１つの連続した共通の層の代わりに個別のア
ルミニウム部分９８を使用することによって、低オーム
アルミニウム９８内の電流の集中が防がれる。電流はし
たがって実質的に均一に活性領域８１上の珪化チタン１
５に供給される。この珪化物１５内の電流路が余りに長
くなければ、このように実質上均一な電流分布をｐｎ接
合にわたって得ることができる。

この実施例では抵抗素子９は個別のアルミニウム条帯を
経て活性領域８１に接続されているが、この接続は、横
断方向に延在する１つのアルミニウム層による接続とく
らべて、本発明の観点内では直接と見做すべきであるこ
とに留意され度い。

第２実施例の製法を第１６図から１９図を参照して説明
する。これ等の図面はこの場合引き続いた製造工程にお
ける保護素子８と抵抗素子９を示す。

ＣＭＯ３回路は第１の実施例について説明したのと同様
にして形成される。

出発材料は、窒化珪素の酸化物マスク１９が上に設けら
れた硼素ドープｐ形基板ＩＯである。マスク１９と基板
１０の間には、応力を中和するために酸化珪素の薄い層
１８が設けられる。この目的で、酸窒化珪素を用いるこ
ともできる。次いでこのアセンブリは熱酸化され、部分
的に基板内に沈んだ酸化珪素層１２が基板のマスクされ
てない部分で成長される（第１６Ａ図参照）。

ＣＭＯ３回路に対するｐ−井戸およびｎ−井戸をこの時
設けることができる。この実施例では保護素子８も抵抗
素子９もこのような井戸を有しない。

したがってこれ等の画素子８，９は、例えばＮＭＯ３ま
たはＰＭＯ３製造工程のようなこのような井戸の存しな
い工程とも相いれる。

酸化マスク１９が除去された後、酸化物層Ｉ２は、基板
内に沈んだ部分だけが残るように通常の方法で平面化さ
れる。次いで、第１の実施例で説明したようにインバー
タのゲート誘電体として用いられる約１７．５ｎｍの酸
化珪素層２２を形成するために熱酸化が行われる。この
酸化珪素層２２は多結晶珪素の層で被覆されるが、この
層は燐でドープされ、この層からマスキングとエツチン
グにより抵抗素子９の条帯９３が形成される。同じ珪素
層から、第■の実施例で既に説明したＣＭＯＳトランジ
スタのゲート電極４５．５５も形成されるので、条帯９
３を設けるために余分な工程を必要としない。この時得
られた構造を第１７Ａ、　１７８図に示す。

保護素子の領域において燐と砒素が次いで連続的に基板
ＩＯ内に打込まれ、沈んだ酸化物層１２の両側に比較的
高濃度にドープされた表面領域８１．８２が形成される
。この領域８１．８２のドーピング濃度は約１０”ｃｍ
−”である。このアセンブリは２つの打込みの開で厚い
酸化珪素層で被覆され、この層は次いで、隣接した酸化
珪素層２２と共に不等方性エツチングで除去され、その
うちの縁部分２７だけが条帯９３に沿って残される。第
１８Ａ図、　１８Ｂ図はこの構造を示す。

アセンブリは次いで例えばチタンを表面にスパッタする
ことによりチタンの層２８で被覆され、約６７５℃の温
度に加熱される。このチタン層２８が珪素と接触してい
る領域でチタンが珪素と反応し、珪化チタン１５を形成
する（第１９Ａ、　Ｂ図参照）。前記のチタン層２８が
珪素基板■０と接触している領域以外では、例えば条帯
９３の多結晶珪素上でもこのことが当嵌まる。変換され
ないチタンは次いで選択的に除去される。

アセンブリは次いで、接点窓が通常の様にしてエッチさ
れた比較的厚い酸化珪素層１７で被覆される。次いで、
このアセンブリはアルミニウム層で被覆され、この層か
ら電極１６および線６１．６３がマスキングとエツチン
グにより形成される。この段階において入力線６１と第
２給電線６３に加えて、アルミニウム条帯９８も条帯９
３と活性領域８１および第２活性領域８２との間に設け
られる。更に、アルミニウム層から保護素子のゲート電
極８５が形成される。第１９Ａ図、　１９Ｂ図は、得ら
れた構造の断面を示す。

第２０図と２１Ａ、　２１Ｂ図は本発明の半導体デバイ
スの第３実施例を夫々平面図と断面で示す。このデバイ
スは、第１実施例と同様にＣＭＯ３回路を有するが、こ
の回路の他の点は本発明にとって本質的なものでないの
で図面に示してない。この回路の説明に対してはここで
は第１実施例が参考になる。

この実施例においては、出発材料は第１実施例における
と同じ保護素子８である。この出発材料は、入力線６１
と第２給電線６３に夫々接続された共にｎ形の第１活性
領域８１と第２活性領域８２を有する。これ等の活性領
域８１．８２は夫々ｐ形基板の隣接部分とｐｎ接合８６
と８７を形成する。２つの活性領域８１．８２の間の基
板１０の部分８３は、約１７．５ｎｍの厚さの酸化珪素
のゲート誘電体とｎ膨長結晶珪素のゲート電極８５で被
覆される。ゲート電極８５と活性領域８１．８２は何れ
も珪素化チタン１５で被覆される。

他の点では、保護素子のゲート電極８５をレジスタを経
て第２給電線と接続するのが好ましい。実際にこれによ
りゲート電極８５と第２活性領域８２の間の電圧が低く
保たれ、この結果、入力線６１における電圧が高い値を
取った場合ゲート誘電体８４のブレークダウンを防ぐこ
とができる。

この実施例における抵抗素子９はｎ形抵抗領域９４を有
し、この領域の上に、互いに実質上平行に延在する珪化
チタンの多数の条帯９５が配置される。

この条帯は約ＩＯμｍの長さで１μｍの幅である。

珪化チタン１５の約３−４Ω／口のシート抵抗では、し
たがって抵抗は条帯当り約３０Ωである。抵抗領域９４
は基板ｌＯのｐ形部分上に設けられ、ｐｎ接合によりそ
れから絶縁されている。条帯９５は、やはり抵抗領域９
４と隣接する活性領域８１において珪化チタン層１５と
溶けあう（ｍｅｒｇｅ）。活性領域８１から離れた側で
は条帯９５は互いに連結されてその上に電極１６が設け
られ、これ等の電極により抵抗素子９が入力線６１と接
続される。前記の電極１６は平面では見えないが第２０
図に点線で示しである。抵抗領域９４が珪化物条帯９５
で被覆されてない領域では、抵抗領域９４は、基板１０
内に沈んだ酸化珪素層１２の下方に位置する。

以下にこの半導体デバイスの製造方法を第２２−２５図
を参照して説明する。これ等の図面は連続した製造工程
における抵抗素子９，９′と保護素子８とを示す。

出発材料は、薄い酸化珪素層１８と窒化珪素層１９で順
次に被覆されたｐ形珪素基板１０である。窒化珪素層１
９が通常のようにしてパターン付けされた後アセンブリ
は酸化媒体にさらされ、その結果、窒化珪素層１９で被
覆されてない基板１０の部分に、部分的に沈んだ酸化珪
素層１２が形成される。この場合、後で抵抗素子の金属
珪化物条帯が形成されねばならない領域において基板ｌ
Ｏが窒化物層１９で被覆されることが確実になされる。

第２２Ａ、　Ｂ図はこの構造を示す。

形成さるべき保護素子の領域にホトレジストマスク２０
が次いで設けられ、しかる後、基板ＩＯのマスクされて
ない部分への燐の打込みによって、抵抗領域を構成する
ｎ−井戸９４が設けられる（第２３Ａ、　Ｂ図参照）。

打込みの後、この打込まれた不純物を活性化するために
アセンブリはしばらく加熱される。

マスク２０と窒化物層１９が除去されてから、一部沈ん
だ酸化珪素層１２が通常のようにして平面化され、しか
る後、熱酸化によって、保護素子のゲート誘電体として
用いられる約１７．５ｎｍの厚さの酸化珪素層２２が成
長される。保護素子の領域にはｎ膨長結晶珪素のゲート
電極８５が設けられ、しかる後、このゲート電極８５の
両側に比較的弱くドープされ且つかなり浅いｎ形表面領
域８１Ａ、　８２Ａを形成するために第１の燐打込みが
行われる（第２４Ａ、　、Ｂ図参照）。

このアセンブリは次いで比較的厚い酸化珪素層で被覆さ
れ、この層から、核層を不等方性にエツチングすること
によって、縁部分２７が形成される。

これ等の縁部分２７は、前の打込みよりも高い注入量で
行われる第２の砒素打込み時にマスクする。

第１の打込みは例えば約４・１０１３ｃ＋ｎ−２の注入
量で行われるが、この後者の打込みでは注入量は約３・
１１０１１１ａ　”である。その結果、幾らか更に深く
また幾らか更に高濃度にドープされた、表面領域８１Ｂ
、　８２Ｂが形成され、これ等の領域はその上ゲート電
極８５より僅かにより離れている。前記の領域８１Ａと
８１Ｂは一緒に保護素子の第１活性領域８１を構成する
。同様に、領域８２Ａと８２Ｂは一緒に第２活性領域８
２を構成する（第２５Ａ、　Ｂ図参照）。

次いでこのアセンブリはチタン層で被覆され、しかる後
、熱処理によって、珪素と接触しているチタンが珪化チ
タン１５に変換される。残りのチタンは次いでエツチン
グで除去される。珪化チタン１５が第１活性領域８１と
第２活性領域８２上に設けられるだけでなく、抵抗素子
９の珪化物条帯９５もこの工程段階で形成される。アセ
ンブリは次いで、抵抗素子９の領域に接点窓が設けられ
た酸化珪素層１７で被覆される。次いで、このアセンブ
リは薄いチタン−タングステン層とアルミニウム層で被
覆され、この層から、電極１６と入力線６１および第２
給電線６３のような所望の配線とがマスキングとエツチ
ングによって形成される（第２０図、第２１Ａ。

Ｂ図参照）。

本発明の半導体デバイスでは、抵抗素子は、保護素子よ
り分離されるようにデバイス内に設けることができる。

これは、例えば、前述の第２実施例の場合である。この
場合には、抵抗素子は配線を経て保護素子に接続される
。前述した第１および第３実施例におけるように、抵抗
素子が保護素子に隣接することも可能である。この場合
には、抵抗素子を保護素子と接続するための別個の配線
は省略することができる。本発明の半導体デバイスにお
いて抵抗素子が保護素子内に設けられると更に別の集積
が得られる。その−例として、本発明の半導体デバイス
の第４実施例を以下に説明する。

第２６図は半導体デバイスの第４実施例に従った保護素
子の断面図を示す。この実施例の保護素子は、反対導電
形の第１活性領域８１と８２を有する。

これ等の活性領域８１．８２は、約３５Ｖのブレークダ
ウン電圧を有するダイオードを構成する。活性領域８１
．８２は集積回路の夫々ｐ形チャネルとｎ形チャネルト
ランジスタのｎ−井戸とｐ−井戸と同じ工程で設けられ
る。第１活性領域８１はしたがって約１５にΩ／口のシ
ート抵抗を有し、このシート抵抗は、前述した電流の集
中を防ぐのにたっぷり十分である。

第１活性領域８１と第２活性領域８２の一部は、基板内
に沈められた酸化珪素層１２の下に位置し、２つの領域
間のｐｎ接合を表面で境界する。領域８１゜８２が酸化
珪素層１２の下にない領域では、これ等領域は珪化チタ
ン１５で被覆される。第１活性領域８１と第２活性領域
８２の両方に、接点領域１８１と１８２を形成するため
にｎ形ドーパントの付加的な量が表面に局部的に与えら
れる。この目的で、ＣＭＯ３回路内のｎ形チャネルトラ
ンジスタのためのソースおよびドレーン打込みが用いら
れる。このアセンブリは、接点領域１８１．１８２の部
分に接点窓が設けられた比較的厚い酸化珪素層１７で被
覆される。この接点窓内では、珪化物層１５上の活性領
域８１．８２に電極１６が設けられ、この電極によって
、第１活性領域８１が入力線６１に接続されまた第２活
性領域８２が第２給電線６３に接続される。

接点領域１８１．１８２の間では第１活性領域８１と第
２活性領域８２は酸化物層１２の下にあり、珪化物１５
で被覆されていないので、電流は、比較的弱くドープさ
れた領域を経るだけでｐｎ接合８６に達することができ
る。この電流は、珪化物−珪素移行部８８の抵抗変動が
最早や事実上回等影響ないような抵抗に面する。したが
って電流はｐｎ接合８６にわたって事実的に均一に拡が
り、その結果、比較的太きな全体電流ではじめて保護素
子の許容最大電流に達する。

約３５Ｖのｐｎ接合８６のブレークダウン電圧は、前の
実施例の保護素子のしきい電圧よりも高い。けれども、
これに反し、ここで説明した保護素子は他の保護素子と
くらべて著しく強い。このことは、前の実施例の保護素
子よりも著しく高い電圧と電流密度に耐えることができ
るということを意味する。本発明の第５実施例では、し
たがってそれ等の種々の利点を組合せるために保護素子
の種々の実施例が１つの回路に共通に用いられる。第２
７図はその等価回路図を示す。

この実施例では、３つの保護素子８Ａ−８Ｃが入力線６
１と第２給電線６３の間に並列に接続されている。

第１保護素子８Ａは、第４実施例で説明した種類のｐ−
井戸／ｎ−井戸ダイオードを有する。第２保護素子８Ｂ
は、第２実施例の保護素子のように、第１実施例で説明
したように構成された第３保護素子８Ｃにくらべると比
較的厚いゲート誘電体と比較的大きなチャネル長さで構
成される。この第２保護葉子８Ｂのゲート電極は入力線
６１に接続される。

その結果、静電放電によって、保護素子８Ｂのゲート電
極と第１活性領域は実際上同じ電圧が加わるのでこの保
護素子８Ｂは更に速く導通になる。この場合第２保護素
子８Ｂの厚いゲート誘電体はゲート電極と第２活性領域
の間の電圧に耐えるのに十分に強い。

第２保護素子８Ｂと入力線の間には、本発明に従って抵
抗素子９が接続され、この抵抗素子にはこの場合前述の
第２実施例の抵抗素子が選ばれる。

第２保護素子８Ｂによって入力線６１の電圧は十分に低
い値に制限されるので、第３保護素子８Ｃに対するレジ
スタは必要ない。更に、この第３保護素子８Ｃでは、ゲ
ート電極の電圧は該ゲート電極と第２給電線６３の間に
接続されたレジスタＲ４によって低く保たれる。

加えて、入力線６１への第１保護素子８Ａと第２保護素
子８Ｂの接続点の間には、レジスタＲ１が該入力線に含
まれている。入力線６１への第１および第３保護素子８
Ｂ、　８Ｃの接続点の間にもレジスタＲ２が接続されて
いる。これ等の両直列レジスタには、半導体内に位置し
且つ該半導体の隣接部分とｐｎ接合を形成する抵抗領域
を用いるのが好ましい。レジスタ両端の電圧が増すと、
ｐｎ接合のまわりの空乏領域か大きくなり、その結果、
抵抗領域は狭められ、その抵抗値が増す。したがって、
電圧が入力線６１で５ｖを越えない回路１の正常動作中
はこの回路の動作は事実上遅れがないようにすることが
できる。第１および第２直列レジスタＲ１＋　Ｒｚの適
当な値は、この条件においては夫々３００Ωと１００Ω
である。これに反し、丁度非常に高い電圧が入力線に加
えられる静電放電の際には、両直列レジスタＲ１１Ｒ２
の抵抗値は著しく高くなる。この条件における直列レジ
スタＲ１＋　Ｒｚは、ゲート電極４５．５５の電圧が許
容以上に増す前に第３保護素子８Ｃを導通させるために
入力線６１の電圧増加を遅らせる。

静電放電が起きると、そ′の比較的低いしきい値のため
に、第３保護素子が導通になる最初の保護素子で、第２
直列レジスタＲ２の後の線６１の電圧を約８■に制限す
る。この時第２直列レジスタＲ２を通って流れる電流が
該レジスタに電圧降下を生じ、その結果、約５−２０Ｖ
のしきい値を有する第２保護素子８Ｂもまた導通になる
ことができる。入力線の電圧はこの場合２つの直列レジ
スタＲ１ｔ　Ｒ１の間で１Ｏ−１５Ｖに制限される。最
後に第１保護素子８Ａも導通になり、その結果、放出さ
れた電荷は短時間で消失されることができる。

直列レジスタＲ１，Ｒ２を慎重に選ぶことによって、第
１保護素子８Ａを流れる電流の大部分を確実に消失する
ことができる。したがって、静電放電により、ここで使
用された直列レジスタＲ１ｔ　Ｒｚに対する値において
、１００−５００ｍＡと１０１０−２Ｏのオーダーの電
流が夫々レジスタＲ１とＲ２を通って流れ、一方、第１
保護素子を通って消失される電流はこの場合５Ａまたは
更に高い値になることができる。

第２８図は本発明の半導体デバイスの第６実施例を断面
図で示したものである。この図面では、保護素子８は第
１活性領域８１と第２活性領域８２を有し、これ等の活
性領域は共にｎ形で、ｐ、形基板１０の一部で互いに分
離されている。この部分は、基板１０に沈んだ比較的厚
い酸化物層１２の下に位置する。前記の領域８１．８２
は約２００μｍの幅を有し、ｐ形チャネルトランジスタ
と同じ工程で設けられる。この説明に対しては第１実施
例が参考になる。

活性領域８１．８２は約５　・１０”ｃｍ−３の濃度で
ドープされ、その結果それ等のシート抵抗は約１５　Ｒ
０／口である。

活性領域８１．８２への十分な電気接続のために、両頭
域は、酸化物層１２の両側で表面に夫々電極領域１８１
と１８２を形成するため高濃度のドーピングが与えられ
る。これ等の接点領域１８１．１８２に対しては、回路
のｎ形トランジスタのソースおよびドレーン打込みを用
いることができる（この説明には第１実施例が参考にな
る）。前記の接点領域１８１、１８２は珪化チタン１５
で被覆され、このアセンブリは次いで酸化珪素の層１７
で被覆される。この酸化物層１７の接点窓を経て、第１
活性領域８１と第２活性領域８２はアルミニウム電極１
６によって夫々入力線６１と第２給電線６３に接続され
る。活性領域８１、８２の間には、保護素子のために酸
化物層１７上にアルミニウム電極８５が設けられる。

両活性領域８１．８２はｐ形基板ｌＯとｐｎ接合８６お
よび８７を夫々形成し、そのブレークダウン電圧は約３
５Ｖである。若し入力線１６の電圧がこの電圧を越える
と、第１活性領域８１のｐｎ接合８６はブレークダウン
し、その後保護素子は前述した“スナップ−バック”状
態に達する。この状態において、保護素子は電荷を第２
給電線６３に放出し、入力線の電圧は約１５Ｖに制限さ
れる。この時保護素子を通って流れる電流は、第１活性
領域８１の比較的弱くドープされた部分の一部を通って
強制的に流される。

活性領域８１のこの部分の比較的高いシート抵抗のため
に、電流はこの場合電流集中を妨げるに十分な抵抗に面
する。したがって、この実施例では、保護素子の前に付
加レジスタを配設することは必要ない。

以上本発明を実施例によって説明したが、本発明はこれ
等の実施例に限定されるものでないことは明らかであろ
う。当業者にとっては、本発明の要旨内において数多く
の別の変形が可能である。

例えば、１つの実施例で説明した抵抗素子と保護素子を
他の実施例に用いることもできる。更に、本発明はＭＯ
３回路に限定されるものではなく、例えば、珪化物エミ
ッタを有するバイポーラ回路を有する半導体デバイスに
用いることもできる。保護素子はこの場合そのコレクタ
が接続導体に接続されまたそのエミッタが第２接点領域
に結合されたバイポーラトランジスタ例えばｎｐロトラ
ンジスタによって構成することができる。本発明を用い
ることによって、この素子の寿命したがって信頼性を増
すことができる。

加えて、多数の活性領域を有する保護素子の場合には、
本発明に従って夫々個々に活性領域に接続された多数の
抵抗素子を用いることができる。

したがって、成る場合にはそのために余分なスペースを
必要としない全直列抵抗の更なる増加を得ることができ
る。

更に、本発明は以上主として入力線と給電線間の保護回
路について説明されてきたが、本発明は、例えば、出力
線と給電線間または２つの給電線回路間の保護回路或い
は集積回路自体にも用いることができることに留意され
度い。

【図面の簡単な説明】

第１図は保護素子をそなえた通常の半導体デバイスの等
価回路図、 第２図は第１図のＣＭＯＳインバータの断面図、第３図
は第１図の保護素子の一例の断面図、第４図は第３図の
保護素子を通る電流と該保護素子にかかる電圧の関係を
示す線図、 第５図は第３図の保護素子の面に平行な、断面図、第６
図は本発明の半導体デバイスの第１実施例の断面図、 第７Ａ図から第１３Ｂ図は第６図の半導体デバイスの各
製造工程における状態を示す断面図、第１４図は本発明
の半導体デバイスの第２実施例の平面図、 第１５Ａ図は第１４図のＡ−Ａにおける断面図、第１５
Ｂ図は第１４図のＢ−Ｈにおける断面図、第１６Ａ図か
ら第１９Ｂ図は第１４図および第１５Ａと第１５Ｂ図に
示した半導体デバイスの各製造工程における状態を示す
断面図、 第２０図は本発明の半導体デバイスの第３実施例の平面
図、 第２１Ａ図は第２０図のＡ−Ａにおける断面図、第２１
Ｂ図は第２０図のＢ−Ｂにおける断面図、第２２Ａ図か
ら第２５Ｂ図は夫々第２１Ａ図および第２１Ｂ図で示し
た半導体デバイスの各製造工程における状態を示す断面
図、 第２６図は本発明の半導体デバイスの第４実施例の断面
図、 第２７図は本発明の半導体デバイスの第５実施例の等価
回路図、 第２８図は本発明の半導体デバイスの第６実施例の断面
図である。 ３・・・第１接点領域 ４．５・・・相補形電界効果トランジスタ６・・・ＣＭ
ＯＳインバータ ７・・・第２接点領域 ８、８Ａ、　８Ｂ、　８Ｃ・・・保護素子９．９′・・
・抵抗素子 １０・・・基板 １２、１７．、１８．２２・・・酸化物層１３・・・ｐ
−井戸 １４・・・ｎ−井戸 １５・・・金属珪化物層 Ｉ６・・・電極 １９・・・窒化物層 ４１、５１・・・ソース ４２、５２・・・ドレーン ４４、５５．５８．８５・・・ゲート電極６Ｉ・・・入
力線（第１接続導体） ６２・・・第１給電導体 ６３・・・第２給電導体 ８１・・・第１活性領域 ８２・・・第２活性領域 ８６、８７・・・ｐｎ接合 ８８・・・珪化物−珪素移行部 ９２、１８１．１８２・・・接点領域 ９３、９５・・・金属珪化物条帯 ｕ １Ｕ ＦＩＧ、２５Ａ ＦＩＧ、２５Ｂ ＦＩＧ、２６ ＲＯ，２Ｂ

Claims (1)

1. 【特許請求の範囲】 １、半導体内に位置し且つ金属珪化物で被覆された領域
   を有し、回路が第１接続導体を経て接点領域に接続され
   また保護素子が第１接続導体と第２接続導体の間に接続
   され、前記の素子は、半導体内に位置する活性領域を有
   し、半導体の隣接部分とＰＮ接合を形成し、半導体の表
   面において金属珪化物層で被覆され、電極を経て第１接
   続導体と結合された、少なくとも１つのトランジスタを
   もった集積回路をそなえた半導体を有する半導体デバイ
   スにおいて、ｐｎ接合にわたって電流分布の均一性を得
   るために、電極とｐｎ接合の間で抵抗素子が保護素子の
   活性領域に直接に接続され、保護素子の幅は活性領域の
   幅と実質的に等しいことを特徴とする半導体デバイス。 ２、回路は第１導電形のソースとドレーンを有する電界
   効果トランジスタを有し、このソースとドレーンは反対
   の第２導電形のチャネル領域で互いに分離され、このチ
   ャネル領域はゲート誘導体とゲート電極で被覆され、前
   記のソースとドレーンは金属珪化物で被覆された請求項
   １記載の半導体デバイス。 ３、回路は、第１導電形のチャネル領域で互いに分離さ
   れた第２導電形のソースとドレーンを有する第２電界効
   果トランジスタを有し、前記のチャネルはゲート誘電体
   とゲート電極で被覆され、前記のソースとドレーンは金
   属珪化物で被覆され、トランジスタは半導体の隣接部分
   とｐｎ接合を形成する第１導電形の半導体井戸内に設け
   られたことを特徴とする請求項１または２記載の半導体
   デバイス。 ４、保護素子は第１活性領域と同じ導電形の第２活性領
   域を有し、両活性領域は、反対導電形の半導体の部分に
   よって互いに分離された請求項２または３記載の半導体
   デバイス。 ５、保護素子の２つの活性領域は、少なくとも実質的に
   同じく高濃度にドープされ、電界効果トランジスタのソ
   ースおよびドレーンと少なくとも実質的に同じ深さに半
   導体内に位置する請求項４記載の半導体デバイス。 ６、保護素子の活性領域は共に第１導電形の半導体井戸
   を有し、そのドーピング濃度と深さは、電界効果トラン
   ジスタが設けられた半導体井戸の濃度と深さに少なくと
   も実質的に等しい請求項３または４記載の半導体デバイ
   ス。 ７、抵抗素子は、半導体内に位置し且つ隣接する保護素
   子の活性領域と同じ導電形の抵抗領域を有し、この抵抗
   領域は、半導体の残りの部分とｐｎ接合を形成し且つ表
   面を少なくとも部分的に酸化珪素で被覆された請求項１
   ないし５の何れか１項記載の半導体デバスイ。 ８、金属珪化物条帯が抵抗領域上に位置し、この条帯は
   酸化珪素で互いに分離され、少なくとも実質的に活性領
   域の幅全体にわたってその上に位置する金属珪化物内に
   溶け込んだ請求項７記載の半導体デバイス。 ９、抵抗領域と半導体井戸は、少なくとも実質的に同じ
   深さに半導体内に位置し、少なくとも実質的に同じく高
   濃度にドープされた請求項３または７に記載の半導体デ
   バイス。 １０、抵抗素子は、誘電体層によって半導体より分離さ
   れた多結晶珪素の層を有し、少なくとも実質的に活性領
   域の幅全体に延在し、珪素層は少なくとも部分的に多数
   の条帯に小分けされ、これ等の条帯は互いに並んで延在
   し、活性領域に面するその端は個々に該活性領域に接続
   された請求項１ないし５のいずれか１項記載の半導体デ
   バイス。 １１、多結晶珪素層には金属珪化物の層が設けられた請
   求項１０記載の半導体デバイス。 １２、抵抗素子の多結晶珪素層と電界効果トランジスタ
   のゲート電極は少なくとも実質的に同じ組成と同じ厚さ
   を有する請求項２または３記載の半導体デバイス。 １３、保護素子は、第１活性領域とダイオードを形成す
   る第２活性領域を有し、両活性領域は、半導体井戸を有
   し、表面の大部分を酸化珪素で被覆された請求項１ない
   し３の何れか１項記載の半導体デバイス。