KR100975329B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 특성의 안정에 적합한 반도체 장치 및 그 제조 방법에 관한 것으로, 트리플 웰 구조를 갖는 반도체 장치의 트리플 웰 내의 트랜지스터의 특성의 안정화를 도모한 반도체 장치 및 그 제조 방법을 제공하는 것을 과제로 한다.
상기의 과제를 해결하기 위해서, 본 발명에 따른 반도체 장치는, 반도체 기판 내에 제 1 웰 영역과 제 2 웰 영역과, 상기 제 2 웰 영역에 형성된 복수의 트랜지스터를 구비한다. 또한, 반도체 장치는, 상기 제 1 웰 영역을 관통하여 형성되고, 상기 제 2 웰의 저부(底部)에서, 상기 제 2 웰 영역과 상기 반도체 기판을 전기적으로 도통하는 관통구 영역을 구비한다. 그리고, 상기의 반도체 장치는, 상기 관통구 영역의 경계가, 상기 트랜지스터 사이에 배치되고, 상기 트랜지스터로부터 평면적으로 이간되어 배치되어 있는 것을 특징으로 한다.
Figure R1020087004146
MOS 트랜지스터, SRAM 셀, 웰 영역, 불순물 영역

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 트리플 웰(triple-well) 구조를 갖는 반도체 장치의 트리플 웰 내에서의 트랜지스터의 특성의 안정화를 도모한 반도체 장치 및 그 제조 방법에 관한 것이다.
LSI(Large scale Integration) 회로의 저소비 전력 설계를 실현하기 위해서, LSI 회로에 있어서, 일반적으로 CM0S 회로가 사용된다. 그 CM0S 회로는 P형 M0S 트랜지스터 및 N형 MOS 트랜지스터로 구성되어 있고, P형 MOS 트랜지스터는 N형 웰 영역에, N형 MOS 트랜지스터는 P형 웰 영역에, 각각 배치되어 있다.
그리고, P형 웰 영역 이외의 반도체 기판으로부터 P형 웰 영역으로 노이즈를 억제할 필요가 있는 반도체 장치 및 P형 웰 영역 이외의 반도체 기판 중의 소수 캐리어 전류의 P형 웰 영역으로 주입을 억제할 필요가 있는 반도체 장치에 있어서, P형의 반도체 기판 내의 P형 웰 영역의 주위를 N형 웰 영역으로 둘러싸는 트리플 웰 구조가 채용되고 있다.
P형 웰 영역의 주위를 둘러싸는 N형 웰 영역이 P형 기판과 P형 웰 영역의 전기적인 절연을 하여, 반도체 기판으로부터의 노이즈의 억제 및 반도체 기판 중의 소수 캐리어 전류의 주입의 방지를 행하기 위함이다.
그러한 반도체 장치의 예로서는, 예를 들면, 메모리 관련의 반도체 장치 및 논리 레벨이 다른 복수의 신호를 취급하는 반도체 장치 등이 있다.
그러나, P형 웰 영역의 전체를, N형 웰 영역에 내포하는 트리플 웰 구조를 취한 경우에는, P형 웰 영역에 전위를 공급하기 위한 콘택트 영역을, M0S 트랜지스터 영역과는 별도로, 반도체 기판 내의 P형 웰 영역의 표면에 확보할 필요가 있어, 칩 면적이 증대되는 문제가 생기고 있었다.
그래서, N형 웰 영역으로 둘러싸인 P형 웰 영역으로의 전위의 공급을 위해, P형 웰 영역의 저부(底部)와 반도체 기판을 전기적으로 접속하기 위해서, N형 웰 영역을 관통하는 관통구를 설치하는 것이 제안되어 있다.
그 결과, 상기와 같은 칩 면적이 증가된다는 문제가 생기지 않고, 반도체 기판으로부터의 노이즈 및 반도체 기판 중의 소수 캐리어 전류의 주입의 방지 효과는 유지하면서, P형 웰 영역에 소정의 전위 레벨이 반도체 기판으로부터 공급되고 있다.(예를 들면, 특허문헌 1)
특허문헌 1 : 일본국 특허공개 평10-199993
(발명이 해결하고자 하는 과제)
특허문헌 1에 기재된 바와 같이, N형 웰 영역을 관통하는 관통구를 형성하는 경우에는, 그 관통구 영역으로의 N형 불순물의 도입을 행하지 않도록 할 필요가 있다(케이스 1). 또는, 관통구 영역에 도입한 N형 불순물을 보상하기 위해서, P형 불순물을 관통구 영역에 도입할 필요가 있다(케이스 2).
그리고, N형 웰 영역을 관통하는 관통구를 작성하기 위해서 도입하는 불순물이, 상부에 있는 P형 웰 표면에 영향을 미치지 않도록 하기 위해서는, 이하의 요건을 충족시킬 필요가 있다. 케이스 1의 경우에서는, 관통구 영역의 경계선의 외측에서는 완전히 불순물의 도입을 방해하지 않을 필요가 있고, 한편, 경계선의 내측에서는 완전히 불순물의 도입을 차단할 필요가 있다. 케이스 2의 경우에서는, 상기의 반대로, 관통구 영역의 경계선의 외측에서는 완전히 불순물의 도입을 차단할 필요가 있고, 한편, 경계선의 내측에서는 완전히 불순물의 도입을 방해하지 않도록 할 필요가 있다.
그러나, 관통구 영역의 경계에 배치한, 불순물 도입 방지를 위한 패터닝된 레지스트를 마스크로서, 상기와 같이 하는 것은 곤란하다. 그 결과, 관통구 영역의 경계 부분에 있어서, 불완전하게 도입된 불순물이 P형 웰 영역의 저부로부터 P형 웰 영역의 표면까지의 사이에 분포한다. 따라서, 관통구 영역의 경계 부분의 P형 웰 영역의 불순물 농도는 일정한 농도에서는 없어진다. 그 결과, 관통구 영역의 경계 부분의 불순물 농도의 영향에 의해, 그 관통구 영역의 경계 부분에 형성된 트랜지스터의 특성은, 트랜지스터의 단자간의 전류 누설 특성 등에 악영향을 받는다.
그래서, 본 발명은 상기와 같은 문제를 감안하여 이루어진 것으로서, 그 주 목적은, 트랜지스터의 특성, 예를 들면, 단자간의 누설 특성 등을 안정시키는, 트리플 웰의 구조를 갖는 반도체 장치를 제공하는 데 있다.
(과제를 해결하기 위한 수단)
상기의 문제를 해결하기 위해서, 본 발명에 따른 반도체 장치는, 전체적으로 제 1 도전형의 반도체 기판과, 상기 반도체 기판의 표면으로부터 상기 반도체 기판 내를 향하여 형성된 제 2 도전형의 제 1 웰 영역을 구비한다. 또한, 상기의 반도체 장치는, 상기 반도체 기판의 표면으로부터 상기 반도체 기판 내를 향하여 형성되고, 또한, 상기 제 1 웰 영역 내에 형성된 제 1 도전형의 제 2 웰 영역과, 상기 제 2 웰 영역에 형성된 트랜지스터를 구비한다. 또한, 상기의 반도체 장치는, 상기 제 1 웰 영역을 관통하여 형성되고, 상기 제 2 웰의 저부에 있어서, 상기 제 2 웰 영역과 상기 반도체 기판을 전기적으로 도통하는 관통구 영역을 구비한다. 그리고, 상기의 반도체 장치는, 상기 관통구 영역의 경계가, 상기 트랜지스터로부터 평면적으로 이간되어 배치되어 있는 것을 특징으로 한다.
상기의 문제를 해결하기 위해서, 본 발명에 따른 반도체 장치의 제조 방법은, 전체적으로 제 1 도전형의 상기 반도체 기판의 표면을 포함하는 상기 반도체 기판 내에, 제 2 도전형의 제 1 웰 영역을 형성하는 공정과, 상기 반도체 기판의 표면으로부터 상기 반도체 기판 내를 향하여, 상기 제 1 웰 영역 내에 제 1 도전형의 제 2 웰 영역을 형성하는 공정을 구비한다. 상기의 반도체 장치의 제조 방법은, 상기 제 2 웰 영역 내에 트랜지스터를 형성하는 공정과, 상기 제 1 웰 영역을 관통하여 형성되고, 상기 제 2 웰의 저부에 있어서, 상기 제 2 웰 영역과 상기 반도체 기판을 전기적으로 도통하는 관통구 영역을 형성하는 공정을 구비한다. 그리고, 상기의 반도체 장치의 제조 방법은, 상기 관통구 영역의 경계가, 상기 트랜지스터로부터 평면적으로 이간되어 배치되어 있는 것을 특징으로 한다.
(발명의 효과)
이상으로부터, 본 발명에는 이하의 효과가 있다.
제 1 발명에 의하면, 반도체 기판 중에, 제 2 도전형의 제 1 웰 영역이 제 1 도전형의 제 2 웰 영역을 둘러싸도록 배치되어 있고, 제 2 웰 영역 내에 트랜지스터가 배치되어 있다. 또한, 제 2 웰 영역의 저부로서, 제 1 웰 영역 중에 반도체기판과 도통하는 관통구 영역이 형성되어 있고, 그 관통구 영역의 경계는 트랜지스터 사이에 일정한 거리 이상 이간되어 배치되어 있다. 따라서, 제 1 발명에 의하면, 제 2 웰 영역 내의 트랜지스터는 제 1 웰 영역에 의해, 반도체 기판으로부터 전기적인 영향을 받지 않게 되는 동시에, 제 2 웰 영역의 전원을 공급하는 관통구 영역의 경계로부터의 영향도 받지 않게 되기 때문에, 트랜지스터의 특성이 안정된 반도체 장치를 제공할 수 있는 효과가 있다.
제 2 발명에 의하면, 제 1 발명에 따른 웰 구조를 갖는 반도체 장치의 제조 방법을 제공할 수 있는 효과가 있다.
도 1은 도 1의 (a), 도 1의 (b) 및 도 1의 (c)로 구성되어 있고, 종래의 트리플 웰 구조와 그 문제점에 관하여 상세를 설명하기 위한 도면.
도 2는 도 2의 (a) 및 도 2의 (b)로 구성되어 있고, 실시예 1의 반도체 장치의 단면도 및 평면도를 나타낸 도면.
도 3은 단면도 3(a), 단면도 3(b), 단면도 3(c) 및 단면도 3(d)로 구성되어 있고, 도 2에 나타낸 반도체 장치의 제조 공정의 개략을 나타낸 도면.
도 4는 단면도 4(a), 단면도 4(b), 단면도 4(c) 및 단면도 4(d)로 구성되어 있고, 도 2에 나타낸 반도체 장치의 제조 공정의 개략을 나타낸 도면.
도 5는 실시예 2의 반도체 장치의 평면도 및 단면도.
도 6은 도 5에 기재한 실시예 2의 변형예의 반도체 장치의 평면도 및 단면도.
도 7은 실시예 3의 SRAM 셀의 레이이웃에 관하여 설명한 평면도.
도 8은 실시예 3에서, 도 7의 SRAM 셀에 대한 관통구 영역의 배치를 나타낸 도면.
도 9는 실시예 4의 반도체 장치를 나타낸 도면.
이하, 본 발명의 실시예 1, 실시예 2, 실시예 3 및 실시예 4에 관하여 설명한다.
(실시예 1)
도 1의 (a), 도 1의 (b), 도 1의 (c), 도 2의 (a), 도 2의 (b), 도 3의 (a), 도 3의 (b), 도 3의 (c), 도 3의 (d), 도 4의 (a), 도 4의 (b), 도 4의 (c), 도 5의 (a) 및 도 5의 (b)를 이용하여 실시예 1을 설명한다. 그리고, 본 발명의 실시예 1은 CM0S 트랜지스터를 갖는 반도체 장치의 트리플 웰 구조에 관한 것이다.
우선, 도 1의 (a), 도 1의 (b) 및 도 1의 (c)를 이용하여 종래의 반도체 장치의 문제점의 상세를 설명한다. 그리고, 도 1의 (a)는, 불순물의 주입 깊이가 얕 은 N형 웰 영역(1), 트리플 웰 구조를 구성하는 P형 웰 영역(2a), 트리플 웰 구조가 아닌 P형 웰 영역(2b), 불순물의 주입 깊이가 깊은 N형 웰 영역(3), P형 반도체기판(4), MOS 트랜지스터의 게이트 전극 및 채널 영역(5), 소스 및 드레인 영역(6), 두꺼운 산화막으로 이루어지는 소자 분리 영역(7), P형 웰 영역과 반도체 기판을 도통하기 위한 관통구 영역(8) 및 트리플 웰 구조가 아닌 P형 웰 영역(2b)에 전위를 공급하는 웰 텝(9)을 나타낸다. 또한, 도 1의 (b)는 반도체 기판(15)과 레지스트(16)의 단면을 나타내고 있고, 5E15/㎤을 나타내는 등(等)농도선(11), 2.5E16/㎤을 나타내는 등농도선(12), 7.5E16/㎤을 나타내는 등농도선(13), 2.25E17/㎤을 나타내는 등농도선(14), 반도체 기판(15), 레지스트(16), 레지스트(16)의 단면 형상이 경사 형상인 영역을 나타내는 점선(17a, 17b) 및 반도체 표면의 일정한 범위를 나타내는 화살표(18)를 각각 나타낸다. 또한, 도 1의 (c)는 레지스트(16)가 존재하는 영역, 점선(17a, 17b)의 위치, 도 1의 (b)로 나타낸 반도체 표면의 화살표(18), 그 반도체 표면의 화살표(18)를 따른 범위에서, 반도체 기판(15)의 표면의 불순물 농도를 나타낸 그래프 및 그 그래프 중의 불순물 농도를 나타내는 꺾은 선(20)을 각각 나타낸다. 또한, 몬테카를로법을 사용한, 계산기에 의한 시뮬레이션에 따라, 불순물 분포를 구한 결과에 의거하여, 5E15/㎤을 나타내는 등농도선(11), 2.5E16/㎤을 나타내는 등농도선(12), 7.5E16/㎤을 나타내는 등농도선(13), 2.25E17/㎤을 나타내는 등농도선(14) 및 불순물 농도를 나타내는 꺾은 선(20)을 도출했다.
도 1의 (a)는 전체적으로 P형의 P형 반도체 기판(4) 중에, 불순물의 주입 깊 이가 깊은 N형 웰 영역(3)과 불순물의 주입 깊이가 얕은 N형 웰 영역(1)이 형성되어 있는 것을 나타내고 있다. 또한, 도 1의 (a)는 불순물의 주입 깊이가 깊은 N형 웰 영역(3)과 불순물의 주입 깊이가 얕은 N형 웰 영역(1)으로 이루어지는 N형 웰 영역 중에, 트리플 웰 구조를 구성하는 P형 웰 영역(2a)이 형성되어 있는 것을 나타내고 있다. 또한, 도 1의 (a)는, 상기의 트리플 웰 구조를 구성하는 P형 웰 영역(2a) 중에 MOS 트랜지스터 및 소자 분리 영역(7)이 형성되어 있는 것을 나타낸다. 그 MOS 트랜지스터는 게이트 전극 및 채널 영역(5) 및 소스 영역 및 드레인 영역(6)으로 형성되어 있다. 그리고, 관통구 영역(8)의 상부에 MOS 트랜지스터가 배치되어 있는 것을 나타낸다. 도 1의 (a)는 트리플 웰 구조가 아닌 P형 웰 영역(2b) 중에 소자 분리 영역(7) 및 웰 텝(9)이 형성되어 있는 것을 나타낸다. 또한, 웰 텝(9)은 트리플 웰 구조가 아닌 P형 웰 영역(2b)에 전위를 공급하는 역할을 갖는다. 또한, 웰 텝(9)으로부터 공급된 전위는, 관통구 영역(8)을 통해서, 트리플 웰 구조를 구성하는 P형 웰 영역(2a)에도 공급된다.
도 1의 (b)는, 불순물의 주입 깊이가 깊은 N형 웰 영역(3) 및 관통구 영역(8)을 형성하는 불순물 주입 공정시에, 불순물의 주입 마스크로서, 그 관통구 영역(8)의 경계 부분에 배치된 레지스트(16)와 반도체 기판(15)의 단면을 나타내고 있다. 또한, 도 1의 (b)는 불순물의 주입 깊이가 깊은 N형 웰 영역(3) 및 관통구 영역(8)을 형성하기 위해서, 불순물을 반도체 기판의 법선 방향으로부터 주입한 후에, 불순물이 나타내는 농도 분포를 등농도선(11, 12, 13, 14)으로 나타내고 있다. 또한, 도 1의 (b)의 점선(17a)은 레지스트(16)의 끝을 나타낸다. 도 1의 (b)의 점 선(17b)은 레지스트(16)의 두께가 불균일한 영역과 균일한 영역의 경계선을 나타낸다. 또한, 도 1의 (b)의 화살표(18)는 도 1의 (c)의 그래프에 나타낸 횡방향의 범위를 나타낸다.
그리고, 도 1의 (b)가 나타내는 반도체 기판(15)의 표면상에 레지스트(16)가 존재하지 않는 영역에서는, 반도체 기판(15) 중에, 2.25E17/㎤을 나타내는 등농도선(14)으로 둘러싸인, 반도체 기판(15)의 표면으로부터 깊이 1.5㎛ 정도의 위치를 중심으로 한 띠형상의 고농도 불순물 영역이 존재하고, 그 고농도 불순물 영역을 사이에 끼우도록 그 상하 방향에는, 7.5E16/㎤을 나타내는 등농도선(13), 2.5E16/㎤을 나타내는 등농도선(12) 및 5E15/㎤을 나타내는 등농도선(11)으로 둘러싸인 불순물 영역이 존재하고 있다.
한편, 도 1의 (b)가 나타내는 점선(17a)과 점선(17b)으로 끼워지는 영역에서는, 레지스트(16) 중 및 반도체 기판 중(15)에, 종방향으로 7.5E16/㎤을 나타내는 등농도선(13)으로 둘러싸인 불순물 영역이 존재하고, 그 불순물 영역의 양측에 2.5E16/㎤ 등농도선(12)으로 둘러싸인 불순물 영역이 존재한다.
여기서, 상기와 같은 불순물 영역은 이하의 이유에 의해 형성된다. 우선, 점선(17a)과 점선(17b)으로 끼워지는 영역에서는, 레지스트(16)의 두께는 불균일하여, 서서히 두꺼워져 있다. 즉, 레지스트(16)의 단면 형상은 경사로 되어 있다. 그러면, 레지스트에 충돌한 불순물의 주입 에너지는 레지스트(16)의 두께에 따라 감소하기 때문에, 레지스트(16)가 충분히 두꺼운 장소에서는, 불순물은 주로 레지스트(16)에 머물지만, 레지스트(16)가 얇은 장소에서는, 불순물은 주로 레지스트를 투과하여 기판에 도달한다. 그리고, 레지스트(16)에 의해 감소한 주입 에너지에 따라서, 불순물의 반도체 기판(15)에의 주입 깊이의 평균값은 다른 것이 된다. 따라서, 기판에 도달한 불순물은 레지스트(16)가 없는 영역에서의 고농도 불순물 영역이 있는 1.5㎛의 깊이로부터 표면까지의 사이에 분산되게 되기 때문에, 종방향의 불순물 영역이 형성되게 된다. 한편, 레지스트(16) 끝의 경사 부분에 머문 불순물도, 경사 부분의 형상을 따라 분포되게 되기 때문에, 레지스트(16) 중에 종방향의 불순물 영역을 형성하게 된다.
반도체 기판(15)의 표면 위에 레지스트(16)가 존재하는 영역이고, 또한, 점선(17a)과 점선(17b)으로 끼워지는 영역 이외의 영역에서는, 거의 레지스트(16)의 두께는 균일하다. 그러면, 불순물은 레지스트 중에서 정지하고, 레지스트(16) 중에, 2.25E17/㎤의 등농도선(14)으로 둘러싸인, 레지스트(16) 표면으로부터 2.0㎛ 정도의 위치를 중심으로 한 띠형상의 고농도 불순물 영역이 생긴다. 또한, 그 고농도 불순물 영역을 끼우도록 그 상하 방향에는, 7.5E16/㎤을 나타내는 등농도선(13), 2.5E16/㎤을 나타내는 등농도선(12) 및 5E15/㎤을 나타내는 등농도선(11)으로 둘러싸인 불순물 영역이 생긴다.
도 1의 (c)의 그래프는 도 1의 (b)의 화살표(18)의 범위에 있는, 반도체 기판(15)의 표면의 불순물 분포를 나타낸 그래프이다. 그리고, 도 1의 (c)의 그래프의 횡축은, 도 1의 (b)의 점선(17a)과 반도체 기판(10)의 표면과의 교점을 횡축의 원점으로 하고, 원점으로부터의 횡방향의 거리를 -3.0㎛ 내지 +1.0㎛의 범위로 나타낸다. 도 1의 (c)의 그래프의 종축은 1E15/㎤ 내지 1E18/㎤의 불순물 농도의 범 위를 나타낸다. 꺾은 선(20)은 불순물 농도가, -1.5㎛의 점에 있어서 1.5E15/㎤로부터 상승을 시작하여, 원점까지 서서히 상승하고, 원점으로부터 플러스 영역으로 들어간 지점에서, 정점(頂点) 8E16/㎤의 불순물 농도를 나타내고, 원점으로부터 멀어짐에 따라 급격히 감소하는 것을 나타낸다. 화살표(18)의 범위가, 종방향의 불순물 영역을 형성하는 점선(17a)과 점선(17b)으로 끼워지는 영역을 포함하기 때문에, 레지스트(16)의 유무의 경계 부근일수록, 불순물 농도가 높다는 상황을 반영하게 되기 때문이다.
도 1의 (a), 도 1의 (b) 및 도 1의 (c)에 의하면, 불순물의 주입 깊이가 깊은 N형 웰 영역(3) 중에 관통구 영역(8)을 형성할 때에, 반도체 기판으로의 N형의 불순물 주입을, 관통구 영역(8)의 경계선에 있어서, 완전히 차단할 수는 없기 때문에, 트리플 웰 구조를 구성하는 P형 웰 영역(2a)의 표면에는 도 1의 (c)의 그래프에 나타낸 불순물 분포가 형성된다. 그러면, 종래의 트리플 웰 구조에서는, 관통구 영역(8)의 경계 부분과 겹친, 트리플 웰 구조를 구성하는 P형 웰 영역(2a) 중의 MOS 트랜지스터의 특성이, 다른 M0S 트랜지스터의 특성과 비교하여 불안정해지는 문제가 있다. 예를 들면, 관통구 영역(8)의 경계 부분과 겹친, 트리플 웰 구조를 구성하는 P형 웰 영역(2a) 중의 MOS 트랜지스터의 특성 중, 소스 단자와 드레인 단자간의 누설 특성이 악화되는 등의 문제가 있다. P형 웰 영역(2a)의 P형 불순물의 작용은, N형 불순물에 의해 상쇄되기 때문에, P형 웰 영역(2a) 중의 P형 불순물 농도가 저하된 것과 동일한 상태가 된다. 그 결과, 관통구 영역(8)의 경계 부분에 있는 P형 웰 영역(2a)의 부분과 소스 및 드레인 영역(6)으로 형성되는 P-N 정크션 의 전기적인 내압이 열화되기 때문이다.
또한, P형 웰 영역의 저부에 있는, N형 웰 영역을 관통하는 관통구 영역의 크기, 관통구 영역의 배치 장소에 의해, P형 웰 영역으로의 급전(給電)이 불안정하게 되어, P형 웰 영역 위의 트랜지스터의 특성이 불안정하게 된다.
또한, 깊은 N형 웰 영역과 관통구 영역을 형성하기 위해서는, 깊은 N형 웰 영역에 고에너지로 N형 불순물을 주입하게 되어, 미세 패턴을 형성하는 것은 곤란하다. 따라서, 일반적으로 관통구 영역의 크기는 트랜지스터 전체의 크기와 비교하여 커지는 것은 피하기 어렵다. 그래서, 특허문헌 1에 기재된 바와 같이, 트랜지스터의 바로 아래를 피해서 관통구 영역을 배치하면, P형 웰 영역을 관통구 영역 만큼 크게 하게 되어, P형 웰 영역의 소형화가 곤란하다.
도 2의 (a)는 실시예 1의 반도체 장치의 평면도, 도 2의 (b)는 실시예 1의 반도체 장치의 단면도를 나타낸다. 도 2의 (a)는 P형 반도체 기판(21), 불순물의 주입 깊이가 깊은 N형 불순물 영역(22)과 불순물의 주입 깊이가 얕은 N형 불순물 영역(24)으로 이루어지는 N형 웰 영역, 트리플 웰 구조를 구성하는 P형 웰 영역(23a), P형 웰 영역(23b), 관통구 영역(25), STI(shallow trench isolation)(30), 웰 탭(32), 관통구 영역의 경계(33) 및 MOS 트랜지스터(34)의 배치를 평면적으로 나타낸 것이다. 또한, 도 2의 (a)는 관통구 영역(25)의 내측에는 MOS 트랜지스터(34)를 획정하는 필드 영역(28), MOS 트랜지스터(34)의 게이트 전극(29), MOS 트랜지스터(34) 및 웰 탭(32)의 전기적인 절연을 행하는 STI(30)가 형성되어 있는 것을 나타낸다. 그리고, 상기의 N형 웰 영역은 P형 반도체 기판(21) 내에 형성되어 있다. P형 웰 영역(23)은 N형 웰 영역의 내측에 형성되어 있는, 즉, N형 웰 영역에 둘러싸여 있다. 관통구 영역(25)은 P형 웰 영역(23a)의 내측에 배치되어 있으며, P형 웰 영역(23a)과 P형 반도체 기판(21)을 전기적으로 접속하는 영역이다. 또한, 불순물의 주입 깊이가 깊은 N형 불순물 영역(22) 및 관통구 영역(25)의 경계 영역(33)과 MOS 트랜지스터(34)는 평면적으로 이간되어 있다. 여기서, 관통구 영역(25)의 경계 영역(33)과 MOS 트랜지스터(34)의 거리는, 도 1의 (c)에 나타낸 원점으로부터 N형 불순물 농도가 소정의 농도까지 저하될 때까지의 거리이다. 또한, 소정 농도까지 저하되는 거리란, N형 불순물이 MOS 트랜지스터(34)에 영향을 주지 않는 농도까지 저하되는 거리를 말하며, 예를 들면, 도 1의 (c)에 나타낸 원점으로부터 N형 불순물 농도가 약 2E16/㎤으로 저하되는 점까지의 거리를 말한다.
도 2의 (b)는 도 2의 (a)의 A-B간의 점선으로 나타낸 장소의 단면도이다. 그리고, N형 웰 영역은 P형 반도체 기판(21)의 표면으로부터 P형 반도체 기판(21) 내로 확장된다. 또한, 불순물의 주입 깊이가 얕은 N형 불순물 영역(24)은 N형 웰 영역의 표면에, 불순물의 주입 깊이가 깊은 N형 불순물 영역(22)은 N형 웰 영역의 저부에 배치되어 있다. 또한, P형 웰 영역(23a)은 P형 반도체 기판(21)의 표면으로부터 N형 웰 영역의 내부로 확장되어 있다. 관통구 영역(25)은 P형 웰 영역의 저부로부터 N형 웰 영역을 관통하여 P형 반도체 기판에 연결되는 관통구이다. 그리고, 관통구 영역(25)의 주위는 경계 영역(33)으로 되어 있다. 또한, P형 반도체 기판(21), N형 웰 영역 및 P형 웰 영역(23a)은, 소위, 트리플 웰 구조를 이루고 있다. 또한, 도 2의 (b)는 P형 웰 영역(23a) 내에 형성된, MOS 트랜지스터(34)를 획정하는 필드 영역(28), MOS 트랜지스터(34)의 전극(29), STI(30) 및 MOS 트랜지스터(34)의 소스·드레인(31)의 단면이 도시되어 있다. 도 2의 (b)는 트리플 웰 구조가 아닌 P형 웰 영역(23b) 중에 소자 분리 영역(30) 및 웰 탭(32)이 형성되어 있는 것을 나타낸다. 또한, 웰 탭(32)은 트리플 웰 구조가 아닌 P형 웰 영역(23b)에 전위를 공급하는 역할을 갖는다. 또한, 웰 탭(32)으로부터 공급된 전위는, 관통구 영역(25)을 통해서, 트리플 웰 구조를 구성하는 P형 웰 영역(23a)에도 공급된다.
도 3의 (a), 도 3의 (b), 도 3의 (c) 및 도 3의 (d)는 도 2에 나타낸 반도체 장치의 제조 공정의 개략을 나타낸 단면도이다. 또한, 도 4의 (a), 도 4의 (b), 도 4의 (c) 및 도 4의 (d)는, 도 3의 (d)에 나타낸 공정 이후의 도 2에 나타낸 반도체 장치의 제조 공정의 개략을 나타낸 단면도이다.
도 3의 (a), 도 3의 (b), 도 3의 (c), 도 3의 (d), 도 4의 (a), 도 4의 (b), 도 4의 (c) 및 도 4의 (d)는 반도체 기판(35), 불순물의 주입 깊이가 깊은 N형 불순물 영역(36), 레지스트 개구 패턴(37), STI(38), 레지스트 개구 패턴(39), 불순물의 주입 깊이가 얕은 N형 불순물 영역(40), 폴리실리콘층 및 게이트 산화막(41), 레지스트 패턴(42), MOS 트랜지스터의 게이트 전극(43), MOS 트랜지스터의 소스·드레인(44), 관통구 영역(45), 트리플 웰 구조를 구성하는 P형 웰 영역(46a), 트리플 웰 구조를 구성하지 않는 P형 웰 영역(46b), 레지스트 패턴(47) 및 웰 탭(48)을 각각 나타낸다.
도 3의 (a)는 소자 분리를 위해, STI(38)를 형성한 것을 나타낸다. STI(38) 는 이하와 같이 하여 형성한다. 우선, 반도체 기판(35) 중에 0.5㎛ 정도의 홈을 형성한다. 다음에, 반도체 기판(35)의 표면을 산화한다. 다음에, 반도체 기판(35) 위에, 상기의 홈이 절연물로 메워지도록, 절연층을 퇴적시킨다. 다음에, 상기의 홈 이외의 장소에 있는 절연층을 CMP(chemical mechanical polishing)로 제거하면 STI(38)가 완성된다.
도 3의 (b)는 반도체 기판(35) 위에 레지스트를 도포하고, 포토리소그래피 공정을 행하여, 레지스트 개구 패턴(37)을 형성하고, 이온 주입에 의해, 관통구 영역(45) 및 불순물의 주입 깊이가 깊은 N형 불순물 영역(36)을 형성한 것을 나타낸다. 레지스트 개구 패턴(37)은 불순물의 주입 깊이가 깊은 N형 불순물 영역(36)에 대응한 개구를 갖는다. 즉, 레지스트 개구 패턴(37)은 N형 웰 영역 위에는 레지스트 패턴을 갖지 않지만, 관통구 영역(45)에 대응하는 부분에는 레지스트 패턴을 갖는다. 따라서, 관통구 영역(45)은 불순물의 주입이 상기의 레지스트 패턴으로 차폐(遮蔽)된 것에 의해 완성된다.
단, 레지스트 개구 패턴(37)이 관통구 영역(45)을 차폐하는 레지스트 패턴 부분을 갖지 않아도, 관통구 영역(45)을 형성할 수 있다. 그 때, 관통구 영역(45)의 형성은 이하와 같이 하여 행한다. 우선, 불순물의 주입 깊이가 깊은 N형 불순물 영역(36)에 N형 불순물을 이온 주입한다. 그 때, 관통구 영역(45)에도, N형 불순물이 도입된다. 그래서, 다시, 레지스트를 도포하고, 포토리소그래피 공정을 행하여, 관통구 영역(45)에 대응하는 부분이 개구되어 있는, 레지스트 패턴을 형성하고, N형 불순물을 보상하는 P형의 불순물을 주입한다. 그 결과, 불순물의 주입 깊 이가 깊은 N형 불순물 영역(36) 중에 P형의 불순물의 보상에 의해, 관통구 영역(45)이 완성된다.
도 3의 (c)는 불순물의 주입 깊이가 얕은 N형 불순물 영역(40)을 형성하여, N형 웰 영역을 형성한 것을 나타낸 도면이다. 불순물의 주입 깊이가 얕은 N형 불순물 영역(40)을 형성하기 위해서는, 우선, 레지스트를 도포하고, 포토리소그래피 공정을 행하여, 불순물의 주입 깊이가 깊은 N형 불순물 영역(36)과 평면적으로 겹치도록, 레지스트 개구 패턴(39)을 형성한다. 다음에, 이온 주입에 의해, 불순물의 주입 깊이가 얕은 N형 불순물 영역(40)을 형성한다. 그 결과, 불순물의 주입 깊이가 깊은 N형 불순물 영역(36)과 불순물의 주입 깊이가 얕은 N형 불순물 영역(40)이 접속하여, N형 웰 영역이 형성된다. 또한, N형 웰 영역으로 둘러싸인 P형 웰 영역도 형성된다.
도 3의 (d)는, 트리플 웰 구조를 구성하는 P형 웰 영역(46a) 및 트리플 웰 구조를 구성하지 않는 P형 웰 영역(46b)을 형성한 것을 나타낸 도면이다. P형 웰 영역(46a, 46b)을 형성하기 위해서는, 우선, N형 불순물 영역(40)을 덮는 레지스트 패턴(47)을, 레지스트를 도포하고, 포토리소그래피 공정을 행하여 형성한다. 다음에, 레지스트 패턴(47)을 마스크로 하여, P형 불순물을 이온 주입한다. 그 후, 레지스트 패턴(47)을 제거한다.
도 4의 (a)는, MOS 트랜지스터의 게이트 전극(43)의 형성에 사용하는 레지스트 패턴(42)을 작성한 것을 나타낸 도면이다. 레지스트 패턴(42)을 작성하기 전에, 레지스트 개구 패턴(39)을 제거하여, 게이트 산화를 행하고, 폴리실리콘층을 퇴적시켜서, 폴리실리콘층 및 게이트 산화막(41)을 형성한다. 다음에, 레지스트를 도포하고, 포토리소그래피 공정을 행하여, MOS 트랜지스터의 게이트 전극(43)의 형성에 사용하는 레지스트 패턴(42)을 작성한다.
도 4의 (b)는 MOS 트랜지스터의 게이트 전극(43)을 형성한 것을 나타낸 도면이다. MOS 트랜지스터의 게이트 전극(43)은 폴리실리콘층 및 게이트 산화막(41)을, 레지스트 패턴(42)을 마스크로 에칭함으로써 형성한다.
도 4의 (c)는 MOS 트랜지스터의 소스·드레인(44)을 형성한 것을 나타낸 도면이다. 소스·드레인(44)을 형성하기 위해서는, 우선, 레지스트를 도포하고, 포토리소그래피 공정을 행함으로써, 소스·드레인(44) 형성을 위한 레지스트 패턴을 형성한다. 그리고, 그 레지스트 패턴을 마스크로 소스·드레인(44) 형성을 위한 불순물을 이온 주입한다. 다음에, 레지스트 패턴을 제거하고, 열처리를 행하여, 소스·드레인(44)의 불순물을 활성화하여, 소스·드레인 영역은 완성된다.
도 4의 (d)는 P형 웰 영역(46b)에 웰 탭(48)을 형성한 것을 나타낸 도면이다. 웰 탭(48)을 형성하기 위해서는, 우선, 레지스트를 도포하고, 포토리소그래피 공정을 행함으로써, 웰 탭(48)을 형성하기 위한 레지스트 패턴을 형성한다. 그리고, 그 레지스트 패턴을 마스크로 웰 탭(48) 형성을 위한 불순물을 이온 주입한다. 다음에, 레지스트 패턴을 제거하고, 열처리를 행하여, 웰 탭(48)을 형성한다.
실시예 1에 의하면, 실시예 1의 반도체 장치는, P형 반도체 기판 중에 작성된 N형 웰 영역 및 N형 웰 영역 중에 형성된 P형 웰 영역을 가지며, P형 웰 영역과 P형 반도체 기판을 전기적으로 접속하기 위해서, P형 웰 영역의 저부로서, N형 웰 영역을 관통하는 관통구 영역을 갖는다. 그리고, 그 관통구 영역 내의 MOS 트랜지스터와 관통구 영역의 경계는 이간되어 있다. 따라서, 실시예 1의 반도체 장치에서는, 도 1의 종래예와 같이, 관통구 영역의 경계의 불순물이 M0S 트랜지스터에 영향을 주지 않아, M0S 트랜지스터가 안정되게 동작한다. 예를 들면, 관통구 영역의 경계의 N형 불순물에 의해, MOS 트랜지스터의 소스 단자와 드레인 단자간의 누설 특성 등이 악영향을 받지 않는 효과가 있다.
또한, P형 웰 영역의 저부에 있는, N형 웰 영역을 관통하는 관통구 영역의 크기는, M0S 트랜지스터를 포함할 정도로 크다. 또한, 관통구 영역의 배치 장소는 M0S 트랜지스터의 바로 아래에 있다. 따라서, 관통구 영역이 P-N 정크션에 기인하는 공핍층(空乏層)의 확대에 의해, 닫히는 일이 없이, P형 웰 영역으로의 급전이 안정된다. 또한, 급전이 안정됨으로써, P형 웰 영역 위의 트랜지스터의 특성이 안정된다.
또한, 트랜지스터의 바로 아래에 관통구 영역을 배치할 수 있어, 트랜지스터와 관통구 영역을 평면적으로 겹침으로써, 관통구 영역을 독립적으로 설치하는 경우에 비교하여, P형 웰 영역의 소형화가 용이하다.
또한, 상기의 실시예 1에서는, 트리플 웰 구조를 구성하는 P형 웰 영역 내에 M0S 트랜지스터가 형성되어 있고, 관통구 영역의 경계 영역이, M0S 트랜지스터의 특성에 악영향을 미친다고 기재되어 있다. 한편, 실시예 1의 관통구 영역의 경계 영역은, M0S 트랜지스터 이외의 트랜지스터, 예를 들면, 바이폴러 트랜지스터의 동작에도 악영향을 미치는 것이 고려된다. P형 웰 영역의 관통구의 경계 부분에서, N형 불순물의 작용에 의한, P-N 정크션의 내압의 저하는, 바이폴러 트랜지스터 등에 대해서도, 단자간의 누설 특성의 악화의 원인이 될 수 있기 때문이다. 그래서, 실시예 1과 같이, 트랜지스터와 관통구 영역의 경계 영역을 평면적으로 이간시키는 것은, M0S 트랜지스터 이외의 트랜지스터에 대해서도 유효한 것은 당연하다.
(실시예 2)
도 5의 (a), 도 5의 (b), 도 6의 (a), 도 6의 (b) 및 도 6의 (c)를 이용하여, 실시예 2를 설명한다. 실시예 2는 복수의 N형 MOS 트랜지스터가 P형 웰 영역 내에 작성되어 있고, 관통구 영역의 경계가 N형 MOS 트랜지스터의 사이에 배치되어 있는 실시예이다.
도 5의 (a)는 실시예 2의 반도체 장치의 평면도이며, 도 5의 (b)는 실시예 2의 반도체 장치의 단면도를 나타낸다. 도 5의 (a)는 불순물의 주입 깊이가 깊은 N형 불순물 영역과 불순물의 주입 깊이가 얕은 N형 불순물 영역이 평면적으로 겹쳐져 있는 영역(50), N형 MOS 트랜지스터(51), 관통구 영역(52) 및 P형 웰 영역과 불순물의 주입 깊이가 깊은 N형 불순물 영역이 평면적으로 겹쳐져 있는 영역(53)을 각각 나타낸다. 또한, N형 MOS 트랜지스터(51)의 게이트 전극, 소스·드레인 등의 구조는 생략하여, N형 MOS 트랜지스터(51) 전체는 직사각형으로 대표했다.
도 5의 (b)는 도 5의 (a)의 평면도에 나타낸 A-B선에서의 단면도이며, P형 반도체 기판(57)의 표면으로부터 내부로 확장되는 불순물의 주입 깊이가 얕은 N형 불순물 영역(56), P형 반도체 기판(57)의 표면으로부터 내부로 확장되는 P형 웰 영역(54), N형 불순물 영역(56)과 P형 웰 영역(54)의 저부에 있는 불순물의 주입 깊 이가 깊은 불순물 영역(55) 및 P형 웰 영역(54)의 저부에 있고, 불순물의 주입 깊이가 깊은 불순물 영역(55)을 관통하는 관통구 영역(52) 및 P형 웰 영역(54) 위에 있는 N형 MOS 트랜지스터(51)를 각각 나타낸다. 또한, 불순물의 주입 깊이가 얕은 N형 불순물 영역(56)과 불순물의 주입 깊이가 깊은 불순물 영역(55)은 N형 웰 영역을 형성하고, P형 웰 영역(54)을 둘러싸고 있다.
도 5의 (a) 및 도 5의 (b)에 의하면, 실시예 2의 반도체 장치는, P형 반도체 기판(57) 중에 작성된 N형 웰 영역 및 N형 웰 영역 중에 형성된 P형 웰 영역(54)을 가지며, P형 웰 영역(54)과 P형 반도체 기판(57)을 전기적으로 접속하기 위해서, P형 웰 영역(54)의 저부로부터 N형 웰 영역을 관통하는 관통구 영역(52)을 갖는다. 그리고, 그 P형 웰 영역(54) 내에는 복수의 N형 MOS 트랜지스터가 존재하고, 관통구 영역(52) 내에도 N형 MOS 트랜지스터가 존재한다. 그래서, 관통구 영역(52) 내의 N형 MOS 트랜지스터와 관통구 영역(52) 외의 N형 MOS 트랜지스터 사이에 관통구 영역(52)의 경계가 배치되어 있다. 또한, 그 관통구 영역(52)의 경계와 N형 MOS 트랜지스터는 평면적으로 이간되어 있다. 또한, 관통구 영역(52)의 경계와 N형 MOS 트랜지스터의 거리는, 실시예 1과 마찬가지로, 도 1의 (c)의 그래프의 원점으로부터 N형 불순물 농도가 2E16/㎤ 정도까지 저하되는 점 사이의 거리인 것이 바람직하다.
따라서, 실시예 2의 반도체 장치에서는, 도 1의 (a), 도 1의 (b) 및 도 1의 (c)의 종래예와 같이, 관통구 영역의 경계의 불순물이 M0S 트랜지스터에 영향을 주지않아, M0S 트랜지스터가 안정되게 동작한다. 예를 들면, M0S 트랜지스터의 소스 ·드레인 단자간의 누설 특성 등에 악영향이 미치는 일은 없다.
또한, M0S 트랜지스터 영역과 관통구 영역을 겹칠 수 있기 때문에, 별도로 관통구 영역을 독립해서 취할 필요는 없어, M0S 트랜지스터 영역과 관통구 영역의 양쪽을 포함하는 P형 웰 영역(54)의 면적을 축소할 수 있다.
도 6의 (a), 도 6의 (b) 및 도 6의 (c)는 도 5의 (a) 및 도 5의 (b)에 기재된 실시예 2의 변형예의 반도체 장치의 평면도 및 단면도이다. 도 6의 (a)는 평면도이며, 불순물의 주입 깊이가 깊은 N형 불순물 영역과 불순물의 주입 깊이가 얕은 N형 불순물 영역이 평면적으로 겹쳐져 있는 영역(60), N형 MOS 트랜지스터(61), P형 MOS 트랜지스터(62), 관통구 영역(63) 및 P형 웰 영역과 불순물의 주입 깊이가 깊은 N형 불순물 영역이 평면적으로 겹쳐져 있는 영역(64)을 나타낸다.
도 6의 (b)는 도 6의 (a)의 A-B선 부분의 단면도이며, P형 반도체 기판(68)의 표면으로부터 내부로 확장되는 불순물의 주입 깊이가 얕은 N형 불순물 영역(67), P형 반도체 기판(68)의 표면으로부터 내부로 확장되는 P형 웰 영역(65), N형 불순물 영역(67)과 P형 웰 영역(65)의 저부에 있는 불순물의 주입 깊이가 깊은 불순물 영역(66) 및 P형 웰 영역(65)의 저부에 있고, 불순물의 주입 깊이가 깊은 불순물 영역(66)을 관통하는 관통구 영역(63) 및 P형 웰 영역(65) 위에 있는 N형 MOS 트랜지스터(61)를 나타낸다. 또한, 불순물의 주입 깊이가 얕은 N형 불순물 영역(67)과 불순물의 주입 깊이가 깊은 불순물 영역(66)은 N형 웰 영역을 형성하여, P형 웰 영역(65)을 둘러싸고 있다.
도 6의 (c)는 도 6의 (a)의 C-D선 부분의 단면도이다. 그리고, 도 6의 (b)와 도 6의 (c)를 비교하면, P형 웰 영역(65)이 도시되어 있지 않은 점 및 P형 웰 영역(65) 위에 있는 N형 MOS 트랜지스터(61) 대신에, 불순물의 주입 깊이가 얕은 N형 불순물 영역(67) 위에 있는 P형 MOS 트랜지스터(62)가 도시되어 있는 점에서 다르다. 그러나, 그 외의 점에서는, 도 6의 (b)는 도 6의 (c)와 동일하다.
그리고, 도 6의 (a), 도 6의 (b) 및 도 6의 (c)에 나타낸 실시예 2의 변형예는 P형 MOS 트랜지스터를 관통구 영역(63)에 포함하는 점에서, 실시예 2와는 다르다. 그러나, 그 외의 구조, 배치에 대해서는, 실시예 2와 동일하다.
따라서, 실시예 2의 변형예의 반도체 장치에서는, 도 1의 종래예와 같이, MOS 트랜지스터의 특성은, 관통구 영역의 경계 부분의 불순물에 영향을 받는 일은 없다. 또한, N형 M0S 트랜지스터가 안정되게 동작할 뿐만 아니라, P형 M0S 트랜지스터도 안정되게 동작한다. 예를 들면, 관통구 영역의 경계 부분에 배치되어 있는 P형 MOS 트랜지스터의 소스·드레인 단자간의 누설 특성 등은 정상인 것이 된다.
또한, MOS 트랜지스터 영역과 관통구 영역을 겹칠 수 있기 때문에, MOS 트랜지스터 영역과 관통구 영역의 양쪽을 포함하는 P형 웰 영역(54)의 면적을 축소할 수 있다.
(실시예 3)
도 7 및 도 8을 이용하여 실시예 3을 설명한다. 실시예 3은 MOS 트랜지스터로 구성되는 SRAM 셀을 갖는 반도체 장치에 관한 실시예이다.
도 7은 실시예 3의 반도체 장치의 SRAM 셀의 레이아웃에 관하여 설명한 평면도이다. 그리고, 도 7은 워드선(70), VDD선(71), 비트선(72), GND선(73), MOS 트 랜지스터의 게이트 전극(74), 필드 영역(75), 콘택트(76), N형 MOS 트랜지스터(77), N형 MOS 트랜지스터(78), P형 MOS 트랜지스터(79), P형 MOS 트랜지스터(80), N형 MOS 트랜지스터(81), N형 MOS 트랜지스터(82), P형 웰 영역(83), N형 웰 영역(84) 및 SRAM 셀(85)을 나타낸다.
소정의 필드 영역(75) 및 소정의 MOS 트랜지스터의 게이트 전극(74)을 일정한 규칙으로 배치함으로써, MOS 트랜지스터를 일정한 규칙성을 갖고, 매트릭스 상태로 깔 수 있다. 그리고, 매트릭스 상태로 배치된 MOS 트랜지스터 중에서, 예를 들면, N형 웰 영역(84)에 있는 P형 MOS 트랜지스터(79, 80)와, P형 웰 영역(83)에 있는 N형 MOS 트랜지스터(77, 78, 81, 82)를, 도 7의 굵은 선으로 나타낸 바와 같이 배선층으로 접속을 함으로써, SRAM 셀(85)을 구성할 수 있다. 또한, 콘택트(76)가 배치되어 있는 개소를 제외하고, 필드 영역(75)과 MOS 트랜지스터의 게이트 전극(74)과의 교차 부분에 MOS 트랜지스터의 채널이 형성된다. 한편, 필드 영역(75)과 MOS 트랜지스터의 게이트 전극(74)과의 교차 부분으로서, 콘택트(76)가 배치되어 있는 개소에서는, 필드 영역(75)과 MOS 트랜지스터의 게이트 전극(74)이 전기적으로 접속되어 있다.
여기서, 상기의 접속에 의해, N형 MOS 트랜지스터(78)와 P형 MOS 트랜지스터(79)는 인버터 회로를 형성한다. N형 MOS 트랜지스터(81)와 P형 MOS 트랜지스터(80)는 인버터 회로를 형성한다. 그리고, 양쪽의 인버터 회로는 크로스 접속을 하고 있다. 또한, N형 MOS 트랜지스터(77) 및 N형 MOS 트랜지스터(82)는 SRAM 셀의 트랜스퍼 게이트를 형성한다.
N형 웰 영역(84)과 P형 웰 영역(83)은, 평면적으로는 열방향으로 긴 직사각형의 영역이며, 평면적으로는 교대로 배치되어 있다. 여기서, N형 웰 영역(84)의 폭은, 예를 들면, 약 0.5㎛ 정도이다. 또한, P형 웰 영역(83)의 폭은, 예를 들면, 약 0.7㎛ 정도이다. 따라서, N형 웰 영역(84)은 평면적으로는 P형 웰 영역(83)으로 분리되어 있다. 그러나, P형 웰 영역(83)은 N형 웰 영역(84) 내에 형성되어 있고, N형 웰 영역(84)은 P형 웰 영역(83) 저부의 N형 불순물의 주입 깊이가 깊은 영역에 의해 접속되어 있다. 즉, N형 웰 영역(84)은 SRAM 셀(85)을 포함하는 SRAM 셀 매트릭스 전체를 둘러싸는 영역이다.
또한, 실시예 3의 필드 영역(75)의 패턴은, 연속해서 열방향으로 연장되고, 또한, 폭이 주기적으로 변화되는 연속 봉(棒)형상 패턴 및 짧은 봉형상의 패턴이다. 그리고, 필드 영역(75)의 규칙적인 배치란, 연속 봉형상 패턴을 열방향으로 배치한 배열 A, 짧은 봉형상의 패턴을 열방향으로 나열한 배열 B 및 배열 B에 대해서, 짧은 봉형상의 패턴의 배치가 엇갈리도록, 짧은 봉형상의 패턴을 배치한 배열 C를 반복하여, 열방향으로 배치한 것을 말한다. 또한, 실시예 3의 MOS 트랜지스터의 게이트 전극(74)의 패턴은, 필드 영역(75)의 2열분과 교차할 정도의 길이를 갖는, 긴 봉형상 패턴이다. 그리고, 게이트 전극의 규칙적인 배치란, 긴 봉형상 패턴을, 열방향으로, 2열의 필드 영역(75)과 교차하도록 배치하는 것을 말한다.
VDD선(71)은 굵은 선 및 직방체 형상의 배선층 패턴으로 표시되어 있으며, SRAM 셀(85)에, 고전압측의 전원 전압을 전달하는 역할을 하는 배선이다. 직방체 형상의 배선층 패턴은 필드 영역(75)과 접속하기 위한 패턴이며, SRAM 셀(85)을 구 성하는 P형 MOS 트랜지스터(79, 80)의 소스와 접속한다. VDD선(71)의 굵은 선은, 배선층으로 이루어지고, 직방체 형상 패턴을 매트릭스의 열방향으로 접속하는 배선을 표시한 것이다. 비트선(72)은 굵은 선 및 직방체 형상의 배선층 패턴으로 표시되어 있고, SRAM 셀(85)에, 비트선 신호를 전달하는 역할을 하는 배선이다. 직방체 형상의 패턴은 필드 영역(75)과 접속하기 위한 배선층 패턴이며, SRAM 셀(85)을 구성하는 N형 MOS 트랜지스터(77)의 소스·드레인 영역 및 N형 MOS 트랜지스터(82)의 소스·드레인 영역과 접속한다. 비트선(72)의 굵은 선은 배선층으로 구성되어 있고, 직방체 형상 패턴을 매트릭스의 열방향으로 접속하는 배선을 나타낸다.
GND선(73)은 굵은 선 및 직방체 형상의 패턴에 의해 표시되어 있는 것은 동일하며, SRAM 셀(85)에, 저전압측의 전원 전압을 전달하는 역할을 한다. 직방체 형상의 배선층 패턴은 필드 영역(75)과 접속하기 위한 패턴이며, SRAM 셀(76)을 구성하는 N형 MOS 트랜지스터(78, 81)의 드레인과 접속한다. GND선(73)의 굵은 선은 직방체 형상의 패턴을 매트릭스의 열방향으로 접속하는 배선이다.
워드선(70)은 배선층으로 구성되어 있고, SRAM 셀(85)을 구성하는 N형 MOS 트랜지스터(77)의 게이트 전극(74) 및 N형 MOS 트랜지스터(82)의 게이트 전극(74)과 접속한다. 그리고, 워드선(70)은 SRAM 셀의 기억 부분에, N형 MOS 트랜지스터(77) 및 N형 MOS 트랜지스터(82)를 통해서, 비트선 신호를 포착하기 위한 디코딩 신호를 전달하는 역할을 한다.
도 8은 실시예 3의 반도체 장치에서, 도 7의 SRAM 셀에 대한 관통구 영역의 배치를 나타낸 도면이다.
그리고, 도 8은 필드 영역(87), 게이트 전극(88), 저전압 전원(89), 고전압 전원(90), 비트선(91), N형 MOS 트랜지스터(92), N형 MOS 트랜지스터(93), P형 MOS 트랜지스터(96), P형 MOS 트랜지스터(97), N형 MOS 트랜지스터(98), N형 MOS 트랜지스터(99), 관통구 영역(100), P형 웰 영역(101) 및 N형 웰 영역(102)을 나타낸다.
그리고, 필드 영역(87)과 게이트 전극(88)은 MOS 트랜지스터를 구성하는 점은 도 6과 동일하다. 또한, 저전압 전원(89), 고전압 전원(90), 비트선(91), N형 MOS 트랜지스터(92), N형 MOS 트랜지스터(93), P형 MOS 트랜지스터(96), P형 MOS 트랜지스터(97), N형 MOS 트랜지스터(98) 및 N형 MOS 트랜지스터(99)는 SRAM 셀을 구성하는 점은 도 7과 동일하다.
그래서, 관통구 영역(100)은 상하에 대상인 2개의 SRAM 셀 영역을 포함하도록 설정되어 있다. 2개의 SRAM 셀을 포함하도록 한 것은, 상하의 SRAM 셀의 특성을 갖추기 위함이다. 여기서, 관통구 영역(100)의 크기는, 예를 들면, 1.0㎛×1.4㎛ 정도의 직사각형이다. 또한, N형 웰 영역(101)의 폭은, 예를 들면, 약 0.5㎛ 정도이다. 또한, P형 웰 영역(102)의 폭은, 예를 들면, 약 0.7㎛ 정도이다. 그리고, 관통구 영역(100)의 경계 부분은 SRAM 셀을 구성하는 MOS 트랜지스터 사이에 배치되어 있다. 또한, 관통구 영역(100)의 경계 부분과 MOS 트랜지스터와의 거리는, 도 1의 (c)에 나타낸 원점으로부터 N형 불순물 농도가 소정의 농도까지 저하될 때까지의 거리인 것이 바람직하다. 또한, 소정의 농도까지 저하되는 거리란, N형 불순물이 MOS 트랜지스터에 영향을 주지 않는 농도까지 저하되는 거리를 말하고, 예를 들면, 도 1의 (c)에 나타낸 원점으로부터 N형 불순물 농도가 약 2E16/㎤로 저하되는 점까지의 거리를 말한다.
실시예 3의 MOS 트랜지스터로 구성되는 SRAM 셀을 갖는 반도체 장치에 의하면, SRAM 셀을 구성하는 N형 MOS 트랜지스터는 P형 웰 영역에 배치되어 있고, P형 MOS 트랜지스터는 N형 웰 영역에 배치되어 있다. 그리고, P형 웰 영역은 N형 웰 영역의 내부에 배치되어 있고, P형 웰 영역의 저부에는, N형 불순물의 주입 깊이가 깊은 영역이 배치되어 있다. 그리고, 관통구 영역(100)이 2개의 SRAM 셀을 포함하도록 설치되어 있어, 관통구 영역(100)의 경계 부분이 SRAM 셀을 구성하는 MOS 트랜지스터 사이에 배치되어 있다. 관통구 영역(100)의 경계 부분에 있는 불순물 분포가 불안정한 영역을 피하도록, MOS 트랜지스터가 배치되게 되어, MOS 트랜지스터의 동작이 안정된다. 그 결과, 그 MOS 트랜지스터로 구성되는 SRAM 셀의 동작도 안정된 것이 된다.
또한, N웰 영역은 SRAM 셀 매트릭스 전체를 포함하여, 관통구 영역(100)에 비교하여, 큰 영역을 차지하고 있다. 또한, P형 웰 영역도 SRAM 셀의 거의 1열분의 면적을 차지하고 있어, 관통구 영역(100)에 비교하여 큰 영역을 차지한다. 한편, 관통구 영역(100)은 P형 웰 영역의 일부를 차지하는 것에 불과하다. 따라서, 실시예 3의 트리플 웰 구조에 의해, 반도체 기판으로부터, P형 웰 영역으로의 소수 캐리어 전류의 주입을 억제할 수 있고, 또한, P형 웰 영역의 급전을 관통구 영역(100)으로부터 행할 수 있다. 그 결과, SRAM 셀 매트릭스 전체는 소수 캐리어 전류의 주입으로부터 보호된다. 또한, SRAM 셀과 관통구 영역(100)은 평면적으로 겹치는 것이 가능해지기 때문에, 관통구 영역(100)을 독립적으로 설치할 필요가 없어, P형 웰 영역의 면적을 축소할 수 있다.
(실시예 4)
도 9를 이용하여, 실시예 4를 설명한다. 실시예 4는 실시예 3과 마찬가지로 SRAM 셀을 갖는 반도체 장치에 관한 실시예이지만, SRAM 셀의 구조가 다른 것이다.
도 9는 실시예 4의 반도체 장치를 나타낸 도면이다. 그리고, 도 9는 필드 영역(105, 106), 게이트 전극(107, 108), N형 웰 영역(109), P형 웰 영역(110), P형 MOS 트랜지스터(111, 112), N형 MOS 트랜지스터(113, 114, 115, 116), 관통구 영역(117)을 나타낸다.
소정의 필드 영역(105) 및 소정의 MOS 트랜지스터의 게이트 전극(107, 108)을 일정한 규칙으로 배치함으로써, MOS 트랜지스터를 일정한 규칙성을 갖고, 매트릭스 상태로 깔 수 있다. 게이트 전극(107, 108)과 필드 영역(105, 106)이 겹치는 영역에는 MOS 트랜지스터가 구성되기 때문이다.
그리고, 상기의 MOS 트랜지스터, 예를 들면, P형 MOS 트랜지스터(111, 112) 및 N형 MOS 트랜지스터(113, 114, 115, 116)는 도 8의 굵은 선으로 나타낸 바와 같이, 배선층에 의해 접속함으로써, SRAM 셀을 구성한다. 그리고, P형 MOS 트랜지스터(111, 112)는 N형 웰 영역(109) 내에 배치되어 있다. N형 MOS 트랜지스터(103, 104, 105, 106)는 P형 웰 영역(110) 내에 배치되어 있다. 또한, N형 MOS 트랜지스터(113)와 P형 MOS 트랜지스터(111)는 인버터 회로를 형성한다. N형 MOS 트랜지스터(114)와 P형 MOS 트랜지스터(112)는 인버터 회로를 형성한다. 그리고, 양쪽의 인버터 회로는 크로스 접속을 하고 있다. 또한, N형 MOS 트랜지스터(115, 116)는 SRAM 셀의 트랜스퍼 게이트를 형성한다.
N형 웰 영역(109)과 P형 웰 영역(110)은, 평면적으로는 행방향으로 긴 직사각형의 영역이며, 평면적으로는 교대로 배치되어 있기 때문에, N형 웰 영역(109)은 평면적으로는 P형 웰 영역(110)으로 분리되어 있다. 그러나, P형 웰 영역(110)은 N형 웰 영역(109) 내에 형성되어 있고, N형 웰 영역(109)은 P형 웰 영역(110)의 저부에서 N형 불순물의 주입 깊이가 깊은 영역에 의해 접속되어 있다. 즉, N형 웰 영역(109)은 SRAM 셀 매트릭스 전체를 둘러싸는 영역이다. 여기서, N형 웰 영역(109)의 폭은, 예를 들면, 약 0.6㎛ 정도이다. 또한, P형 웰 영역(110)의 폭은, 예를 들면, 약 1.1㎛ 정도이다.
또한, 실시예 4의 필드 영역(105)은, 영어의 C의 개구측을 축으로 하여, 좌우 대칭적으로 2개 나열된 형상에 근사(近似)한 형상이다. 또한, 실시예 4의 필드 영역(106)은, 영어의 C의 배면측을 축으로 하여, 좌우 대칭적으로 2개 나열된 형상에 근사한 형상이다. 그리고, 필드 영역(105)은 행방향으로 연속적으로 나열되어 있어, 필드 영역(105)행을 형성한다. 또한, 필드 영역(106)은 행방향으로 연속적으로 나열되어 있어, 필드 영역(106)행을 형성한다. 또한, 필드 영역(105)행과 필드 영역(106)행은 교대로 배열되어 있다.
게이트 전극(107)은 인접하는 필드 영역(105)과 필드 영역(106)의 양쪽에 교차할 정도의 길이의 봉형상의 패턴을 포함한다. 그리고, 인접하는 필드 영역(105)과 필드 영역(106)의 양쪽에 교차하는 방향으로 배치되고, 또한, 행방향으로 연속 해서 배치되어 있다.
필드 영역(105)은 게이트 전극(107, 108)의 중첩 부분 이외는, N형 불순물이 확산되어 있고, N형 MOS 트랜지스터(113, 114, 115, 116)의 소스 또는 드레인을 구성한다. 필드 영역(106)은 게이트 전극(107)의 중첩 부분 이외는, P형 불순물이 확산되어 있고, P형 MOS 트랜지스터(111, 112)의 소스 또는 드레인을 구성한다.
관통구 영역(117)은 4개의 SRAM 셀을 포함하는 사각형의 형상을 하고 있고, SRAM 셀을 구성하는 MOS 트랜지스터 사이에 관통구 영역(97)의 경계가 배치되어 있다. 여기서, 관통구 영역(117)의 크기는, 예를 들면, 1.7㎛×1.7㎛ 정도의 직사각형이다. 그리고, 관통구 영역(117)의 경계는 SRAM 셀을 구성하는 MOS 트랜지스터 사이에 배치되어 있다. 또한, 관통구 영역(117)의 경계 부분과 MOS 트랜지스터의 거리는, 도 1의 (c)에 나타낸 원점으로부터 N형 불순물 농도가 소정의 농도까지 저하될 때까지의 거리인 것이 바람직하다. 또한, 소정의 농도까지 저하되는 거리란, N형 불순물이 MOS 트랜지스터에 영향을 주지 않는 농도까지 저하되는 거리를 말하며, 예를 들면, 도 1의 (c)에 나타낸 원점으로부터 N형 불순물 농도가 약 2E16/㎤으로 저하되는 점까지의 거리를 말한다.
게이트 전극(108)은 행방향으로 연속적으로 연결되어 있고, SRAM 셀의 워드선의 역할을 한다. 또한, 비트선은 배선층으로 형성되어 있는 배선이다. 또한, 비트선은 게이트 전극(108) 사이에 끼워진 필드 영역(105)을 접속하면서, 상기의 워드선에 평행하게 SRAM 셀상을 달리는 배선이다.
저전압의 전원선은, 배선층으로 형성되어 있는 배선이다. 또한, 저전압의 전원선은, 게이트 전극(107) 사이에 끼워진 필드 영역(106)을 접속하면서, 비트선 및 워드선에 평행하게 SRAM 셀상을 달리는 배선이다. 고전압의 전원선은 배선층으로 형성되어 있는 배선이다. 또한, 고전압의 전원선은 게이트 전극(107) 사이에 둘러싸인 필드 영역(106)을 접속하면서, 저전압의 전원선에 평행하게 SRAM 셀상을 달리는 배선이다.
실시예 4의 MOS 트랜지스터로 구성되는 SRAM 셀을 갖는 반도체 장치에 의하면, SRAM 셀을 구성하는 N형 MOS 트랜지스터는 P형 웰 영역에 배치되어 있고, P형 MOS 트랜지스터는 N형 웰 영역에 배치되어 있다. 그리고, P형 웰 영역은 N형 웰 영역의 내부에 배치되어 있고, P형 웰 영역의 저부에는, N형 불순물의 주입 깊이가 깊은 영역이 배치되어 있다. 그리고, 관통구 영역(117)이 4개의 SRAM 셀을 포함하도록 설치되어 있고, 관통구 영역(117)의 경계 부분이 SRAM 셀을 구성하는 MOS 트랜지스터 사이에 배치되어 있다. 관통구 영역(117)의 경계 부분, 즉, 불순물 분포가 불안정한 영역을 피하도록, MOS 트랜지스터가 배치되게 되어, M0S 트랜지스터의 동작이 안정된다. 그 결과, 그 MOS 트랜지스터로 구성되는 SRAM 셀의 동작도 안정된 것이 된다.
또한, N웰 영역은 SRAM 셀 매트릭스 전체를 포함하며, 관통구 영역(117)에 비교하여, 큰 영역을 차지하고 있다. 또한, P형 웰 영역도 SRAM 셀의 거의 1열분의 면적을 차지하고 있어, 관통구 영역(117)에 비교해서 큰 영역을 차지한다. 한편, 관통구 영역(117)은 P형 웰 영역의 일부를 차지하는 것에 불과하다. 따라서, 실시예 4의 트리플 웰 구조에 의해, 반도체 기판으로부터, P형 웰 영역으로의 소수 캐리어 전류의 주입을 억제할 수 있고, 또한, P형 웰 영역의 급전을 관통구 영역(117)으로부터 행할 수 있다. 그 결과, SRAM 셀 매트릭스 전체는 소수 캐리어 전류의 주입으로부터 보호된다. 또한, SRAM 셀과 관통구 영역(117)은 평면적으로 겹치게 되기 때문에, 관통구 영역(117)을 독립적으로 설치할 필요가 없어, P형 웰 영역의 면적을 축소할 수 있다.
제 1 발명에 의하면, 제 2 웰 영역 내의 트랜지스터는 제 1 웰 영역에 의해, 반도체 기판으로부터의 전기적인 영향을 받지 않게 되는 동시에, 제 2 웰 영역의 전원을 공급하는 관통구 영역의 경계로부터의 영향도 받지 않게 되기 때문에, 트랜지스터의 특성이 안정된 반도체 장치를 제공할 수 있는 효과가 있다.
제 2 발명에 의하면, 제 1 발명에 따른 웰 구조를 갖는 반도체 장치의 제조 방법을 제공할 수 있는 효과가 있다.
(부호의 설명)
1 : 불순물의 주입 깊이가 얕은 N형 웰 영역
2a : 트리플 웰 구조를 구성하는 P형 웰 영역
2b : 트리플 웰 구조가 아닌 P형 웰 영역
3 : 불순물의 주입 깊이가 깊은 N형 웰 영역
4 : P형 반도체 기판
5 : MOS 트랜지스터의 게이트 전극 및 채널 영역
6 : 소스 및 드레인 영역
7 : 두꺼운 산화막으로 이루어지는 소자 분리 영역
8 : 관통구 영역
9 : 웰 탭
11 : 5E15/㎤을 나타내는 등농도선
12 : 2.5E16/㎤을 나타내는 등농도선
13 : 7.5E16/㎤을 나타내는 등농도선
14 : 2.25E17/㎤을 나타내는 등농도선
15 : 반도체 기판
16 : 레지스트
17a, 17b : 점선
18 : 화살표
19 : 불순물 농도를 나타낸 그래프
20 : 불순물 농도를 나타낸 꺾은 선
21 : P형 반도체 기판
22 : 불순물의 주입 깊이가 깊은 N형 불순물 영역
23a, 23b : P형 웰 영역
24 : 불순물의 주입 깊이가 얕은 N형 불순물 영역
25 : 관통구 영역
28 : MOS 트랜지스터를 획정하는 필드 영역
29 : MOS 트랜지스터의 게이트 전극
30 : STI(shallow trench isolation)
33 : 경계 영역
34 : MOS 트랜지스터
35 : 반도체 기판
36 : 불순물의 주입 깊이가 깊은 N형 불순물 영역
37, 39 : 레지스트 개구 패턴
38 : STI
40 : 불순물의 주입 깊이가 얕은 N형 불순물 영역
41 : 폴리실리콘층 및 게이트 산화막
42, 47 : 레지스트 패턴
43 : 게이트 전극
44 : 소스·드레인
45 : 관통구 영역
46a, 46b : P형 웰 영역
47 : 레지스트 패턴
48 : 웰 탭
50 : N형 불순물 영역과 불순물의 주입 깊이가 얕은 N형 불순물 영역이 평면적으로 겹쳐져 있는 영역
51 : N형 MOS 트랜지스터
52 : 관통구 영역
53 : P형 웰 영역과 불순물의 주입 깊이가 깊은 N형 불순물 영역이 평면적으로 겹쳐져 있는 영역
54 : P형 웰 영역
55 : 불순물의 주입 깊이가 깊은 불순물 영역
56 : N형 불순물 영역
57 : P형 반도체 기판
58 : 평면도
59 : 단면도
60 : 불순물의 주입 깊이가 깊은 N형 불순물 영역과 불순물의 주입 깊이가 얕은 N형 불순물 영역이 평면적으로 겹쳐져 있는 영역
61 : N형 MOS 트랜지스터
62 : P형 MOS 트랜지스터
63 : 관통구 영역
64 : P형 웰 영역과 불순물의 주입 깊이가 깊은 N형 불순물 영역이 평면적으로 겹쳐져 있는 영역
65 : P형 웰 영역
66 : 불순물의 주입 깊이가 깊은 불순물 영역
67 : N형 불순물 영역
68 : P형 반도체 기판
70 : 워드선
71 : VDD선
72 : 비트선
73 : GND선
74 : MOS 트랜지스터의 게이트 전극
75 : 필드 영역
76 : 콘택트
77, 78, 81, 82 : N형 MOS 트랜지스터
79, 80 : P형 MOS 트랜지스터
83 : P형 웰 영역
84 : N형 웰 영역
85 : SRAM 셀
87 : 필드 영역
88 : 게이트 전극
89 : 저전압 전원
90 : 고전압 전원
91 : 비트선
92, 93, 98, 99 : N형 MOS 트랜지스터
96, 97 : P형 MOS 트랜지스터
100 : 관통구 영역
101 : P형 웰 영역
102 : N형 웰 영역
105, 106 : 필드 영역
107, 108 : 게이트 전극
109 : N형 웰 영역
11O : P형 웰 영역
111, 112 : P형 MOS 트랜지스터
113, 114, 115, 116 : N형 MOS 트랜지스터
117 : 관통구 영역

Claims (8)

  1. 제 1 도전형의 반도체 기판과,
    상기 반도체 기판의 표면층에 형성된 제 2 도전형의 제 1 웰 영역과,
    상기 반도체 기판의 표면층에 형성되고, 또한, 상기 제 1 웰 영역에 접하여 형성된 제 1 도전형의 제 2 웰 영역과,
    상기 제 2 웰 영역에 형성된 복수의 트랜지스터와,
    상기 제 1 웰 영역을 관통하여 형성되고, 상기 제 2 웰 영역의 저부(底部)에서, 상기 제 2 웰 영역과 상기 반도체 기판을 전기적으로 도통하는 관통구 영역을 구비하고,
    상기 관통구 영역의 경계가, 상기 트랜지스터 사이에 배치되고, 상기 트랜지스터로부터, 평면적으로 이간되어 배치되어 있고,
    상기 제 1 웰 영역은,
    상기 반도체 기판의 표면층에 형성된 상기 제 2 도전형의 불순물을 포함하는 제 1 불순물 영역과,
    상기 제 1 불순물 영역과는 다른 공정에 의해, 상기 제 2 웰 영역의 저부로부터 상기 반도체 기판 내를 향하여 형성된 상기 제 2 도전형의 불순물을 포함하는 제 2 불순물 영역을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 전체적으로 제 1 도전형의 반도체 기판과,
    상기 반도체 기판의 표면층에 형성된 제 2 도전형의 제 1 웰 영역과,
    상기 반도체 기판의 표면층에 형성되고, 또한, 상기 제 1 웰 영역에 저부 및 측면부에서 접하여 형성된 제 1 도전형의 제 2 웰 영역과,
    상기 제 2 웰 영역 내에 형성된 트랜지스터와,
    상기 제 1 웰 영역을 관통하여 형성되고, 상기 제 2 웰 영역의 저부에서, 상기 제 2 웰 영역과 상기 반도체 기판을 전기적으로 도통하는 관통구 영역을 구비하고,
    상기 트랜지스터는 상기 관통구 위에 형성되고,
    평면적으로 보면 상기 관통구 영역 내에 상기 트랜지스터가 배치되고, 상기 관통구 영역의 경계가, 상기 트랜지스터로부터 평면적으로 이간되어 배치되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 트랜지스터는 MOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 제 1 도전형의 반도체 기판과,
    상기 반도체 기판의 표면층에 형성된 제 2 도전형의 제 1 웰 영역과,
    상기 반도체 기판의 표면층에 형성되고, 또한, 상기 제 1 웰 영역에 접하여 형성된 제 1 도전형의 제 2 웰 영역과,
    상기 제 2 웰 영역에 형성된 복수의 트랜지스터와,
    상기 제 1 웰 영역을 관통하여 형성되고, 상기 제 2 웰 영역의 저부(底部)에서, 상기 제 2 웰 영역과 상기 반도체 기판을 전기적으로 도통하는 관통구 영역을 구비하고,
    상기 관통구 영역의 경계가, 상기 트랜지스터 사이에 배치되고, 상기 트랜지스터로부터, 평면적으로 이간되어 배치되어 있고,
    상기 트랜지스터와 상기 관통구 영역의 경계는, 상기 제 2 웰 영역의 표면에서, 상기 관통구 영역을 형성하기 위해 주입한 불순물의 불순물 농도가, 상기 관통구 영역의 경계에서의 불순물 농도에 비교하여, 소정의 불순물 농도까지 저하될 때까지 이간되어 있는 것을 특징으로 하는 반도체 장치.
  6. 삭제
  7. 삭제
  8. 제 1 도전형의 반도체 기판의 표면을 포함하는 상기 반도체 기판 내에, 제 2 도전형의 제 1 웰 영역을 형성하는 공정과,
    상기 반도체 기판의 표면을 포함하는 상기 반도체 기판 내에, 상기 제 1 웰 영역 내에 제 1 도전형의 제 2 웰 영역을 형성하는 공정과,
    상기 제 2 웰 영역 내에 복수의 트랜지스터를 형성하는 공정과,
    상기 제 1 웰 영역을 관통하여 형성되고, 상기 제 2 웰 영역의 저부에서, 상기 제 2 웰 영역과 상기 반도체 기판을 전기적으로 도통하는 관통구 영역을 형성하는 공정을 구비하고,
    상기 트랜지스터는 상기 관통구 위에 형성되고,
    평면적으로 보면 상기 관통구 영역 내에 상기 복수의 트랜지스터 중 하나가 배치되고,
    상기 관통구 영역의 경계가, 상기 관통구 내에 배치된 트랜지스터와 그 외의 트랜지스터와의 사이에 배치되고, 상기 복수의 트랜지스터의 어느 것으로부터도 평면적으로 이간되어 배치되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
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