CN212676238U - 集成电路 - Google Patents

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Abstract

在此公开了一种集成电路，包括：半导体衬底；电容器，包括：衬底中的第一阱，形成电容器第一板；垂直延伸到第一阱中的第一沟槽，其包括通过第一绝缘层与第一阱绝缘的第一中心导体；衬底第一阱上的顶表面上有第一厚度的第二绝缘层；和第二绝缘层上的电连接第一中心导体的第一导电材料层，其和第一中心导体形成电容器第二板；和存储器单元，包括：衬底中的第二阱；垂直延伸到第二阱中的第二沟槽，其包括通过第三绝缘层与第二阱绝缘的第二中心导体，其形成存储器单元的存取晶体管的栅极电极；衬底第二阱上的顶表面上的第四绝缘层，其有小于第一厚度的第二厚度；和第四绝缘层上的第二导电材料层，其形成存储器单元的浮置栅极晶体管的浮置栅极电极。

Description

集成电路
技术领域
实施例和实施方式涉及集成电路，并且特别地涉及电容性元件 (诸如垂直构造的电容性元件)与高压MOS晶体管和存储器单元的过程共集成。
背景技术
诸如电荷存储电容器的电容性元件通常是集成电路架构中的庞大部件。
此外，集成电路部件制造过程步骤通常数量众多并且昂贵，并且限制了仅专用于制造单个元件或单个类型的元件的实施步骤。
因此，期望增加集成电路电容性元件架构的每单位面积的电容，并且与集成电路的其他部件的生产相结合地实施其制造步骤。
实用新型内容
根据本实用新型，可以克服上述技术问题，有助于实现以下优点：增加集成电路电容性元件架构的每单位面积的电容，并且与集成电路的其他部件的生产相结合地实施其制造步骤。
在一个实施例中，一种集成电路包括：半导体衬底；由半导体衬底支撑的电容器；以及由半导体衬底支撑的存储器单元。电容器包括：第一阱，在半导体衬底中，形成电容器的第一板；第一沟槽，垂直延伸到第一阱中，所述第一沟槽包括通过第一绝缘层与第一阱绝缘的第一中心导体；第二绝缘层，在半导体衬底的所述第一阱之上的顶表面上，所述第二绝缘层具有第一厚度；以及在第二绝缘层上的第一导电材料层，所述第一导电材料层电连接到第一中心导体，其中第一导电材料层和第一中心导体形成电容器的第二板。存储器单元包括：第二阱，在半导体衬底中；第二沟槽，垂直延伸到第二阱中，所述第二沟槽包括通过第三绝缘层与第二阱绝缘的第二中心导体，其中第二中心导体形成存储器单元的存取晶体管的栅极电极；第四绝缘层，在半导体衬底的所述第二阱之上的顶表面上，所述第四绝缘层具有小于第一厚度的第二厚度；以及第二导电材料层，在第四绝缘层上，其中第二导电材料层形成存储器单元的浮置栅极晶体管的浮置栅极电极。
在一个实施例中，集成电路还包括：
MOS晶体管，包括：
第三阱，在半导体衬底中；
第五绝缘层，在半导体衬底的第三阱之上的顶表面上，第五绝缘层具有第一厚度；以及
第三导电材料层，在第五绝缘层上，其中第三导电材料层形成MOS晶体管的栅极电极。
在一个实施例中，第二阱和第三阱掺杂有相同导电类型，并且第一阱掺杂有相反导电类型。
在一个实施例中，MOS晶体管是被配置成在6伏至12伏的高压范围上操作的高压MOS晶体管。
在一个实施例中，第二阱以三阱架构与半导体衬底绝缘。
在一个实施例中，第一阱以三阱架构与半导体衬底绝缘。
在一个实施例中，第一阱和第二阱掺杂有相同导电类型。
在一个实施例中，第二绝缘层和第四绝缘层是由氧化物制成的。
在一个实施例中，第二绝缘层和第四绝缘层是在衬底的顶表面上的公共绝缘层的部分。
在一个实施例中，集成电路还包括在第一沟槽和第二沟槽中的每个沟槽下方的掺杂区域，第二沟槽下方的掺杂区域形成存储器单元的存取晶体管的源极区域。
在一个实施例中，电容器还包括第三导电材料层，第三导电材料层与第一导电材料层绝缘并且电连接到第一阱，以形成电容器的第一板；并且
存储器单元还包括与第二导电材料层绝缘的第四导电材料层，以形成浮置栅极晶体管的控制栅极电极。
在一个实施例中，第一厚度在80 Å至120 Å的范围内。
在一个实施例中，第一多晶硅层具有在900 Å至1400 Å的范围内的厚度。
附图说明
通过检查完全非限制性的实施例和实施方式的详细描述以及附图，本实用新型的其他优点和特征将变得明显，其中：
图1示意性地图示了电容性元件的一个实施例；
图2示意性地示出了电容性元件的另一个实施例；
图3A示出了图1和图2的电容性元件的等效电路图；
图3B示出了存储器单元的等效电路图；
图4A-图4J图示了用于将电容性元件(图1-图2)、存储器单元和高压MOS晶体管共集成在公共衬底上的制造过程的步骤；
图5示意性地图示了电容性元件的另一个实施例；
图6A示出了图5的电容性元件的等效电路图；
图6B示出了存储器单元的等效电路图；以及
图7A-图7J图示了用于将电容性元件(图5)、存储器单元和高压MOS晶体管共集成在公共衬底上的制造过程的步骤。
具体实施方式
现在参考图1，其示意性地图示了电容性元件C的一个实施例。电容性元件C形成在掺杂有第一导电类型(例如，p型)的半导体衬底1之中和之上。阱3通过掺杂有第二导电类型(例如，n型，并且在本领域中被称为NISO层)的掩埋层2与衬底1垂直绝缘。阱3在横向上由同样掺杂有第二导电类型的接触区域4界定并且与衬底1绝缘，其中接触区域从正面10延伸到掩埋层2。该结构是众所周知的三阱架构技术。阱3还包括从正面10延伸到阱中的沟槽TR。每个沟槽TR可以包括在阱3中的注入区域8，注入区域掺杂有第二导电类型并且位于沟槽的底部和掩埋层2之间。沟槽TR由导电材料制成的中心部分5填充，中心部分通过绝缘层7与阱3绝缘。例如，中心部分5 可以由多晶的硅(多晶硅)制成，并且绝缘层7可以由氧化硅或另一种合适的电介质材料制成。在正面10上，并且在阱3上方，形成包括第一绝缘层17、第一导电层15、第二绝缘层27和第二导电层25 的堆叠。第一导电层15和第二导电层25可以例如由掺杂的多晶硅制成。第一绝缘层17可以例如由诸如氧化硅的电介质材料制成。第二绝缘层27可以例如由硅氧化物-氮化物-氧化物(ONO)电介质材料制成。
电容性元件C的第一电极E1由每个沟槽TR的导电中心部分5 和第一导电层15形成，第一导电层15使用过孔和/或金属连接迹线电连接到导电中心部分5。电容性元件C的第二电极E2由第二导电层 25和阱3形成，阱3使用过孔和/或金属连接迹线电连接到第二导电层25。
利用第一导电类型高度掺杂的接触-再分布区域13允许在阱3与例如接触/金属连接迹线之间形成可接受电阻率的接触，该接触/金属连接迹线连接到第二电极E2的第二导电层25。利用第二导电类型高度掺杂的接触-再分布区域13’允许在接触区域4与例如接触/金属连接迹线之间形成可接受电阻率的接触，该接触/金属连接迹线连接到第二电极E2的第二导电层25。
沟槽TR在垂直于图1中所示的横截面平面的方向上纵向延伸。通过这种延伸，沟槽TR可以延伸越过第一绝缘层17的范围，以便允许形成每个沟槽TR的导电中心部分5到第一导电层15的电连接。
图2示出了不使用三阱架构来界定阱3的备选实施例。根据该实施方式的一个方面，阱3是在衬底1内形成的第一导电类型的掺杂区域。
图3示出了电容性元件C的等效电路图。
电容性元件C可以被分解成三个并联的电容性元件的组件。
第一电容性元件由通过第二绝缘层27相互分离的第一导电层15 和第二导电层25形成。
第二电容性元件由通过第一绝缘层17相互分离的第一导电层15 和阱3形成。
第三电容性元件由通过沟槽TR的相应绝缘衬垫7相互分离的沟槽TR的中心部分5和阱3形成。
图1和图2中所示的用于电容性元件C的结构有利地类似于非易失性存储器单元的结构。具体地，这种存储器单元可以包括：具有垂直栅极的存取晶体管，该垂直栅极具有与沟槽TR相同的结构；以及浮置栅极晶体管，该浮置栅极晶体管具有与第一和第二绝缘层17、27 以及第一和第二导电层15、25的堆叠相同的结构。此外，图1和图2 中所示的用于电容性元件C的第一绝缘层17和第一导电层15的堆叠有利地类似于用于高压MOS晶体管(例如，被配置成支持在较高电压水平(诸如，在约4伏至5伏到约8伏至10伏范围内的电压)的操作的晶体管)的绝缘栅极的结构。由于这些相似性，可以使用相同的制造步骤来在公共衬底1上制造电容性元件C、存储器单元和高压 MOS晶体管。
每个存储器单元包括在图1中所示的三阱架构中的第一导电类型的半导体阱3之中和之上产生的浮置栅极晶体管FGT(即，阱3通过第二导电类型的掩埋半导体层2和半导体段4来与第一导电类型的下基板1分离)。
如常规的那样，每个浮置栅极晶体管FGT包括掺杂有第二导电类型的源极区域S和漏极区域D，并且包括浮置栅极电极和控制栅极电极，例如由掺杂的多晶硅制成并且通过控制栅极电介质(例如，由 ONO制成)相互分离。浮置栅极电极搁置在形成在阱3的表面上的隧穿氧化层上。
每个存储器单元还包括允许选择单元行的存取晶体管AT。该存取晶体管AT是MOS晶体管，其控制栅极是埋在阱3中的垂直栅极，并且通过通常由二氧化硅制成的栅极电介质与阱电绝缘。垂直栅极的导电控制栅极通常例如由多晶硅制成。
第二导电类型的注入区域位于容纳垂直栅极的沟槽的底部与掩埋层2之间，其与掩埋层一起允许存取晶体管的源极区域的形成。
前述结构例如在图4J和图7J中示出。图3B和图6B示出了所说明的存储器单元结构的等效示意图。
现在参考图4A-图4J，其图示了用于将电容性元件C、存储器单元和高压MOS晶体管共集成在公共衬底1上的制造过程的步骤。公共衬底1掺杂有第一导电类型(例如，p型)并且被划分成多个区域 R1、R2、R3，在这些区域将要制造某些集成电路器件。区域R1将包括存储器单元，区域R2将包括电容性元件，并且区域R3将包括高压MOS晶体管。区域R1、R2、R3可以根据需要彼此绝缘，例如通过使用本领域公知的沟槽绝缘结构(未明确示出)。
在图4A中，对区域R1和R2进行处理以限定用于放置存储器单元和电容性元件的有源区。该过程步骤将包括对掩埋层2和掺杂有第二导电类型(例如，n型)的接触区域4进行注入，掩埋层和接触区域界定了注入和掺杂有第一导电类型的阱3。区域R2中的虚线说明了对于界定用于电容性元件的阱3而言，掩埋层2和接触区域4的使用是可选的(即，掩埋层2和接触区域4在使用图1中所示结构时存在、而在使用图2中所示结构时不存在)。
在图4B中，对区域R3进行处理以限定用于放置高压MOS晶体管的有源区。该处理步骤将包括对掺杂有第二导电类型的阱3’进行注入。
图4A和图4B没有暗示特定的顺序。更详细地，作为示例，按照一个顺序的过程步骤将包括：a)在区域R1中并且可能还在区域R2 中注入掩埋层2；b)在区域R3中注入阱3’；c)在区域R1和R2中注入阱3；d)在区域R1中并且可能还在区域R2中注入接触区域4。
在下一步骤中，如图4C中所示，在区域R1中定义第一沟槽TR1，并且在区域R2中定义第二沟槽TR2。区域R1中的沟槽TR1形成用于存储器单元的存取晶体管的垂直栅极。区域R2中的沟槽TR2形成垂直结构的电容性元件C的一部分。分别在区域R1和R2中的沟槽 TR1、TR2同时形成，并且优选地具有相同或基本相同的深度，并且均被由导电材料制成的中心部分5填充，中心部分通过绝缘层7与阱 3绝缘。每个沟槽TR1、TR2可以包括在阱3中的注入区域8，注入区域掺杂有第二导电类型并且位于沟槽的底部。在形成沟槽TR1、TR2 时，区域R3被掩蔽。
接下来，执行氧化过程(例如，热氧化)以在衬底1的正面10 上形成氧化层40。该结果在图4D中示出。氧化层40是在衬底1的顶表面之上延伸的具有厚度T1的共同氧化层，厚度T1被选择以用于形成在区域R3中制造的高压MOS晶体管的栅极氧化物，以及形成在区域R2中制造的电容性元件C的第一绝缘层17。厚度T1可以例如在80 Å至120 Å的范围内，并且更具体地为大约90 Å。厚度T1被选择，使得公共氧化层40在区域R2和R3中的部分支持电容性元件 C和高压MOS晶体管的高压操作。
然而，厚度T1太厚而不能用作隧穿栅极氧化物，该隧穿栅极氧化物用于在区域R1中制造的存储器单元的浮置栅极晶体管。区域R2 和R3被掩蔽，并且在区域R1中执行蚀刻以将公共氧化层40的一部分减薄到小于厚度T1的厚度T2。厚度T2被选择，以支持浮置栅极晶体管的适当操作。该结果在图4E中示出。
然后，掺杂多晶硅的层42被沉积在氧化层40上。该结果在图4F 中示出。例如，多晶硅的层42可以具有在900 Å至1400 Å的范围内的厚度，并且更具体地具有大约1200 Å的厚度。
接下来，使用常规的光刻处理技术对多晶硅的层42进行图案化，用于：在第一区域R1中定义层44，该层最终将提供用于存储器单元的浮置栅极晶体管的浮置栅极电极；在用于电容性元件C的区域R2 中定义第一导电层15；并且在用于高压MOS晶体管的区域R3中定义栅极电极46。该结果在图4G中示出。
使绝缘材料、例如硅氧化物-氮化物-氧化物(ONO)电介质材料的层48的保形沉积覆盖第一区域R1中的层44、区域R2中的第一导电层15和区域R3中的栅极电极46。该结果在图4H中示出。
然后，掺杂多晶硅的层50被沉积在ONO层48和氧化层40上。该结果在图4I中示出。多晶硅的层50可以具有例如大约1200 Å的厚度。
接下来，使用常规的光刻处理技术对层50、48和44进行图案化，用于：从区域R3去除层50和48；在第一区域R1中形成栅极堆叠 52，以包括用于存储器单元的浮置栅极晶体管的浮置栅极电极56和控制栅极电极54；并且在用于电容性元件C的区域R3中形成第二导电层25。该结果在图4J中示出。区域R1中的层48在图案化之后保留的部分在控制栅极电极54和浮置栅极电极56之间提供电介质绝缘体58。区域R2中的层48在图案化之后保留的部分提供电容性元件C 的第二绝缘层27。层40在区域R1中在用于存储器单元的浮置栅极电极56和阱3之间提供栅极氧化物。层40还在区域R2中在用于电容性元件C的第一导电层15和阱3之间提供绝缘体，并且在区域R3 中在用于高压MOS晶体管的栅极电极46和阱3’之间提供栅极氧化物。
与区域R1中的厚度T2相比，在区域R2和R3中使用具有厚度 T1的氧化层，解决了关于多晶硅的层42(提供第一导电层15和栅极电极46)和衬底1之间的氧化物击穿的问题，并且因此允许电容性元件C和高压MOS晶体管两者的较高压操作。
然后，执行与定义源极(S)/漏极(D)区域相关联并且产生电接触和互连的另外的过程步骤，以完成集成电路的生产。这些另外的处理步骤是本领域技术人员众所周知的，并且因此既未详细描述也未在附图中图示。
现在参考图5，其示意性地图示了电容性元件C的另一个实施例。电容性元件C形成在掺杂有第一导电类型(例如，p型)的半导体衬底61之中和之上。掺杂有第二导电类型(例如，n型)的阱63形成在衬底61中。阱63还包括从衬底61的正面70延伸到阱中的沟槽 TR。每个沟槽TR可以包括在阱63中的注入区域68，注入区域掺杂有第二导电类型并且位于沟槽的底部处和下方。沟槽TR被由导电材料制成的中心部分65填充，中心部分通过绝缘层67与阱63绝缘。例如，中心部分65可以由多晶的硅(多晶硅)制成，并且绝缘层67 可以由氧化硅或另一种合适的电介质材料制成。在正面70上，并且在阱63上方，形成包括第一绝缘层77、第一导电层75、第二绝缘层 87和第二导电层85的堆叠。第一导电层75和第二导电层85可以例如由掺杂的多晶硅制成。第一绝缘层77可以例如由诸如氧化硅的电介质材料制成。第二绝缘层87可以例如由硅氧化物-氮化物-氧化物 (ONO)电介质材料制成。
电容性元件C的第一电极E1由每个沟槽TR的导电中心部分65 形成，导电中心部分使用过孔和/或金属连接迹线电连接到第一导电层 75。电容性元件C的第二电极E2由第二导电层85形成，第二导电层使用过孔和/或金属连接迹线电连接到阱63。
利用第一导电类型高度掺杂的接触-再分布区域73允许在阱63 与例如接触/金属连接迹线之间形成可接受电阻率的接触，该接触/金属连接迹线连接到用于第二电极E2的第二导电层85。
沟槽TR在垂直于图5中所示的横截面平面的方向上纵向延伸。通过这种延伸，沟槽TR可以延伸越过第一绝缘层77的范围，以便允许形成每个沟槽TR的导电中心部分65到第一导电层75的电连接。
图6示出了电容性元件C的等效电路图。
电容性元件C可以被分解成三个并联的电容性元件的组件。
第一电容性元件由通过第二绝缘层87相互分离的第一导电层75 和第二导电层85形成。
第二电容性元件由通过第一绝缘层77相互分离的第一导电层75 和阱63形成。
第三电容性元件由通过沟槽TR的相应绝缘衬垫67相互分离的沟槽TR的中心部分65和阱63形成。
图5中所示的电容性元件C的结构有利地类似于非易失性存储器单元的结构。具体地，存储器单元可以包括：具有垂直栅极的存取晶体管，该垂直栅极具有与沟槽TR相同的结构；以及浮置栅极晶体管，该浮置栅极晶体管具有与第一和第二绝缘层77、87以及第一和第二导电层75、85的堆叠相同的结构。此外，图5中所示的用于电容性元件C的第一绝缘层77和第一导电层75的堆叠有利地类似于用于高压MOS晶体管的绝缘栅极的结构。由于这些相似性，可以使用相同的制造步骤来在公共衬底61上制造电容性元件C、存储器单元和高压MOS晶体管。
现在参考图7A-图7J，其图示了用于将电容性元件C、存储器单元和高压MOS晶体管共集成在公共衬底61上的制造过程的步骤。公共衬底61掺杂有第一导电类型(例如，p型)并且被划分成多个区域 R1、R2、R3，在这些区域将要制造某些集成电路器件。区域R1将包括存储器单元，区域R2将包括电容性元件，并且区域R3将包括高压MOS晶体管。区域R1、R2、R3可以根据需要彼此绝缘，例如通过使用本领域公知的沟槽绝缘结构(未明确示出)。
在图7A中，通过对掺杂有第二导电类型的掩埋层2进行注入来处理区域R1，并且通过对掺杂有第二导电类型的阱63和63’进行注入来处理区域R2和R3，以定义用于放置电容性元件和MOS晶体管的有源区。在图7B中，通过对掺杂有第二导电类型的接触区域4和掺杂有第一导电类型的阱3进行注入，来进一步处理区域R1，以定义用于放置存储器单元的有源区。
图7A和图7B没有暗示特定的顺序。更详细地，作为示例，按照一个顺序的过程步骤将包括：a)在区域R1中注入掩埋层2；b)在区域R2和R3中分别注入阱63和63’；c)在区域R1中注入阱3；d) 在区域R1中注入接触区域4。
在下一步骤中，如图7C中所示，在区域R1中定义第一沟槽TR1，并且在区域R2中形成第二沟槽TR2。区域R1中的沟槽TR1形成用于存储器单元的存取晶体管的垂直栅极。区域R2中的沟槽TR2形成垂直结构的电容性元件C的一部分。分别在区域R1和R2中的沟槽 TR1、TR2同时形成，并且优选地具有相同或基本相同的深度，并且均被由导电材料制成的中心部分65填充，中心部分通过绝缘层67与阱63绝缘。每个沟槽TR1、TR2可以包括在阱63中的注入区域68，注入区域掺杂有第二导电类型并且位于沟槽的底部。在形成沟槽 TR1、TR2时，区域R3被掩蔽。
接下来，执行氧化过程(例如，热氧化)以在衬底61的正面70 上形成氧化层90。该结果在图7D中示出。氧化层90是在衬底61的顶表面之上延伸的具有厚度T1的共同氧化层，厚度T1被选择以用于形成在区域R3中制造的高压MOS晶体管的栅极氧化物，以及形成在区域R2中制造的电容性元件C的第一绝缘层77。厚度T1可以例如在80 Å至120 Å的范围内，并且更具体地为大约90 Å。厚度T1被选择，使得公共氧化层90在区域R2和R3中的部分支持电容性元件 C和高压MOS晶体管的高压操作。
然而，厚度T1太厚而不能用作隧穿栅极氧化物，该隧穿栅极氧化物用于在区域R1中制造的存储器单元的浮置栅极晶体管。区域R2 和R3被掩蔽，并且在区域R1中执行蚀刻以将公共氧化层90的一部分减薄到小于厚度T1的厚度T2。厚度T2被选择，以用于形成引用浮置栅极晶体管的隧穿栅极氧化物。该结果在图7E中示出。
然后，多晶硅的层92被沉积在氧化层90上。该结果在图7F中示出。例如，多晶硅的层92可以具有大约1200 Å的厚度。
接下来，使用常规的光刻处理技术对多晶硅的层92进行图案化，用于：在第一区域R1中定义层94，该层最终将提供用于存储器单元的浮置栅极晶体管的浮置栅极电极；在用于电容性元件C的区域R2 中定义第一导电层75；并且在用于高压MOS晶体管的区域R3中定义栅极电极96。该结果在图7G中示出。
使绝缘材料、例如硅氧化物-氮化物-氧化物(ONO)电介质材料的层98的保形沉积覆盖第一区域R1中的层94、区域R2中的第一导电层75和区域R3中的栅极电极96。该结果在图7H中示出。
然后，多晶硅的层100被沉积在ONO层98和氧化层90上。该结果在图7I中示出。多晶硅的层100可以具有例如大约800 Å的厚度。
接下来，使用常规的光刻处理技术对层100、98和94进行图案化，用于：从区域R3去除层100和98；在第一区域R1中形成栅极堆叠102，以包括用于存储器单元的浮置栅极晶体管的浮置栅极电极 106和控制栅极电极104；并且在用于电容性元件C的区域R3中形成第二导电层85。该结果在图7J中示出。区域R1中的层98在图案化之后保留的部分在控制栅极电极104和浮置栅极电极106之间提供电介质绝缘体108。区域R2中的层98在图案化之后保留的部分提供电容性元件C的第二绝缘层87。层90在区域R1中在用于存储器单元的浮置栅极电极106和阱63之间提供栅极氧化物。层90还在区域 R2中在用于电容性元件C的第一导电层75和阱63之间提供绝缘体，并且在区域R3中在用于高压MOS晶体管的栅极电极96和阱63’之间提供栅极氧化物。
与区域R1中的厚度T2相比，在区域R2和R3中使用具有厚度 T1的氧化层，解决了关于多晶硅的层92和衬底61之间的氧化物击穿的问题，并且因此允许电容性元件C和高压MOS晶体管两者的较高压操作。
然后，执行与定义源极(S)/漏极(D)区域相关联并且产生电互连的另外的过程步骤，以完成集成电路的生产。这些另外的处理步骤是本领域技术人员众所周知的，并且因此既未详细描述也未在附图中图示。
本实用新型不限于这些实施例和实施方式，而是涵盖其任何变型；例如，制造电容性元件C的步骤可以与制造存储器单元的所述常规步骤分离地实施，即以专用于制造电容性元件C的方式实施；同样，如图中所示，第一和第二导电类型可以分别是p型和n型，或者相反可以分别是n型和p型。

Claims (13)

1.一种集成电路，其特征在于，所述集成电路包括：
半导体衬底；
电容器，包括：
第一阱，在所述半导体衬底中，形成所述电容器的第一板；
第一沟槽，垂直延伸到所述第一阱中，所述第一沟槽包括通过第一绝缘层与所述第一阱绝缘的第一中心导体；
第二绝缘层，在所述半导体衬底的所述第一阱之上的顶表面上，所述第二绝缘层具有第一厚度；以及
第一导电材料层，在所述第二绝缘层上，所述第一导电材料层电连接到所述第一中心导体，其中所述第一导电材料层和所述第一中心导体形成所述电容器的第二板；以及
存储器单元，包括：
第二阱，在所述半导体衬底中；
第二沟槽，垂直延伸到所述第二阱中，所述第二沟槽包括通过第三绝缘层与所述第二阱绝缘的第二中心导体，其中所述第二中心导体形成所述存储器单元的存取晶体管的栅极电极；
第四绝缘层，在所述半导体衬底的所述第二阱之上的所述顶表面上，所述第四绝缘层具有小于所述第一厚度的第二厚度；以及
第二导电材料层，在所述第四绝缘层上，其中所述第二导电材料层形成所述存储器单元的浮置栅极晶体管的浮置栅极电极。
2.根据权利要求1所述的集成电路，其特征在于，所述集成电路还包括：
MOS晶体管，包括：
第三阱，在所述半导体衬底中；
第五绝缘层，在所述半导体衬底的所述第三阱之上的所述顶表面上，所述第五绝缘层具有所述第一厚度；以及
第三导电材料层，在所述第五绝缘层上，其中所述第三导电材料层形成所述MOS晶体管的栅极电极。
3.根据权利要求2所述的集成电路，其特征在于，所述第二阱和所述第三阱掺杂有相同导电类型，并且所述第一阱掺杂有相反导电类型。
4.根据权利要求2所述的集成电路，其特征在于，所述MOS晶体管是被配置成在6伏至12伏的高压范围上操作的高压MOS晶体管。
5.根据权利要求1所述的集成电路，其特征在于，所述第二阱以三阱架构与所述半导体衬底绝缘。
6.根据权利要求5所述的集成电路，其特征在于，所述第一阱以所述三阱架构与所述半导体衬底绝缘。
7.根据权利要求1所述的集成电路，其特征在于，所述第一阱和所述第二阱掺杂有相同导电类型。
8.根据权利要求1所述的集成电路，其特征在于，所述第二绝缘层和所述第四绝缘层是由氧化物制成的。
9.根据权利要求1所述的集成电路，其特征在于，所述第二绝缘层和所述第四绝缘层是在所述衬底的所述顶表面上的公共绝缘层的部分。
10.根据权利要求1所述的集成电路，其特征在于，所述集成电路还包括在所述第一沟槽和所述第二沟槽中的每个沟槽下方的掺杂区域，所述第二沟槽下方的掺杂区域形成所述存储器单元的所述存取晶体管的源极区域。
11.根据权利要求1所述的集成电路，其特征在于：
所述电容器还包括第三导电材料层，所述第三导电材料层与所述第一导电材料层绝缘并且电连接到所述第一阱，以形成所述电容器的所述第一板；并且
所述存储器单元还包括与所述第二导电材料层绝缘的第四导电材料层，以形成所述浮置栅极晶体管的控制栅极电极。
12.根据权利要求1所述的集成电路，其特征在于，所述第一厚度在80 Å至120 Å的范围内。
13.根据权利要求12所述的集成电路，其特征在于，第一多晶硅层具有在900 Å至1400Å的范围内的厚度。
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