TWI493621B - 形成絕緣體上三／五族上鍺一構造之方法 - Google Patents

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Description

形成絕緣體上三/五族上鍺一構造之方法
本發明之技術領域係關於使高遷移率通道電晶體得以形成之絕緣體上半導體(SeOI)構造。
更確切而言，本發明係關於一種製作此等構造之改進方法。
過去40年間，微電子技術已能夠將其基本組件，也就是電晶體，的尺寸縮小，從而增加電路中電晶體的密度，並改進各個電晶體的效能。此一現象遵循了眾所周知，被稱為「摩爾定律」的指數曲線。就該曲線的第一部分而言，效能提升係直接來自於電晶體尺寸的減小，但在過去10年中，高效能的矽基CMOS(Complementary Metal-Oxide Semiconductor，互補式金屬氧化物半導體)技術則極度仰賴電晶體層級上的材料創新以維持各代效能的趨勢。
材料創新的其中一個層面為增加矽晶中的應力以提高載子遷移率，從而達到高電流密度，並使之直接轉換為較高的電路效能。此一層面在前幾代已被推到了極限，因此目前的情況是，要不沒辦法繼續增加應力，要不即使施加更多應力，遷移率的提升也已飽和。但是透過提升載子遷移率以獲取更高效能的需求依然存在。
場效型電晶體係靠著電場控制通道之形狀，從而控制一半導體材料中某一類電荷載子之一通道之導電性。新的高遷移率材料可望取代此等電晶體通道中的矽。就NFET(N型場效電晶體)而言，研究得最多的材料是三/五族材料，尤其是GaAs及InGaAs。就PFET(P型場效電晶體)而言，通常被考慮的材料是純鍺或SiGe合金。
不過，製造含有此等新材料的構造，尤其是絕緣體上半導體(SeOI)構造，仍然存在許多問題。
SeOI構造包括一埋置絕緣層上的一個或多個薄層之半導體材料，其覆蓋著通常為矽製之一支撐底材。但是，矽及GaAs(或InGaAs)為具有非常不同之晶格參數之結晶材料，不易配合。因此，生長在一矽底材上之一層InGaAs會有晶格缺陷、錯合及錯位等問題，從而大幅降低效能，除非從一矽底材生長極厚之一緩衝層以調和晶格參數之大幅差異，惟此種方式既耗時又昂貴。
更適合的支撐底材是存在的，例如GaAs或InP所製之支撐底材，但此等替代底材太昂貴且受限於直徑(150 mm的InP晶圓相較於300 mm的矽晶圓)。
上述這些解決方案均無法適應高良率的微電子製造。
此外，捨矽而改用高遷移率材料意味著N型及P型FET將有兩種不同的SeOI構造，但矽卻可以同時適用於兩者。
最後，對於形成帶有植入之源極與汲極之傳統三/五族電晶體還有另一個主要障礙。實際上，一個電晶體需要三個電極，其中兩個是與FET中半導體材料之連接點(在源極與汲極)。但由於無法彌補的摻雜植入缺陷，與三/五族材料接觸之金屬接點會有高電阻的問題，如此也會降低效能。
基於以上所有原因，目前矽仍是較佳之材料。
因此，需要一種形成SeOI構造之方法，以實現以高良率製造帶有低接入電阻之源極與汲極接點之三/五族高遷移率通道電晶體。
為了這些目的，本發明提供一種形成絕緣體上半導體之一構造之方法，該構造包含三/五族材料之一半導體層，該方法之特徵為其包括以下步驟：
(a)在一施體底材上生長鬆弛之一鍺層；
(b)在該鍺層上生長至少一層三/五族材料；
(c)在鬆弛之該鍺層中形成一劈裂平面；
(d)將該施體底材劈裂之一部分移轉至一支撐底材，該劈裂部分為該施體底材之一部分，並在包括該至少一層三/五族材料之該劈裂平面處裂開。
由於該構造係利用矽支撐底材製作，可以工業用300 mm晶圓製造之。高良率、低成本的生產有可能實現。
此外，該鍺層可以用於形成低電阻接點，因為鍺-三/五族之異質接面已知為非蕭特基型(沒有勢壘(potential barrier)出現在接面處)。然後源極與汲極被植入該鍺層中。
本發明較佳但非限制性質之特點如下：
●該三/五族材料為InGaAs；
●該施體底材為矽製；
●步驟(a)生長鬆弛之一鍺層包括一先前子步驟(a1)，該先前子步驟為在該施體底材上生長晶格調適(lattice adaptation)之一矽鍺緩衝層，鬆弛之該鍺層係生長於該矽鍺緩衝層上；
●步驟(c)在鬆弛之該鍺層中形成一劈裂平面包括一先前子步驟(c1)，該先前子步驟為在該至少一層三/五族材料及/或該支撐底材上形成一絕緣層；
●步驟(c1)形成一絕緣層包括將該支撐底材熱氧化；
●步驟(c1)形成一絕緣層包括在該至少一層三/五族材料上沉積一層氧化物層；
●步驟(b)在該鍺層上生長至少一層三/五族材料包括一後續子步驟(b1)，該後續子步驟為在該至少一層三/五族材料上形成一薄矽層；
●該支撐底材為絕緣體上矽之一構造，該構造包含一絕緣層。
在第二個面向上，本發明提供絕緣體上三/五族上鍺之一構造，該構造包括一支撐底材、一絕緣層、該絕緣層上之至少一層三/五族材料、該至少一層三/五族材料上之一鍺層。
此外，依照本發明形成之絕緣體上三/五族上鍺之該構造使NFET電晶體及PFET電晶體之製造得以實現。
在第三個面向上，本發明提供一NFET電晶體，其係形成於依照本發明第二個面向所製之絕緣體上三/五族上鍺之一構造中，該NFET電晶體包括該鍺層中一孔穴內之一閘極，該孔穴向下直至該三/五族材料層，該閘極以一高K值(high-K)介電材料與該鍺層及該三/五族層隔絕；該鍺層中一源極區，其位於該孔穴之第一側；以及該鍺層中一汲極區，其位於該孔穴之另一側。
在第四個面向上，本發明提供一種依照本發明第三個面向製造一NFET電晶體之方法，該方法包括以下步驟：
-　依照本發明第二個面向形成絕緣體上三/五族上鍺之一構造；
-　在該鍺層中形成向下直至該三/五族材料層之一孔穴；
-　在該孔穴中沉積一高K值介電材料及一閘極，該閘極以該高K值介電材料與該鍺層及該三/五族層隔絕；
-　在該鍺層中，於該孔穴之一側植入一源極區，另一側植入一汲極區。
在第五個面向上，本發明提供一PFET電晶體，其係形成於依照本發明第二個面向所製之絕緣體上三/五族上鍺之一構造中，該NFET電晶體包括該鍺層上一島狀物，該島狀物包括一閘極，該閘極以一高K值介電材料與該鍺層隔絕；該鍺層中一源極區，其位於該島狀物之第一側；以及該鍺層中一汲極區，其位於該島狀物之另一側。
第六個面向上，本發明提供一種依照本發明第五個面向製造一PFET電晶體之方法，該方法包括以下步驟：
-　依照本發明第二個面向形成絕緣體上三/五族上鍺之一構造，
-　經由沉積一高K值介電材料及一閘極在該鍺層上形成一島狀物，該閘極以該高K值介電材料與該鍺層隔絕；
-　在該鍺層中，於該島狀物之一側植入一源極區，另一側植入一汲極區。
本發明較佳但非限制性質之特點如下：
●絕緣體上三/五族上鍺之該構造係依照本發明第一個面向形成，該方法包括在形成該島狀物之步驟前，先於該緩衝層中形成向下直至該鍺層之一孔穴之步驟，該閘極以該高K值介電材料與該緩衝層隔絕；
●在形成該島狀物之步驟前，該鍺層先經過局部凹陷。
Si/Ge施體上之三/五族層
參考該些圖式，一種依照本發明可能之一實施例之方法敘述如下。
本發明提出將鬆弛之一鍺層2嵌入一施體底材1(較佳者為矽製)與至少一層三/五族材料3之間，該至少一層三/五族材料，舉例而言，為InP、AsGa、InAs，較佳者為InAsGa，因其電荷載子具有高遷移率。實際上，鍺及三/五族材料兩者之晶格夠相近，足以讓一三/五族材料層生長在鬆弛之該鍺層頂部，而不會有晶格調適的問題。此外，在一裸露之矽製施體底材頂部生長鬆弛之一鍺層之方法為本發明技術領域內熟習該項技術者所知。
如果一層之結晶材料具有一晶格參數，而該晶格參數實質上與該材料之標稱晶格參數(nominal lattice parameter)相同，則該層便是「鬆弛的」，其中該材料之晶格參數係處於平衡態，沒有應力施加於其上。反之，如果一層之結晶材料受到擠壓而有彈性應變，則該層便是「應變的」。例如，一應變層可以經由將一材料磊晶生長於一第二材料上而獲得－這兩種材料具有不同之晶格參數。
因為鍺及矽具有不同之晶格參數，在一矽底材頂部生長鬆弛之一鍺層之第一種方法為生長一晶格調適層，該層為鍺製，鍺在其底部受到應變(該薄鍺層會如矽一樣具有相同之平面晶格參數(in-plane lattice parameter)，故為高度應變，因其晶格參數間有4%的失配)，然後隨著該層增厚而逐漸鬆弛。從一足夠之厚度起，該鍺的生長便為完全鬆弛。該項技術通常需要至少2μm厚之一鍺層。
或者，可以使用晶格調適之一矽鍺緩衝層7。該緩衝層7係於生長鬆弛之該鍺層前，生長在矽製之該施體底材1上，且為鬆弛之SiGe所製，隨著該緩衝層7增厚，其鍺之比例會增加。因此，在其與矽製之該施體底材1間之界面處，該緩衝層7實質上為矽製，而在其與鬆弛之該鍺層2間之界面處，該緩衝層7包括足夠比例之鍺，以使純質、鬆弛之鍺得以生長，而無晶格調適之問題。該技術通常需要2至5微米厚之一緩衝層7。
或者，整個施體底材可以為SiGe製，並作為一晶格調適層之用。鬆弛之鍺可以直接生長在該SiGe底材上。
一SeOI構造之形成
圖1呈現依照本發明，一種形成絕緣體上半導體之一構造10之方法中一實施例之步驟，該構造包括三/五族材料之一半導體層3。
如前文所述，將鬆弛之該鍺層2生長在該施體底材1上。然後將一種三/五族材料之至少一層3，較佳者為一層InAsGa，生長於該鍺層2上。
準備一支撐底材4，該支撐底材4最好為矽製或底材常用之任何其他材料所製。該支撐底材4可以為標準之絕緣體上矽之一構造，其在一薄矽層8下包括一絕緣層5。
如果該支撐底材4不是絕緣體上矽之一構造，亦即該支撐底材4不包括一絕緣層5，則較佳情況為該絕緣層5形成在該至少一層之三/五族材料3上，及/或該支撐底材4上。在圖1所示之實施例中，該絕緣層係經由將該支撐底材4熱氧化而形成。舉例而言，如果該支撐底材4為矽製，則形成二氧化矽之絕緣層。或者，具體而言，該絕緣層5可以沉積在該三/五族材料層3上。氧化物亦佳。較佳情況為，在兩者之表面上形成或沉積一層氧化物層。實際上，目前已知氧化物/氧化物鍵結之品質十分良好。或者，也可以在形成該至少一絕緣層5前，於該三/五族材料層3上形成一薄矽層8，這樣，當該施體底材1及該支撐底材4鍵結時，絕緣體上矽之一下層構造便會重組。此實施例以圖2呈現之。
接著，在鬆弛之該鍺層2中形成一劈裂平面6。值得注意的是，此步驟可以在形成一絕緣層5之步驟前進行，或甚至與其同時進行，如果該絕緣層5只有形成在該支撐底材4上的話。為了此目的，鬆弛之該鍺層3，舉例而言，可以依照Smart-CutTM 技術植入諸如氫之離子種源。該植入會使該劈裂平面6產生，該劈裂平面6為埋置之一弱化區。此外，該施體底材1係先與該支撐底材4鍵結，然後該施體底材1在對應於該植入種源(該劈裂平面6)所穿透之深度，亦即在該鍺層6中，被劈裂分離。較佳情況為，如果該鍺層已經生長在一矽鍺緩衝層7上，則該劈裂平面可以形成於該子層7中。
以此方式，可獲得一SeOI構造10(確切而言，為絕緣體上三/五族上鍺之一構造)，該構造包含該支撐底材4及該施體底材1被劈裂之一部分，該劈裂部分包括該至少一層三/五族材料3及該鍺層2之一餘留部分(或者該鍺層2及該鍺化物緩衝層7之一餘留部分，若情況適用)。此外亦得到剝離餘下之一底材1’，其為原先該來源底材1之一部分，其頂端可能為該鍺層2之一餘留部分(或者為該鍺化物緩衝層7之一餘留部分，若情況適用)。
至於鍵結，其可能有活化，也可能沒有活化(尤其是在氧化物/氧化物接觸的情況下)，但較佳之選擇為CMP(化學-機械研磨)活化鍵結。
絕緣體上三/五族上鍺構造
絕緣體上三/五族上鍺之一構造依照本發明第二個面向而提供之，該構造係以前述一種形成一SeOI構造10之方法形成。
絕緣體上三/五族上鍺之該構造10包括一支撐底材4、一絕緣層5、該絕緣層5上之至少一層三/五族材料3、該至少一層三/五族材料3上之一鍺層2。
在特別有利之一情況下，該構造10最後從下至上包括：
-一矽底材4，
-氧化矽之一絕緣層5，
-可能有一薄矽層8，
-一InAsGa層3，
-鬆弛之一鍺層2，
-鍺化物緩衝層7之一餘留部分。
NFET電晶體
一NFET電晶體20a及一種製造此種NFET電晶體20a之方法依照本發明第三個及第四個面向而分別提供之，該NFET電晶體20a係用前述之絕緣體上三/五族上鍺之一構造10製成。
此種高效能NFET電晶體20a以圖3呈現之。如前所述，場效型電晶體係靠著電場控制通道之形狀，從而控制一半導體材料中某一類電荷載子之一通道之導電性。在N型(負的)場效電晶體中，該些電荷載子為電子。所以該半導體為P型摻雜(如果在完全空乏的條件下操作則為未摻雜質)，當其活化時，一N通道會形成，電流便可以流通。
為製造此種NFET電晶體20a，絕緣體上三/五族上鍺之該構造10於第一步驟中形成。接著於該鍺層2中形成一孔穴21，該孔穴係向下直至該三/五族材料層3。該孔穴21將該鍺層2分為兩部分，這兩部分僅以該InAsGa層3連接，該InAsGa層3通常因完全空乏之操作模式而為未摻雜質。然後首先沉積一高K值介電材料層22。高K值介電一詞係指具有高介電常數κ(相較於二氧化矽)之一材料：由於要避免穿隧效應造成之漏電，因而必須使用特定之絕緣材料。接著沉積該閘極23，其被高K值介電材料22所包覆。較佳情況為該閘極23為金屬製，並以該高K值介電材料與其他層隔絕。
最後，在該鍺層2中，於被該孔穴21分隔之兩部分進行植入，以形成一源極區24及一汲極區25。實際上，如前所述，該鍺層係用於形成低電阻接點，因為鍺-三/五族之異質接面已知為非蕭特基型。該NFET電晶體現在已可操作。對閘極至源極施加一足夠之正電壓(其被稱為該FET之臨界電壓)，導電通道便會出現：足夠的電子必須被吸引至靠近該閘極處，以抵銷添加至層3之摻雜離子，如此便會先形成沒有移動載子之一區域，稱為空乏區。進一步增加閘極至源極之電壓將吸引更多電子接近該閘極，這樣便能使過量之負電荷出現，此過程稱為反轉。
PFET電晶體
一PFET電晶20b及一種製造此PFET電晶體20b之方法依照發明第五個及第六個面向而分別提供之，該PFET電晶體20b係用前述之絕緣體上三/五族上鍺之一構造10製成。
此種高效能PFET電晶體20b以圖4呈現之。在P型(正的)場效電晶體中，該些電荷載子為電洞。所以該半導體為N型摻雜(如果在完全空乏的條件下操作則為未摻雜質)，當其活化時，一P通道會形成，電流便可以流通。相對於一NFET電晶體，此為一反向作用。
為製造此種PFET電晶體20b，絕緣體上三/五族上鍺之該構造10於第一步驟中形成。接著於該鍺層2上形成一島狀物26：首先沉積一高K值介電材料22之一層。接著沉積一閘極23。該閘極最好為一金屬閘極。實際上，該鍺層2為電洞之高遷移率層，因此該鍺層2未被分隔為兩部分。較佳情況為在形成該島狀物前，先使該鍺層2局部凹陷。這樣，一較薄之鍺通道便會較易開啟。如果有一鍺化物層7，則在該層中形成一孔穴，使其向下直至該鍺層2，以使該島狀物直接形成於該鍺層2上。該閘極23最好為金屬製，並以該高K值介電材料與其他層隔絕。
最後，在該鍺層2中，於該島狀物26兩側進行植入，以形成一源極區24及一汲極區25。該PFET電晶體現在已可操作。與NFET類似，對閘極至源極施加一足夠之正電壓，導電通道便會出現：足夠的電洞必須從該InAsGa層3被吸引至該鍺層2，以抵銷所添加之摻雜離子。
1．．．施體底材
2．．．鍺層
3．．．三/五族材料
4．．．支撐底材
5．．．絕緣層
6．．．劈裂平面
7．．．矽鍺緩衝層
8．．．薄矽層
1’．．．剝離餘下之底材
10．．．SeOI構造
20a．．．NFET電晶體
20b．．．PFET電晶體
21．．．孔穴
22．．．高K值介電材料層
23．．．閘極
24．．．源極區
25．．．汲極區
26．．．島狀物
上文所述以及本發明之其他目的、特點及優點，將在以下示範性實施例之詳細敘述中更為彰顯，閱讀該示範性實施例時應配合所附圖式，其中：
-圖1呈現依照本發明第一個面向之一種方法中一實施例之步驟；
-圖2呈現依照本發明第一個面向之一種方法中另一實施例之步驟；
-圖3為一NFET電晶體之剖面圖，該NFET電晶體係依照本發明第二個面向之一種方法中一實施例而製造；
-圖4為一PFET電晶體之剖面圖，該PFET電晶體係依照本發明第三個面向之一種方法中一實施例而製造。
1．．．施體底材
2．．．鍺層
3．．．三/五族材料
4．．．支撐底材
5．．．絕緣層
6．．．劈裂平面
1’．．．剝離餘下之底材
10．．．SeOI構造

Claims (16)

  1. 一種形成絕緣體上半導體之一構造(10)之方法，該構造包含三/五族材料之一半導體層(3)，該方法之特徵為其包括以下步驟：(a)在一施體底材(1)上生長鬆弛之一鍺層(2)；(b)在該鍺層(2)上生長至少一層三/五族材料(3)；(c)在鬆弛之該鍺層(2)中形成一劈裂平面(6)；(d)將該施體底材(1)劈裂之一部分移轉至一支撐底材(4)，該劈裂部分為該施體底材(1)之一部分，並在包括該至少一層三/五族材料(3)之該劈裂平面(6)處裂開。
  2. 如申請專利範圍第1項之一種方法，其中該三/五族材料為InGaAs。
  3. 如申請專利範圍第1至2項中任一項之一種方法，其中該施體底材(1)為矽製。
  4. 如申請專利範圍第3項之一種方法，其中步驟(a)生長鬆弛之一鍺層(2)包括一先前子步驟(a1)，該先前子步驟為在該施體底材(1)上生長晶格調適之一矽鍺緩衝層(7)，鬆弛之該鍺層(2)係生長於該矽鍺緩衝層(7)上。
  5. 如申請專利範圍第1項之一種方法，其中步驟(c)在鬆弛之該鍺層(2)中形成一劈裂平面(6)包括一先前子步驟(c1)，該先前子步驟為在該至少一層三/五族材料(3)及/或該支撐底材(4)上形成一絕緣層(5)。
  6. 如申請專利範圍第5項之一種方法，其中步驟(c1)形成一絕緣層(5)包括將該支撐底材(4)熱氧化。
  7. 如申請專利範圍第5項之一種方法，其中步驟(c1)形成一絕緣層(5)包括在該至少一層三/五族材料(3)上沉積一層氧化物層。
  8. 如申請專利範圍第5項之一種方法，其中步驟(b)在該鍺層(2)上生長至少一層三/五族材料(3)包括一後續子步驟(b1)，該後續子步驟為在該至少一層三/五族材料(3)上形成一薄矽層(8)。
  9. 如申請專利範圍第1項之一種方法，其中該支撐底材(4)為絕緣體上矽之一構造，該構造包含一絕緣層(5)。
  10. 一種絕緣體上三/五族上鍺之一構造(10)，包括一支撐底材(4)、一絕緣層(5)、該絕緣層(5)上之至少一層三/五族材料(3)、該至少一層三/五族材料(3)上之一鍺層(2)。
  11. 在如申請專利範圍第10項之絕緣體上三/五族上鍺之一構造(10)中形成之一NFET電晶體(20a)，該NFET電晶體(20a)包括該鍺層(2)中一孔穴(21)內之一閘極(23)，該孔穴向下直至該三/五族材料層(3)，該閘極(23)以一高K值介電材料(22)與該鍺層(2)及該三/五族層(3)隔絕；該鍺層(2)中一源極區(24)，其位於該孔穴(21)之第一側； 以及該鍺層(2)中一汲極區(25)，其位於該孔穴(21)之另一側。
  12. 一種製造如申請專利範圍第11項之NFET電晶體(20a)之方法，其包括以下步驟：-形成該絕緣體上三/五族上鍺之一構造(10)，其包括：一支撐底材(4)、一絕緣層(5)、該絕緣層(5)上之至少一層三/五族材料(3)、及該至少一層三/五族材料(3)上之一鍺層(2)；-在該鍺層(2)中形成向下直至該三/五族材料層(3)之一孔穴(21)；-在該孔穴(21)中沉積一高K值介電材料(22)及一閘極(23)，該閘極以該高K值介電材料(22)與該鍺層(2)及該三/五族層(3)隔絕；-在該鍺層(2)中，於該孔穴(21)之一側植入一源極區(24)，另一側植入一汲極區(25)。
  13. 在如申請專利範圍第10項之絕緣體上三/五族上鍺之一構造(10)中形成之一PFET電晶體(20b)，該PFET電晶體(20b)包括該鍺層(2)上一島狀物(26)，該島狀物(26)包括一閘極(23)，該閘極以一高K值介電材料(22)與該鍺層(2)隔絕；該鍺層(2)中一源極區(24)，其位於該島狀物(26)之第一側；以及該鍺層(2)中一汲極區(25)，其位於該島狀物(26)之另一側。
  14. 一種製造如申請專利範圍第13項之PFET電晶體(20b)之方法，其包括以下步驟：-形成該絕緣體上三/五族上鍺之一構造(10)，其包括：一支撐底材(4)、一絕緣層(5)、該絕緣層(5)上之至少一層三/五族材料(3)、及該至少一層三/五族材料(3)上之一鍺層(2)；-經由沉積一高K值介電材料(22)及一閘極(23)，在該鍺層(2)上形成一島狀物(26)，該閘極(23)以該高K值介電材料(22)與該鍺層(2)隔絕；-在該鍺層(2)中，於該島狀物(26)之一側植入一源極區(24)，另一側植入一汲極區(25)。
  15. 如申請專利範圍第14項之一種方法，其中絕緣體上三/五族上鍺之該構造(10)係以申請專利範圍第4項之方法形成，其包括在形成該島狀物(26)之步驟前，先於該緩衝層(7)中形成向下直至該鍺層(2)之一孔穴之步驟，該閘極(23)以該高K值介電材料(22)與該緩衝層(7)隔絕。
  16. 如申請專利範圍第14至15項中任一項之一種方法，其中在形成該島狀物之步驟前，該鍺層(2)先經過局部凹陷。
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