JPH0616502B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH0616502B2 JPH0616502B2 JP58084971A JP8497183A JPH0616502B2 JP H0616502 B2 JPH0616502 B2 JP H0616502B2 JP 58084971 A JP58084971 A JP 58084971A JP 8497183 A JP8497183 A JP 8497183A JP H0616502 B2 JPH0616502 B2 JP H0616502B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体素子の製造方法に係り、特にｎ型ひ化ガ
リウム結晶基体に平滑な電極表面を有するオーム性電極
の形成を含む半導体素子の製造方法に関するものであ
る。
リウム結晶基体に平滑な電極表面を有するオーム性電極
の形成を含む半導体素子の製造方法に関するものであ
る。
従来、ｎ型ひ化ガリウム結晶(n−GaAs)基体(以下単にGa
As基体と云う)へのオーム性電極材料としては、ドナー
不純物となる元素と金(Au)の合金、例えば金−ゲルマニ
ウム(AuGe)合金系電極が多く使用されている。このよう
な電極材料による電極の形成工程中には、必ず合金化熱
処理、或は、アロイと称される電極電極とGaAs基体との
合金化の過程を必要とする。
As基体と云う)へのオーム性電極材料としては、ドナー
不純物となる元素と金(Au)の合金、例えば金−ゲルマニ
ウム(AuGe)合金系電極が多く使用されている。このよう
な電極材料による電極の形成工程中には、必ず合金化熱
処理、或は、アロイと称される電極電極とGaAs基体との
合金化の過程を必要とする。
しかし、使用するAuGe合金中のGeの含有量に応じて適当
なアロイ温度が存在し、良好なオーム性接触を得るアロ
イ温度の範囲が狭いため、アロイ時の制約が多い。
なアロイ温度が存在し、良好なオーム性接触を得るアロ
イ温度の範囲が狭いため、アロイ時の制約が多い。
しかも、このアロイの過程で往々にして電極金属が不均
一に反応し、島状の凝集を起し、GaAs基体とのオーム性
接触部が電極領域内で不均一になり、接触抵抗が充分低
下しない上に電極表面が平滑にならない場合が多いとい
う問題点がある。
一に反応し、島状の凝集を起し、GaAs基体とのオーム性
接触部が電極領域内で不均一になり、接触抵抗が充分低
下しない上に電極表面が平滑にならない場合が多いとい
う問題点がある。
上記凝集化を防ぐためにGaAs基体上に設けたAuGe合金膜
上をニッケル(Ni)や白金(Pt)の薄膜で覆ってアロイを行
う方法も用いられている。しかし、この方法においても
完全に凝集化を防止できるわけではない。しかもNi，Pt
という被覆金属を新たに被着することにより、アロイ工
程時における合金層間や合金層とGaAsとの反応を複雑に
し、接触抵抗がアロイ条件に敏感に左右されるようにな
る。更には電極形成後の高温保管時に、これらNi，Ptに
よって生じるオーム性劣化現象が起る場合があり、これ
らの不都合を避け、低接触抵抗で信頼性に優れ、かつ良
好な電極表面を得るには上述のようなアロイ条件の他に
AuGeを被覆するNi，Pt層の膜厚にも注意が必要である。
上をニッケル(Ni)や白金(Pt)の薄膜で覆ってアロイを行
う方法も用いられている。しかし、この方法においても
完全に凝集化を防止できるわけではない。しかもNi，Pt
という被覆金属を新たに被着することにより、アロイ工
程時における合金層間や合金層とGaAsとの反応を複雑に
し、接触抵抗がアロイ条件に敏感に左右されるようにな
る。更には電極形成後の高温保管時に、これらNi，Ptに
よって生じるオーム性劣化現象が起る場合があり、これ
らの不都合を避け、低接触抵抗で信頼性に優れ、かつ良
好な電極表面を得るには上述のようなアロイ条件の他に
AuGeを被覆するNi，Pt層の膜厚にも注意が必要である。
このように従来から一般的に使用されているAuGe系電極
はその形成過程に多くの制約があった。
はその形成過程に多くの制約があった。
本発明は上述の問題点に鑑みなされたものであり、熱処
理条件に制約の多い合金化を行なわず、かつ平滑な電極
表面を有するｎ型ひ化ガリウムへのオーム性電極の形成
方法を含む半導体素子の製造方法を提供することを目的
としている。
理条件に制約の多い合金化を行なわず、かつ平滑な電極
表面を有するｎ型ひ化ガリウムへのオーム性電極の形成
方法を含む半導体素子の製造方法を提供することを目的
としている。
本発明に係る半導体素子の製造方法は、ｎ型ひ化ガリウ
ム結晶基体主面の表面導電層領域形成予定域に高濃度の
イオン注入を施す工程と、次に少なくとも前記イオン注
入域を含む前記基体主面にゲルマニウム薄膜を形成する
工程と、次に前記ゲルマニウム薄膜上にゲルマニウムに
対するドナー不純物を含むシリコン膜を被着する工程
と、次に不活性雰囲気にて熱処理を施し、前記表面導電
層領域形成予定域に注入されたイオンを活性化させ、前
記シリコン膜のドナー不純物をゲルマニウム薄膜にドー
プさせるとともに前記ゲルマニウム薄膜とひ化ガリウム
結晶基体との界面の安定的融合を達成させる工程と、次
に前記シリコン膜に開孔しゲルマニウム薄膜上に電極金
属を形成する工程を含むものである。
ム結晶基体主面の表面導電層領域形成予定域に高濃度の
イオン注入を施す工程と、次に少なくとも前記イオン注
入域を含む前記基体主面にゲルマニウム薄膜を形成する
工程と、次に前記ゲルマニウム薄膜上にゲルマニウムに
対するドナー不純物を含むシリコン膜を被着する工程
と、次に不活性雰囲気にて熱処理を施し、前記表面導電
層領域形成予定域に注入されたイオンを活性化させ、前
記シリコン膜のドナー不純物をゲルマニウム薄膜にドー
プさせるとともに前記ゲルマニウム薄膜とひ化ガリウム
結晶基体との界面の安定的融合を達成させる工程と、次
に前記シリコン膜に開孔しゲルマニウム薄膜上に電極金
属を形成する工程を含むものである。
以下、本発明の一実施例を第１図乃至第５図を参照して
説明する。
説明する。
先ず、最初に第１図に示すように半絶縁性GaAs基体１の
表面導電層領域形成予定域に加速エネルギ180KeVでドー
ス量４．５×1012cm2のシリコンイオン(Si+)をマスク２
を介して選択的に注入して表面導電層領域３を形成す
る。
表面導電層領域形成予定域に加速エネルギ180KeVでドー
ス量４．５×1012cm2のシリコンイオン(Si+)をマスク２
を介して選択的に注入して表面導電層領域３を形成す
る。
次に、第２図に示すようにオーム性電極形成領域にGe薄
膜４を500Åの厚さに真空蒸着で被着する。なおGe薄膜
４をオーム性電極領域部に被着する技術は通常のホトエ
ッチング技術とリフトオフ法、あるいは、フレオンガス
(CF4)と酸素ガス(O2)を用いたプラズマエッチング技術
を組み合せれば容易に行い得ることであり、これらの技
術は先の選択注入技術と共に一般的に知られている。
膜４を500Åの厚さに真空蒸着で被着する。なおGe薄膜
４をオーム性電極領域部に被着する技術は通常のホトエ
ッチング技術とリフトオフ法、あるいは、フレオンガス
(CF4)と酸素ガス(O2)を用いたプラズマエッチング技術
を組み合せれば容易に行い得ることであり、これらの技
術は先の選択注入技術と共に一般的に知られている。
次に第３図に示すように約3000Åの厚さのひ素ドープ二
酸化シリコン(ASG)膜５をCVD法によってGe薄膜４上を含
むGaAs基体１の表面全面に被着し、850℃、15分間の熱
処理をアルゴン(Ar)ガスなどの雰囲気中で行なう。この
熱処理によってGe薄膜２とGaAs基体１が反応すると共に
Ge薄膜２にはASG膜５を拡散源としてひ素(As)が1019cm
-3以上の高濃度でドープされる。なお850℃、15分間の
熱処理は、先にGaAs基体１にイオン注入したSi+の活性
化熱処理(アニーリング)も兼ねている。すなわち、前記
Si+の活性化熱処理はこのSi+注入後直ちには行わないの
である。
酸化シリコン(ASG)膜５をCVD法によってGe薄膜４上を含
むGaAs基体１の表面全面に被着し、850℃、15分間の熱
処理をアルゴン(Ar)ガスなどの雰囲気中で行なう。この
熱処理によってGe薄膜２とGaAs基体１が反応すると共に
Ge薄膜２にはASG膜５を拡散源としてひ素(As)が1019cm
-3以上の高濃度でドープされる。なお850℃、15分間の
熱処理は、先にGaAs基体１にイオン注入したSi+の活性
化熱処理(アニーリング)も兼ねている。すなわち、前記
Si+の活性化熱処理はこのSi+注入後直ちには行わないの
である。
次に第４図に示すように、ホトエッチング技術によりAS
G膜５に電極用の窓６を形成し、更に第５図に示すよう
にこの窓６からチタン(Ti)を真空蒸着して金属膜７を被
着し、例えば第６図に示すようなホール素子10が完成す
る。第６図において第５図と同一符号は同一部を示し、
説明を省略する。
G膜５に電極用の窓６を形成し、更に第５図に示すよう
にこの窓６からチタン(Ti)を真空蒸着して金属膜７を被
着し、例えば第６図に示すようなホール素子10が完成す
る。第６図において第５図と同一符号は同一部を示し、
説明を省略する。
なお、前述した実施例においてはASG膜５を全面に被着
して熱処理を行ったが、熱処理に先立って表面導電層領
域３上のASG層５を除去し、例えばアルシン(AsH3)ガス
を含むArガス雰囲気中で熱処理を行ってもよい。またGe
薄膜４は高濃度にAsがドープされているため、熱処理後
に被着する金属膜７もTiに限定されるものではなく、A
u，Pt，Al，Crなど従来のGaAsのショットキ接合用に用
いられていた金属、あるいは、Nb，Ｖ，Ta，Ｗなどの高
融点金属やAuGeなどの合金であってもよいし、更にTi／
Alなどの二層以上の積層であってもよい。
して熱処理を行ったが、熱処理に先立って表面導電層領
域３上のASG層５を除去し、例えばアルシン(AsH3)ガス
を含むArガス雰囲気中で熱処理を行ってもよい。またGe
薄膜４は高濃度にAsがドープされているため、熱処理後
に被着する金属膜７もTiに限定されるものではなく、A
u，Pt，Al，Crなど従来のGaAsのショットキ接合用に用
いられていた金属、あるいは、Nb，Ｖ，Ta，Ｗなどの高
融点金属やAuGeなどの合金であってもよいし、更にTi／
Alなどの二層以上の積層であってもよい。
本発明の製造方法によるオーム性電極のGaAs基体１に対
する接触抵抗はGe−GaAs間、Ge自身及びGe−金属間の抵
抗でほぼ決定される。即ち、例えばGe薄膜４をASG膜５
で覆う工程を省略してGe薄膜４を設けたのみで850℃、1
5分間の熱処理を行った後、金属膜７をGe薄膜４に被着
することによりオーム性接触が得られる場合もある。し
かし、より接触抵抗の低い良好なオーム性接触を再現性
良く得るにはGe薄膜４自身の比抵抗を下げ、Ge薄膜４と
金属膜７間の接触抵抗を小さくする必要がある。このた
めのGe薄膜４中の不純物濃度としては、少なくとも1018
cm-3以上、良好なオーム性接触を得るためには1019cm-3
以上であることが望ましい。
する接触抵抗はGe−GaAs間、Ge自身及びGe−金属間の抵
抗でほぼ決定される。即ち、例えばGe薄膜４をASG膜５
で覆う工程を省略してGe薄膜４を設けたのみで850℃、1
5分間の熱処理を行った後、金属膜７をGe薄膜４に被着
することによりオーム性接触が得られる場合もある。し
かし、より接触抵抗の低い良好なオーム性接触を再現性
良く得るにはGe薄膜４自身の比抵抗を下げ、Ge薄膜４と
金属膜７間の接触抵抗を小さくする必要がある。このた
めのGe薄膜４中の不純物濃度としては、少なくとも1018
cm-3以上、良好なオーム性接触を得るためには1019cm-3
以上であることが望ましい。
従って上記実施例に示したようなGe薄膜４を高濃度にド
ープする工程が必要である。なお、前記実施例ではGe薄
膜４を高濃度にドープする手段としてASG膜５を被着し
てから高温で熱処理する方法を説明したが、ASG膜５に
代えてりんドープ二酸化シリコン(PSG)膜を用いても良
い。
ープする工程が必要である。なお、前記実施例ではGe薄
膜４を高濃度にドープする手段としてASG膜５を被着し
てから高温で熱処理する方法を説明したが、ASG膜５に
代えてりんドープ二酸化シリコン(PSG)膜を用いても良
い。
Ge薄膜４を被着した後の熱処理温度は用いるGaAs基体１
の種類、適用する素子、Ge薄膜４の膜厚などによって最
適な熱処理温度が存在するが、この温度があまり低すぎ
るとGaAsとGeの反応が充分でなくなり、また、Ge薄膜４
中のドナー不純物濃度も充分ではなくなるために良好な
オーム性を示さなくなる。この温度として上記実施例に
おいてはイオン注入後のアニールを兼ねて、この熱処理
を行っているため、850℃で熱処理を行なっているが、
他の場合においても、ほぼこの程度の温度で熱処理する
ことが望ましい。
の種類、適用する素子、Ge薄膜４の膜厚などによって最
適な熱処理温度が存在するが、この温度があまり低すぎ
るとGaAsとGeの反応が充分でなくなり、また、Ge薄膜４
中のドナー不純物濃度も充分ではなくなるために良好な
オーム性を示さなくなる。この温度として上記実施例に
おいてはイオン注入後のアニールを兼ねて、この熱処理
を行っているため、850℃で熱処理を行なっているが、
他の場合においても、ほぼこの程度の温度で熱処理する
ことが望ましい。
以上述べたように、本発明に係る半導体素子の製造方法
によれば、GaAs基体上にGe薄膜を形成した後の熱処理雰
囲気を、ひ素を含むアルゴンガスにして施すことによ
り、金属膜をGaAs基板上の所定の領域、例えばオーム性
電極形成位置に設けたGe薄膜上に被着しただけで、いわ
ゆる合金化オーム性電極が得られる。また、本発明の工
程中にはGe薄膜をGaAs基体上に被着した後、高温の熱処
理を行なう必要があるが、この熱処理後でもGe薄膜の表
面は平滑に保たれており、所望の形状のオーム性電極が
容易に得られる。また、従来GaAsに対してショットキ接
触としかならなかった金属でもオーム性接触が得られる
ため、他の素子、例えショットキゲート型電界効果トラ
ンジスタ等の製造工程も大幅な短縮が可能となる効果が
あり、その工業的価値は極めて大である。
によれば、GaAs基体上にGe薄膜を形成した後の熱処理雰
囲気を、ひ素を含むアルゴンガスにして施すことによ
り、金属膜をGaAs基板上の所定の領域、例えばオーム性
電極形成位置に設けたGe薄膜上に被着しただけで、いわ
ゆる合金化オーム性電極が得られる。また、本発明の工
程中にはGe薄膜をGaAs基体上に被着した後、高温の熱処
理を行なう必要があるが、この熱処理後でもGe薄膜の表
面は平滑に保たれており、所望の形状のオーム性電極が
容易に得られる。また、従来GaAsに対してショットキ接
触としかならなかった金属でもオーム性接触が得られる
ため、他の素子、例えショットキゲート型電界効果トラ
ンジスタ等の製造工程も大幅な短縮が可能となる効果が
あり、その工業的価値は極めて大である。
さらに、本願は次に述べる顕著な利点を備える。すなわ
ち、表面導電層領域を形成するためにイオン注入を施し
た後、このイオンの活性化を直ちには行わず、これをゲ
ルマニウム薄膜に対し施すドーピングのための熱処理に
よって達成するのである。これにより熱処理工程が一回
でよく、工程の短縮と製造の経費節減に有効である。
ち、表面導電層領域を形成するためにイオン注入を施し
た後、このイオンの活性化を直ちには行わず、これをゲ
ルマニウム薄膜に対し施すドーピングのための熱処理に
よって達成するのである。これにより熱処理工程が一回
でよく、工程の短縮と製造の経費節減に有効である。
次に、電極金属の形成は前記熱処理後に行うのである。
これにより、電極金属の前記熱処理による汚染が防止さ
れる顕著な利点もある。
これにより、電極金属の前記熱処理による汚染が防止さ
れる顕著な利点もある。
次に、接触抵抗について、本願のGe薄膜を選択された領
域に被着させたGe／GaAs系をAsH3＋Ar雰囲気下で熱処理
しGe／GaAs界面の安定的融合を施した後、Geを被着した
領域上に金属を被着させることにより、合金化熱処理
(アロイ)を施すことなくGeAsに対してオーム性接合を形
成する方法によるものと、ASG膜による方法と、その他
の保護膜による方法とを第７図に示す。この図からも明
らかなように、本願の方法によると顕著に良好なオーム
性接合が得られることが判る。
域に被着させたGe／GaAs系をAsH3＋Ar雰囲気下で熱処理
しGe／GaAs界面の安定的融合を施した後、Geを被着した
領域上に金属を被着させることにより、合金化熱処理
(アロイ)を施すことなくGeAsに対してオーム性接合を形
成する方法によるものと、ASG膜による方法と、その他
の保護膜による方法とを第７図に示す。この図からも明
らかなように、本願の方法によると顕著に良好なオーム
性接合が得られることが判る。
第１図ないし第５図は本発明の製造方法の一実施例を工
程順に示す図であり、第１図は表面導電層領域の形成工
程を示す断面図、第２図はオーム性電極形成領域にゲル
マニウム薄膜を設ける工程を示す断面図、第３図はひ素
ドープ二酸化シリコン膜を被着する工程を示す断面図、
第４図はひ素ドープ二酸化シリコン膜に窓をあけた状態
を示す断面図、第５図は窓から電極用金属膜を被着した
状態を示す断面図、第６図は本発明の製造方法によって
作られたホール素子の平面図、第７図は本発明の効果を
接触抵抗について説明するための線図である。 １……GaAs基体、２……マスク ３……表面導電層領域、４……Ge薄膜 ５……ひ素ドープ二酸化シリコン膜 ６……窓、７……金属膜
程順に示す図であり、第１図は表面導電層領域の形成工
程を示す断面図、第２図はオーム性電極形成領域にゲル
マニウム薄膜を設ける工程を示す断面図、第３図はひ素
ドープ二酸化シリコン膜を被着する工程を示す断面図、
第４図はひ素ドープ二酸化シリコン膜に窓をあけた状態
を示す断面図、第５図は窓から電極用金属膜を被着した
状態を示す断面図、第６図は本発明の製造方法によって
作られたホール素子の平面図、第７図は本発明の効果を
接触抵抗について説明するための線図である。 １……GaAs基体、２……マスク ３……表面導電層領域、４……Ge薄膜 ５……ひ素ドープ二酸化シリコン膜 ６……窓、７……金属膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 亀井 清雄 神奈川県川崎市幸区小向東芝町１ 東京芝 浦電気株式会社小向工場内 (56)参考文献 特開 昭57−42122（ＪＰ，Ａ) 特開 昭57−92869（ＪＰ，Ａ) 特公 昭61−22873（ＪＰ，Ｂ１) Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ 52［６］（1981） Ｐ．4062〜4069
Claims (1)
- 【請求項１】半絶縁性ひ化ガリウム結晶基体主面の表面
導電層領域形成予定域に高濃度のｎ型不純物のイオン注
入を施す工程と、次に少なくとも前記イオン注入域を含
む前記基体主面にゲルマニウム薄膜を形成する工程と、
次に前記ゲルマニウム薄膜上にゲルマニウムに対するド
ナー不純物を含む酸化シリコン膜を被着する工程と、次
に不活性雰囲気にて熱処理を施し、前記表面導電層領域
形成予定域に注入されたイオンを活性化させ、前記酸化
シリコン膜のドナー不純物をゲルマニウム薄膜にドープ
させるとともに前記ゲルマニウム薄膜とひ化ガリウム結
晶基体との界面の安定的融合を達成させる工程と、次に
前記酸化シリコン膜に開孔しゲルマニウム薄膜上に電極
金属を形成する工程を含む半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58084971A JPH0616502B2 (ja) | 1983-05-17 | 1983-05-17 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58084971A JPH0616502B2 (ja) | 1983-05-17 | 1983-05-17 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59211222A JPS59211222A (ja) | 1984-11-30 |
| JPH0616502B2 true JPH0616502B2 (ja) | 1994-03-02 |
Family
ID=13845509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58084971A Expired - Lifetime JPH0616502B2 (ja) | 1983-05-17 | 1983-05-17 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616502B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2719678B2 (ja) * | 1988-12-21 | 1998-02-25 | 住友電気工業株式会社 | オーミック電極及びその形成方法 |
| FR2972567B1 (fr) * | 2011-03-09 | 2013-03-22 | Soitec Silicon On Insulator | Méthode de formation d'une structure de ge sur iii/v sur isolant |
| JP6553416B2 (ja) * | 2015-06-05 | 2019-07-31 | 旭化成エレクトロニクス株式会社 | ホールセンサ |
-
1983
- 1983-05-17 JP JP58084971A patent/JPH0616502B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＪｏｕｒｎａｌｏｆＡｐｐｌｉｅｄＰｈｙｓｉｃｓ５２［６（１９８１）Ｐ．４０６２〜４０６９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59211222A (ja) | 1984-11-30 |
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