JPS59161022A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS59161022A JPS59161022A JP3442283A JP3442283A JPS59161022A JP S59161022 A JPS59161022 A JP S59161022A JP 3442283 A JP3442283 A JP 3442283A JP 3442283 A JP3442283 A JP 3442283A JP S59161022 A JPS59161022 A JP S59161022A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、耐熱性を有する半導体へのオーミック接触
を得るようにした半導体素子の製造方法に関する。
を得るようにした半導体素子の製造方法に関する。
（従来技術）
従来、化合物半導体、例えばガリウムヒ素（ＧａＡｓ
）へのオーミック電極材料としては、ｎ型ＧａＡｓへは
Ａｕ−Ｇｏ／Ｎｉ合金、Ｐ型へはＡｕ −Ｂｅ合金など
が、使用され、真空蒸着法を利用して形成されている。
）へのオーミック電極材料としては、ｎ型ＧａＡｓへは
Ａｕ−Ｇｏ／Ｎｉ合金、Ｐ型へはＡｕ −Ｂｅ合金など
が、使用され、真空蒸着法を利用して形成されている。
オーミック接触を得るためには、電極を形成した後、４
００℃程度の熱処理を行ない、ＧａＡｓと電極間のオー
ミック接触を形成する方法が使用されている。
００℃程度の熱処理を行ない、ＧａＡｓと電極間のオー
ミック接触を形成する方法が使用されている。
第１図（ａ）および第１図（ｂ）は従来のオーミック接
触形成法をｎ型ＧａＡｓの場合を説明する図である。
触形成法をｎ型ＧａＡｓの場合を説明する図である。
この第１図（ａ）、第１図（ｂ）の両図において、１は
オーミック電極、２はｎ型ＧａＡｓ基板である。
オーミック電極、２はｎ型ＧａＡｓ基板である。
第１図（ａ）はオーミック電極を形成した場合の断面図
であシ、このｉ合はオーミック接触は、形成されていな
い。さらに４００℃程度の熱処理を行った場合は、第１
図（ｂ）のようにオーミック電極１とＧａＡｓ基板２と
のオーミック接触は形厚される。
であシ、このｉ合はオーミック接触は、形成されていな
い。さらに４００℃程度の熱処理を行った場合は、第１
図（ｂ）のようにオーミック電極１とＧａＡｓ基板２と
のオーミック接触は形厚される。
しかし、前記オーミック電極１とＧａＡｓ基板２との液
相反応によシ第１図（ｂ）３のようにＧａＡｓ基板２と
オーミック電極１は界面に凸凹を生じ、また基板表面の
温度差によシミ極表面にもボールアップが生じてしまい
、高密度集積素子を作製する上では、制御性に問題を含
んでいる。
相反応によシ第１図（ｂ）３のようにＧａＡｓ基板２と
オーミック電極１は界面に凸凹を生じ、また基板表面の
温度差によシミ極表面にもボールアップが生じてしまい
、高密度集積素子を作製する上では、制御性に問題を含
んでいる。
（発明の目的）
この発明は、これらの欠点を解決するためになされたも
ので、耐熱性あるオーミック接触を形成することのでき
る半導体素子の製造方法を提供することを目的とする。
ので、耐熱性あるオーミック接触を形成することのでき
る半導体素子の製造方法を提供することを目的とする。
（発明の構成）
この発明の半導体素子の製造方法は、化合物半導体基板
上に薄膜半導体を形成し、この薄膜半導体を高濃度層化
して熱処理を行なうことによシ、化合物半導体基板と薄
膜半導体間のオーミック接触を形成するようにしたもの
である。
上に薄膜半導体を形成し、この薄膜半導体を高濃度層化
して熱処理を行なうことによシ、化合物半導体基板と薄
膜半導体間のオーミック接触を形成するようにしたもの
である。
（実施例）
以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第２図（ａ）ないし第２図（
ｄ）はその一実施例の上程説明図であり、これらの第２
図（ａ）〜第２図（ｄ）において、第１図（ａ）、第１
（ｂ）と同一部分には同一符号を付して述べることにす
る。
て図面に基づき説明する。第２図（ａ）ないし第２図（
ｄ）はその一実施例の上程説明図であり、これらの第２
図（ａ）〜第２図（ｄ）において、第１図（ａ）、第１
（ｂ）と同一部分には同一符号を付して述べることにす
る。
まず、第２図（ａ）に示すように、ｎ型ＧａＡｓ基板２
上にＧｅ層４を形成しパターンニングする。この状態で
はＧｅ層４は非晶質かまたは、多結晶化しているため、
絶縁物かＰｍとなっている。
上にＧｅ層４を形成しパターンニングする。この状態で
はＧｅ層４は非晶質かまたは、多結晶化しているため、
絶縁物かＰｍとなっている。
このＧｅ層４に対し、第２図（ｂ）のど７と（Ｇｅ層４
に対してはｎ型不純物であるＡｓ （ヒ素）を５のごと
くイオン注入する。
に対してはｎ型不純物であるＡｓ （ヒ素）を５のごと
くイオン注入する。
次に、第２図（ｃ）のごとく、Ａｓ圧雰囲気６の中でＡ
ｓ注入され次Ｇｅ膜４をアニールすることにより、Ｇｅ
層４を高濃度ｎ型に変えることにより、ｎ型ＧａＡｓ基
板２とＧｅ層４とはオーミック接触となる。
ｓ注入され次Ｇｅ膜４をアニールすることにより、Ｇｅ
層４を高濃度ｎ型に変えることにより、ｎ型ＧａＡｓ基
板２とＧｅ層４とはオーミック接触となる。
次に、第２図（ｄ）のごとく、配線用あるいは電極パッ
ド用の電極７（例えばＴｉ／Ｐｔ／Ａｕ ）を蒸着して
形成する。
ド用の電極７（例えばＴｉ／Ｐｔ／Ａｕ ）を蒸着して
形成する。
以上説明したように、第１の実施例においては、従来の
方法によるＡｕＧｅ／ＮｉとＧａＡｓとの液相反応を使
用せず、同相拡散を利用してオーミック接触を形成して
いるため、イオン注入されたＧｅ層４の結晶性を８００
℃程度のアニールによりｎ”（高濃度ｎ型）にするため
、ｎ型ＧａＡｓ基板２との界面変形や表面の変化はない
。
方法によるＡｕＧｅ／ＮｉとＧａＡｓとの液相反応を使
用せず、同相拡散を利用してオーミック接触を形成して
いるため、イオン注入されたＧｅ層４の結晶性を８００
℃程度のアニールによりｎ”（高濃度ｎ型）にするため
、ｎ型ＧａＡｓ基板２との界面変形や表面の変化はない
。
また、Ｇｅ膜４以外のＧａＡｓ表面からのＡｓの蒸発は
、Ａｓ圧雰囲気中で行っているためにない。
、Ａｓ圧雰囲気中で行っているためにない。
しかも、Ｇｅの蒸発は、９００℃以上の高温にならなく
ては発生せず、Ｇｅの表面は、ＡｕＧｅ／Ｎｉ とＧａ
Ａｓとの反応のように凸凹は生じない。
ては発生せず、Ｇｅの表面は、ＡｕＧｅ／Ｎｉ とＧａ
Ａｓとの反応のように凸凹は生じない。
さらに、アニールした後には、このｎ”Ｇｅ上に配線ま
たは電極パッドを蒸着法によシ形成するだけであるため
、従来のＡｕＧｅ／Ｎｉ電極に比較すると、安定である
。
たは電極パッドを蒸着法によシ形成するだけであるため
、従来のＡｕＧｅ／Ｎｉ電極に比較すると、安定である
。
第２の実施例として、シリカフィルムを利用したものを
第３図（ａ）〜（ｃ）に示す。まず第３図（ａ）に示す
ごとく、ＧａＡｓ基板２に対しＧｅ層４を形成しパター
ンニングする。
第３図（ａ）〜（ｃ）に示す。まず第３図（ａ）に示す
ごとく、ＧａＡｓ基板２に対しＧｅ層４を形成しパター
ンニングする。
さらに、第３図（ｂ）のごとく、全面にＡｓを含んにシ
リカフィルム８をコートし、Ａｓ圧雰囲気６中でＧｅ層
４に対してＡｓを拡散し、ｎ”Ｇｅを形成する。
リカフィルム８をコートし、Ａｓ圧雰囲気６中でＧｅ層
４に対してＡｓを拡散し、ｎ”Ｇｅを形成する。
次に、シリカフィルム８によって形成された酸化膜を除
去し、第３図（ｃ）のごとく、配線および電極パッド７
を形成する。
去し、第３図（ｃ）のごとく、配線および電極パッド７
を形成する。
以上のごとく、第２の実施例によれば、イオン注入によ
るダメージは発生せず、Ｇｅ層４はアニール中での表面
からのＡｓ拡散のみで行われ、またＡｓ圧雰囲気６中で
の処理と、さらにシリカフィルム８によるＳｉＯ２のた
め、Ａｓの蒸発は第１の実施例よシ少ないため有効にｎ
”Ｇｅ層が形成される。
るダメージは発生せず、Ｇｅ層４はアニール中での表面
からのＡｓ拡散のみで行われ、またＡｓ圧雰囲気６中で
の処理と、さらにシリカフィルム８によるＳｉＯ２のた
め、Ａｓの蒸発は第１の実施例よシ少ないため有効にｎ
”Ｇｅ層が形成される。
また、以上の実施例においてはＧｅ層４について述べた
が、同様にＳｉ膜においてもこの発明は有効である。
が、同様にＳｉ膜においてもこの発明は有効である。
以上説明したごとく、この発明同相拡散を利用している
ため、液相反応を利用したＡｕＧｅ／Ｎｉなとの電極と
比較すると耐熱性に優れている。
ため、液相反応を利用したＡｕＧｅ／Ｎｉなとの電極と
比較すると耐熱性に優れている。
また、アニール温度が８００℃程度であるため第４図（
ａ）、第４図（ｂ）に示したようにＱａＡｓＦＥＴにお
いて耐熱ゲート金属１０とこの発明により得られるオー
ミック電極となるＧｅ層４とを組み合わせた電極を形成
した後で、ＦＥＴの活性層９のアニールを行い、配線金
属７ａをパターン配線するという工程が可能となる。
ａ）、第４図（ｂ）に示したようにＱａＡｓＦＥＴにお
いて耐熱ゲート金属１０とこの発明により得られるオー
ミック電極となるＧｅ層４とを組み合わせた電極を形成
した後で、ＦＥＴの活性層９のアニールを行い、配線金
属７ａをパターン配線するという工程が可能となる。
（発明の効果）
以上のように、この発明の半導体素子の製造方法によれ
ば、化合物半導体基板上に薄膜半導体を形成し、この薄
膜半導体を高濃度層化して熱処理を行なうことにより化
合物半導体基板と薄膜半導体との間のオーミック接触を
形成するようにしたので、耐熱性あるオーミック接触を
得ることができるものである。
ば、化合物半導体基板上に薄膜半導体を形成し、この薄
膜半導体を高濃度層化して熱処理を行なうことにより化
合物半導体基板と薄膜半導体との間のオーミック接触を
形成するようにしたので、耐熱性あるオーミック接触を
得ることができるものである。
第１図（ａ）および第１図（ｂ）はそれぞれ従来の半導
体素子の製造方法の工程説明図、第２図（ａ）ないし第
２図（ｄ）はそれぞれこの発明の半導体素子の製造方法
の一実施例の工程説明図、第３図（ａ）ないし第３図（
ｃ）はそれぞれこの発明の半導体素子の製造方法の他の
実施例の工程説明図、第４図（ａ）および第４図（ｂ）
はそれぞれこの発明の半導体素子の製造方法をＧａＡ１
ＦＥＴの製造方法に適用した場合の工程説明図である。 ２・・・ｎ型ＧａＡｓ基板、４・・・Ｇｅ膜、５・・・
Ａｓイオン注入、６・・・Ａｓ圧雰囲気、 ７・・・電
極、７ａ・・・配線金属、８・・・Ａｓシリカフィルム
、９・・・ＦＥＴ活性層、１０・・・耐熱ゲート。 第１図 第２図 第３図 第４図 手続補止前 昭和５８年！０月２５日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５８年 特 許 願第３４４２２ 号２、発明
の名称 半導体素子の製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自
発）６、補正の対象 明細書の発明の詳細な説明の欄 「ヒ紫」と訂正する。
体素子の製造方法の工程説明図、第２図（ａ）ないし第
２図（ｄ）はそれぞれこの発明の半導体素子の製造方法
の一実施例の工程説明図、第３図（ａ）ないし第３図（
ｃ）はそれぞれこの発明の半導体素子の製造方法の他の
実施例の工程説明図、第４図（ａ）および第４図（ｂ）
はそれぞれこの発明の半導体素子の製造方法をＧａＡ１
ＦＥＴの製造方法に適用した場合の工程説明図である。 ２・・・ｎ型ＧａＡｓ基板、４・・・Ｇｅ膜、５・・・
Ａｓイオン注入、６・・・Ａｓ圧雰囲気、 ７・・・電
極、７ａ・・・配線金属、８・・・Ａｓシリカフィルム
、９・・・ＦＥＴ活性層、１０・・・耐熱ゲート。 第１図 第２図 第３図 第４図 手続補止前 昭和５８年！０月２５日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５８年 特 許 願第３４４２２ 号２、発明
の名称 半導体素子の製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自
発）６、補正の対象 明細書の発明の詳細な説明の欄 「ヒ紫」と訂正する。
Claims (1)
- 化合物半導体基板上に薄膜半導体を形成し、この薄膜半
導体をイオン注入または拡散により、高濃度層化して熱
処理を行うことによシ、化合物半導体基板と薄膜半導体
間のオーミック接触を形成することを特徴とする半導体
素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3442283A JPS59161022A (ja) | 1983-03-04 | 1983-03-04 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3442283A JPS59161022A (ja) | 1983-03-04 | 1983-03-04 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161022A true JPS59161022A (ja) | 1984-09-11 |
Family
ID=12413763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3442283A Pending JPS59161022A (ja) | 1983-03-04 | 1983-03-04 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161022A (ja) |
-
1983
- 1983-03-04 JP JP3442283A patent/JPS59161022A/ja active Pending
Non-Patent Citations (1)
| Title |
|---|
| JOURNAL OF APPLIED PHYSICS * |
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