JPS6167272A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
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- H01L29/47—Schottky barrier electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロ波帯等で用いられる電界効果トランジ
スタの製造方法に関するものである。
スタの製造方法に関するものである。
（従来例の構成とその問題点）
従来ＧａＡｓショ、トキーケ９−ト電界効果トランジス
タ（以下ＧａＡｓ ＭＥＳＦＥＴと略称する）などの高
層 −波用トランジスタにおいては、すぐれた高周波特
性を得るために、ソース抵抗を小さくすることが必要不
可欠となる。たとえばＳＨＦ帯用０ＧａＡｓＭＥＳＦＥ
Ｔではソース抵抗は通常５０以下に設計される。
タ（以下ＧａＡｓ ＭＥＳＦＥＴと略称する）などの高
層 −波用トランジスタにおいては、すぐれた高周波特
性を得るために、ソース抵抗を小さくすることが必要不
可欠となる。たとえばＳＨＦ帯用０ＧａＡｓＭＥＳＦＥ
Ｔではソース抵抗は通常５０以下に設計される。
ソース抵抗をこのように小さな値にしておくために、ソ
ース電極につながる高不純物濃度領域とデート電極との
間隔を小さくしようとして従来から用いられてきた方法
に、第１図に示すような高融点金属によるゲートショッ
トキー電極を用いるセルファライン法がある。この方法
では第１図（ａ）に示すようにｎ彫工細物をイオン注入
した領域１を有するＧａＡｓ基板２に、ＴｉＷ 、 Ｗ
Ｓｉなどの高融点金属を用いたショットキー接合のケ゛
−ト電極３を形成したのち、第１図（ｂ）に示すように
、高濃度のｎ彫工細物をイオン注入する。このときケ゛
−ト直下の活性層はゲート電極３によって覆われている
ためイオン注入されず、第１図（ｂ）に示すように高不
純物濃度領域４，５が形成される。ついでイオン注入し
た領域を活性化するための熱処理を行なう。活性化を十
分に行なうためには熱処理温度が十分高いことが必要で
、通常６００℃以上に設定される。活性化の熱処理のの
ち、第１図（ｃ）に示すように、ソース電極６、ドレイ
ン電極７を形成して、ＧａＡｓ ＭＥＳＦＥＴが完成す
る。
ース電極につながる高不純物濃度領域とデート電極との
間隔を小さくしようとして従来から用いられてきた方法
に、第１図に示すような高融点金属によるゲートショッ
トキー電極を用いるセルファライン法がある。この方法
では第１図（ａ）に示すようにｎ彫工細物をイオン注入
した領域１を有するＧａＡｓ基板２に、ＴｉＷ 、 Ｗ
Ｓｉなどの高融点金属を用いたショットキー接合のケ゛
−ト電極３を形成したのち、第１図（ｂ）に示すように
、高濃度のｎ彫工細物をイオン注入する。このときケ゛
−ト直下の活性層はゲート電極３によって覆われている
ためイオン注入されず、第１図（ｂ）に示すように高不
純物濃度領域４，５が形成される。ついでイオン注入し
た領域を活性化するための熱処理を行なう。活性化を十
分に行なうためには熱処理温度が十分高いことが必要で
、通常６００℃以上に設定される。活性化の熱処理のの
ち、第１図（ｃ）に示すように、ソース電極６、ドレイ
ン電極７を形成して、ＧａＡｓ ＭＥＳＦＥＴが完成す
る。
以上の説明で明らかなように、この方法は、ソース電極
６につながる高不純物濃度領域４とゲート電極３との距
離がほとんど零になるため、ソース抵抗を極めて小さく
できるという特徴を有する。
６につながる高不純物濃度領域４とゲート電極３との距
離がほとんど零になるため、ソース抵抗を極めて小さく
できるという特徴を有する。
しかし、ゲート電極３を形成したのちに活性化の熱処理
を行なうため、この熱処理に耐えるショットキー接合を
形成する金属に、ケ゛−ト金属が限定されてしまう。こ
のような金属としてはＴｉＷ ｗＷＳｉｘ ｊＴｉＷ−
８ｔなどがあるが、比抵抗が大きい、あるいは、熱処理
の際の剥離を防ぐために金属膜の厚さを薄くしなければ
ならない等の事情によυケ゛−ト抵抗が大きくなる欠点
を有している。ゲート抵抗はＧａＡ３ ＭＥＳＦＥＴの
雑音特性を劣化させるため、第１図に示すような方法は
、従来、低雑音増幅用！ｖＩＥＳＦＥＴには不向きであ
った。
を行なうため、この熱処理に耐えるショットキー接合を
形成する金属に、ケ゛−ト金属が限定されてしまう。こ
のような金属としてはＴｉＷ ｗＷＳｉｘ ｊＴｉＷ−
８ｔなどがあるが、比抵抗が大きい、あるいは、熱処理
の際の剥離を防ぐために金属膜の厚さを薄くしなければ
ならない等の事情によυケ゛−ト抵抗が大きくなる欠点
を有している。ゲート抵抗はＧａＡ３ ＭＥＳＦＥＴの
雑音特性を劣化させるため、第１図に示すような方法は
、従来、低雑音増幅用！ｖＩＥＳＦＥＴには不向きであ
った。
（発明の目的）
本発明の目的は、従来例の欠点を解消し、ゲート抵抗お
よびソース抵抗が小さく、すぐれた特性の低雑音増幅用
ＭＥＳＦＥＴをうることのできる電界効果トランジスタ
の製造方法を提供することである。
よびソース抵抗が小さく、すぐれた特性の低雑音増幅用
ＭＥＳＦＥＴをうることのできる電界効果トランジスタ
の製造方法を提供することである。
（発明の構成）
本発明の電界効果トランジスタの製造方法は、第１の金
属よりなるデート電極を半導体基板上に形成する工程と
、この半導体基板を６００℃以上の温度で熱処理する工
程と、第１の金属よシなるゲート電極の上に第２の金属
からなる膜を形成する工程とからなるものである。
属よりなるデート電極を半導体基板上に形成する工程と
、この半導体基板を６００℃以上の温度で熱処理する工
程と、第１の金属よシなるゲート電極の上に第２の金属
からなる膜を形成する工程とからなるものである。
（実施例の説明）
本発明の一実施例について第２図に基づいて説明する。
同図は本発明の電界効果トランジスタの製造方法を示す
。同図において１はｎ彫工細物をイオン注入した領域、
２はＧａＡｓ基板、３はｒ−ト電極、４，５は高不純物
濃度領域で、以上は第１図の構成と同じである。また第
２図（−、（ｂ）はそれぞれ第１図（ａ） ？ （ｂ）
の構成と同じものである。
。同図において１はｎ彫工細物をイオン注入した領域、
２はＧａＡｓ基板、３はｒ−ト電極、４，５は高不純物
濃度領域で、以上は第１図の構成と同じである。また第
２図（−、（ｂ）はそれぞれ第１図（ａ） ？ （ｂ）
の構成と同じものである。
第２図（ａ） ｐ （ｂ）工程ののち、活性化の熱処理
を行ない、ついでフォトレジストなどの有機物の膜２１
を第２図（ｃ）に示すように基板２の上に塗布する。
を行ない、ついでフォトレジストなどの有機物の膜２１
を第２図（ｃ）に示すように基板２の上に塗布する。
つぎに、たとえばプラズマエッチによ）有機物の膜２１
を薄くシ、第２図（ｄ）に示すように、ゲート電極３の
上部２２を有機物の膜２１よシ露出させる。その後、第
２図（、）に示すように無電界メッキ法などによシ、た
とえば、Ｎｉ層２３、Ａｕ層２４などの第２の金属層を
形成する。つぎに、有機物の膜２１を除去し、第２図（
ｆ）に示すように、ソース電極２５、ドレイン電極２６
を形成するとＧａＡ ｓＭＥＳＦＥＴが完成する。
を薄くシ、第２図（ｄ）に示すように、ゲート電極３の
上部２２を有機物の膜２１よシ露出させる。その後、第
２図（、）に示すように無電界メッキ法などによシ、た
とえば、Ｎｉ層２３、Ａｕ層２４などの第２の金属層を
形成する。つぎに、有機物の膜２１を除去し、第２図（
ｆ）に示すように、ソース電極２５、ドレイン電極２６
を形成するとＧａＡ ｓＭＥＳＦＥＴが完成する。
上記の説明において、第２の金属層２３．２４としては
、Ａｕ、Ａｇなどの比較的抵抗率の小さい金属を用いれ
ば、ゲート抵抗を効果的に減らすことができる。またメ
ッキ法としては電界メッキ法でもよいが、この場合は、
ｎ影領域をあらかじめ基板面内にわたって網目状に接続
しておくか、あるいは、有機物の膜２１を塗布する前に
金属を蒸着しておくなどの方法によって、ゲート電極３
に給電する経路を形成しておかなければならない。
、Ａｕ、Ａｇなどの比較的抵抗率の小さい金属を用いれ
ば、ゲート抵抗を効果的に減らすことができる。またメ
ッキ法としては電界メッキ法でもよいが、この場合は、
ｎ影領域をあらかじめ基板面内にわたって網目状に接続
しておくか、あるいは、有機物の膜２１を塗布する前に
金属を蒸着しておくなどの方法によって、ゲート電極３
に給電する経路を形成しておかなければならない。
以上のように、活性化の熱処理の後に、第２の金属をデ
ート電極上にメッキ法などを用いて形成することにより
ｒ−ト抵抗を小さくすることができる。
ート電極上にメッキ法などを用いて形成することにより
ｒ−ト抵抗を小さくすることができる。
（発明の効果）
本発明によれば、第１の金属よりなるデート電極の上に
、熱処理の後、第２の金属を形成する工程を施すことに
よ、シ、ケ゛−ト抵抗を減少せしめ、すぐれた特性の電
界効果トランジスタの製造を可能、とするものであり、
その実用的効果は大である。
、熱処理の後、第２の金属を形成する工程を施すことに
よ、シ、ケ゛−ト抵抗を減少せしめ、すぐれた特性の電
界効果トランジスタの製造を可能、とするものであり、
その実用的効果は大である。
第１図は従来の電界効果トランジスタの製造方法を示す
断面図、第２図は本発明の一実施例による電界効果トラ
ンジスタの製造方法を示す断面図である。 １・・・ｎ彫工細物をイオン注入した領域、２・・・Ｇ
ａＡ ｓ基板、３・・・ゲート電極、４，５・・・高不
純物濃度領域、６・・・ソース電極、７・・・ドレイン
電極、２１・・・有機物の膜、２２・・・ゲート電極の
上部、２３・・・Ｎｉ層、２４・・・Ａｕ層、 ２５・
・・ソース電極、２６・・・ドレイン電極。 第１図 （ａ） （ｂ） （Ｃ） 第２図 （ｂ） （Ｃ） 第２図 （ｄ）
断面図、第２図は本発明の一実施例による電界効果トラ
ンジスタの製造方法を示す断面図である。 １・・・ｎ彫工細物をイオン注入した領域、２・・・Ｇ
ａＡ ｓ基板、３・・・ゲート電極、４，５・・・高不
純物濃度領域、６・・・ソース電極、７・・・ドレイン
電極、２１・・・有機物の膜、２２・・・ゲート電極の
上部、２３・・・Ｎｉ層、２４・・・Ａｕ層、 ２５・
・・ソース電極、２６・・・ドレイン電極。 第１図 （ａ） （ｂ） （Ｃ） 第２図 （ｂ） （Ｃ） 第２図 （ｄ）
Claims (2)
- （１）第１の金属よりなるゲート電極を半導体基板上に
形成する工程と、前記半導体基板を６００℃以上の温度
で熱処理する工程と、前記第１の金属よりなるゲート電
極の上に第２の金属からなる膜を形成する工程とからな
ることを特許とする電界効果トランジスタの製造方法。 - （２）前記第２の金属をメッキにより形成することを特
徴とする特許請求の範囲第（１）項記載の電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18811284A JPS6167272A (ja) | 1984-09-10 | 1984-09-10 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18811284A JPS6167272A (ja) | 1984-09-10 | 1984-09-10 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6167272A true JPS6167272A (ja) | 1986-04-07 |
Family
ID=16217908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18811284A Pending JPS6167272A (ja) | 1984-09-10 | 1984-09-10 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167272A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63248178A (ja) * | 1987-04-02 | 1988-10-14 | Nec Corp | 電界効果トランジスタの製造方法 |
| FR2636471A1 (fr) * | 1988-09-14 | 1990-03-16 | Mitsubishi Electric Corp | Procede de fabrication d'une electrode de grille pour un transistor a effet de champ |
| JPH02244642A (ja) * | 1989-03-16 | 1990-09-28 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US4965218A (en) * | 1985-10-21 | 1990-10-23 | Itt Corporation | Self-aligned gate realignment employing planarizing overetch |
| EP0480313A2 (de) * | 1990-10-12 | 1992-04-15 | Daimler-Benz Aktiengesellschaft | Verfahren zur Herstellung von T-Gate-Elektroden |
| US5502003A (en) * | 1994-03-04 | 1996-03-26 | Fuji Electric Co., Ltd. | Silicon carbide electronic device manufacturing method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60610A (ja) * | 1983-06-15 | 1985-01-05 | Nec Corp | 多素子薄膜ヘツド |
| JPS6038884A (ja) * | 1983-08-11 | 1985-02-28 | Nec Corp | 電界効果トランジスタの製造方法 |
-
1984
- 1984-09-10 JP JP18811284A patent/JPS6167272A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60610A (ja) * | 1983-06-15 | 1985-01-05 | Nec Corp | 多素子薄膜ヘツド |
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