JPH028457B2 - - Google Patents
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- JPH028457B2 JPH028457B2 JP58184488A JP18448883A JPH028457B2 JP H028457 B2 JPH028457 B2 JP H028457B2 JP 58184488 A JP58184488 A JP 58184488A JP 18448883 A JP18448883 A JP 18448883A JP H028457 B2 JPH028457 B2 JP H028457B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】
（技術分野）
本発明は、化合物半導体を用いた電界効果トラ
ンジスタの製造方法に関する。
ンジスタの製造方法に関する。
（従来技術）
従来の化合物半導体電界効果トランジスタ例え
ばGaAsMESFETにおいては、ゲート電極材と
して高融点金属を用いたセルフアライン構造が知
られており、そこではゲート電極を形成した後
で、所望のn+高濃度注入層を形成し、その活性
化アニールが行われ、そのアニール温度として
800℃〜900℃程度までは保証されている。
ばGaAsMESFETにおいては、ゲート電極材と
して高融点金属を用いたセルフアライン構造が知
られており、そこではゲート電極を形成した後
で、所望のn+高濃度注入層を形成し、その活性
化アニールが行われ、そのアニール温度として
800℃〜900℃程度までは保証されている。
他方、オーミツク接触を得るための形成方法に
ついては、AuGe／GaAsとの合金反応あるいは
AuGe／Ni／Au電極を利用した合金反応が広く
行われていて、その際の合金化温度としては400
℃〜450℃程度が採用されている。
ついては、AuGe／GaAsとの合金反応あるいは
AuGe／Ni／Au電極を利用した合金反応が広く
行われていて、その際の合金化温度としては400
℃〜450℃程度が採用されている。
しかしながら、オーミツク接触を形成する場合
その合金化処理工程において、例えばGaAsと
AuGeとの界面に凸凹が生じ易く、又オーミツク
電極の表面モホロジー（状態）の悪化などによる
ボールアツプ現象が発生し易い。よつてFETを
作製する場合、オーミツク電極を形成した後はオ
ーミツク処理温度以上の熱処理は適当ではない。
その合金化処理工程において、例えばGaAsと
AuGeとの界面に凸凹が生じ易く、又オーミツク
電極の表面モホロジー（状態）の悪化などによる
ボールアツプ現象が発生し易い。よつてFETを
作製する場合、オーミツク電極を形成した後はオ
ーミツク処理温度以上の熱処理は適当ではない。
従つてこのようなオーミツク電極材を用いた従
来の製造方法においては、オーミツク電極の形成
工程の手順が特定され、例えばGaAsMESFET
を一つの構成要素とする大規模回路を実現する場
合、製造工程の自由度が大幅に制約を受ける欠点
があつた。
来の製造方法においては、オーミツク電極の形成
工程の手順が特定され、例えばGaAsMESFET
を一つの構成要素とする大規模回路を実現する場
合、製造工程の自由度が大幅に制約を受ける欠点
があつた。
（発明の目的）
本発明はゲート電極及びオーミツク電極の形成
工程の前後如何を問わず、アニールを行なえるよ
うにした電解効果トランジスタの製造方法を提供
することにある。
工程の前後如何を問わず、アニールを行なえるよ
うにした電解効果トランジスタの製造方法を提供
することにある。
（発明の構成）
本発明は電界効果トランジスタの製造方法であ
つて、化合物半導体基板上のオーミツク電極形成
予定領域にGe膜を形成する工程と、このGe膜に
高濃度のAsイオンを注入することによりオーミ
ツク電極を形成し、しかも前記基板の前記Ge膜
直下の領域に高濃度のｎ型不純物イオンを注入す
る工程と、その後シヨツトキ接合を形成しうる高
融点金属で前記基板上にシヨツトキ電極と少なく
とも前記オーミツク電極上に被覆層とを同時に形
成する工程とを含むことを特徴とするものであ
る。
つて、化合物半導体基板上のオーミツク電極形成
予定領域にGe膜を形成する工程と、このGe膜に
高濃度のAsイオンを注入することによりオーミ
ツク電極を形成し、しかも前記基板の前記Ge膜
直下の領域に高濃度のｎ型不純物イオンを注入す
る工程と、その後シヨツトキ接合を形成しうる高
融点金属で前記基板上にシヨツトキ電極と少なく
とも前記オーミツク電極上に被覆層とを同時に形
成する工程とを含むことを特徴とするものであ
る。
（実施例）
第１図ないし第１０図は本発明の一実施例の説
明図であり、図面に沿つて説明する。
明図であり、図面に沿つて説明する。
まず半絶縁GaAs基板の全面に耐熱オーミツク
材料であるGe膜を被着し、レジストを用いてパ
ターンニングすることによつて、第１図に示すよ
うに、半絶縁GaAs基板１のオーミツク接触予定
表面にGe膜２を被着形成する。その際、レジス
トパターン３は次の工程のために残しておく。
材料であるGe膜を被着し、レジストを用いてパ
ターンニングすることによつて、第１図に示すよ
うに、半絶縁GaAs基板１のオーミツク接触予定
表面にGe膜２を被着形成する。その際、レジス
トパターン３は次の工程のために残しておく。
次にイオン阻止能の高いNi膜を全面に被着し、
リフトオフ法によつてそのNi膜をパターンニン
グすることによつて、第２図に示すように、Ge
膜２が被着された表面以外の表面にNiマスク４
を被着形成する。
リフトオフ法によつてそのNi膜をパターンニン
グすることによつて、第２図に示すように、Ge
膜２が被着された表面以外の表面にNiマスク４
を被着形成する。
次に第３図に示すように、Niマスク４をマス
クとしてｎ形イオン注入を行い、Ge膜２をn++形
イオン注入Ge膜２′とし、その直下領域をn++形
イオン注入領域５とする。Ge膜２へのイオン注
入は、Asイオンを用い、イオン注入Ge膜２′の
膜厚方向中央でのピークイオン濃度が1020／cm3に
なるようにするのがよい。直下領域へのイオン注
入は、Siイオンを用い、n++形イオン注入領域５
のイオン濃度が５×1018／cm3程度となるように行
うのがよい。
クとしてｎ形イオン注入を行い、Ge膜２をn++形
イオン注入Ge膜２′とし、その直下領域をn++形
イオン注入領域５とする。Ge膜２へのイオン注
入は、Asイオンを用い、イオン注入Ge膜２′の
膜厚方向中央でのピークイオン濃度が1020／cm3に
なるようにするのがよい。直下領域へのイオン注
入は、Siイオンを用い、n++形イオン注入領域５
のイオン濃度が５×1018／cm3程度となるように行
うのがよい。
次にNiマスク４を除去することによつて、第
４図に示すように、オーミツク電極となるAsイ
オンが注入されたGe膜２′が形成され、その直下
にn++形イオン注入領域５が形成されたものを作
る。
４図に示すように、オーミツク電極となるAsイ
オンが注入されたGe膜２′が形成され、その直下
にn++形イオン注入領域５が形成されたものを作
る。
次に第５図に示すように、レジストパターン６
を形成したのち、これをマスクとして活性領域と
なる領域を含む領域にイオン濃度が1017／cm3程度
となるようにｎ形不純物であるSiイオンをイオン
注入し、ｎ形イオン注入領域７とする。
を形成したのち、これをマスクとして活性領域と
なる領域を含む領域にイオン濃度が1017／cm3程度
となるようにｎ形不純物であるSiイオンをイオン
注入し、ｎ形イオン注入領域７とする。
次に前記レジストパターン６を除去したのち第
６図に示すように、GaAsn形活性層との間シヨ
ツトキ接合を形成できる高融点金属である、Ｗ−
Al膜８を全面に被着する。
６図に示すように、GaAsn形活性層との間シヨ
ツトキ接合を形成できる高融点金属である、Ｗ−
Al膜８を全面に被着する。
次にNi膜を全面に被着し、その後パターンニ
ングすることによつて、第７図に示すように、ゲ
ート電極を形成すべき表面とn++形イオン注入Ge
膜２′との表面を被うNiマスク９を被着形成す
る。
ングすることによつて、第７図に示すように、ゲ
ート電極を形成すべき表面とn++形イオン注入Ge
膜２′との表面を被うNiマスク９を被着形成す
る。
次に第８図に示すように、前記Niマスク９を
マスクとして、高融点金属であるＷ−Al膜８を
パターンニングし、ゲート電極８ａ及びオーミツ
ク電極被覆８ｂを形成する。
マスクとして、高融点金属であるＷ−Al膜８を
パターンニングし、ゲート電極８ａ及びオーミツ
ク電極被覆８ｂを形成する。
次に第９図に示すように、GaAsMESFET以
外の領域を被うレジストパターン１０を形成した
のち、n++形イオン注入領域５とゲート電極８ａ
との間にイオン濃度1018cm-3程度でSiイオンをイ
オン注入し、n+形イオン注入領域１１を形成す
る。
外の領域を被うレジストパターン１０を形成した
のち、n++形イオン注入領域５とゲート電極８ａ
との間にイオン濃度1018cm-3程度でSiイオンをイ
オン注入し、n+形イオン注入領域１１を形成す
る。
次にNiマスク９及びレジストパターン１０を
除去したのち、第１０図に示すように、n++形イ
オン注入Ge膜２′、n++イオン注入領域５、活性
領域用のイオン注入領域７及びn+イオン注入領
域１１の不純物を活性化するためにSiO2膜１２
を全面に被着したのち、800℃程度の温度で20分
間程度のアニールを行う。その後、SiO2膜１２
の所定個所に窓を開けることによつて
GaAsMESFETは完成する。
除去したのち、第１０図に示すように、n++形イ
オン注入Ge膜２′、n++イオン注入領域５、活性
領域用のイオン注入領域７及びn+イオン注入領
域１１の不純物を活性化するためにSiO2膜１２
を全面に被着したのち、800℃程度の温度で20分
間程度のアニールを行う。その後、SiO2膜１２
の所定個所に窓を開けることによつて
GaAsMESFETは完成する。
以上説明したように、この実施例では、高融点
金属であるＷ−Al膜でゲート電極を構成し、且
つそのＷ−Al膜の被覆層を有するAsイオンによ
るn++Ge膜でオーミツク電極を形成しているた
め、電極材の被着形成後に活性化アニールを行つ
ても、GaAs／Ge界面、Ge／Ｗ−Al界面および
電極表面状態は良好であり、従つて全ての領域の
活性化を一度に行うことができる。
金属であるＷ−Al膜でゲート電極を構成し、且
つそのＷ−Al膜の被覆層を有するAsイオンによ
るn++Ge膜でオーミツク電極を形成しているた
め、電極材の被着形成後に活性化アニールを行つ
ても、GaAs／Ge界面、Ge／Ｗ−Al界面および
電極表面状態は良好であり、従つて全ての領域の
活性化を一度に行うことができる。
また、この実施例では、中間にn+形領域を形
成した構造となつているので、ゲート電極直下へ
のｎ形不純物の横方向拡散を考慮することなく、
オーミツク電極直下のn++形領域を十分高濃度に
でき、従つて寄生抵抗を低減することができる。
成した構造となつているので、ゲート電極直下へ
のｎ形不純物の横方向拡散を考慮することなく、
オーミツク電極直下のn++形領域を十分高濃度に
でき、従つて寄生抵抗を低減することができる。
なおまた、第１０図の工程の後、検査した結
果、しきい値が所定の値でなかつた場合などにお
いては、更に活性領域７へのイオン注入とアニー
ルを追加して行うことができるなどの利点があ
る。
果、しきい値が所定の値でなかつた場合などにお
いては、更に活性領域７へのイオン注入とアニー
ルを追加して行うことができるなどの利点があ
る。
なお、第４図の構造までは、半絶縁GaAs基板
１に、まず第２図相当のNiマスクを形成し、次
いでGe膜２を全面被着し、その後所定のイオン
注入を行い、その後Niマスク４及びその上のGe
膜を除去することによつても作ることができる。
１に、まず第２図相当のNiマスクを形成し、次
いでGe膜２を全面被着し、その後所定のイオン
注入を行い、その後Niマスク４及びその上のGe
膜を除去することによつても作ることができる。
また、活性領域７を形成するためのイオン注入
は、例えば第２図の工程前で行うなど、比較的随
時の手順で行うことができる。
は、例えば第２図の工程前で行うなど、比較的随
時の手順で行うことができる。
また、ゲート電極及びオーミツク電極のカバー
として用いる高融点金属は、素子間配線を兼ねさ
せることもできる。
として用いる高融点金属は、素子間配線を兼ねさ
せることもできる。
（発明の効果）
本発明は高融点金属によりゲート電極を形成
し、これと同一の工程においてオーミツク電極材
を前記高融点金属で覆いあるいは更に前記高融点
金属を配線パターンに利用できるため、オーミツ
ク電極の形成手順が特定されることなく電界効果
トランジスタを一つの構成要素とする大規模回路
の製造に利用することができる。
し、これと同一の工程においてオーミツク電極材
を前記高融点金属で覆いあるいは更に前記高融点
金属を配線パターンに利用できるため、オーミツ
ク電極の形成手順が特定されることなく電界効果
トランジスタを一つの構成要素とする大規模回路
の製造に利用することができる。
第１図ないし第１０図は、本発明の実施例にお
けるGaAsMESFETの構造断面図である。 １……半絶縁GaAs基板、２……Ge膜、２′…
…n++形イオン注入Ge膜、３……レジストパター
ン、４……Niマスク、５……GaAsn++形イオン
注入領域、６……レジストパターン、７……
GaAs活性領域用イオン注入領域、８……Ｗ−Al
膜、８ａ……Ｗ−Alゲート電極、８ｂ……Ｗ−
Alオーミツク電極被覆、９……Niマスク、１０
……レジストパターン、１１……GaAsn+形イオ
ン注入領域、１２……SiO2膜。
けるGaAsMESFETの構造断面図である。 １……半絶縁GaAs基板、２……Ge膜、２′…
…n++形イオン注入Ge膜、３……レジストパター
ン、４……Niマスク、５……GaAsn++形イオン
注入領域、６……レジストパターン、７……
GaAs活性領域用イオン注入領域、８……Ｗ−Al
膜、８ａ……Ｗ−Alゲート電極、８ｂ……Ｗ−
Alオーミツク電極被覆、９……Niマスク、１０
……レジストパターン、１１……GaAsn+形イオ
ン注入領域、１２……SiO2膜。
Claims (1)
- １ 化合物半導体基板上のオーミツク電極形成予
定領域にGe膜を形成する工程と、このGe膜に高
濃度のAsイオンを注入することによりオーミツ
ク電極を形成し、しかも前記基板の前記Ge膜直
下の領域に高濃度のｎ型不純物イオンを注入する
工程と、その後シヨツトキ接合を形成しうる高融
点金属で前記基板上にシヨツトキ電極と少なくと
も前記オーミツク電極上に被覆層とを同時に形成
する工程とを含むことを特徴とした電界効果トラ
ンジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18448883A JPS6077467A (ja) | 1983-10-04 | 1983-10-04 | 電界効果トランジスタの製造方法 |
| US06/602,578 US4540446A (en) | 1983-09-19 | 1984-04-20 | Method of forming ohmic contact on GaAs by Ge film and implanting impurity ions therethrough |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18448883A JPS6077467A (ja) | 1983-10-04 | 1983-10-04 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6077467A JPS6077467A (ja) | 1985-05-02 |
| JPH028457B2 true JPH028457B2 (ja) | 1990-02-23 |
Family
ID=16154048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18448883A Granted JPS6077467A (ja) | 1983-09-19 | 1983-10-04 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077467A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158778A (ja) * | 1987-12-15 | 1989-06-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2005245968A (ja) * | 2004-03-08 | 2005-09-15 | Tetsuo Tokuda | 寝具用カバー |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425171A (en) * | 1977-07-27 | 1979-02-24 | Fujitsu Ltd | Manufacture of field effect semiconductor device |
| US4188710A (en) * | 1978-08-11 | 1980-02-19 | The United States Of America As Represented By The Secretary Of The Navy | Ohmic contacts for group III-V n-type semiconductors using epitaxial germanium films |
| JPS5698877A (en) * | 1980-01-08 | 1981-08-08 | Mitsubishi Electric Corp | Gaas field effect transistor |
-
1983
- 1983-10-04 JP JP18448883A patent/JPS6077467A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425171A (en) * | 1977-07-27 | 1979-02-24 | Fujitsu Ltd | Manufacture of field effect semiconductor device |
| US4188710A (en) * | 1978-08-11 | 1980-02-19 | The United States Of America As Represented By The Secretary Of The Navy | Ohmic contacts for group III-V n-type semiconductors using epitaxial germanium films |
| JPS5698877A (en) * | 1980-01-08 | 1981-08-08 | Mitsubishi Electric Corp | Gaas field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6077467A (ja) | 1985-05-02 |
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