JPS6396914A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6396914A JPS6396914A JP24342686A JP24342686A JPS6396914A JP S6396914 A JPS6396914 A JP S6396914A JP 24342686 A JP24342686 A JP 24342686A JP 24342686 A JP24342686 A JP 24342686A JP S6396914 A JPS6396914 A JP S6396914A
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- ohmic contact
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特に■−Ｖ族化
合物半導体基体にオーム性電極を形成する方法の改良と
その方法を用いた電界効果トランジスタ（ＦＥＴ）の製
造方法に関する。
合物半導体基体にオーム性電極を形成する方法の改良と
その方法を用いた電界効果トランジスタ（ＦＥＴ）の製
造方法に関する。
従来の技術
化合物半導体、例えばｍ−■族化合物半導体は発光素子
、レーザ素子、マイクロ波発振素子などの半導体素子と
じて有望視されている。いずれの半導体素子もオーム性
電極が必要であり、特にマイクロ波素子として用いる場
合には低抵抗のオーム性電極を得ることが肝要である。
、レーザ素子、マイクロ波発振素子などの半導体素子と
じて有望視されている。いずれの半導体素子もオーム性
電極が必要であり、特にマイクロ波素子として用いる場
合には低抵抗のオーム性電極を得ることが肝要である。
従来化合物半導体、例えばｎ型Ｇ ａ Ａ ｓにオーム
性接触を形成するには、Ａ ｕ −Ｇ 旬等をｎ型Ｇ
ａ Ａ ｉｓの所望の場所に真空蒸着法を用いて蒸着し
、しかる後４６０℃近傍で熱処理し、オーム性接触を得
る。その際肝要なことは、温度上昇、保持、下降を短時
間で行うことである。
性接触を形成するには、Ａ ｕ −Ｇ 旬等をｎ型Ｇ
ａ Ａ ｉｓの所望の場所に真空蒸着法を用いて蒸着し
、しかる後４６０℃近傍で熱処理し、オーム性接触を得
る。その際肝要なことは、温度上昇、保持、下降を短時
間で行うことである。
発明が解決しようとする問題点
上記の従来の方法で形成したオーム性接触は、短時間熱
処理のため、均一な接触を得るのが困難で接触抵抗の再
現性が悪く、かつ基板と金属層の界面が平坦でない。
処理のため、均一な接触を得るのが困難で接触抵抗の再
現性が悪く、かつ基板と金属層の界面が平坦でない。
従来の方法でオーム性接触を得るのに短時間の熱処理が
肝要なのは、長時間の熱処理では蒸着した金属が球状に
なりやすく（ボールアップ）蒸着した金属とＧ ａ Ａ
ｓ界面の反応が不均一になシ均一な組成を有する接触
面が形成されず接触抵抗が大きくなる。又ＦＥＴの製造
に上記の方法を適用すると、一般にＦＥＴの製造ではゲ
ート電極であるショットキ接触形成後、ショットキ接触
の安定化を図るだめの約４６０℃の温度で熱処理を行う
ので、オーム性接触が劣化する。
肝要なのは、長時間の熱処理では蒸着した金属が球状に
なりやすく（ボールアップ）蒸着した金属とＧ ａ Ａ
ｓ界面の反応が不均一になシ均一な組成を有する接触
面が形成されず接触抵抗が大きくなる。又ＦＥＴの製造
に上記の方法を適用すると、一般にＦＥＴの製造ではゲ
ート電極であるショットキ接触形成後、ショットキ接触
の安定化を図るだめの約４６０℃の温度で熱処理を行う
ので、オーム性接触が劣化する。
本発明は上記の従来の問題を解決する製造方法を提供す
ることを目的とするものである。
ることを目的とするものである。
問題点を解決するための手段
本発明の骨子とするところは、オーム性接触となる金属
膜を蒸着後、上記金属膜上に絶縁膜を形成して、熱処理
によるボールアップを防止するものである。又本発明は
上記方法をＦＥＴの製造方法に用いて、オーム性接触の
熱処理とゲート電極となるショットキ電極の熱処理を同
時に行って、良好なオーム性接触と安定なショットキ接
触ゲートを得るものである。
膜を蒸着後、上記金属膜上に絶縁膜を形成して、熱処理
によるボールアップを防止するものである。又本発明は
上記方法をＦＥＴの製造方法に用いて、オーム性接触の
熱処理とゲート電極となるショットキ電極の熱処理を同
時に行って、良好なオーム性接触と安定なショットキ接
触ゲートを得るものである。
作 用
本発明はこのような構成であるので、接触抵抗が低く、
かつ熱処理温度の許容範囲の広い半導体装置を得ること
ができる。
かつ熱処理温度の許容範囲の広い半導体装置を得ること
ができる。
実施例
以下、本発明の一実施例で図面とともに説明する。
（実施例１）
第１図イル第１図ハは本発明の半導体装置の製造方法の
一実施例を示す工程断面図である。
一実施例を示す工程断面図である。
１は不純物濃度１０ｚ を有するｎ型Ｇ ａ Ａ ｓ
基板である（第１図イ）。ｎｍＧａＡｓ基板１の表面に
Ａｕ−Ｇｅ ＝ ８８−１２ （重量比）から力るＡｕ
−Ｇｅ膜２を真空蒸着法で形成する（第１図口）０次に
Ａ ｕ −Ｇ ｏ膜２上にプラダ−ｒ ＣＶ Ｄ法でＳ
ｉ３Ｎ４膜３を２０００人形成する（第１図ハ）０次に
４７０℃で６分間熱処理する０金属表面はポ゛−ルアツ
ブのない平滑な面で、かつ接触抵抗は （４±０．３）Ｘ１０″″６Ω・ｃｄであった。
基板である（第１図イ）。ｎｍＧａＡｓ基板１の表面に
Ａｕ−Ｇｅ ＝ ８８−１２ （重量比）から力るＡｕ
−Ｇｅ膜２を真空蒸着法で形成する（第１図口）０次に
Ａ ｕ −Ｇ ｏ膜２上にプラダ−ｒ ＣＶ Ｄ法でＳ
ｉ３Ｎ４膜３を２０００人形成する（第１図ハ）０次に
４７０℃で６分間熱処理する０金属表面はポ゛−ルアツ
ブのない平滑な面で、かつ接触抵抗は （４±０．３）Ｘ１０″″６Ω・ｃｄであった。
従来方法の５１３Ｎ４膜３を設けずにオーム性接触を形
成する方法と本発明の方法を比較する。
成する方法と本発明の方法を比較する。
第２図に熱処理温度の関係を示す。熱処理時間は全て６
分間である。同図に於て実線は本発明の方法、点線は従
来の方法である。
分間である。同図に於て実線は本発明の方法、点線は従
来の方法である。
第３図に熱処理時間と抵抗の関係を示す。熱処理温度は
従来法１本発明共４８０℃である。
従来法１本発明共４８０℃である。
第２図、第３図から本発明の方法は従来方法に比して接
触抵抗が低く、バラツキが少ない。又熱処理の温度１時
間の許容範囲が広いことが分る。
触抵抗が低く、バラツキが少ない。又熱処理の温度１時
間の許容範囲が広いことが分る。
本発明で上記の様な効果が得られたのは、５１３Ｎ４膜
３により、Ａ ｕ −Ｇ ｏ膜２のボールアップを防止
したためである。
３により、Ａ ｕ −Ｇ ｏ膜２のボールアップを防止
したためである。
（”実施例２）
第４図は本発明の他の実施例である〇
半絶縁Ｇ ａ Ａ ｓ 基板１１にイオン注入法で選
択的にｎ型導電層１２を形成する（第４図イ）。ソース
・ドレイン電極となるオーム性接触を蒸着法でｎ型導電
層内に形成する。２はオーム接触となるＡ ｕ −Ｇ
ｅ膜である（第４図口）０次に半絶縁性Ｇ ａ Ａ ａ
基板１１０表面にプラズマＣＶＤ法で５１３Ｎ４膜
３を形成する（第４図ハ）。５１３Ｎ４膜３に窓開けを
行い、ゲート電極となるＡｌ膜４を形成し、４７０℃で
３分間熱処理する（第４図工）。この熱処理で、ソース
、ドレイン電極となるＡ ｕ −Ｇ ｏ膜２とｎ型導電
層１２が反応し、オーム性接触を形成すると同時にゲー
ト電極となるＡｌ膜４がｎ型導電層１２と良好なショッ
トキ接触を形成する。本発明によれば一回の熱処理でオ
ーム性接触の形成とショットキ接触の安定化を図ること
が出来る。
択的にｎ型導電層１２を形成する（第４図イ）。ソース
・ドレイン電極となるオーム性接触を蒸着法でｎ型導電
層内に形成する。２はオーム接触となるＡ ｕ −Ｇ
ｅ膜である（第４図口）０次に半絶縁性Ｇ ａ Ａ ａ
基板１１０表面にプラズマＣＶＤ法で５１３Ｎ４膜
３を形成する（第４図ハ）。５１３Ｎ４膜３に窓開けを
行い、ゲート電極となるＡｌ膜４を形成し、４７０℃で
３分間熱処理する（第４図工）。この熱処理で、ソース
、ドレイン電極となるＡ ｕ −Ｇ ｏ膜２とｎ型導電
層１２が反応し、オーム性接触を形成すると同時にゲー
ト電極となるＡｌ膜４がｎ型導電層１２と良好なショッ
トキ接触を形成する。本発明によれば一回の熱処理でオ
ーム性接触の形成とショットキ接触の安定化を図ること
が出来る。
なお実施例では基板としてｎ型Ｇ ａ Ａ ｓについて
述べたが、他の化合物半導体にも適用できることは勿論
である・ 発明の効果 以上詳述した様に、化合物半導体にオーム性接触となる
金属膜を形成後、絶縁膜を形成し、しかる後熱処理する
ことにより、接触抵抗が低くかつ熱処理温度、１時間の
許容範囲の広いものが得られる。又ＦＥＴの促進方法に
適用することで、−回の熱処理でオーム性接触の形成と
シコットキ接触の安定化を図ることが出来る。
述べたが、他の化合物半導体にも適用できることは勿論
である・ 発明の効果 以上詳述した様に、化合物半導体にオーム性接触となる
金属膜を形成後、絶縁膜を形成し、しかる後熱処理する
ことにより、接触抵抗が低くかつ熱処理温度、１時間の
許容範囲の広いものが得られる。又ＦＥＴの促進方法に
適用することで、−回の熱処理でオーム性接触の形成と
シコットキ接触の安定化を図ることが出来る。
第１図は本発明の半導体装置の製造方法の一実施例を示
す工程断面図、第２は本発明と従来方法を比較した熱処
理温度と接触抵抗との関係図、第３図はａ本発明と従来
方法を比較した熱処理時間と接触抵抗の関係図、第４図
は本発明の半導体装置の製造方法の他の実施例を示す工
程断面図である０ １・・・・・・ｎ型Ｇ ａ Ａ ｓ基板、２・・・・・
・Ａ ｕ −Ｇ ｏ膜、３・・・・・・Ｓｉ３Ｎ４膜、
４・・・・・・Ａｌ膜、１１・・・・・・半絶縁性Ｇａ
Ａｌ１ 基板、１２・・・・・・ｎ型半導体層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／
−ＣｒｏＬＡｓ：＠Ｊ反
す工程断面図、第２は本発明と従来方法を比較した熱処
理温度と接触抵抗との関係図、第３図はａ本発明と従来
方法を比較した熱処理時間と接触抵抗の関係図、第４図
は本発明の半導体装置の製造方法の他の実施例を示す工
程断面図である０ １・・・・・・ｎ型Ｇ ａ Ａ ｓ基板、２・・・・・
・Ａ ｕ −Ｇ ｏ膜、３・・・・・・Ｓｉ３Ｎ４膜、
４・・・・・・Ａｌ膜、１１・・・・・・半絶縁性Ｇａ
Ａｌ１ 基板、１２・・・・・・ｎ型半導体層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／
−ＣｒｏＬＡｓ：＠Ｊ反
Claims (2)
- （１）III−Ｖ族化合物半導体基体の一主面にオーム性
接触となる金属を設置し、上記オーム性接触となる金属
を設置した基体表面に絶縁膜を形成した後、熱処理して
オーム性電極を形成してなる半導体装置の製造方法。 - （２）III−Ｖ族化合物半導体基体の一主面にソース、
ドレインとなるオーム性接触となる金属を形成する第１
の工程と、上記オーム性接触となる金属を形成した基体
表面に絶縁膜を形成する第２の工程と、ソース、ドレイ
ンとなるオーム性接触金属間の絶縁膜に窓開けし、ゲー
トとなる金属を形成する第３の工程と、上記III−Ｖ族
化合物半導体基体を熱処理する第４の工程を備えた半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24342686A JPS6396914A (ja) | 1986-10-14 | 1986-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24342686A JPS6396914A (ja) | 1986-10-14 | 1986-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6396914A true JPS6396914A (ja) | 1988-04-27 |
Family
ID=17103693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24342686A Pending JPS6396914A (ja) | 1986-10-14 | 1986-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6396914A (ja) |
-
1986
- 1986-10-14 JP JP24342686A patent/JPS6396914A/ja active Pending
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