JPH0434821B2 - - Google Patents
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- JPH0434821B2 JPH0434821B2 JP58032425A JP3242583A JPH0434821B2 JP H0434821 B2 JPH0434821 B2 JP H0434821B2 JP 58032425 A JP58032425 A JP 58032425A JP 3242583 A JP3242583 A JP 3242583A JP H0434821 B2 JPH0434821 B2 JP H0434821B2
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、シヨツトキ型電界効果トランジス
タ、特にドレン耐圧が高く、信頼性に優れたシヨ
ツトキ型電界効果トランジスタの製造方法に関す
る。
タ、特にドレン耐圧が高く、信頼性に優れたシヨ
ツトキ型電界効果トランジスタの製造方法に関す
る。
近年、化合物半導体を使用した電界効果トラン
ジスタの開発は、プロセス技術の進歩に伴つて著
しく進展し、例えば砒化ガリウム（GaAs）を用
いたシヨツトキ型電界効果トランジスタ
（MESFET）に於いて、低雑音用では周波数12G
Hzで雑音指数1.3dB、電力用では、周波数8GHzで
出力20Wが得られる。ところで、上記のような
MESFTに於いて、素子性能及び信頼性の向上を
図る要素としてドレイン耐圧の向上が重要であ
る。ドレイン耐圧は、オーム性接触層に高濃度層
を設けることによつて向上させることができる。
以下に従来のMESFETの製造方法を説明する。
ジスタの開発は、プロセス技術の進歩に伴つて著
しく進展し、例えば砒化ガリウム（GaAs）を用
いたシヨツトキ型電界効果トランジスタ
（MESFET）に於いて、低雑音用では周波数12G
Hzで雑音指数1.3dB、電力用では、周波数8GHzで
出力20Wが得られる。ところで、上記のような
MESFTに於いて、素子性能及び信頼性の向上を
図る要素としてドレイン耐圧の向上が重要であ
る。ドレイン耐圧は、オーム性接触層に高濃度層
を設けることによつて向上させることができる。
以下に従来のMESFETの製造方法を説明する。
即ち、第１図イで、まずGaAs半絶縁性基板１
０上に形成された動作層１１上にオーム性接触層
（N+層）１２をエピタキシヤル成長させる。次
に、このN+層１２上に写真食刻法によりソース、
ドレイン電極のパターニングを行いソース、ドレ
イン金属として例えば金ゲルマニウム（AuGe）
を蒸着する。続いてリフトオフを行い、最後に熱
処理を温度450℃で施して第１図ロのソース電極
１３、ドレイン電極１５を設ける。次に写真食刻
法によりゲード領域のパターニングを行ないN+
層１２、動作層１１の順にエツチングし、第１図
ロのリセス構造を形成する。次いでゲート金属例
えばアルミニウム（Al）を蒸着して第１図ロに
示すゲート電極１４を形成する。第１図ハはN+
層電子濃度分布である。このようにして得られた
MESFETのドレイン耐圧は第１図ニに示すよう
に50個の素子を測定して全て40〜45Vと良好な値
を示す。ドレイン耐圧は第２図に示す回路を用い
て測定した。この測定は、電界効果トランジスタ
（FET）のゲート電極に、直流電源Ｅより抵抗Ｒ
を介して負のバイアスを加えた状態でドレイン電
極に、パルス発生器（PO）から正のパルスをパ
ルス幅0.1μs、duty0.01％で印加してドレイン電
極に、オシロスコープ（OS）を接続してFETの
破壊電圧を調べる方法を用いた。FETのソース
電極は接地される。
０上に形成された動作層１１上にオーム性接触層
（N+層）１２をエピタキシヤル成長させる。次
に、このN+層１２上に写真食刻法によりソース、
ドレイン電極のパターニングを行いソース、ドレ
イン金属として例えば金ゲルマニウム（AuGe）
を蒸着する。続いてリフトオフを行い、最後に熱
処理を温度450℃で施して第１図ロのソース電極
１３、ドレイン電極１５を設ける。次に写真食刻
法によりゲード領域のパターニングを行ないN+
層１２、動作層１１の順にエツチングし、第１図
ロのリセス構造を形成する。次いでゲート金属例
えばアルミニウム（Al）を蒸着して第１図ロに
示すゲート電極１４を形成する。第１図ハはN+
層電子濃度分布である。このようにして得られた
MESFETのドレイン耐圧は第１図ニに示すよう
に50個の素子を測定して全て40〜45Vと良好な値
を示す。ドレイン耐圧は第２図に示す回路を用い
て測定した。この測定は、電界効果トランジスタ
（FET）のゲート電極に、直流電源Ｅより抵抗Ｒ
を介して負のバイアスを加えた状態でドレイン電
極に、パルス発生器（PO）から正のパルスをパ
ルス幅0.1μs、duty0.01％で印加してドレイン電
極に、オシロスコープ（OS）を接続してFETの
破壊電圧を調べる方法を用いた。FETのソース
電極は接地される。
しかしながら、エピタキシヤル成長法を用いて
N+層を形成する場合、以下のような欠点がある。
即ち、まず第１に例えばガリウム（Ga）、三塩化
砒素（AsCl3）等の材料費が高価である。第２に
装置の関係上一回に成長可能な基板枚数が限られ
るため、量産性に欠ける。第３にN+層成長面積
が大きくなるにつれて電子濃度及び厚さにばらつ
きが生じ易く均一性が低下する。このような欠点
を克服するためイオン注入法によりN+層を形成
することが注目され開発されている。この工程に
ついて図面を用いて述べる。第３図イでまず
GaAs半絶縁性基板３０上に形成された動作層３
１上にN+層３２を形成するために例えば加速エ
ネルギー120KeVと250KeV、ドース量いずれも
２×1013ions／cm2のケイ素（Si）イオンを選択注
入した後、850℃の温度でアニールしてSiイオン
を活性化させN+層３２を形成する。次にN+層３
２上にソース、ドレイン電極、動作層３１上にゲ
ート電極を設けて第３図ロに示すMESFETを形
成する。ソース３３、ドレイン３５、ゲート３４
の各電極の金属形成は前述のエピタキシヤル成長
法により形成したMESFETの場合と同じ方法に
よりできる。第３図はハはN+層３２の電子濃度
分布を示す。このMESFETのドレイン耐圧は、
第３図ニに示すように25〜30Vでエピタキシヤル
成長法によつたMESFETのドレイン耐圧と比較
して低い。この欠点が先に述べたエピタキシヤル
成長法によるものと比較して、イオン注入法に幾
多の長所があるにもかかわらず、MESFETへの
実用化を妨げる要因となつていた。
N+層を形成する場合、以下のような欠点がある。
即ち、まず第１に例えばガリウム（Ga）、三塩化
砒素（AsCl3）等の材料費が高価である。第２に
装置の関係上一回に成長可能な基板枚数が限られ
るため、量産性に欠ける。第３にN+層成長面積
が大きくなるにつれて電子濃度及び厚さにばらつ
きが生じ易く均一性が低下する。このような欠点
を克服するためイオン注入法によりN+層を形成
することが注目され開発されている。この工程に
ついて図面を用いて述べる。第３図イでまず
GaAs半絶縁性基板３０上に形成された動作層３
１上にN+層３２を形成するために例えば加速エ
ネルギー120KeVと250KeV、ドース量いずれも
２×1013ions／cm2のケイ素（Si）イオンを選択注
入した後、850℃の温度でアニールしてSiイオン
を活性化させN+層３２を形成する。次にN+層３
２上にソース、ドレイン電極、動作層３１上にゲ
ート電極を設けて第３図ロに示すMESFETを形
成する。ソース３３、ドレイン３５、ゲート３４
の各電極の金属形成は前述のエピタキシヤル成長
法により形成したMESFETの場合と同じ方法に
よりできる。第３図はハはN+層３２の電子濃度
分布を示す。このMESFETのドレイン耐圧は、
第３図ニに示すように25〜30Vでエピタキシヤル
成長法によつたMESFETのドレイン耐圧と比較
して低い。この欠点が先に述べたエピタキシヤル
成長法によるものと比較して、イオン注入法に幾
多の長所があるにもかかわらず、MESFETへの
実用化を妨げる要因となつていた。
従来例で述べたドレイン耐圧が低い原因は、エ
ピタキシヤル成長法により、N+層を形成した電
子濃度分布（第１図ハ）とイオン注入法によつて
N+層を形成した電子濃度分布（第３図ハ）の比
較からイオン注入法を用いた場合は表面付近の電
子濃度が下がつて、空乏層が拡がり易くなり、比
較的低電圧でゲート空乏層端がドレイン電極にま
で達し、局部的に電流が集中して流れて破壊を起
こすためだと考えられる。
ピタキシヤル成長法により、N+層を形成した電
子濃度分布（第１図ハ）とイオン注入法によつて
N+層を形成した電子濃度分布（第３図ハ）の比
較からイオン注入法を用いた場合は表面付近の電
子濃度が下がつて、空乏層が拡がり易くなり、比
較的低電圧でゲート空乏層端がドレイン電極にま
で達し、局部的に電流が集中して流れて破壊を起
こすためだと考えられる。
この発明は上記の欠点を除き、イオン注入法に
よりN+層を形成しながら、ドレイン耐圧を良好
にするように改良された電界効果トランジスタの
製造方法を提供することを目的とする。
よりN+層を形成しながら、ドレイン耐圧を良好
にするように改良された電界効果トランジスタの
製造方法を提供することを目的とする。
この発明は、半絶縁性基板上に設けた動作層表
面、或いは半絶縁性基板表面に、絶縁膜を介して
前段イオン注入を施して不純物濃度分布の頂点
が、絶縁膜と動作層或いは基板との界面付近に位
置するように不純物層を形成した後、この絶縁膜
を除去し、形成された不純物層に表面から少なく
とも一回の後段イオン注入を施してソース、ドレ
イン領域の高濃度層を形成することを特徴とする
電界効果トランジスタの製造方法、或いは半絶縁
性基板上に設けた動作層と絶縁膜との界面の不純
物濃度或いは半絶縁性基板と絶縁膜との界面の不
純物濃度を前段イオン注入イオン種のピーク濃度
との比が80％以上になるように前段イオン注入を
施すことを特徴とする電界効果トランジスタの製
造方法にある。
面、或いは半絶縁性基板表面に、絶縁膜を介して
前段イオン注入を施して不純物濃度分布の頂点
が、絶縁膜と動作層或いは基板との界面付近に位
置するように不純物層を形成した後、この絶縁膜
を除去し、形成された不純物層に表面から少なく
とも一回の後段イオン注入を施してソース、ドレ
イン領域の高濃度層を形成することを特徴とする
電界効果トランジスタの製造方法、或いは半絶縁
性基板上に設けた動作層と絶縁膜との界面の不純
物濃度或いは半絶縁性基板と絶縁膜との界面の不
純物濃度を前段イオン注入イオン種のピーク濃度
との比が80％以上になるように前段イオン注入を
施すことを特徴とする電界効果トランジスタの製
造方法にある。
以下図面を参照して本発明の実施例を詳細に説
明する。
明する。
実施例 １
第４図イでGaAs半絶縁性基板４０上に、エピ
タキシヤル成長法或いはイオン注入法により設け
た動作層４１上にオーム性接触層（N+層）を形
成するために、まずスパツタ法或いはCVD法を
用いて絶縁膜例えば酸化膜（SiO2）４６を厚さ
500Å堆積させた後、前段イオン注入として加速
エネルギー50KeV、ドース量1.4×1013ions／cm2
でSiイオンを選択注入して不純物層４７を形成す
る。この不純物濃度分布を第４図ロの曲線に示
す。不純物層４７表面の不純物濃度は下つていな
い。これはSiO2の厚さによつて不純物濃度分布
の頂点が絶縁膜と動作層との界面に位置するため
である。次に第４図ハに示すようにSiO2膜４６
を希フツ酸でエツチングして除去する。次に不純
物層４７に表面から少なくとも一回の後段イオン
注入として加速エネルギ120KeVと250KeV、ド
ース量はいずれも２×1013ions／cm2でSiイオンを
選択注入する。この不純物濃度分布を第４図ニに
示す。次いで温度850℃でアニールを行つてSiイ
オンを活性化させて第４図ホに示すようにソー
ス、ドレイン領域の高濃度層であるN+層４２を
形成する。このようにして得られたN+層４２の
電子濃度分布を第４図ヘに示す。次にN+層４２
上に写真食刻法によりソース、ドレイン電極のパ
ターニングを行いAuGeを蒸着する。続いてリフ
トオフを行つて温度450℃で合金化してソース電
極４３、ドレイン電極４５を形成する。次に同じ
く写真食刻法により動作層４１上にゲート領域の
パターニングを行いAlを蒸着して最後にリフト
オフを行つてゲート電極４４を形成して第４図ト
に示すMESFETを得る。この例で得られた
MESFETのドレイン耐圧は第４図チに示すよう
に40〜45Vでエピタキシヤル成長法により形成さ
れたMESFETのドレイン耐圧（第４図ニ）と比
較して何ら遜色なく良好な値である。
タキシヤル成長法或いはイオン注入法により設け
た動作層４１上にオーム性接触層（N+層）を形
成するために、まずスパツタ法或いはCVD法を
用いて絶縁膜例えば酸化膜（SiO2）４６を厚さ
500Å堆積させた後、前段イオン注入として加速
エネルギー50KeV、ドース量1.4×1013ions／cm2
でSiイオンを選択注入して不純物層４７を形成す
る。この不純物濃度分布を第４図ロの曲線に示
す。不純物層４７表面の不純物濃度は下つていな
い。これはSiO2の厚さによつて不純物濃度分布
の頂点が絶縁膜と動作層との界面に位置するため
である。次に第４図ハに示すようにSiO2膜４６
を希フツ酸でエツチングして除去する。次に不純
物層４７に表面から少なくとも一回の後段イオン
注入として加速エネルギ120KeVと250KeV、ド
ース量はいずれも２×1013ions／cm2でSiイオンを
選択注入する。この不純物濃度分布を第４図ニに
示す。次いで温度850℃でアニールを行つてSiイ
オンを活性化させて第４図ホに示すようにソー
ス、ドレイン領域の高濃度層であるN+層４２を
形成する。このようにして得られたN+層４２の
電子濃度分布を第４図ヘに示す。次にN+層４２
上に写真食刻法によりソース、ドレイン電極のパ
ターニングを行いAuGeを蒸着する。続いてリフ
トオフを行つて温度450℃で合金化してソース電
極４３、ドレイン電極４５を形成する。次に同じ
く写真食刻法により動作層４１上にゲート領域の
パターニングを行いAlを蒸着して最後にリフト
オフを行つてゲート電極４４を形成して第４図ト
に示すMESFETを得る。この例で得られた
MESFETのドレイン耐圧は第４図チに示すよう
に40〜45Vでエピタキシヤル成長法により形成さ
れたMESFETのドレイン耐圧（第４図ニ）と比
較して何ら遜色なく良好な値である。
実施例 ２
上記実施例では半絶縁性基板上に設けた動作層
にN+層を形成する方法を述べたが以下の工程に
従つても良い。即ち、第５図イでまずGaAs半絶
縁性基板５０上にオーム性接触層（N+層）を形
成するためにスパツタ法或いはCVD法により
SiO2膜５６を厚さ500Å堆積させた後、前段イオ
ン注入として加速エネルギ50KeV、ドース量２
×1013ions／cm2でSiイオンを選択注入して不純物
層５７を形成する。この不純物層の濃度分布を第
５図ロの曲線に示す。次に第５図ハに示すように
SiO2膜５６を希フツ酸でエツチングして除去す
る。次に不純物層５７に表面から少なくとも一回
の後段イオン注入として加速エネルギ120KeVと
250KeV、ドース量いずれも２×1013ions／cm2で
Siイオンを選択注入する。この不純物濃度分布を
第５図ニに示す。次に動作層５１を形成するため
に例えば140KeV、ドース量３×1012ions／cm2で
Siイオンを注入する。
にN+層を形成する方法を述べたが以下の工程に
従つても良い。即ち、第５図イでまずGaAs半絶
縁性基板５０上にオーム性接触層（N+層）を形
成するためにスパツタ法或いはCVD法により
SiO2膜５６を厚さ500Å堆積させた後、前段イオ
ン注入として加速エネルギ50KeV、ドース量２
×1013ions／cm2でSiイオンを選択注入して不純物
層５７を形成する。この不純物層の濃度分布を第
５図ロの曲線に示す。次に第５図ハに示すように
SiO2膜５６を希フツ酸でエツチングして除去す
る。次に不純物層５７に表面から少なくとも一回
の後段イオン注入として加速エネルギ120KeVと
250KeV、ドース量いずれも２×1013ions／cm2で
Siイオンを選択注入する。この不純物濃度分布を
第５図ニに示す。次に動作層５１を形成するため
に例えば140KeV、ドース量３×1012ions／cm2で
Siイオンを注入する。
次いで温度850℃でアニールを行つてSiイオン
を活性化させて第５図ホに示すようにソース、ド
レイン領域の高濃度層であるN+層５２、動作層
５１を形成する。こようにして得られたN+層の
電子濃度分布は第５図ヘに示すように表面付近の
電子濃度の低下は見られない。次に、N+層５２
及び動作層５１上にソース、ドレイン、ゲートの
各電極を設けて第５図トに示すようにMESFET
を形成する。但しソース５３、ドレイン５５、ゲ
ート５４の各電極の金属形成方法は、前述の実施
例１と同様である。このようにして得られた
MESFETのドレイン耐圧は第５図チに示すよう
に実施例１と同様、40〜45Vでエピタキシヤル成
長法を用いた場合と比較して遜色なく良好な値で
ある。さらに絶縁膜の厚さとイオン注入条件等を
変えて種々の試作を行つた結果、第６図に示すよ
うに、半絶縁性基板上に設けた動作層と絶縁膜と
の界面の不純物濃度と前段イオン注入イオン種の
ピーク濃度との比（Npi）或いは半絶縁性基板と
絶縁膜との界面の不純物濃度と前段イオン注入イ
オン種のピーク濃度との比を（Npi）が100％の
ときドレイン耐圧45Vが得られている。またNpi
が80％の点では40V、それ以下ではドレイン耐圧
の低下が著しい。したがつてNpiは80％以下にし
ないことが条件となる。
を活性化させて第５図ホに示すようにソース、ド
レイン領域の高濃度層であるN+層５２、動作層
５１を形成する。こようにして得られたN+層の
電子濃度分布は第５図ヘに示すように表面付近の
電子濃度の低下は見られない。次に、N+層５２
及び動作層５１上にソース、ドレイン、ゲートの
各電極を設けて第５図トに示すようにMESFET
を形成する。但しソース５３、ドレイン５５、ゲ
ート５４の各電極の金属形成方法は、前述の実施
例１と同様である。このようにして得られた
MESFETのドレイン耐圧は第５図チに示すよう
に実施例１と同様、40〜45Vでエピタキシヤル成
長法を用いた場合と比較して遜色なく良好な値で
ある。さらに絶縁膜の厚さとイオン注入条件等を
変えて種々の試作を行つた結果、第６図に示すよ
うに、半絶縁性基板上に設けた動作層と絶縁膜と
の界面の不純物濃度と前段イオン注入イオン種の
ピーク濃度との比（Npi）或いは半絶縁性基板と
絶縁膜との界面の不純物濃度と前段イオン注入イ
オン種のピーク濃度との比を（Npi）が100％の
ときドレイン耐圧45Vが得られている。またNpi
が80％の点では40V、それ以下ではドレイン耐圧
の低下が著しい。したがつてNpiは80％以下にし
ないことが条件となる。
この実施例で注入イオンはSiを用いたが、その
他に硫黄（Ｓ）、セレン（Se）等を使つても良
い。或いはこれらの組合わせ例えば前段イオン注
入にSiを、後段イオン注入にＳを使用しても差し
支えない。加速エネルギ及びドース量は50KeV、
120KeV、250KeV、1.4×1013ions／cm2、２×
1013ions／cm2としたが、この値に限定されること
はない。後段イオン注入は一回に限られず例えば
動作層の厚さを考慮した場合、所望の厚みが得ら
れるまで何回行つても良い。絶縁膜はSiO2に限
られず窒化膜（Si3N4）等を用いても良い。
他に硫黄（Ｓ）、セレン（Se）等を使つても良
い。或いはこれらの組合わせ例えば前段イオン注
入にSiを、後段イオン注入にＳを使用しても差し
支えない。加速エネルギ及びドース量は50KeV、
120KeV、250KeV、1.4×1013ions／cm2、２×
1013ions／cm2としたが、この値に限定されること
はない。後段イオン注入は一回に限られず例えば
動作層の厚さを考慮した場合、所望の厚みが得ら
れるまで何回行つても良い。絶縁膜はSiO2に限
られず窒化膜（Si3N4）等を用いても良い。
以上述べたようにこの発明によれば、絶縁膜を
介した前段イオン注入により電子濃度のピークを
結晶表面付近におくように設定した後、絶縁膜を
除去し、後段イオン注入及びアニールを行うこと
によつて、ドレイン耐圧が高く、信頼性に優れた
MESFETを高歩留り、低価格で再現性良く製造
することができる。このことは、例えば前記第３
図ニと第４図チ、第５図チのドレイン耐圧を比較
すると、第３図に係るイオン注入例では25〜30V
だつたのに対し、この発明に係るイオン注入例で
は40〜45Vを得ており、大幅に改善していること
から明らかである。また、この発明では表面付近
の電子濃度低下部分を除去するので、オーム性電
極の接触抵抗の低減を図る利点もある。
介した前段イオン注入により電子濃度のピークを
結晶表面付近におくように設定した後、絶縁膜を
除去し、後段イオン注入及びアニールを行うこと
によつて、ドレイン耐圧が高く、信頼性に優れた
MESFETを高歩留り、低価格で再現性良く製造
することができる。このことは、例えば前記第３
図ニと第４図チ、第５図チのドレイン耐圧を比較
すると、第３図に係るイオン注入例では25〜30V
だつたのに対し、この発明に係るイオン注入例で
は40〜45Vを得ており、大幅に改善していること
から明らかである。また、この発明では表面付近
の電子濃度低下部分を除去するので、オーム性電
極の接触抵抗の低減を図る利点もある。
第１図イ，ロ及び第３図イ，ロはそれぞれ従来
のMESFETの製造工程で得られる半製品断面図、
第１図ハ及び第３図ハはそれぞれ従来のN+層の
電子濃度分布を示す図、第１図ニ及び第３図ニは
それぞれ従来のMESFETのドレイン耐圧を示す
度数分布図、第２図はFETのドレイン耐圧を測
定する回路図、第４図イ，ハ，ホ，ト及び第５図
イ，ハ，ホ，トはそれぞれ本発明の実施例に係る
MESFETの製造工程で得られる半製品断面図、
第４図ロ，ニ及び第５図ロ，ニはそれぞれ本発明
の実施例に係る不純物層の不純物濃度分布を示す
図、第４図ヘ及び第５図ヘはそれぞれ本発明の実
施例に係るN+層の電子濃度分布を示す図、第４
図チ及び第５図チはそれぞれ本発明の実施例に係
るMESFETのドレイン耐圧を示す度数分布図、
第６図は本発明の実施例に係るMESFETのドレ
イン耐圧のNpi依存性を示す図である。 １０，３０，４０，５０……GaAs半絶縁性基
板、１１，３１，４１，５１……動作層、１２，
３２，４２，５２……オーム性接触層（N+層）、
１３，３３，４３，５３……ソース電極、１４，
３４，４４，５４……ゲート電極、１５，３５，
４５，５５……ドレイン電極、４６，５６……
SiO2膜、４７，５７……前段イオン注入に係る
不純物層。
のMESFETの製造工程で得られる半製品断面図、
第１図ハ及び第３図ハはそれぞれ従来のN+層の
電子濃度分布を示す図、第１図ニ及び第３図ニは
それぞれ従来のMESFETのドレイン耐圧を示す
度数分布図、第２図はFETのドレイン耐圧を測
定する回路図、第４図イ，ハ，ホ，ト及び第５図
イ，ハ，ホ，トはそれぞれ本発明の実施例に係る
MESFETの製造工程で得られる半製品断面図、
第４図ロ，ニ及び第５図ロ，ニはそれぞれ本発明
の実施例に係る不純物層の不純物濃度分布を示す
図、第４図ヘ及び第５図ヘはそれぞれ本発明の実
施例に係るN+層の電子濃度分布を示す図、第４
図チ及び第５図チはそれぞれ本発明の実施例に係
るMESFETのドレイン耐圧を示す度数分布図、
第６図は本発明の実施例に係るMESFETのドレ
イン耐圧のNpi依存性を示す図である。 １０，３０，４０，５０……GaAs半絶縁性基
板、１１，３１，４１，５１……動作層、１２，
３２，４２，５２……オーム性接触層（N+層）、
１３，３３，４３，５３……ソース電極、１４，
３４，４４，５４……ゲート電極、１５，３５，
４５，５５……ドレイン電極、４６，５６……
SiO2膜、４７，５７……前段イオン注入に係る
不純物層。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性基板上に設けた動作層表面或いは半
絶縁性基板表面に、絶縁膜を介して前段イオン注
入を施して不純物濃度分布の頂点が、絶縁膜と動
作層或いは基板との界面付近に位置するように不
純物層を形成した後、この絶縁膜を除去し、形成
された不純物層に表面から少なくとも一回の後段
イオン注入を施してソース、ドレイン領域の高濃
度層を形成することを特徴とする電界効果トラン
ジスタの製造方法。 ２ 半絶縁性基板上に設けた動作層と絶縁膜との
界面の不純物濃度、或いは半絶縁性基板と絶縁膜
との界面の不純物濃度と前段イオン注入イオン種
のピーク濃度との比が80％以上となるように前段
イオン注入を施すことを特徴とする特許請求の範
囲第１項記載の電界効果トランジスタの製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032425A JPS59158565A (ja) | 1983-02-28 | 1983-02-28 | 電界効果トランジスタの製造方法 |
| US06/583,746 US4519127A (en) | 1983-02-28 | 1984-02-27 | Method of manufacturing a MESFET by controlling implanted peak surface dopants |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032425A JPS59158565A (ja) | 1983-02-28 | 1983-02-28 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59158565A JPS59158565A (ja) | 1984-09-08 |
| JPH0434821B2 true JPH0434821B2 (ja) | 1992-06-09 |
Family
ID=12358594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58032425A Granted JPS59158565A (ja) | 1983-02-28 | 1983-02-28 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158565A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182575A (ja) * | 1983-04-01 | 1984-10-17 | Fujitsu Ltd | 電界効果型半導体装置 |
| JPH0712046B2 (ja) * | 1986-06-17 | 1995-02-08 | 松下電子工業株式会社 | 電界効果トランジスタの製造方法 |
-
1983
- 1983-02-28 JP JP58032425A patent/JPS59158565A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59158565A (ja) | 1984-09-08 |
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