JPH01158778A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01158778A JPH01158778A JP31801887A JP31801887A JPH01158778A JP H01158778 A JPH01158778 A JP H01158778A JP 31801887 A JP31801887 A JP 31801887A JP 31801887 A JP31801887 A JP 31801887A JP H01158778 A JPH01158778 A JP H01158778A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title description 15
- 239000012535 impurity Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000010438 heat treatment Methods 0.000 claims description 16
- 230000003213 activating effect Effects 0.000 claims description 3
- 238000000137 annealing Methods 0.000 abstract description 29
- 238000000034 method Methods 0.000 abstract description 26
- 230000000694 effects Effects 0.000 abstract description 12
- 238000002513 implantation Methods 0.000 abstract description 12
- 150000002500 ions Chemical class 0.000 abstract description 10
- 230000001681 protective effect Effects 0.000 abstract description 9
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910020286 SiOxNy Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法、特にＬＤＤ構造ＭＥＳＦＥＴの
製造方法に関し、 アニール温度の設定を自在にしてアニール効果を高め、
高速性を充分に発揮させたＬＤＤ構造のＭＥＳ ＦＥ
Ｔを提供することを目的とし、半導体基板表面に形成さ
れた所定の距離を隔てた第１のソース、ドレイン領域に
不純物を導入し高温熱処理を施して不純物を活性化する
工程と、該高温熱処理後に、該第１のソース、ドレイン
領域の間の半導体基板上に前記所定の距離より短い幅の
ショットキーゲート電極を形成する工程と、該ショット
キーゲート電極をマスクにして、少なくとも該ショット
キーゲート電極と第１のドレイン領域との間の半導体基
板表面の第２のドレイン領域に不純物を注入し、該第１
のドレイン領域よりも低濃度の第２のドレイン領域を形
成する工程とを有して構成している。
製造方法に関し、 アニール温度の設定を自在にしてアニール効果を高め、
高速性を充分に発揮させたＬＤＤ構造のＭＥＳ ＦＥ
Ｔを提供することを目的とし、半導体基板表面に形成さ
れた所定の距離を隔てた第１のソース、ドレイン領域に
不純物を導入し高温熱処理を施して不純物を活性化する
工程と、該高温熱処理後に、該第１のソース、ドレイン
領域の間の半導体基板上に前記所定の距離より短い幅の
ショットキーゲート電極を形成する工程と、該ショット
キーゲート電極をマスクにして、少なくとも該ショット
キーゲート電極と第１のドレイン領域との間の半導体基
板表面の第２のドレイン領域に不純物を注入し、該第１
のドレイン領域よりも低濃度の第２のドレイン領域を形
成する工程とを有して構成している。
本発明は、半導体装置の製造方法に関し、特に、ＬＤＤ
構造ＭＥＳ ＦＥＴの製造方法に関する。
構造ＭＥＳ ＦＥＴの製造方法に関する。
ショットキーゲートＦ Ｅ Ｔ （Ｓｃｈｏｔｔｋｙ
ｇａｔｅ ＦＥＴ）は、金属と半導体との接触からな
るショットキー接触をゲートとする一種の接合型ＦＥＴ
であり、Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ （ｍｅｔａｌ ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）とも呼ばれてい
る。ＭＥＳ ＦＥＴは、構造や製造工程が簡単なため
ゲート長の微細化に適し、特に、電子移動度に優れたＧ
ａＡｓ基板を用いたＭＥＳ ＦＥＴは高周波域で動作
する素子として、あるいは高速動作型の集積回路として
活用される。
ｇａｔｅ ＦＥＴ）は、金属と半導体との接触からな
るショットキー接触をゲートとする一種の接合型ＦＥＴ
であり、Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ （ｍｅｔａｌ ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）とも呼ばれてい
る。ＭＥＳ ＦＥＴは、構造や製造工程が簡単なため
ゲート長の微細化に適し、特に、電子移動度に優れたＧ
ａＡｓ基板を用いたＭＥＳ ＦＥＴは高周波域で動作
する素子として、あるいは高速動作型の集積回路として
活用される。
ところで、ゲート長を微細化していくと闇値電圧が負側
にシフトしたり、相互コンダクタンスｇｍが低下すると
いったいわゆる短チャンネル効果（ｓｈｏｒｔ ｃｈａ
ｎｎｅｌ ｅｆｆｅｃｔ）が発生し、高速動作が制限さ
れる。
にシフトしたり、相互コンダクタンスｇｍが低下すると
いったいわゆる短チャンネル効果（ｓｈｏｒｔ ｃｈａ
ｎｎｅｌ ｅｆｆｅｃｔ）が発生し、高速動作が制限さ
れる。
そこで、従来からＭＥＳ ＦＥＴのゲートとソース、
ドレイン間のバルク内に異なった濃度の不純物拡散層を
設けて、短チヤネル効果を回避したいわゆるＬ Ｄ Ｄ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の
ＭＥＳ ＦＥＴが作られている。
ドレイン間のバルク内に異なった濃度の不純物拡散層を
設けて、短チヤネル効果を回避したいわゆるＬ Ｄ Ｄ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の
ＭＥＳ ＦＥＴが作られている。
第２図は従来のＬＤＤ構造ＭＥＳ ＦＥＴを示す構造
図である。第２図において、１は半絶縁性ＧａＡｓの基
板、２はチャネル層、３は第１のソース領域、４は第２
のソース領域、５は第１のドレイン領域、６は第２のド
レイン領域、７はショソトキーゲ−１・、８．９はそれ
ぞれソースおよびドレイン電極としてのオーミック電極
である。なお、図中、チャネルＮ２、第１のソース領域
３、第２のソース領域４、第１のドレイン領域５および
第２のドレイン領域６に記入された記号ｎ、ｎ’、ｎ゛
は、”Ｊ電型を示すとともに、注入された不純物の濃度
がｎ＜ｎ ’ ＜ｎ＋の関係にあることを示している。
図である。第２図において、１は半絶縁性ＧａＡｓの基
板、２はチャネル層、３は第１のソース領域、４は第２
のソース領域、５は第１のドレイン領域、６は第２のド
レイン領域、７はショソトキーゲ−１・、８．９はそれ
ぞれソースおよびドレイン電極としてのオーミック電極
である。なお、図中、チャネルＮ２、第１のソース領域
３、第２のソース領域４、第１のドレイン領域５および
第２のドレイン領域６に記入された記号ｎ、ｎ’、ｎ゛
は、”Ｊ電型を示すとともに、注入された不純物の濃度
がｎ＜ｎ ’ ＜ｎ＋の関係にあることを示している。
このようなＬＤＤ構造ＭＥＳ ＦＥＴは、例えば第３
図（ａ）〜（ｇ）に示すような工程を経て製造される。
図（ａ）〜（ｇ）に示すような工程を経て製造される。
（１）第３図（ａ）において、注入マスクＭ１を介して
基板１に選択イオンが注入され、チャネル層２が形成さ
れる。
基板１に選択イオンが注入され、チャネル層２が形成さ
れる。
（ＩＩ）第３図（ｂ）において、形成されたチャネル層
２上に高融点金属（例えばタングステンシリサイドＷＳ
ｉ）をデポし、ショットキーゲート７を形成する。
２上に高融点金属（例えばタングステンシリサイドＷＳ
ｉ）をデポし、ショットキーゲート７を形成する。
（ＩＩＩ） 第３図（ｃ）において、ショットキーゲー
ト７の両サイドにｔ＝２５００人程度のＳｉＯ□サイド
ウオールＭ２を設け、 （ＩＶ）第３図（ｄ）において、注入マスクＭ３を介し
て選択イオンを注入し、第１のソース領域３および第１
のドレイン領域５を形成する。
ト７の両サイドにｔ＝２５００人程度のＳｉＯ□サイド
ウオールＭ２を設け、 （ＩＶ）第３図（ｄ）において、注入マスクＭ３を介し
て選択イオンを注入し、第１のソース領域３および第１
のドレイン領域５を形成する。
（Ｖ）第３図（ｅ）において、サイドウオールＭ２を除
去後、ショットキーゲート７を用いたセルフアライメン
ト方式で選択イオンを注入し、第１のソース領域３およ
び第１のドレイン領域５の不純物濃度を高めるとともに
、第１のソース領域３および第１のドレイン領域５とチ
ャネル層２の間に第２のソース領域４および第２のドレ
イン領域６を形成する。
去後、ショットキーゲート７を用いたセルフアライメン
ト方式で選択イオンを注入し、第１のソース領域３およ
び第１のドレイン領域５の不純物濃度を高めるとともに
、第１のソース領域３および第１のドレイン領域５とチ
ャネル層２の間に第２のソース領域４および第２のドレ
イン領域６を形成する。
（Ｖｌ）第３図（ｆ）において、注入マスクＭ３を除去
して熱処理保護膜Ｍ４て基板表面を覆い、上記（Ｉ）、
（ＩＶ）、（Ｖ）で注入された不純物の電気的活性化の
ためのアニール処理を行う。
して熱処理保護膜Ｍ４て基板表面を覆い、上記（Ｉ）、
（ＩＶ）、（Ｖ）で注入された不純物の電気的活性化の
ためのアニール処理を行う。
（■）第３図（ｇ）において、最後に、第１のソース領
域３、第１のドレイン領域５の各々にオーミック電極８
、オーミック電極９を形成してＬＤＤ構造ＭＥＳ Ｆ
ＥＴが完成する。
域３、第１のドレイン領域５の各々にオーミック電極８
、オーミック電極９を形成してＬＤＤ構造ＭＥＳ Ｆ
ＥＴが完成する。
しかしながら、このような従来の半導体装置の製造方法
にあっては、工程（１）〜（Ｖ）の後に、工程（Ｖｌ）
を実行してチャネル層２、第１のソース領域３、第２の
ソース領域４、第１のドレイン領域５および第２のドレ
イン領域６に対する熱処理（アニール処理）を行う方法
であったため、そのアニール温度の上限がショットキー
ゲート７の特性劣化を招かない温度（例えば、約８００
℃）で制限されてしまい、充分なアニール効果を上げる
ことができないといった問題点があった。
にあっては、工程（１）〜（Ｖ）の後に、工程（Ｖｌ）
を実行してチャネル層２、第１のソース領域３、第２の
ソース領域４、第１のドレイン領域５および第２のドレ
イン領域６に対する熱処理（アニール処理）を行う方法
であったため、そのアニール温度の上限がショットキー
ゲート７の特性劣化を招かない温度（例えば、約８００
℃）で制限されてしまい、充分なアニール効果を上げる
ことができないといった問題点があった。
その結果、第１のソース領域３や第１のＩＳレイン領域
５のシート抵抗（すなわち、ソースおよびドレイン抵抗
）の低減化が制限され、相互コンダクタンスｇｍが抑制
されて本来のＭＥＳ ＦＥＴの特長である高速性が充
分に発揮できなかった。
５のシート抵抗（すなわち、ソースおよびドレイン抵抗
）の低減化が制限され、相互コンダクタンスｇｍが抑制
されて本来のＭＥＳ ＦＥＴの特長である高速性が充
分に発揮できなかった。
本発明は、このような問題点に鑑みてなされたもので、
少なくともソース領域やドレイン領域に対するアニール
処理工程を、ショットキーゲート形成以前に行うことに
より、アニール温度の設定を自在にしてアニール効果を
高め、高速性を充分に発揮させたＬＤＤ構造のＭＥＳ
ＦＥＴを提供することを目的としている。
少なくともソース領域やドレイン領域に対するアニール
処理工程を、ショットキーゲート形成以前に行うことに
より、アニール温度の設定を自在にしてアニール効果を
高め、高速性を充分に発揮させたＬＤＤ構造のＭＥＳ
ＦＥＴを提供することを目的としている。
本発明では、上記目的を達成するために、半導体基板表
面に形成された所定の距離を隔てた第１のソース、ドレ
イン領域１５．１６に不純物を導入し高温熱処理を施し
て不純物を活性化する工程と、該高温熱処理後に、該第
１のソース、ドレイン領域の間の半導体基板上に前記所
定の距離より短い幅のショットキーゲート電極を形成す
る工程と、該ショットキーゲート電極をマスクにして、
少なくとも該ショットキーゲート電極と第１のドレイン
領域との間の半導体基板表面の第２のドレイン領域２１
に不純物を注入し、該第１のドレイン領域よりも低濃度
の第２のドレイン領域を形成する工程とを有して構成し
ている。
面に形成された所定の距離を隔てた第１のソース、ドレ
イン領域１５．１６に不純物を導入し高温熱処理を施し
て不純物を活性化する工程と、該高温熱処理後に、該第
１のソース、ドレイン領域の間の半導体基板上に前記所
定の距離より短い幅のショットキーゲート電極を形成す
る工程と、該ショットキーゲート電極をマスクにして、
少なくとも該ショットキーゲート電極と第１のドレイン
領域との間の半導体基板表面の第２のドレイン領域２１
に不純物を注入し、該第１のドレイン領域よりも低濃度
の第２のドレイン領域を形成する工程とを有して構成し
ている。
本発明では、高濃度にずべきソース領域やドレイン領域
に対するアニール処理の工程が終了してから、ショット
キーゲ−１−が形成される。
に対するアニール処理の工程が終了してから、ショット
キーゲ−１−が形成される。
したがって、ショットキーゲートの温度特性に制限され
ることなくアニール温度を自在に設定することができる
。その結果ソース領域やドレイン領域を電気的に充分に
活性化させることができ、ソース抵抗やドレイン抵抗を
低減して高速性を充分に発揮させることができる。
ることなくアニール温度を自在に設定することができる
。その結果ソース領域やドレイン領域を電気的に充分に
活性化させることができ、ソース抵抗やドレイン抵抗を
低減して高速性を充分に発揮させることができる。
以下、本発明を図面に基づいて説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例を示す図であ
り、ＬＤＤ構造ＭＥＳ ＦＥＴを製造するときの各プ
ロセスを示す図である。以下、各工程順に説明する。
り、ＬＤＤ構造ＭＥＳ ＦＥＴを製造するときの各プ
ロセスを示す図である。以下、各工程順に説明する。
第１図（ａ）の工程
まず、半絶縁性ＧａＡｓの半導体基板（Ｓ、 Ｉ−Ｇａ
Ａｓ）１０上に開口部１１ａを有する注入マスク１１を
設け、この開口部１１ａを介して選択イオン（例えばＳ
ｉ）を注入する。なお、このときの注入エネルギーは約
３０ Ｋ ｅｙ、ドーズ量は約２Ｘ１０”ＣＩＩ＋−２
である。この工程の結果、半導体基板１０のバルク内に
は不純物濃度ｎのチャネル層１２が形成される。
Ａｓ）１０上に開口部１１ａを有する注入マスク１１を
設け、この開口部１１ａを介して選択イオン（例えばＳ
ｉ）を注入する。なお、このときの注入エネルギーは約
３０ Ｋ ｅｙ、ドーズ量は約２Ｘ１０”ＣＩＩ＋−２
である。この工程の結果、半導体基板１０のバルク内に
は不純物濃度ｎのチャネル層１２が形成される。
第１図（ｂ）の工程
次に、注入マスター１を除去した後、半導体基板１０上
に膜厚約３００人のＡβＮ膜１３をデポし、このＡＮＮ
膜１３の上に注入マスター４を設ける。注入マスク１４
には２ケ所の開口部１４ａ、１４ｂが形成されており、
この開口部１４ａ、１４ｂを介して選択イオン（例えば
Ｓｔ）が注入される。なお、このときのドーズ量は先の
工程よりも多い約４ＸｌＯ”ｃｍ−２であり、また、注
入エネルギーも先の工程よりも大きな約１２０ Ｒｅｖ
である。したがって、チャネル層１２の両外側域の半導
体基板１０表面にはバルク内深く濃度の高い不純物層が
形成され、これらの不純物層は、互いに所定の距離Ａだ
け隔てられた不純物濃度ｎ”の第１のソース領域１５お
よび第１のドレイン領域１６を形成する。なお、第１の
ソース領域１５および第１のドレイン領域１６は本発明
の要旨で述べた第１のソース、ドレイン領域を構成して
いる。
に膜厚約３００人のＡβＮ膜１３をデポし、このＡＮＮ
膜１３の上に注入マスター４を設ける。注入マスク１４
には２ケ所の開口部１４ａ、１４ｂが形成されており、
この開口部１４ａ、１４ｂを介して選択イオン（例えば
Ｓｔ）が注入される。なお、このときのドーズ量は先の
工程よりも多い約４ＸｌＯ”ｃｍ−２であり、また、注
入エネルギーも先の工程よりも大きな約１２０ Ｒｅｖ
である。したがって、チャネル層１２の両外側域の半導
体基板１０表面にはバルク内深く濃度の高い不純物層が
形成され、これらの不純物層は、互いに所定の距離Ａだ
け隔てられた不純物濃度ｎ”の第１のソース領域１５お
よび第１のドレイン領域１６を形成する。なお、第１の
ソース領域１５および第１のドレイン領域１６は本発明
の要旨で述べた第１のソース、ドレイン領域を構成して
いる。
第１図（ｃ）の工王
注入マスク１４を除去後、ＡβＮβＮ膜上３上ｉＯ□の
熱処理保護膜１７を配し、アニール処理（高温熱処理）
を行う。このときのアニール諸元は、チャネル層１２や
第１のソース領域１５および第１のドレイン領域１６に
既に先の工程で注入されている不純物の電気的活性化に
必要な最適なものが選択され、例えば、１１００°Ｃで
５秒間のアニール処理が行われる。
熱処理保護膜１７を配し、アニール処理（高温熱処理）
を行う。このときのアニール諸元は、チャネル層１２や
第１のソース領域１５および第１のドレイン領域１６に
既に先の工程で注入されている不純物の電気的活性化に
必要な最適なものが選択され、例えば、１１００°Ｃで
５秒間のアニール処理が行われる。
すなわち、従来ではショットキーゲートの温度特性によ
って例えば８００℃に制限されていたものが、本実施例
では、それよりも高温でアニール処理が実行され、その
結果、第１のソース領域１５や第１のドレイン領域１６
の不純物が充分に電気的活性化し、ソース抵抗およびド
レイン抵抗を低減することができる。
って例えば８００℃に制限されていたものが、本実施例
では、それよりも高温でアニール処理が実行され、その
結果、第１のソース領域１５や第１のドレイン領域１６
の不純物が充分に電気的活性化し、ソース抵抗およびド
レイン抵抗を低減することができる。
第１図（ｄ）の工程
その後、熱処理保護膜１７およびＡｌＮ膜１３を除去し
、半導体基板１０上に注入マスク１８を設けるとともに
、チャネル層１２上にタングステンシリサイドＷＳｉを
厚さ約４０００人でデポしてショットキーゲート１９を
形成する。なお、このときのデポ面積は、チャネル層１
２の両側に形成された第１のソース領域１５および第１
のドレイン領域１６から間隔ｐだけ中央寄りに設定され
る。これにより、第１のソース領域１５および第１のド
レイン領域１６の間の半導体基板１０上に、前記所定の
距離Ａより短い幅Ｗのショットキーゲート１９が形成さ
れることとなる。
、半導体基板１０上に注入マスク１８を設けるとともに
、チャネル層１２上にタングステンシリサイドＷＳｉを
厚さ約４０００人でデポしてショットキーゲート１９を
形成する。なお、このときのデポ面積は、チャネル層１
２の両側に形成された第１のソース領域１５および第１
のドレイン領域１６から間隔ｐだけ中央寄りに設定され
る。これにより、第１のソース領域１５および第１のド
レイン領域１６の間の半導体基板１０上に、前記所定の
距離Ａより短い幅Ｗのショットキーゲート１９が形成さ
れることとなる。
そして、形成されたショットキーゲート１９をマスクと
して使い、少なくともショットキーゲート１９と第１の
ドレイン領域１６との間の半導体基板１０表面の第２の
ドレイン領域２１にセルフアライメント方式で選択イオ
ン（例えばＳｉ）を注入する。
して使い、少なくともショットキーゲート１９と第１の
ドレイン領域１６との間の半導体基板１０表面の第２の
ドレイン領域２１にセルフアライメント方式で選択イオ
ン（例えばＳｉ）を注入する。
なお、このときの注入エネルギーは約５０ Ｋ ｅｖ、
ドーズ量は８ ＸＩＯ”ｃｍ−２である。その結果、先
の工程で形成されたチャネル層１２はショットキーゲー
ト１９に接触する部分だけが残され、このショットキー
ゲート１９と第１のソース領域１５および第１のドレイ
ン領域１６との間には、チャネル層１２の不純物濃度ｎ
に、今回の注入不純物が加えられた不純物濃度ｎ′の第
２のソース領域２０および第２のドレイン領域２１が形
成される。
ドーズ量は８ ＸＩＯ”ｃｍ−２である。その結果、先
の工程で形成されたチャネル層１２はショットキーゲー
ト１９に接触する部分だけが残され、このショットキー
ゲート１９と第１のソース領域１５および第１のドレイ
ン領域１６との間には、チャネル層１２の不純物濃度ｎ
に、今回の注入不純物が加えられた不純物濃度ｎ′の第
２のソース領域２０および第２のドレイン領域２１が形
成される。
そして、このときのドーズ量が前第１図（ｂ）の工程の
それよりも少ないことから、少なくとも、第１のドレイ
ン領域１６よりも低濃度の第２のトレイン領域２１が形
成されることとなる。
それよりも少ないことから、少なくとも、第１のドレイ
ン領域１６よりも低濃度の第２のトレイン領域２１が形
成されることとなる。
第１図（ｅ）の工程
注入マスク１８を除去した後、半導体基板１０の上にＡ
ＡＮの熱処理保護膜２２を配し、アニール処理を行う。
ＡＮの熱処理保護膜２２を配し、アニール処理を行う。
このときのアニール処理は、第１図（ｄ）の工程で第２
のドレイン領域２１および第２のドレイン領域２１に注
入された不純物に対するものであり、第２のソース領域
２０および第２のソース領域２０のシート抵抗値は第１
のソース領域１５および第１のドレイン領域１６よりも
若干高目でよいから、アニール温度はそれ程高くする必
要はなく、例えば７５０°Ｃ１５分程度でよい程度たが
って、ショットキーゲート１９の特性劣化を招くことは
ない。
のドレイン領域２１および第２のドレイン領域２１に注
入された不純物に対するものであり、第２のソース領域
２０および第２のソース領域２０のシート抵抗値は第１
のソース領域１５および第１のドレイン領域１６よりも
若干高目でよいから、アニール温度はそれ程高くする必
要はなく、例えば７５０°Ｃ１５分程度でよい程度たが
って、ショットキーゲート１９の特性劣化を招くことは
ない。
第１図（ｆ）の工程
そして、最後に熱処理保護膜２２を除去し、第１のソー
ス領域１５および第１のドレイン領域１６上にソース電
極およびトレイン電極となるＡｕＧｅ／Ａｕオーミック
電極２３．２４を形成してＬＤＤ構造ＭＥＳ ＦＥＴ
が完成する。
ス領域１５および第１のドレイン領域１６上にソース電
極およびトレイン電極となるＡｕＧｅ／Ａｕオーミック
電極２３．２４を形成してＬＤＤ構造ＭＥＳ ＦＥＴ
が完成する。
このように本実施例では、ショットキーゲート１９を形
成する工程（第１図（ｄ）の工程）以前に、複数の不純
物層、すなわち、チャネル層１２、第１のソース領域１
５、第２のソース領域２０、第１のドレイン領域１６、
第２のドレイン領域２１のうち、少なくとも外側の第１
のソース領域１５および第１のドレイン領域１６に対し
てアニール処理（高温熱処理）を加える工程（第１図（
Ｃ）の工程）を実行しているので、アニール温度がショ
ットキーゲート１９の温度特性によって制限されること
はなく、自在に設定することができる。
成する工程（第１図（ｄ）の工程）以前に、複数の不純
物層、すなわち、チャネル層１２、第１のソース領域１
５、第２のソース領域２０、第１のドレイン領域１６、
第２のドレイン領域２１のうち、少なくとも外側の第１
のソース領域１５および第１のドレイン領域１６に対し
てアニール処理（高温熱処理）を加える工程（第１図（
Ｃ）の工程）を実行しているので、アニール温度がショ
ットキーゲート１９の温度特性によって制限されること
はなく、自在に設定することができる。
したがって、第１のソース領域１５および第１のドレイ
ン領域１６に注入された不純物が充分に電気的活性化し
、ソース抵抗およびドレイン抵抗を低減させることがで
き、その結果、高い相互コンダクタンスｇｍが得られ、
本来の特長である高速性を充分に発揮したＬＤＤ構造の
ＭＥＳ ＦＥＴを製造することができる。
ン領域１６に注入された不純物が充分に電気的活性化し
、ソース抵抗およびドレイン抵抗を低減させることがで
き、その結果、高い相互コンダクタンスｇｍが得られ、
本来の特長である高速性を充分に発揮したＬＤＤ構造の
ＭＥＳ ＦＥＴを製造することができる。
なお、本実施例では第１図（ｂ）の工程でＡβＮ膜１３
を介してイオンを注入し、第１のソース領域１５および
第１のドレイン領域１６を形成したが、これに限らず、
例えばＳｉＮ、、ＳｉＣ２、ＳｉＯｘＮｙ膜等の何れを
介して行ってもよい。あるいは膜を用いずにイオン注入
を直接に行ってもよい。
を介してイオンを注入し、第１のソース領域１５および
第１のドレイン領域１６を形成したが、これに限らず、
例えばＳｉＮ、、ＳｉＣ２、ＳｉＯｘＮｙ膜等の何れを
介して行ってもよい。あるいは膜を用いずにイオン注入
を直接に行ってもよい。
また、第１図（Ｃ）や第１図（ｅ）の工程でアニール処
理をするに際し、熱処理保護膜１７および熱処理保護膜
２２を使用したが、このような保護膜を用いずともよい
し、あるいはＡｓ圧雰囲気熱処理方法等であっても本発
明と同一の効果を得ることができる。
理をするに際し、熱処理保護膜１７および熱処理保護膜
２２を使用したが、このような保護膜を用いずともよい
し、あるいはＡｓ圧雰囲気熱処理方法等であっても本発
明と同一の効果を得ることができる。
さらに、本実施例ではチャネル層１２を形成した後に、
第１のソース領域１５および第１のドレイン領域１６を
形成する工程順となっているが、この逆の工程であって
も本発明の効果は損なわれるものではない。
第１のソース領域１５および第１のドレイン領域１６を
形成する工程順となっているが、この逆の工程であって
も本発明の効果は損なわれるものではない。
本発明によれば、少なくともソース領域やドレイン領域
に対するアニール処理の工程を、ショットキーゲート形
成以前に行うようにしたので、アニール温度の設定を自
在にすることができ、アニールの効果を高め、ソース領
域やドレイン領域のシート抵抗を充分に低減することが
できる。
に対するアニール処理の工程を、ショットキーゲート形
成以前に行うようにしたので、アニール温度の設定を自
在にすることができ、アニールの効果を高め、ソース領
域やドレイン領域のシート抵抗を充分に低減することが
できる。
したがって、高い相互コンダクタンスｇｍが得られ、高
速性を充分に発揮したＬＤＤ構造のＭＥＳ ＦＥＴを
製造することができる。
速性を充分に発揮したＬＤＤ構造のＭＥＳ ＦＥＴを
製造することができる。
特に、短チヤネル効果の表われる短チャネルＦＥＴにお
いてＬＤＤ構造をとっていることから、ＬＤＤ構造にお
いては高濃度側のドレイン領域の抵抗を十分下げること
が重要であり、本発明によれば、短チャネルに必要なセ
ルフアラインメント工程と高濃度側ドレイン領域の低抵
抗化を同時に達成することができる。
いてＬＤＤ構造をとっていることから、ＬＤＤ構造にお
いては高濃度側のドレイン領域の抵抗を十分下げること
が重要であり、本発明によれば、短チャネルに必要なセ
ルフアラインメント工程と高濃度側ドレイン領域の低抵
抗化を同時に達成することができる。
第１図（ａ）〜（ｆ）は本発明に係る半導体装置の製造
方法の一実施例を示すそのプロセス図、第２図はＬＤＤ
構造ＭＥＳ ＦＥＴの構造図、第３図は従来のＬＤＤ
構造ＭＥＳ ＦＥＴの製造プロセスを示す図である。 ２１・・・・・・第２のドレイン領域、１９・・・・・
・ショットキーゲート。 色 １、。 ／ （ａ） （ｂ） ｑ （ｆ？） −しノ （イ） イオン注入 （ａ） （ｂ） イオン注入 （ｅ＞ （↑） （Ｃ） イオン注入 ＪＪｊＪ↓ｊ１１１ （ｄ＋ 従来のＬＤＤ構造ＭＥＳ 第： ＦＥＴの製造プロセスを示す図 ３図
方法の一実施例を示すそのプロセス図、第２図はＬＤＤ
構造ＭＥＳ ＦＥＴの構造図、第３図は従来のＬＤＤ
構造ＭＥＳ ＦＥＴの製造プロセスを示す図である。 ２１・・・・・・第２のドレイン領域、１９・・・・・
・ショットキーゲート。 色 １、。 ／ （ａ） （ｂ） ｑ （ｆ？） −しノ （イ） イオン注入 （ａ） （ｂ） イオン注入 （ｅ＞ （↑） （Ｃ） イオン注入 ＪＪｊＪ↓ｊ１１１ （ｄ＋ 従来のＬＤＤ構造ＭＥＳ 第： ＦＥＴの製造プロセスを示す図 ３図
Claims (1)
- 【特許請求の範囲】 半導体基板表面に形成された所定の距離を隔てた第１
のソース、ドレイン領域（１５）、（１６）に不純物を
導入し高温熱処理を施して不純物を活性化する工程と、 該高温熱処理後に、該第１のソース、ドレイン領域の間
の半導体基板上に前記所定の距離より短い幅のショット
キーゲート電極を形成する工程と、該ショットキーゲー
ト電極をマスクにして、少なくとも該ショットキーゲー
ト電極と第１のドレイン領域との間の半導体基板表面の
第２のドレイン領域（２１）に不純物を注入し、該第１
のドレイン領域よりも低濃度の第２のドレイン領域を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31801887A JPH01158778A (ja) | 1987-12-15 | 1987-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31801887A JPH01158778A (ja) | 1987-12-15 | 1987-12-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01158778A true JPH01158778A (ja) | 1989-06-21 |
Family
ID=18094574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31801887A Pending JPH01158778A (ja) | 1987-12-15 | 1987-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01158778A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016046320A (ja) * | 2014-08-20 | 2016-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077467A (ja) * | 1983-10-04 | 1985-05-02 | Oki Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPS61164269A (ja) * | 1985-01-16 | 1986-07-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS629676A (ja) * | 1985-07-05 | 1987-01-17 | Nec Corp | 半導体装置の製造方法 |
-
1987
- 1987-12-15 JP JP31801887A patent/JPH01158778A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077467A (ja) * | 1983-10-04 | 1985-05-02 | Oki Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPS61164269A (ja) * | 1985-01-16 | 1986-07-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS629676A (ja) * | 1985-07-05 | 1987-01-17 | Nec Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016046320A (ja) * | 2014-08-20 | 2016-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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