JPS629676A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS629676A JPS629676A JP14861985A JP14861985A JPS629676A JP S629676 A JPS629676 A JP S629676A JP 14861985 A JP14861985 A JP 14861985A JP 14861985 A JP14861985 A JP 14861985A JP S629676 A JPS629676 A JP S629676A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、特にドレイン電流の飽
和性がよく、大きな相互コンダクタンスが得られる自己
整合方式による電界効果トランジスタの製造方法に関す
るものである。
和性がよく、大きな相互コンダクタンスが得られる自己
整合方式による電界効果トランジスタの製造方法に関す
るものである。
接合ダート型電界効果トランジスタはｐｎ接合あるいは
シｍｙトキ接合よりなるダート電極と、ソース電極、ド
レイン電極と称するオーム性電極とからなる三端子素子
である。以下に、砒化ガリウム（ＧａＡｓ）を用いたシ
１．キー接合ｆ−）型電界効果トランジスタ（避５ＦＥ
Ｔ）を例にとって説明する０このＭＥＳＦＫＴにおいて
ドレイン電流の遮断性および飽和性をよ□くするために
、ｎ形動作層の下側に逆極性のｐ形層を設け、ｎｐ逆接
合によｆ）ｐ形層を空乏化させるＭＥＳＦＥＴ構造が知
られている。例えば、このような構造は電子通信学会技
術研究報告Ｖｏ ｌ。
シｍｙトキ接合よりなるダート電極と、ソース電極、ド
レイン電極と称するオーム性電極とからなる三端子素子
である。以下に、砒化ガリウム（ＧａＡｓ）を用いたシ
１．キー接合ｆ−）型電界効果トランジスタ（避５ＦＥ
Ｔ）を例にとって説明する０このＭＥＳＦＫＴにおいて
ドレイン電流の遮断性および飽和性をよ□くするために
、ｎ形動作層の下側に逆極性のｐ形層を設け、ｎｐ逆接
合によｆ）ｐ形層を空乏化させるＭＥＳＦＥＴ構造が知
られている。例えば、このような構造は電子通信学会技
術研究報告Ｖｏ ｌ。
８４７ｆＬ１８５ ＥＤ８４−８５ページ１に紹介され
ている。
ている。
また、ＭＥＳＦＥＴ構造ではダート電極に接近してｎ＋
高濃度層が設けられ、通常これらのｎ形動作層、♂高濃
度層、ｐ形層はイオン注入によシ形成されることが多く
、イオン注入によりた場合には注入不純物を活性化する
ための熱処理が必要である。
高濃度層が設けられ、通常これらのｎ形動作層、♂高濃
度層、ｐ形層はイオン注入によシ形成されることが多く
、イオン注入によりた場合には注入不純物を活性化する
ための熱処理が必要である。
一般にｐ形不純物はｎ形不純物に比べて活性化しやすい
が、ｐ形不純物は拡散速度も大きい。
が、ｐ形不純物は拡散速度も大きい。
ＧａＡ易ＭＥ８ＦＥＴでは、ｎ形不純物にシリコン（Ｓ
ｔ）を用い、ｐ形不純物にベリリウム（Ｂ・）もしくは
マグネシウム（Ｍｇ）が用いられる。
ｔ）を用い、ｐ形不純物にベリリウム（Ｂ・）もしくは
マグネシウム（Ｍｇ）が用いられる。
ここで最も活性化がしにくいｎ＋高濃度層７をある程度
活性化するような熱処理条件を選ぶと、ｐ形不純物の拡
散が大きくなり、ダートしきい電圧などのＦＩＴ ４！
性の再現性が悪くなる。また、このようなＦＩＴ構造を
自己整合的に製造する場合、ＧａＡｓ表面にある／ぐタ
ーンとの応力によシこれら不純物層が複雑に拡散するよ
うになシ、さらに再現性が悪くなる。
活性化するような熱処理条件を選ぶと、ｐ形不純物の拡
散が大きくなり、ダートしきい電圧などのＦＩＴ ４！
性の再現性が悪くなる。また、このようなＦＩＴ構造を
自己整合的に製造する場合、ＧａＡｓ表面にある／ぐタ
ーンとの応力によシこれら不純物層が複雑に拡散するよ
うになシ、さらに再現性が悪くなる。
本発明の目的は、ｐ形逆極性層を有する自己整合方式の
ＭＥＳＦＥＴにおいて、ｐ形層の拡散を少なくし、ドレ
イン電流の飽和性および遮断性の特性が均一かつ再現性
よく得られる新しい半導体装置の製造方法を提供すると
とにある。
ＭＥＳＦＥＴにおいて、ｐ形層の拡散を少なくし、ドレ
イン電流の飽和性および遮断性の特性が均一かつ再現性
よく得られる新しい半導体装置の製造方法を提供すると
とにある。
本発明は、半導体基板の表面にイオン注入によりｎ形不
純物層を形成する工程と、第１の熱処理によシ前記ｎ形
不純物層の結晶性を回復する工程と、イオン注入によシ
前記ｎ形不純物層の下側にｐ形不純物層を形成する工程
と、前記第１の熱処理の温度よシ低い温度で第２の熱処
理をおこない前記のｐ形不純物層およびｎ形不純物層の
結晶性を回復する工程とを行うことを特徴とする半導体
装置の製造方法である。
純物層を形成する工程と、第１の熱処理によシ前記ｎ形
不純物層の結晶性を回復する工程と、イオン注入によシ
前記ｎ形不純物層の下側にｐ形不純物層を形成する工程
と、前記第１の熱処理の温度よシ低い温度で第２の熱処
理をおこない前記のｐ形不純物層およびｎ形不純物層の
結晶性を回復する工程とを行うことを特徴とする半導体
装置の製造方法である。
以下に本発明の詳細な説明する。
（実施例１）
第１図（ａ）〜（ｆ）は本発明の製造方法を説明するた
めの製造工種の断面図である。第１図（、）において、
半絶縁性ＧａＡｓからなる半導体基板４に８１ イオ
ンを加速電圧３０に＠Ｖ 、ドース量３．０Ｘ１０
ｃｍ でイオン注入してｎ形動作層５を設ける。次い
で全面に厚さ０．８μｍ０８１０□膜を成長し、ホトレ
ジスト膜ノ４ターンをマスクとしてＣＦ４ガスで平行電
極型ドライエツチングを行い、第１図（ｂ）のようにダ
ート長１．０μｍのグートノ譬ターン１１を形成し、こ
のグートノ譬ターン１１をマスクとして８１ イオン
を１００Ｋ＠Ｖ、３．０Ｘ１０ ｅｓでイオン注入し
、ｎ高濃度層７を設ける。この表面に第１図（、）に示
す厚さ０５μｍのプラズマ８１Ｎ膜１２を成長し、ホト
レジスト膜１３を塗布すると表面は平坦になる。全面を
平行電極歴ドライエツチングをおこない、グートノ母タ
ーン１１が露出したところで工、チングを停止し、残っ
たホトレジスト膜１３を除去し、５ｔｏ２膜のダート／
ＪＰターン１１を除去すると、半導体基板４上に第１図
（ｄ）のようにプラズマＳｉＮ膜の反転ツヤターン１４
が残る。この時、ｒ−）ツタ−７１１はダート開口１５
となる。この状態で、ガス圧Ｑ、７ｔｏｒｒのアルシン
（ＡｓＨ３）雰囲気中で８３０℃２０分間の熱処理を行
い、ｎ形動作層５およびｎ＋高濃度層７のイオン注入層
の結晶性を回復させ活性化させる。この後、反転ノ臂タ
ーン１４をマスクとしテダート開口１５からＭｇ” イ
、ｔ ７ ヲ８０に＠Ｖ、 ４Ｘ１０’％ｍ−２でイオ
ン注入し、第１図（・）のようＫｎ形動作層５の下側に
ｐ形逆極性層８を設け、再びガス圧０．７ｔｏｒｒのア
ルシン（ＡｓＨ３）雰囲気で７４０℃２０分間の熱処理
を行い、ｎ形動作層５およびｐ形逆極性層８の結晶性を
回復する。この後、ｆｆ−）開口１５上にアルミニウム
のダート電極１を形成し、反転パターンのプラズマＳｉ
Ｎ膜１４をドライエ、チングによシ除去し、ｎ高濃度層
７上にオーム性金属ＡｕＧｅＮ１のソース電極２および
ドレイン電極３を形成し、第１図（ｆ）に示すＭＥＳＦ
ＥＴを完成する。
めの製造工種の断面図である。第１図（、）において、
半絶縁性ＧａＡｓからなる半導体基板４に８１ イオ
ンを加速電圧３０に＠Ｖ 、ドース量３．０Ｘ１０
ｃｍ でイオン注入してｎ形動作層５を設ける。次い
で全面に厚さ０．８μｍ０８１０□膜を成長し、ホトレ
ジスト膜ノ４ターンをマスクとしてＣＦ４ガスで平行電
極型ドライエツチングを行い、第１図（ｂ）のようにダ
ート長１．０μｍのグートノ譬ターン１１を形成し、こ
のグートノ譬ターン１１をマスクとして８１ イオン
を１００Ｋ＠Ｖ、３．０Ｘ１０ ｅｓでイオン注入し
、ｎ高濃度層７を設ける。この表面に第１図（、）に示
す厚さ０５μｍのプラズマ８１Ｎ膜１２を成長し、ホト
レジスト膜１３を塗布すると表面は平坦になる。全面を
平行電極歴ドライエツチングをおこない、グートノ母タ
ーン１１が露出したところで工、チングを停止し、残っ
たホトレジスト膜１３を除去し、５ｔｏ２膜のダート／
ＪＰターン１１を除去すると、半導体基板４上に第１図
（ｄ）のようにプラズマＳｉＮ膜の反転ツヤターン１４
が残る。この時、ｒ−）ツタ−７１１はダート開口１５
となる。この状態で、ガス圧Ｑ、７ｔｏｒｒのアルシン
（ＡｓＨ３）雰囲気中で８３０℃２０分間の熱処理を行
い、ｎ形動作層５およびｎ＋高濃度層７のイオン注入層
の結晶性を回復させ活性化させる。この後、反転ノ臂タ
ーン１４をマスクとしテダート開口１５からＭｇ” イ
、ｔ ７ ヲ８０に＠Ｖ、 ４Ｘ１０’％ｍ−２でイオ
ン注入し、第１図（・）のようＫｎ形動作層５の下側に
ｐ形逆極性層８を設け、再びガス圧０．７ｔｏｒｒのア
ルシン（ＡｓＨ３）雰囲気で７４０℃２０分間の熱処理
を行い、ｎ形動作層５およびｐ形逆極性層８の結晶性を
回復する。この後、ｆｆ−）開口１５上にアルミニウム
のダート電極１を形成し、反転パターンのプラズマＳｉ
Ｎ膜１４をドライエ、チングによシ除去し、ｎ高濃度層
７上にオーム性金属ＡｕＧｅＮ１のソース電極２および
ドレイン電極３を形成し、第１図（ｆ）に示すＭＥＳＦ
ＥＴを完成する。
本実施例ではＡｓＨ３雰囲気中でのキャップレス熱処理
によったが、５ｔｏ２膜で覆って熱処理を行い、５ｉｏ
２膜をバッファド弗酸によシ除去してもよい◎本発明の
製造方法としては、活性化が遅いｈ高・濃度層およびｎ
形動作層を先に設けて高温で熱処理した後、改めてｎ形
動作層の下側にｐ形逆極性層を設け、温度を下げて熱処
理するものである。
によったが、５ｔｏ２膜で覆って熱処理を行い、５ｉｏ
２膜をバッファド弗酸によシ除去してもよい◎本発明の
製造方法としては、活性化が遅いｈ高・濃度層およびｎ
形動作層を先に設けて高温で熱処理した後、改めてｎ形
動作層の下側にｐ形逆極性層を設け、温度を下げて熱処
理するものである。
実施例では２回目の熱処理温度を９０℃下げて行ってい
る。ｐ形逆極性層のドース量が少ないため、ｎ形動作層
はこのような低い温度でも結晶性を回復することができ
、ｐ形層の拡散を少々（することができる。
る。ｐ形逆極性層のドース量が少ないため、ｎ形動作層
はこのような低い温度でも結晶性を回復することができ
、ｐ形層の拡散を少々（することができる。
そして、ＦＩＴ １％性として、従来のようにｎ形動作
層のイオン注入と同時Ｋｐ形逆極性層をイオン注入し８
３０℃１回の熱処理でおこなった場合には、ばらつきが
大きく、再現性が悪かった。しかし、本発明のように熱
処理を２回に分けた場合には、ｐ形層の拡散が少なくな
りたことによシ、特性ばらつきが少なくな夛、再現性が
よくなった。ｒ−トしきい電圧Ｖ、のばらつきとして、
ＶＴがＯＤｖ付近で標準偏差４０ｍＶ以内（直径５０ｍ
５＋ウエハ内）のものが安定に得られた。
層のイオン注入と同時Ｋｐ形逆極性層をイオン注入し８
３０℃１回の熱処理でおこなった場合には、ばらつきが
大きく、再現性が悪かった。しかし、本発明のように熱
処理を２回に分けた場合には、ｐ形層の拡散が少なくな
りたことによシ、特性ばらつきが少なくな夛、再現性が
よくなった。ｒ−トしきい電圧Ｖ、のばらつきとして、
ＶＴがＯＤｖ付近で標準偏差４０ｍＶ以内（直径５０ｍ
５＋ウエハ内）のものが安定に得られた。
そして、ｐ形逆極性層の効果として、ｐ形層を形成する
工程を除いたもので、ＶＴ ＝ ０．ＯＶ ｔ Ｖｏ
ａｗａ＋ｏ、６Ｖにおいて、相互コンダクタンスＩＪＦ
２２０ｍＳ７４＋ 、 トレインコンダクタンス（ＦＤ
−６０ｍシーであったが、実施例のようＫｐ形層を形成
したものではｇｍ＝２４０ｍ翰と増大し、ｇＤ ” ２
０ｍ８／ｍ （！：減少して飽和性がよくなった。そし
て、しきい値付近での遮断性としては、１５０ｍＶ／ｄ
ｅｃａｄｅから７０ｍＶ／ｄｅｃａｄｅと小さくな〕遮
断性が向上した。
工程を除いたもので、ＶＴ ＝ ０．ＯＶ ｔ Ｖｏ
ａｗａ＋ｏ、６Ｖにおいて、相互コンダクタンスＩＪＦ
２２０ｍＳ７４＋ 、 トレインコンダクタンス（ＦＤ
−６０ｍシーであったが、実施例のようＫｐ形層を形成
したものではｇｍ＝２４０ｍ翰と増大し、ｇＤ ” ２
０ｍ８／ｍ （！：減少して飽和性がよくなった。そし
て、しきい値付近での遮断性としては、１５０ｍＶ／ｄ
ｅｃａｄｅから７０ｍＶ／ｄｅｃａｄｅと小さくな〕遮
断性が向上した。
（実施例２）
第１の実施例は基本的な本発明の製造方法を示したもの
である。この製造工程によシ得られるＭＥＳＦＥＴの構
造では相互コンダクタンスｇｒｎとしては大きなものが
得られるが、ダート電極とｎ＋高濃度層が接しているた
めにｆ−）逆耐圧およびドレイン耐圧が低くなる・そこ
で第２の実施例としてこれら耐圧を向上させるための製
造工程を付加したものについて、第２図（、）〜（ｆ）
を用いて説明する。
である。この製造工程によシ得られるＭＥＳＦＥＴの構
造では相互コンダクタンスｇｒｎとしては大きなものが
得られるが、ダート電極とｎ＋高濃度層が接しているた
めにｆ−）逆耐圧およびドレイン耐圧が低くなる・そこ
で第２の実施例としてこれら耐圧を向上させるための製
造工程を付加したものについて、第２図（、）〜（ｆ）
を用いて説明する。
第２図（、）において、ｎ形動作層５およびｅ−）ノ４
ターン１１を半導体基板４に形成までは第１の実施例と
同じである。この後、ダートパターン１１をマスクとし
てＳ１＋イオンを５０ＫｅＶ 、 １．ＯＸ １０ ”
ｃｍ−２でイオン注入してｎ′中濃度層６を設ける。次
に厚さ０３５μｍのプラズマＳｉＮ膜を成長し平行電極
型ドライエツチングを行い８１０２のｒ−）パターン１
１の脇に第２図（ｂ）に示すプラズマＳｉＮ膜の側壁１
６を形成し、ｒ−トノぐターン１１および側壁１６をマ
スクとしてＳ１＋イオンを１５０に＊Ｖ、５Ｊ）ＸＩＯ
１３ｙｎ−２でイオン注入してｎ高濃度層７を形成する
。この後、ＣＦ４ ＋０ｚ（５％）のガスによるプラズ
マエツチングにょシプラズマＳｉＮの側壁１６を選択的
に除去する（第２図（、） ） 、′この後は、第１の
実施例と同じょうＫＳｉ０２のグートノ母ターン１１を
パターン反転してプラズマＳＩＮの反転ノ母ターン１４
を設け、ＡｓＨＢ中８３０℃２０分の熱処理を行う（第
２図（ｄ））。？−）開口１５からＭｇ＋を８ＯＫ＠Ｖ
、４Ｘ１０”ｍ−２でイオン注入し、ｎ形動作層５の下
側にｐ形逆極性８を設け、ＡｓＨ３中、７４０℃、 ２
０分間の熱処理を行う（第２図（ｅ））。この後、ダー
ト開口１５にＡＪのｅ−）電極１を形成し、ｎ高濃度層
７上にＡｕＧｅＮｉのソース電極２およびドレイン電極
３を形成するとして第２図（ｆ）に示す避５ＦＥＴを得
る。。
ターン１１を半導体基板４に形成までは第１の実施例と
同じである。この後、ダートパターン１１をマスクとし
てＳ１＋イオンを５０ＫｅＶ 、 １．ＯＸ １０ ”
ｃｍ−２でイオン注入してｎ′中濃度層６を設ける。次
に厚さ０３５μｍのプラズマＳｉＮ膜を成長し平行電極
型ドライエツチングを行い８１０２のｒ−）パターン１
１の脇に第２図（ｂ）に示すプラズマＳｉＮ膜の側壁１
６を形成し、ｒ−トノぐターン１１および側壁１６をマ
スクとしてＳ１＋イオンを１５０に＊Ｖ、５Ｊ）ＸＩＯ
１３ｙｎ−２でイオン注入してｎ高濃度層７を形成する
。この後、ＣＦ４ ＋０ｚ（５％）のガスによるプラズ
マエツチングにょシプラズマＳｉＮの側壁１６を選択的
に除去する（第２図（、） ） 、′この後は、第１の
実施例と同じょうＫＳｉ０２のグートノ母ターン１１を
パターン反転してプラズマＳＩＮの反転ノ母ターン１４
を設け、ＡｓＨＢ中８３０℃２０分の熱処理を行う（第
２図（ｄ））。？−）開口１５からＭｇ＋を８ＯＫ＠Ｖ
、４Ｘ１０”ｍ−２でイオン注入し、ｎ形動作層５の下
側にｐ形逆極性８を設け、ＡｓＨ３中、７４０℃、 ２
０分間の熱処理を行う（第２図（ｅ））。この後、ダー
ト開口１５にＡＪのｅ−）電極１を形成し、ｎ高濃度層
７上にＡｕＧｅＮｉのソース電極２およびドレイン電極
３を形成するとして第２図（ｆ）に示す避５ＦＥＴを得
る。。
以上の第２の実施例で得られるＦＥＴ構造ではｎ形動作
層５とｎ＋高濃度層７との間に、イオン注入の加速電圧
とドース量が共に中間的なｎ′中濃度層６を設けること
によ〕、ダート逆耐圧およびドレイン耐圧を向上させる
ことができる。実施例１０ＭＥＳＦＥＴのダート逆耐圧
は約４ｖであったが、実施例２では７〜９ｖと大きくな
る。
層５とｎ＋高濃度層７との間に、イオン注入の加速電圧
とドース量が共に中間的なｎ′中濃度層６を設けること
によ〕、ダート逆耐圧およびドレイン耐圧を向上させる
ことができる。実施例１０ＭＥＳＦＥＴのダート逆耐圧
は約４ｖであったが、実施例２では７〜９ｖと大きくな
る。
以上実施例では電界効果トランジスタの製造方法として
説明してきたが、これに限られるものではなく、例えば
ガンダイオード、定電流ダイオ−Ｐｆｒ ）： ｒ＋Ｌ
鴇ＥＢ ＋ Ｘ ？ Ｊ−Ａｔ ｉ ｉｂ−：Ｌ〔発
明の効果〕 以上のように発明ＢＡＫよれば、活性化が遅い高濃度層
を先に熱処理を行った後、拡散しゃすい逆極性層を改め
て設け、温度を下げて熱処理することによシ、逆極性層
の拡散が少なく、したがって特性ばらつきが少なく、再
現性の良い半導体装置を提供できる効果を有する。
説明してきたが、これに限られるものではなく、例えば
ガンダイオード、定電流ダイオ−Ｐｆｒ ）： ｒ＋Ｌ
鴇ＥＢ ＋ Ｘ ？ Ｊ−Ａｔ ｉ ｉｂ−：Ｌ〔発
明の効果〕 以上のように発明ＢＡＫよれば、活性化が遅い高濃度層
を先に熱処理を行った後、拡散しゃすい逆極性層を改め
て設け、温度を下げて熱処理することによシ、逆極性層
の拡散が少なく、したがって特性ばらつきが少なく、再
現性の良い半導体装置を提供できる効果を有する。
第１図（ａ）〜（ｆ）は本発明の半導体装置の製造方法
を説明する実施例１の製造工程を工程順に示す断面図、
第２図（、）〜（ｆ）は実施例ＩＫ耐圧を向上させるた
めの工程を加えた実施例２の製造工程を工程順に示す断
面図である。 １・・・ダート電極、２・・・ソース電極、３・・・ド
レイ □ン電極、４・・・半導体基板、５・・・動
作（不純物）層、６・・・中濃度（不純物）層、７・・
・高濃度（不純物）層、８・・・逆極性（不純物）層、
１１・・・ダートパターン、１２・・・プラズマＳｉＮ
膜、１３・・・ホトレジスト膜、１４・・・反転ノ臂タ
ーン、１５・・・ｒ−）開口、１６・・・側壁。 第１図 （ｄ） （ｆ） 第１図 （ｂ） 第２図 （ｄ） 第２図
を説明する実施例１の製造工程を工程順に示す断面図、
第２図（、）〜（ｆ）は実施例ＩＫ耐圧を向上させるた
めの工程を加えた実施例２の製造工程を工程順に示す断
面図である。 １・・・ダート電極、２・・・ソース電極、３・・・ド
レイ □ン電極、４・・・半導体基板、５・・・動
作（不純物）層、６・・・中濃度（不純物）層、７・・
・高濃度（不純物）層、８・・・逆極性（不純物）層、
１１・・・ダートパターン、１２・・・プラズマＳｉＮ
膜、１３・・・ホトレジスト膜、１４・・・反転ノ臂タ
ーン、１５・・・ｒ−）開口、１６・・・側壁。 第１図 （ｄ） （ｆ） 第１図 （ｂ） 第２図 （ｄ） 第２図
Claims (1)
- （１）半導体基板の表面にイオン注入によりｎ形不純物
層を形成する工程と、第１の熱処理により前記ｎ形不純
物層の結晶性を回復する工程と、イオン注入により前記
ｎ形不純物層の下側にｐ形不純物層を形成する工程と、
前記第１の熱処理の温度より低い温度で第２の熱処理を
行い前記のｐ形不純物層およびｎ形不純物層の結晶性を
回復する工程とを行うことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14861985A JPS629676A (ja) | 1985-07-05 | 1985-07-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14861985A JPS629676A (ja) | 1985-07-05 | 1985-07-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS629676A true JPS629676A (ja) | 1987-01-17 |
Family
ID=15456832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14861985A Pending JPS629676A (ja) | 1985-07-05 | 1985-07-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629676A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01500550A (ja) * | 1986-06-12 | 1989-02-23 | フォード ミクロエレクトロニクス インコーポレーテッド | 自己整合性ｍｅｓｆｅｔの製造方法 |
| JPH01158778A (ja) * | 1987-12-15 | 1989-06-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01202869A (ja) * | 1988-02-08 | 1989-08-15 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
-
1985
- 1985-07-05 JP JP14861985A patent/JPS629676A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01500550A (ja) * | 1986-06-12 | 1989-02-23 | フォード ミクロエレクトロニクス インコーポレーテッド | 自己整合性ｍｅｓｆｅｔの製造方法 |
| JPH01158778A (ja) * | 1987-12-15 | 1989-06-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01202869A (ja) * | 1988-02-08 | 1989-08-15 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
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