JPS6360569A - 電界効果型トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は広い意味の電界効果型トランジスタに係り、特
に化合物半導体集積回路におけるα線ソフトエラーの防
止に好適な半導体装置に関する。

Ｇ　ａ　Ａ　ｓ　／　Ａ　Ｑ　ＧａＡｓヘテロ接合界面
に形成される二次元電子ガス（Ｔｗｏ　Ｄｉｍｅｎｓｉ
ｏｎａｌ　ＥｌｅｃｔｒｏｎＧａｓ　）を電界効果トラ
ンジスタの能動層に利用する２ＤＥＧ−ＦＥＴを用いた
従来集積回路〔たとえば「ガリウム　アーセナイド　ア
イシーシンポジウム（Ｇ　ａ　Ａ　ｓ　　Ｉ　ＣＳｙｎ
＋ｐｏｓｉｕｍ　）　Ｊ　ｔ　ｐ２０７１９８５年アイ
イーイーイ（ＩＥＥＥ））は、α線に弱いという欠点を
有していた６すなわち、このような素子を用いて構成し
たＳＲＡＭ　（スタティック　ランダム　アクセス　メ
モリ：　　（ＳｔａｔｉｃＲａｎｄｏｍ　Ａｃｃｅｓｓ
　Ｍｅｍｏｒｙ　）は、α線が入射するたびに保持され
た記憶情報が破壊される （ソフト・エラー）。このようなソフト・エラーは、チ
ー・シー・メイ（Ｔ、Ｃ，Ｍａｙ　）とエム・エイチ・
ウッズ（Ｍ　、　Ｈ、Ｗｏｏｄｓ　）により１９７９年
にＳｉデバイスにおいて初めて見い出されたものである
。（チー・シー・メイ・アンド・エム・エイチ・ウエズ
、アイイーイーイー・トランザクション、エレクトロン
・デバイス、ＥＤ−２６巻第２頁１９７９年ＣＴ　、　
Ｃ、Ｍａｙ　ａｎｄ　Ｍ　、　Ｈ、Ｖｏｏｄｓ　ＩＥＥ
ＥＴｒａｎｓ、　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ、　
Ｅ　Ｄ　−２６＋　ｐ　２　。

１９７９）参照） Ｓｉデバイスにおけるソフトエラーの発生機構は通常法
のように考えられている。記憶情報は、ＤＲＡＭ　（ダ
イナミック　ランダム　アクセスメモリＱｙｎａｍｉｃ
　Ｒａｎｄｏ＋ｍ　Ａｃｃｅｓｓ　Ｍｅ＋＊ｏｒｙ）の
場合。

メモリセルに配された容量に蓄積される電荷の有無の形
で、また、ＳＲＡＭの場合、メモリセル中のノード（節
）の電位の高低の形で保持される。

そこに、α線が入射するとＳｉ基板中の飛跡に沿って、
１０６個程度の電子と正孔の対が発生し、これらのキャ
リアが基板内を拡散あるいはド１ノフトして、容量やノ
ードに流入する。そのために、容量に蓄積される電荷量
やノードの電位が大きく変動し、保持されていた記憶情
報が破壊される。

ここで銘記すべきことは、Ｓｉデバイスにおいては、α
線の飛跡に沿って発生したキャリアの総量が１０６ケで
あるとすれば、容量あるいはノードに流入する電荷の総
量は高々１６０ｆＣ（発生したすべてのキャリアが流入
した場合に相当する、）であり、１６０ｆＣを越えるこ
とがないということである。

ところが、本発明者もは第２図に示す通常の２ＤＥＧ−
ＦＥＴのトランジスタ動作状態における測定を重ねた結
果へのような事実を見い出した。

すなわち、この場合にはＳｉデバイスと事情を異にして
、１６０ｆＣの数倍の電荷量がα線により発生し電極に
流入した如くみえるという事実である。これは、通常の
２ＤＥＧ−ＦＥＴは、Ｓｉデバイスに比べてα線耐性が
小さいことを示すものであり、何らかのキャリア増倍機
構が存在することを示唆するものである。

すなわち、上述のキャリア増倍機構のひとつとして５本
発明者もは次のような機構があることを見い出した。α
線の入射に伴い基板中に発生する正の電荷（正孔による
）と負の電荷（電子による）の総量は、いずれも１６０
　ｆ　Ｃ等量である。また、アンドープＧａＡｓ層１１
は完全に空乏化しているために、ドレインに電圧を印加
した状態では、ドレインに始まりソースに終わる電気力
線が走っており、これが発生したキャリアのドリフトを
促す。さらに、Ｇ　ａ　Ａ　ｓ中のドリフト速度を決め
る移動度は、電子の方が正孔に比べて１０倍以上大きい
。したがって、電子がドレイン側に完全に吸収された後
も、基板中に正孔が残留するという状態が発生する。こ
のため基板側のポテンシャル障壁が下がり、ソース側か
らの電子の注入が促進され、副次的な電流径路が形成さ
れドレイン側に新らたな電流が流入するという短チャン
ネル効果にみられた機構と同様な機構が働く。このよう
にして流入した電荷が１６０ｆＣの数倍あり、キャリア
の増倍として観測される。

ところで９本発明者号はすでにｐ型ＧａＡｓ１７をゲー
ト電極下にアンドープＧａＡｓ１ｌを介して形成した第
２図の如き、２ＤＥＧ−ＦＥＴを既に提案している（特
開昭６０−１３４４７９　）この様な２ＤＥＧ−ＦＥＴ
では、半絶縁性Ｇ　ａ　Ａ　ｓ基板１０中に形成された
ｐ型ＧａＡｓ１７の電位を制御する電極３３を形成して
いる。

このような素子構造によれば、上述のように正孔のみが
基板中に残留し、基板側のポテンシャル障壁が低下する
という現象を避けることができる。

なぜなら、正孔はｐ型埋込み層１７の中性領域（空乏化
していない領域）を介して制御電極３３に流出するから
である。

したがって、ソース側からの電子の基板中への注入が抑
制され、キャリアの増倍が抑えられる。

又、この様にアンドープ層（はとんどの領域で空乏化さ
れている）をｐ層とチャンネル層の間にはさみこむ構造
は、たとえば「エレクトロニクスレターズ（Ｅｌｅｃｔ
ｒｏｎｉｃｓ　Ｌｅｔｔｅｒｓ　）　　２０　（１９８
４）９９」に示された第３図に示す構造に比べ接合容量
が著しく小さくなるという大きな特徴をもっていた。

第３図で、ｎ型能動層２．ｎ＋ソース・ドレイン領域５
，６は、ｐ壁埋込み層７中に形成されている。この様に
、ｎ層或いはｎ中層とｐ型層　ａ　Ａ　ｓ層が接合する
とトランジスタ面積に比例する接合容量が形成され、ｐ
−ｎ接合間の空乏層距離が〜２０００人程度と４り、α
線ソフトエラーには強いが寄生容量が大きくなり、ＳＲ
ＡＭのスピードを著しく遅くするという欠点が存在して
いた。

〔発明が解決しようとする問題点〕

上記の様に、従来例〔第３図〕に比べ発明者らの発明し
てアンドープバッファー層を介してｐ層の能動層が形成
しである構造〔第２図、特開昭６０−１３４４７９３は
α線ソフトエラーに強いばかりでなく、寄生容量もほと
んど増加しない構造であった。

しかしながらその後の研究でこの様な構造は２０ＥＧ−
ＦＥＴで有効であるばかりでなく、ＧａＡｓＭＥＳＦＥ
Ｔでも有効である。即ち広い意味でＦＥＴ全てに有効で
あることがわかってきた。さらに、α線ソフトエラーに
更に強く、寄生容量を増やさない構造を実現することが
問題点であった。

本発明は、上記の問題点を解決するために特開昭６０−
１３４４７９をさらに改良したものである。

〔問題点を解決するための手段〕

上記目的は、ｐ型層　ａ　Ａ　ｓ層上にｐ−（〜１０１
ｆｉｅｔａ−’以下）ＧａＡｓバッファー層を１μｍ前
後形成し、イオン注入法あるいはエピタキシャル技術を
用いてＧａＡｓＭＥＳＦＥＴを形成することで寄生容量
が少なく、α線ソフトエラーに強い素子構造を実現でき
る。

あるいは、ソース（又はドレイン）とゲートの間隔部分
にのみ選択的に埋込みｐ型層を形成したのち、ｐ−（〜
１０”Ｃｍ−δ以下）のＧ　ａ　Ａ　ｓ層を１μｍ前後
形成後、イオン注入法或いはエピタキシャル技術を用い
てＧａＡｓＦＥＴ　　（ＭＥＳＦＥＴ、　Ｊ　−ＦＥＴ
。

２ＤＥＧ−ＦＥＴ等）を形成することで寄生容量が少な
く、α線ソフトエラーに強い素子構造を実現できる。

〔作用〕

ｐ型層（選択的に２層が基板中に形成されている場合も
含む）上にドーピングレベルの非常に低いバッファー層
を形成し、その上に或いはその中に電界効果型トランジ
スタを形成することで寄生容量の少ないα線ソフトエラ
ーの少ない素子構造を実現できた。

即ち、第１図に示す如く、基板上或いは基板中にｐ型層
上に不純物の極めて少ないアンド−プル−型（１０”ｃ
ｍ−’以下）バッファ層１１を形成、バッファー層上あ
るいはバッファー層中に能動層２を有する電界効果型ト
ランジスタを構成する。

２３．２４はソース・ドレイン電極、１３はゲート電極
である。ここで、アンドープ層１１は、−部分半絶縁性
のものでもα線ソフトエラ一対策には有効である。

〔実施例〕

実施例Ｉ ＧａＡｓＭＥＳＦＥＴに対して、本発明を実施した例を
第４図（ａ）、（ｂ）、（ｃ）、（ｄ）に示す。

半絶縁性ＧａＡｓ基板１０に、将来ゲートあるいは能動
層になる部分に５ｉＯｚ２１［膜厚４００人〕をマスク
として選択的にＢｅイオンをイオン注入する〔第４図（
ａ）〕。このとき打込みは加速電圧を５０ｋＶ、ドース
量を２　Ｘ　１０　”ａｍ−２の条件で行なった。

次にＳｉＣ２を全て除去し、３０００人の５ｉＯｚをＣ
ＶＤ法で形成し８００’Ｃ２０分のアニールを行ないＢ
ｅイオンを活性化した。

次に、ＳｉＣ２をフッ酸で除去し、Ｎ　Ｈａ　ＯＨ系の
Ｇ　ａ　Ａ　ｓエツチング液でわずかにＧ　ａ　Ａ　ｓ
をエツチングした後１分子線エピタキシー法により、基
板温度６００℃で、不純物を故意にはドープしないＧ　
ａ　Ａ　ｓ層１１を２μｍ程度結晶成長させた。

続いて通常の工程、即ち、イオン注入法を用いてｎ型能
動層及びソースドレイン領域であるｎ中層、ソース・ド
レイン電極ゲート電極を形成した。

この様にして形成した４ｋｂｉｔＳＲＡＭのメモリセル
では、アンドープ層が２μｍもあり不純物レベルがｐ−
で１０４”ｃｍ−８であるため完全に空乏化され、その
結果接合容量も大きな増加をみることなく、α線ソフト
エラーも従来の素子の】部分の一程度にすることができ
た。

また、アンドープ層が充分厚いときには能動層の下に選
択的にｐ層を形成するばかりでなく、半絶縁性基板上に
ＭＯ−ＭＢＥ法に用いてＢｅを５Ｘ　１０　工９ｃｍ−
’含有し、５０００人の厚さのＧａＡｓ層を形成後上記
アンドープ層を形成し、ＧａＡｓＭＥＳＦＥＴを形成し
てもよい〔第４図（ｂ）〕。

また、特別な場合として、ｐ＋ＧａＡｓ基板上に、Ｐ−
アンドープＧ　ａ　Ａ　ｓを形成し、イオン注入法でＧ
ａＡｓＭＥＳＦＥＴを形成してもよい。〔第４図（Ｃ）
〕。この場合を本発明の、アンドープバッファー層が充
分厚いことから寄生容量をふやさず、α線に強いトラン
ジスタ構造を形成できた。

又、短チャンネル効果を小さくする目的で、第４図（ｄ
）の様に、バンドギャップの大きい、たとえばｐ−アン
ドープＡＱｘＧａｚ−ｘＡｓ　（ｘ〜０．３　）を１μ
ｍバッファ層を介在させてもよい。

この構造は第４図（ｂ）、（ｃ）においても有効である
。通常ＳＲＡＭに使用する場合、ｐ層には制御電極を形
成している。

実施例２ ＭＯ−ＭＢＥを用いて本発明のＧａＡｓＭＥＳＦＥＴを
形成した場合の実施例を第５図（ａ）、（ｂ）。

（ｃ）に示す。

ｐ層およびアンドープＧ　ａ　Ａ　ｓバッファー層の形
成方法は実施例１と同様である。アンドープＧ　ａ　Ａ
　ｓ層３μｍを形成後ｎ型能動層１２とｎ十Ｇ　ａ　Ａ
　ｓ層１８を各々１０００人、３０００人形成後、通常
の工程を用いてソース・ドレイン電極２３．２４ゲート
電極１３を形成した（　（ａ）。

（ｂ）、（Ｑ））ここで、第５図（ａ）、（ｂ）。

（ｃ）は実施例１の第４図（ａ）、（ｂ）、（ｃ）に各
各対応する。

実施例３ 埋込みｐ層をソース（又はドレイン）ゲート間部分に形
成する場合の実施例を２ＤＥＧ−ＦＥＴの場合に示す。

半絶縁性ＧａＡｓ基板ｌｏ上に、ＦＩＢ（Ｆｏｃｕｓｅ
ｄ　Ｉｏｎ　Ｂｅａｍ　：収束イオンビーム法）を用い
てＢｅイオン後にソース（又はドレイン）とゲート間隙
になる部分に加速電圧５０ｋｅＶ２Ｘ１　（）１３ｃ！
Ｉ＋−２のドース量で注入した。この埋込み２層１７を
超高真空内の他の部屋でアニールし、搬送系を用いて超
高真空中をＭＢＥ　（分子線エピタキシー）室に導入し
、アンドープＧａＡｓ　１１を１μｍ、アンドープＡ　
Ｑｏ、ｓＧ　ａｏ、７Ａ　ｓ　１２’　を２０人　Ｓ　
ｉを２　Ｘ　１０１８ｃｍ−’含有するｎ型Ａ　Ｑ　ｏ
、ａＧ　ａ　０．７Ａ　Ｓ　１２を３００人、Ｓｉを２
×１０１δｃｉｎ−３含有するｎ型Ｇ　ａ　Ａ　ｓ層１
８を成長した。

その後、／通常の、リソグラフィー／電極技術／（素子
間分離技術を用いてソース・ドレイン電極２３，２４．
ゲート電極１３を形成した（第６図（ａ））。ソース・
ドレイン間の両方に埋込み２層１７を形成することもで
きる（第６図（ｂ））。

この様に埋込みｐ層に制御電極を形成することにより、
トランジスタ内に貫通したα線により誘起される約１０
６個の電子・正孔対の正孔は埋込み２層内に流入し外部
に出すことができる。

この様な構造を実現することで４にビットＳＲＡＭに適
用したところ、従来に比べて１／１００Ｏ以下のソフト
エラー率を達成することができた。

本発明の実施例では、単体トランジスタ部分のみを示し
たが、埋込みｐ層自身のいくつかの層を相互に配線して
電位を与えてやってもよい。この時、その相互間の線は
、通常埋込みｐ層を用いて行なっている。金属等、通常
の配線方法で行なってもよい。

本発明の構成によるソフトエラ一対策は半絶縁性基板を
用いてＬＳＩを形成する場合、他の化合物、Ｉ　ｎ　Ｐ
、　Ｉ　ｎ　Ａ　ｓ　、　ＩｎＧａＡｓ、　ＩｎＡＱＡ
ｓ等の基板あるいはＩｎＧａＡｓ／　ＩｎＡ　Ｑ　Ａｓ
等のへテロ接合を用いる場合にももちろん有効である。

〔発明の効果〕

本発明によれば、ｐ型層と能動層の間に不純物を故意に
は含有しない（アンドープ）層を挿入するデバイス構造
を取ることで、 １）寄生接合容量を小さく保った状態、即ち、ソース・
ゲート間容量に比べ充分小さくでき、２）α線ソフトエ
ラーに対して強く、即ち、従来のα線による誤動率を２
桁以上低減できた。

【図面の簡単な説明】

第１図は本発明になるトランジスタの概略的構成を示す
断面図、第２図は従来のα線ソフトエラ一対策をした２
ＤＥＧ−ＦＥＴの断面図、第３図は従来のα線ソフトエ
ラーを対策したＧａＡｓＭＥＳＦｈＴ断面図、第４図は
本発明をイオン注入型ＧａＡｓＭＥＳＦＥＴに実施した
イオンを示す断面図、第５図はエピタキシャル成長技術
を用いてＭＥＳＦＥＴを形成した実施例のＦＥＴ断面図
、第６図は２ＤＥＧ−ＦＥＴに実施した例を示すＦＥＴ
断面図である。 １７・・・Ｐ型、１０・・・基板、１２，２・・・ｎ型
層、１８．５．６・・・ｎ＋・・・層、１３・・・ゲー
ト電極、２３゜２４・・・ソース・ドレイン電極、１２
・・・ｎ型層　Ｑ　ＧａＡｓ、１２’−・・アンドープ
Ａ　Ｑ　ＧａＡｓ。 第７［Ｆ］ 第４図 第４　ロ ア 第３０ １θ半忙肯（・目摂苓しＬ　　　２３．２４　　ンー人
ドレ１）“！、４僅／ｌｊ　７Ｌ’　ｑａＡｓ／９ ■Δ図 Ｃ６シノ （ｂ）、　　　　”

Claims (1)

1. 【特許請求の範囲】 １、ｐ型化合物半導体上に、ｐ−型（〜１０＾１＾５ｃ
   ｍ＾−＾３以下）あるいは半絶縁性化合物半導体バッフ
   ァー層を形成し該ｐ−層上或いは該ｐ−中に、能動層を
   有することを特徴とする電界効果型トランジスタ。 ２、埋込みｐ型層が基板中に選択的に形成されているこ
   とを特徴とする特許請求の範囲第１項記載の電界硬化型
   トランジスタ。 ３、上記基板中に選択的に形成された埋込みｐ型層がＦ
   ＥＴの能動層下に形成されてなることを特徴とする特許
   請求の範囲第２項記載の電界効果型トランジスタ。 ４、上記埋込みｐ型層が、ソース電極あるいはドレイン
   電極とゲート電極との間の間隙部分の一方あるいは両方
   に位置する様に形成したことを特徴とする特許請求の範
   囲第２項記載の電界効果型トランジスタ。 ５、上記埋込みｐ型層に制御電極は形成したことを特徴
   とする特許請求の範囲第２項ないし第４項記載の電界効
   果型トランジスタ。 ６、上記化合物半導体バッファー層をヘテロ接合で形成
   してなる二層構造としたことを特徴とする特許請求の範
   囲第１項記載の電界効果型トランジスタ。