JPH02244642A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02244642A JPH02244642A JP6550689A JP6550689A JPH02244642A JP H02244642 A JPH02244642 A JP H02244642A JP 6550689 A JP6550689 A JP 6550689A JP 6550689 A JP6550689 A JP 6550689A JP H02244642 A JPH02244642 A JP H02244642A
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Landscapes
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はゲート電極を微細化し且つゲート電極の直列抵
抗Ｒｇを低減することが可能な改良された半導体装置の
製造方法に関する。
抗Ｒｇを低減することが可能な改良された半導体装置の
製造方法に関する。
（ロ）従来の技術
ＧａＡｓ ＭＥＳＦＥＴ、ＨＥＭＴ素子等の動作速度が
速くなるにつれて、ゲート電極長を短くする必要が増々
強くなってきている。このため従来は、例えば特開昭６
２−４６５７７号公報に記載されているように、電子ビ
ーム露光を使用した方式や、ｄｅｅｐＵＶ露光、ＬＢス
テッパ露光等の方式により微細加工が成される。
速くなるにつれて、ゲート電極長を短くする必要が増々
強くなってきている。このため従来は、例えば特開昭６
２−４６５７７号公報に記載されているように、電子ビ
ーム露光を使用した方式や、ｄｅｅｐＵＶ露光、ＬＢス
テッパ露光等の方式により微細加工が成される。
その製造方法は、第２図に示すよう番こ、ＧａＡｓ基体
（１）の表面をリセス構造としソース・ドレイン電極（
２）（３）を形成した後レジスト（４）を塗布し、前記
各露光方法のうちいずれかを利用して開口部（５）を形
成し、その表面にゲート電極材料（６）を蒸着すること
により基体（１）表面にゲート電極（７）を形成する。
（１）の表面をリセス構造としソース・ドレイン電極（
２）（３）を形成した後レジスト（４）を塗布し、前記
各露光方法のうちいずれかを利用して開口部（５）を形
成し、その表面にゲート電極材料（６）を蒸着すること
により基体（１）表面にゲート電極（７）を形成する。
その後レジスト（４）をリフトオフすることにより余分
なゲート電極材料層（６）を除去することで微細なゲー
ト電極長を有するＧａＡｓＭＥＳＦＥＴが製造される。
なゲート電極材料層（６）を除去することで微細なゲー
ト電極長を有するＧａＡｓＭＥＳＦＥＴが製造される。
（ハ）発明が解決しようとする課題
しかしながら、従来のりフトオフ法ではゲート電極（７
）の微細化を押し進めるにつれてゲート電極（７）は第
２図に示すような山状に変形し、それがゲート電極（７
）の直列抵抗Ｒｇを一層増大きせる欠点があった。
）の微細化を押し進めるにつれてゲート電極（７）は第
２図に示すような山状に変形し、それがゲート電極（７
）の直列抵抗Ｒｇを一層増大きせる欠点があった。
（ニ）課題を解決するための手段
本発明は上記従来の課題に鑑み成されたもので、リフト
オフ法によりゲート電極（１４）を形成した後に絶縁膜
（１５）を堆積、レジスト（１６）を塗布し、このレジ
スト（１６）を飽和しない露光量で露光することにより
絶縁膜（１５）の頭部を露光し、レジスト（１６）マス
クの状態で絶縁膜（１５）を選択除去することによりゲ
ート電極（１４）の頭部（１９〉を露出し、この露出し
たゲート電極（１４）の頭部（１９）に対してオーミッ
ク接触が成される第２ゲート電極（２０）を設けること
により、ゲートの直列抵抗Ｒｇを低減した半導体装置の
製造方法を提供するものである。
オフ法によりゲート電極（１４）を形成した後に絶縁膜
（１５）を堆積、レジスト（１６）を塗布し、このレジ
スト（１６）を飽和しない露光量で露光することにより
絶縁膜（１５）の頭部を露光し、レジスト（１６）マス
クの状態で絶縁膜（１５）を選択除去することによりゲ
ート電極（１４）の頭部（１９〉を露出し、この露出し
たゲート電極（１４）の頭部（１９）に対してオーミッ
ク接触が成される第２ゲート電極（２０）を設けること
により、ゲートの直列抵抗Ｒｇを低減した半導体装置の
製造方法を提供するものである。
（ネ）作用
本発明によれば、ゲート電極（１４）の上に第２ゲート
電極（２０〉が載置された構造となるので、ゲート電極
（１４）を微細加工することにより短ゲート長が得られ
ると同時に、第２ゲート電極（２０）がゲートの直列抵
抗Ｒｇを低減する。
電極（２０〉が載置された構造となるので、ゲート電極
（１４）を微細加工することにより短ゲート長が得られ
ると同時に、第２ゲート電極（２０）がゲートの直列抵
抗Ｒｇを低減する。
（へ）実施例
以下に本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
先ず第１図Ａにおいて、半絶縁性のＧａＡｓ基体（１１
）表面のゲート領域を選択的にエツチングすることによ
りリセス構造とし、ゲート領域を挾むようにして蒸着又
はスパッタ法とホトエツチング技術により両側にソース
電極（１２）とドしイン電極（１３）を形成する。その
後従来と同様にアルミ（Ａｌ１）のリフトオフ法により
前記ゲート領域上にサブミクロン（０，１〜０．９μ）
のゲート電極（１４）を形成する。
）表面のゲート領域を選択的にエツチングすることによ
りリセス構造とし、ゲート領域を挾むようにして蒸着又
はスパッタ法とホトエツチング技術により両側にソース
電極（１２）とドしイン電極（１３）を形成する。その
後従来と同様にアルミ（Ａｌ１）のリフトオフ法により
前記ゲート領域上にサブミクロン（０，１〜０．９μ）
のゲート電極（１４）を形成する。
そして、常圧ＣＶＤ又はプラズマＣＶＤ法によりゲート
電極（１４）を覆うようにして全面にシリコン酸化膜（
Ｓｉｎ、）又はシリコン窒化膜（ＳｉＮ）から成る絶縁
膜（１５）を堆積する。ゲート電極（１４）上の絶縁膜
（１５）は、ゲート電極（１４〉の突出した形状に対応
して山なりの形状を作る。
電極（１４）を覆うようにして全面にシリコン酸化膜（
Ｓｉｎ、）又はシリコン窒化膜（ＳｉＮ）から成る絶縁
膜（１５）を堆積する。ゲート電極（１４）上の絶縁膜
（１５）は、ゲート電極（１４〉の突出した形状に対応
して山なりの形状を作る。
次に第１図Ｂに示すように、絶縁膜（１５）上にポジ型
レジスト（１６）をスピンオン塗布し、フォトマスク（
１７）によりゲート電極（１４）上のレジスト（１６〉
をゲート電極（１４）よりやや広い範囲で紫外線露光す
る。露光はレジスト（１６）が飽和しない光量で、且つ
ゲート電極（１４）上のレジスト＜１６）は膜厚の全部
が露光するような光量で行う。レジスト（１６）はスピ
ンオン塗布法によりゲート電極（１４）による絶縁膜（
１５）の段差を平坦化するように付着しているので、上
記したようにレジストク１６）の表面だけが露光するよ
うな光量で露光することにより、レジスト（１６）の露
光部分（１７）が絶縁膜（１５）の頭部（１８）にだけ
達するように露光することができる。
レジスト（１６）をスピンオン塗布し、フォトマスク（
１７）によりゲート電極（１４）上のレジスト（１６〉
をゲート電極（１４）よりやや広い範囲で紫外線露光す
る。露光はレジスト（１６）が飽和しない光量で、且つ
ゲート電極（１４）上のレジスト＜１６）は膜厚の全部
が露光するような光量で行う。レジスト（１６）はスピ
ンオン塗布法によりゲート電極（１４）による絶縁膜（
１５）の段差を平坦化するように付着しているので、上
記したようにレジストク１６）の表面だけが露光するよ
うな光量で露光することにより、レジスト（１６）の露
光部分（１７）が絶縁膜（１５）の頭部（１８）にだけ
達するように露光することができる。
次に第１図Ｃに示すように、レジスト（１６）をアッシ
ングすることによりレジスト（１６〉の露光部分り１７
）を除去し、ゲート電極（１４）上の絶縁膜（１５）の
頭部（１８〉を露出させる。
ングすることによりレジスト（１６〉の露光部分り１７
）を除去し、ゲート電極（１４）上の絶縁膜（１５）の
頭部（１８〉を露出させる。
次に第１図りに示すように、レジスト（１６）を選択マ
スクとしてプラズマドライエツチング又はＲＩＥ等の手
法によりゲート電極（１４）上の絶縁膜（１５）をエツ
チングし、ゲート電極（１４）の頭部（１９）を露出す
る。このエツチングは等方性で行うと、ゲート電極（１
４）頭部（１９）の周囲の絶縁膜（１５〉がテーパー状
となるので、この後で形成する第２ゲート電極の形成に
有利となる。
スクとしてプラズマドライエツチング又はＲＩＥ等の手
法によりゲート電極（１４）上の絶縁膜（１５）をエツ
チングし、ゲート電極（１４）の頭部（１９）を露出す
る。このエツチングは等方性で行うと、ゲート電極（１
４）頭部（１９）の周囲の絶縁膜（１５〉がテーパー状
となるので、この後で形成する第２ゲート電極の形成に
有利となる。
次に第１図Ｅに示すように、レジスト（１６）を除去し
た後先ず蒸着又はスパッタ法によりバリア金属層を挾ん
だ金層を全面に堆積し、金糸蒸着膜（２１）とする。そ
の後、ゲート電極（１４）の頭部（１９）以外をホトレ
ジストでマスキングし、露出した部分の金層（２１）を
一方の電極とした電界メツキ法にょりこの部分に厚い金
層を形成してゲート電極（１４）の頭部（１９）にコン
タクトする第２ゲート電極（２０）とする。その後、前
記ホトレジストを除去し、第２ゲートを極（２０）をマ
スクとして金糸蒸着膜（２１）の余分な部分を除去する
ことにより、同図に示す構造とする。
た後先ず蒸着又はスパッタ法によりバリア金属層を挾ん
だ金層を全面に堆積し、金糸蒸着膜（２１）とする。そ
の後、ゲート電極（１４）の頭部（１９）以外をホトレ
ジストでマスキングし、露出した部分の金層（２１）を
一方の電極とした電界メツキ法にょりこの部分に厚い金
層を形成してゲート電極（１４）の頭部（１９）にコン
タクトする第２ゲート電極（２０）とする。その後、前
記ホトレジストを除去し、第２ゲートを極（２０）をマ
スクとして金糸蒸着膜（２１）の余分な部分を除去する
ことにより、同図に示す構造とする。
上記本願発明の製造方法によれば、ゲート電極（１４）
をサブミクロン化する一方、第２ゲート電極（２０）が
ゲート直列抵抗Ｒｇを低減し且つ第２ゲート電極（２０
）がＧａＡｓ基体（１１）と離れている為ゲート・ソー
ス間容量Ｃｇｓの増大が無いことから、素子の最高動作
速度を向上できる。
をサブミクロン化する一方、第２ゲート電極（２０）が
ゲート直列抵抗Ｒｇを低減し且つ第２ゲート電極（２０
）がＧａＡｓ基体（１１）と離れている為ゲート・ソー
ス間容量Ｃｇｓの増大が無いことから、素子の最高動作
速度を向上できる。
〈ト）発明の効果
以上に説明した通り、本発明によればゲート直列抵抗Ｒ
ｇの低減とゲート電極（１４）のサブミクロン化を両立
できるので、最高動作速度ｆ’ ｍａｘが高い半導体素
子を提供できる利点を有する。
ｇの低減とゲート電極（１４）のサブミクロン化を両立
できるので、最高動作速度ｆ’ ｍａｘが高い半導体素
子を提供できる利点を有する。
また、ゲートを極〈１４〉形成後にＧａＡｓ基体（１１
）表面を絶縁膜（１５）が覆うので、装置製造の初期に
ＧａＡｓ基体（１１）表面をパッシベーションすること
により、基体（１１）表面の余分な汚染を防止し、装置
の信頼性を向ｊ−できる利点をも有する。
）表面を絶縁膜（１５）が覆うので、装置製造の初期に
ＧａＡｓ基体（１１）表面をパッシベーションすること
により、基体（１１）表面の余分な汚染を防止し、装置
の信頼性を向ｊ−できる利点をも有する。
第１図Ａから第１図Ｅは夫々本発明を説明す′る為の断
面図、第２図は従来例を説明する為の断面図である。
面図、第２図は従来例を説明する為の断面図である。
Claims (2)
- （１）半絶縁性半導体基板のゲート領域上にゲート電極
を形成する工程、 前記ゲート電極を覆う絶縁膜を形成する工程、前記絶縁
膜上の全面にレジストをスピンオン塗布する工程、 前記ゲート電極上のレジストを飽和しない露光量で選択
的に露光する工程、 前記レジストを現像し前記ゲート電極の形状に対応して
突出した形状を持つ前記絶縁膜の頭部を露出する工程、 前記レジストをマスクとして前記絶縁膜の頭部をエッチ
ング除去し、前記ゲート電極の頭部を露出する工程、 前記ゲート電極の頭部にコンタクトする第２ゲート電極
を形成する工程を具備することを特徴とする半導体装置
の製造方法。 - （２）前記絶縁膜がＣＶＤ酸化膜又はＣＶＤ窒化膜であ
ることを特徴とする請求項第１項に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6550689A JPH02244642A (ja) | 1989-03-16 | 1989-03-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6550689A JPH02244642A (ja) | 1989-03-16 | 1989-03-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02244642A true JPH02244642A (ja) | 1990-09-28 |
Family
ID=13289022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6550689A Pending JPH02244642A (ja) | 1989-03-16 | 1989-03-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02244642A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167272A (ja) * | 1984-09-10 | 1986-04-07 | Matsushita Electronics Corp | 電界効果トランジスタの製造方法 |
| JPS61144880A (ja) * | 1984-12-19 | 1986-07-02 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS62113481A (ja) * | 1985-11-13 | 1987-05-25 | Mitsubishi Electric Corp | 電極の形成方法 |
| JPS63300568A (ja) * | 1987-05-29 | 1988-12-07 | Nec Corp | ショットキ−電極の形成方法 |
-
1989
- 1989-03-16 JP JP6550689A patent/JPH02244642A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167272A (ja) * | 1984-09-10 | 1986-04-07 | Matsushita Electronics Corp | 電界効果トランジスタの製造方法 |
| JPS61144880A (ja) * | 1984-12-19 | 1986-07-02 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS62113481A (ja) * | 1985-11-13 | 1987-05-25 | Mitsubishi Electric Corp | 電極の形成方法 |
| JPS63300568A (ja) * | 1987-05-29 | 1988-12-07 | Nec Corp | ショットキ−電極の形成方法 |
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