JPS6354776A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6354776A JPS6354776A JP19922886A JP19922886A JPS6354776A JP S6354776 A JPS6354776 A JP S6354776A JP 19922886 A JP19922886 A JP 19922886A JP 19922886 A JP19922886 A JP 19922886A JP S6354776 A JPS6354776 A JP S6354776A
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- photoresist
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- gate
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- gate electrode
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- Pending
Links
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特にガリウムヒ素電界効果型ト
ランジスタ（ＧａＡｓ ＦＥＴ） のゲート電極の
製造方法に関するものである。
ランジスタ（ＧａＡｓ ＦＥＴ） のゲート電極の
製造方法に関するものである。
従来、この種の短ゲート長（１ミクロン以下）のゲート
を有するＧａＡｓ ＦＥＴ のゲート電極形成法として
は、ホトレジストをホトリソグラフィーによシグート形
成予定地を開口し、 ＧａＡｓ表面を露出した後、ゲー
ト金属を被着し、リフトオフ法により行う方法が一般に
とられている。
を有するＧａＡｓ ＦＥＴ のゲート電極形成法として
は、ホトレジストをホトリソグラフィーによシグート形
成予定地を開口し、 ＧａＡｓ表面を露出した後、ゲー
ト金属を被着し、リフトオフ法により行う方法が一般に
とられている。
上述した従来のゲート形成法では、以下の欠点がある。
即ち、イオン注入で能動層領域全選択的に形成し７（Ｇ
ａＡｓ ＦＥＴ以外の通常のＧａＡｓ ＦＥＴでは、ゲ
ート電極は、必ずウェハーの能動月領域とゲートポンデ
ィングパッド部がある高抵抗層領域とを分離したいわゆ
るメサ段差を横切る構造をとるために、ゲート金属がこ
のメサ段付近で太くなり、従ってゲート長の広がりによ
るゲート容量の増大等のために所望の高周波特性が得ら
れないという欠点がある。これは、メサ段（通常０．５
〜１μｍ）付近で、ホトレジストをスピンコードにより
塗布すると、ホトレジストが平担な領域での厚さよりも
薄くなるため、露光・現像により、このメサ段付近のホ
トレジストパターンが他の平担す領域よりも広がってし
まうために、ゲート長も太くなることになる。この塗布
厚の不均一性を改良するために、多層に異種のレジスト
・と塗布して、平担化をはかる方法があるが、工程が複
雑となる上に、必ずしも細いパターンを広がりなく下層
へ転写できない欠点がある。
ａＡｓ ＦＥＴ以外の通常のＧａＡｓ ＦＥＴでは、ゲ
ート電極は、必ずウェハーの能動月領域とゲートポンデ
ィングパッド部がある高抵抗層領域とを分離したいわゆ
るメサ段差を横切る構造をとるために、ゲート金属がこ
のメサ段付近で太くなり、従ってゲート長の広がりによ
るゲート容量の増大等のために所望の高周波特性が得ら
れないという欠点がある。これは、メサ段（通常０．５
〜１μｍ）付近で、ホトレジストをスピンコードにより
塗布すると、ホトレジストが平担な領域での厚さよりも
薄くなるため、露光・現像により、このメサ段付近のホ
トレジストパターンが他の平担す領域よりも広がってし
まうために、ゲート長も太くなることになる。この塗布
厚の不均一性を改良するために、多層に異種のレジスト
・と塗布して、平担化をはかる方法があるが、工程が複
雑となる上に、必ずしも細いパターンを広がりなく下層
へ転写できない欠点がある。
本発明によるゲート電極の製造方法は、半導体基板上に
絶縁膜を被着する工程とホ） ＩＪングラフィーにより
、ゲート電極形成予定地及びＦＥＴの能動領域形成予定
地以外の領域を開口するパターニングを行う工程と、こ
のパターニングにより露出した絶縁膜をエツチングして
ＧａＡｓを露出させる工程、次に、ホトレジストを除去
後、再びホトリソグラフィーによｆｉＦＥＴの能動領域
形成予定地以外の領域を開口するパターニング後、Ｇａ
Ａｓエツチングにより高抵抗層を露出させ、能動層領域
と高抵抗層領域とを分離するいわゆるメサ形成工程、さ
らに、ホトレジストを除去後ゲート金属を被着する工程
、次に、ホトリソグラフィーによりポンディングパッド
部を含むゲート電極形成予定地のみホトレジストが残る
パターニング後、このゲート電極形成予定地以外のゲー
ト金属をエツチング除去し、ゲート電極を形成する工程
を含むことを特徴とし、能動領域のゲート長を決定する
絶縁膜エツチングがメサ形成工程以前にあるために、メ
サ段差によるゲート長広がり等の欠点もなく、均一な微
細なゲート長？有する艮好なＧａＡｓＦＥＴを提供する
°ことができる。
絶縁膜を被着する工程とホ） ＩＪングラフィーにより
、ゲート電極形成予定地及びＦＥＴの能動領域形成予定
地以外の領域を開口するパターニングを行う工程と、こ
のパターニングにより露出した絶縁膜をエツチングして
ＧａＡｓを露出させる工程、次に、ホトレジストを除去
後、再びホトリソグラフィーによｆｉＦＥＴの能動領域
形成予定地以外の領域を開口するパターニング後、Ｇａ
Ａｓエツチングにより高抵抗層を露出させ、能動層領域
と高抵抗層領域とを分離するいわゆるメサ形成工程、さ
らに、ホトレジストを除去後ゲート金属を被着する工程
、次に、ホトリソグラフィーによりポンディングパッド
部を含むゲート電極形成予定地のみホトレジストが残る
パターニング後、このゲート電極形成予定地以外のゲー
ト金属をエツチング除去し、ゲート電極を形成する工程
を含むことを特徴とし、能動領域のゲート長を決定する
絶縁膜エツチングがメサ形成工程以前にあるために、メ
サ段差によるゲート長広がり等の欠点もなく、均一な微
細なゲート長？有する艮好なＧａＡｓＦＥＴを提供する
°ことができる。
次に、本発明について図面を参照して説明する。
第１図（ａｌは本発明の一実施例の平面図、第１図（ｂ
）は第１図（ａｌのＡ−Ａ’部の縦断面図である。こｎ
は第２図乃至第４図に示すようにしてつくられる。すな
わち、ＧａＡｓ基板上１にシリコン酸化膜２をＣＶＤ法
により１．５００Ａ被着する。次にポジ型ホトレジスト
３（商品名ＡＺ１３５０）’にスピンコードにより被着
し、ゲート形成予定地４及びＦＥＴの能動領域５以外の
領域とを露光・現像により開ロパターニングヲ行った後
、フレオンガス及び水素によるドライエッチによシ開ロ
領域のシリコン酸化膜を除去しＧ ａ Ａ ｓを露出ち
せる（第２図（ａ）。
）は第１図（ａｌのＡ−Ａ’部の縦断面図である。こｎ
は第２図乃至第４図に示すようにしてつくられる。すな
わち、ＧａＡｓ基板上１にシリコン酸化膜２をＣＶＤ法
により１．５００Ａ被着する。次にポジ型ホトレジスト
３（商品名ＡＺ１３５０）’にスピンコードにより被着
し、ゲート形成予定地４及びＦＥＴの能動領域５以外の
領域とを露光・現像により開ロパターニングヲ行った後
、フレオンガス及び水素によるドライエッチによシ開ロ
領域のシリコン酸化膜を除去しＧ ａ Ａ ｓを露出ち
せる（第２図（ａ）。
（ｂ））。
ホトレジストを有機洗浄により除去し、再びポジ壓ホト
レジスト６をスピンコードにより被シｄｌ。
レジスト６をスピンコードにより被シｄｌ。
ＦＥＴの能動領域５（能動領域のゲート形成予定地を含
む）以外の領域を開口パターニング後、リン酸：過酸化
水素水：水＝４：ｌ：９０のエツチング液にてＧａＡｓ
１約１μｍエツチングする（第３図（ａ） 、 （ｂｌ
）。
む）以外の領域を開口パターニング後、リン酸：過酸化
水素水：水＝４：ｌ：９０のエツチング液にてＧａＡｓ
１約１μｍエツチングする（第３図（ａ） 、 （ｂｌ
）。
有機洗浄によりホトレジストを除去し１ｃ後、ウェハー
全面に真空蒸着法によりゲート金属としてアルミニウム
７を５０００Ａ核着し、づらにその上にポジ型ホトレジ
ストＥｌ−スピンコード法ニより被潰し、ホトリングラ
フオーにより、ゲート電極形成予定地９（ポンディング
パッド部も含む）をパターニングし、リン酸にてゲート
電極形成予定地９以外のアルミニウムをエツチング除去
する（第４図（ａｌ 、 （ｂ） ）。
全面に真空蒸着法によりゲート金属としてアルミニウム
７を５０００Ａ核着し、づらにその上にポジ型ホトレジ
ストＥｌ−スピンコード法ニより被潰し、ホトリングラ
フオーにより、ゲート電極形成予定地９（ポンディング
パッド部も含む）をパターニングし、リン酸にてゲート
電極形成予定地９以外のアルミニウムをエツチング除去
する（第４図（ａｌ 、 （ｂ） ）。
その後ホトレジストを有機洗浄により除去することでゲ
ート電極の形成が終了する。
ート電極の形成が終了する。
以上説明したように本発明によってゲート電極を形成し
ｆｃＧａＡｓ ＦＥＴは、メサ段差の形成前にウェハ
ーが平担な状態にてゲート長を決定するＦＥＴ能動領域
の絶縁膜のパターニングを行っているためにゲート長が
均一でかつサブミクロン以下の微細パターンを形成する
ことが可能となり、従って非常に良好なＲＦ特性を得る
ことができる。
ｆｃＧａＡｓ ＦＥＴは、メサ段差の形成前にウェハ
ーが平担な状態にてゲート長を決定するＦＥＴ能動領域
の絶縁膜のパターニングを行っているためにゲート長が
均一でかつサブミクロン以下の微細パターンを形成する
ことが可能となり、従って非常に良好なＲＦ特性を得る
ことができる。
以上本発明の実施例として特定な材料、特定の条件下で
説明したが、本技術思想がらもこれらに限定さｊ、る事
なく、例えば、ＧａＡｓに限らず、シリコンや、他の半
導体の製造方法にも適用されることは言うまでもない。
説明したが、本技術思想がらもこれらに限定さｊ、る事
なく、例えば、ＧａＡｓに限らず、シリコンや、他の半
導体の製造方法にも適用されることは言うまでもない。
第１図（ａｌは本発明によるＧａＡｓ ＦＥＴペレ−
／ ）の平面図。また、第１図（ｂｌは第１図（ａｌの
Ａ−Ａ’線断面図である。第２図乃至第４図は本発明の
一実施例の各工程図で、各々（ａｌは平面図、（ｂ）は
（ａｌで示すＢ−Ｂ’ 、Ｃ−Ｃ’ 、Ｄ−Ｄ’線
の断面図である。 １・・・・・・Ｇ ａ Ａ ｓ基板、２・・・・・・シ
リコン酸化膜、３・・・・・・ＡＺ−１３５０，４・・
・・・・ゲート形成予定地、５・・・・・・ＦＥＴの能
動領域、６・・・・・・ポジ型ホトレジスト、７・・・
・・・アルミニウム、８・・・・・・ポジ型ホトレジス
ト、９・・・・・・ゲート電極形成予定地。 第２図（ａ） 第３図（ａ） 形４図（ａ） 第４図（ｂ）
／ ）の平面図。また、第１図（ｂｌは第１図（ａｌの
Ａ−Ａ’線断面図である。第２図乃至第４図は本発明の
一実施例の各工程図で、各々（ａｌは平面図、（ｂ）は
（ａｌで示すＢ−Ｂ’ 、Ｃ−Ｃ’ 、Ｄ−Ｄ’線
の断面図である。 １・・・・・・Ｇ ａ Ａ ｓ基板、２・・・・・・シ
リコン酸化膜、３・・・・・・ＡＺ−１３５０，４・・
・・・・ゲート形成予定地、５・・・・・・ＦＥＴの能
動領域、６・・・・・・ポジ型ホトレジスト、７・・・
・・・アルミニウム、８・・・・・・ポジ型ホトレジス
ト、９・・・・・・ゲート電極形成予定地。 第２図（ａ） 第３図（ａ） 形４図（ａ） 第４図（ｂ）
Claims (1)
- 能動領域と高抵抗領域とを半導体のエッチングにより分
離するメサ工程を有し、このメサ工程より前に半導体に
絶縁膜を被着し、前に能動領域のゲート電極形成予定地
の絶縁膜を開口して半導体を露出させる工程を有する事
を特徴とし、さらにメサ工程後にゲート金属を表面上に
被着し、能動領域及び高抵抗領域のゲート電極をホトリ
ソグラフィによるパターニング、エッチングにより形成
する工程を有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19922886A JPS6354776A (ja) | 1986-08-25 | 1986-08-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19922886A JPS6354776A (ja) | 1986-08-25 | 1986-08-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6354776A true JPS6354776A (ja) | 1988-03-09 |
Family
ID=16404280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19922886A Pending JPS6354776A (ja) | 1986-08-25 | 1986-08-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6354776A (ja) |
-
1986
- 1986-08-25 JP JP19922886A patent/JPS6354776A/ja active Pending
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