JPH02185043A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法、詳しく言えば、高周
波帯域で使用する電界効果トランジスタ（ＦＥＴ）の製
造方法に関する。

〔従来の技術〕

高周波帯域で使用するＧａＡｓ　ＦＥＴの高周波特性の
向上を計るには、ゲート電極のゲート長の縮小が要求さ
れる。

第３図は従来のＧａＡｓ　ＦＥＴの製造方法の一例を示
す。

ＧａＡｓ基板１表面のＮ動作層２を素子分離のためメサ
エッチングし、所定の位置にソース電極３、ドレイン電
極４を形成し、表面にホトレジストを塗布し、露光、現
像してリセスエッチングのマスクとするホトレジスト層
５を形成する。

このホトレジスト層５をマスクにリセスエッチングによ
りリセス構造を設けた後、このリセス構造の面にホトレ
ジスト層５をマスクにリフトオフ法によりゲート電極６
を形成する。

ホトレジスト層５上に蒸着したゲート金属６は、ホトレ
ジスト層５をアッシング除去すると除去される。

〔発明が解決しようとする課題〕

従来の上記の製造方法におけるリフトオフ法によるｆ−
）電極形成のマスクとするホトレジストの・５ｐｐ−ユ
ングには、ＤｅｅｐＵＶコンタクト露光法、電子ビーム
露光法が採られてきたが、ＤｅｅｐＵＶコンタクト露光
法では、０．５μｍ幅のホトレジストパターンが形成で
きるほぼ限界の線幅で、この実現には細心の注意力が必
要であり、高周波化、高速化を進める上でのより微細な
ゲート長の実現に応えることができないという問題があ
った。

また、電子ビーム露光法によると、より微細なゲート長
を実現できるが、装置が高価で、実施には高度な技術が
必要で、露光時間が長くなり、コスト面での負担が大き
くなるという問題があった。

本発明は上記の問題を解消するためになされたもので、
ＤｅｅｐＵＶコンタクト露光法により、より微細なゲー
ト長を実現することができる方法を提供することを目的
とする。

〔課題を解決するための手段〕

本発明の製造方法は、半導体基板上にホトレジスト層を
、このホトレジスト層上にＡｇのようにＡｕめっきがで
きる第１の金属蒸着層を、この金属蒸着層上にＡｔのよ
うに表面にできる酸化膜がＡｕめっきを拒む第２の金属
蒸着層を形成し、この第２の金属蒸着層をＤｅｅｐＵＶ
コンタクト露光法によりパターニングしたホトレジスト
層、をマスクとするエツチングにより線幅の狭い／４’
ターンに／４’ターニングした後、電解めっきにより第
１の金属蒸着層上ＫＡｕめっき層を第２の金属蒸着層の
・母ターンの周辺にはみでる状態に形成し、このＡｕめ
っき層をマスクとしてリフトオフ法によりｒ−ト電極を
形成する方法と、 半導体基板上に絶縁層を、この絶縁層上にホトレジスト
層を、このホトレジスト層上にＡｇのようにＡｕめっき
ができる金属蒸着層を形成し、この金属蒸着層上にＤｅ
ｅｐＵＶコンタクト露光法により・やターニングした線
幅の狭いホトレノスト層を形成した後、電解めっきによ
り上記金属蒸着層上に上記ホトレジスト層を頂部の一部
のみが露出する状態に包み開口が上記ホトレジスト層の
・やター／幅よシ縮小するＡｕめつき層を形成し、この
Ａｕめつき層をマスクとしてリフトオフ法によりゲート
電極を形成する方法である。

〔実施例〕

第１図は第１の発明の一実施例を示す。

素子分離のためにＮ動作層２をメサエッチングし、ソー
ス電極３、ドレイン電極４の形成の終わった基板上にホ
トレジスト：　ＭＰ−２４００（シグレー社）を回転数
３００Ｏｒｐｍで回転塗布し、空気雰囲気循環式オーブ
ンで９５℃、３０分間シリベーク処理して、第１のホト
レジスト層１１を形成する。

この未露光状態のホトレジスト層１１上に厚さ約５００
ＸのＡｇ蒸着層１２を形成し、その上に厚さ約１０００
ＸのＡｔ蒸着層１３を形成し、Ａｔ蒸着層１３上にホト
レジスト：　０ＦＰＲ−８００（東京応化）を３００Ｏ
ｒｐｍで回転塗布し、９０℃、３０分間グリベーク処理
して第２のホトレジスト層を形成し、このホトレノスト
層をＤｅｅｐＵＶコンタクト露光法による露光、現像に
より線幅の狭い・！ターン１４に・母ターニングする〔
図（ａ）〕。

このホトレジスト層Δターン１４をマスクに液温３０〜
４０℃の８５％Ｈ，ＰＯ４でＡｔ蒸着層１３のみをホト
エツチングする〔図（ｂ）〕。

次に、Ａｇ蒸着層１２に対してＡｕめりきを行なう〔図
（Ｃ）〕。めっきは、テンペレックス（ＥＥＪＡ　）で
電流密度４ｍＡ／Ｑｌ（”、浴温５０〜６０℃の条件で
約５分間行なう。

Ａｔ蒸着層１３には、表面にできる酸化膜に拒まれてＡ
ｕめっきが付着しないが、Ａｇ蒸着層１２上に形成され
るＡｕめりき層は、０．５μｍ幅のＡｔ蒸着層１３の周
辺にかぶさり、内側にはみでる形状になってＡｕめっき
層１５の／母ターン幅が０．４μｍ程度に狭窄される。

次に、Ａｕめっき層１５をマスクＫ　Ａｇ蒸着層１３、
Ａｇ蒸着層１２をＨＣｌでエツチング除去し、下層の第
１のホトレジスト層１１をＡｕめつき層１５をマスクに
露光、現像する〔図（ｄ）〕。

露出したＮ動作層２を第１のホトレジスト層１１をマス
クにリセスエッチングしてリセス構造をつくり〔図（ｅ
）　）　、このリセス構造の面にＡｕめつき層１５をマ
スクにリフトオフ法によりｒ−ト電極６を形成する〔図
（ｆ）〕。第１のホトレジスト層１１をアッシング除去
すると、不用になった金属蒸着層、めっき層が除去され
る。

上記方法では、めっきマスクとしてＡｔ、Ｔｉなどの金
属蒸着層を使用したので、長時間めっきを行うことがで
き、長時間のめっきにより、Ａｕめつき層１５の・ぐタ
ーン幅を十分狭窄することができる。

第２図は第２の発明の一実°施例を示す。

素子分離のためにＮ動作層２をメサエッチングし、ソー
ス電極３、ドレイン電極４の形成の終わった基板表面に
プラズマＣＶＤ法により窒化シリコン層（Ｓｔ、Ｎ４）
　２１を形成し、このＳｉ３Ｎ４層２１上にホトレジス
トを塗布し、プリベーク処理して第１のホトレジスト層
２２を形成、このホトレジスト層２２上にＡｇ蒸着層２
３を形成、このＡｇ蒸着層２３上に第２のホトレジスト
層を形成し、このホトレジスト層をＤｅｅｐＵＶコンタ
クト露光法による露光、現像により線幅の狭いパターン
２４に・やターニングする〔図（ａ）〕。

次に、Ａｇ蒸着層２３に対してＡｕめつきを行なう〔図
（ｂ）〕。Ａｕめっき層２５は、ホトレジストパターン
２４を頂部の一部のみが露出する状態に包み開口幅がホ
トレジストパターン２４０幅よシ縮小する厚さにする。

Ａｕめっきをしたものを露光、現像して、ホトレノスト
層２４を除去し、Ａｕめっき層２５をマスクＫ　Ａｇ蒸
着層２３を湿式エツチングする〔図（Ｃ）〕。

次に、Ａｕめっき層２５をマスクに第１のホトレジスト
層２２、Ｓｉ３Ｎ４層２１をリアクティブイオンエツチ
ングにより異方性エツチングする〔図（ｄ）〕。

露出したＮ動作層２をＳｉ、Ｎ４層２１をマスクにリセ
スエッチングしてリセス構造をつ＜シ〔図（ｅ）〕、こ
のリセス構造の面にＡｕめっき層２５をマスクにリフト
オフ法によりゲート電極６を形成する〔図（ｆ）〕。

第１のホトレジスト層２１をアッシング除去すると、不
用になった蒸着金属及びめっき金属は除去される。５ｔ
３Ｎ４層２１はエツチングで除去できる。

上記方法において、ホトレジスト／４′ターン２４の幅
が約０．６μｍの場合、Ａｕめりき層２５の７やターン
幅を０．２〜０．３μｓＫすることができ、ゲート長０
．２〜０．３μｍのｙ　−ト電極を得ることができる。

〔発明の効果〕

以上説明したように１本発明によれば、電子ビーム露光
法によることなく、ｆ−）長０．５μｍ以下の微細なデ
ート電極が得られ、同一水準のコストで、高周波特性、
高速動作性に優れたＧａＡｓ　ＦＥＴが得られるという
効果がある。

【図面の簡単な説明】

第１図は第１の発明の一実施例を示す説明図、第２図は
第２の発明の一実施例を示す説明図、第３図は従来のＧ
ａＡｓ　ＦＥＴの製造方法の一例を示す説明図である。 １・・・ＧａＡｓ基板、２・・・Ｎ動作層、３・・・ソ
ース電極、４・・・ドレイン電極、６・・・ｆ−）電極
、１１・・・第１のホトレジスト層、１２・・・Ａｇ蒸
着層、１３・・・Ａｔ蒸着層、１４・・・ホトレジスト
／やターン、１５・・・Ａｕめっき層、２１・・・５ｉ
５Ｎ４層、２２・・・第１のレジスト層、２３・・・Ａ
ｇ蒸着層、２４・・・ホトレジストノｅターン、２５・
・・Ａｕめっき層。 なお図中同一符号は同一または相当する部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）素子分離のためにＮ動作層をメサエッチングし、
   所定の位置にソース、ドレインのオーミック電極を形成
   した半導体基板上に第１のホトレジスト層を形成し、こ
   のホトレジスト層上にＡｇのように電解めっきによりＡ
   ｕめっきができる第１の金属蒸着層を形成し、この金属
   蒸着層上にＡｌのように耐薬品性と微細加工性に優れ表
   面にできる酸化膜がＡｕめっきを拒む第２の金属蒸着層
   を形成し、この金属蒸着層上に第２のホトレジスト層を
   形成し、このホトレジスト層をパターニングして幅の狭
   いホトレジストパターンを形成する工程と、上記ホトレ
   ジストパターンをマスクに上記第２の金属蒸着層のみを
   ホトエッチングするエッチング工程と、 上記エッチング工程後、上記ホトレジストパターンをア
   ッシング除去し、上記第１の金属蒸着層上に上記エッチ
   ング工程で残った第２の金属蒸着層のパターンの周辺上
   にはみでるＡｕめっき層を形成するめっき工程と、 上記めっき工程後、上記Ａｕめっき層をマスクに上記第
   ２、第１の金属蒸着層をエッチング、上記第１のホトレ
   ジスト層を露光、現像し、Ｎ動作層を露出させる工程と
   、 露出した上記Ｎ動作層を上記第１のホトレジスト層をマ
   スクにエッチングしてリセス構造をつくり、このリセス
   構造の面に上記Ａｕめっき層をマスクにリフトオフ法に
   よりゲート電極を形成する工程とを備えた半導体装置の
   製造方法。
2. （２）素子分離のためにＮ動作層をメサエッチングし、
   所定の位置にソース、ドレインのオーミック電極を形成
   した半導体基板上に絶縁層を形成し、この絶縁層上に第
   １のホトレジスト層を形成し、このホトレジスト層上に
   Ａｇのように電解めっきによりＡｕめっきができる金属
   蒸着層を形成し、この金属蒸着層上に第２のホトレジス
   ト層を形成し、このホトレジスト層をパターニングして
   幅の狭いホトレジストパターンを形成する工程と、 層上に上記ホトレジストパターンが形成された上記金属
   蒸着層に上記ホトレジストパターンを頂部の一部のみが
   露出する状態に包み開口幅が上記ホトレジストパターン
   幅より縮小するＡｕめっき層を形成するめっき工程と、 上記めっき工程後、上記ホトレジストパターンを露光、
   現像して除去し、上記金属蒸着層を上記Ａｕめっき層を
   マスクに湿式エッチングし、上記第１のホトレジスト層
   、絶縁層をリアクティブイオンエッチングしＮ動作層を
   露出させる工程と、露出した上記Ｎ動作層を上記絶縁層
   をマスクにエッチングしてリセス構造をつくり、このリ
   セス構造の面に上記Ａｕめっき層をマスクにリフトオフ
   法によりゲート電極を形成する工程とを備えた半導体装
   置の製造方法。