JPS60138976A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60138976A JPS60138976A JP24931683A JP24931683A JPS60138976A JP S60138976 A JPS60138976 A JP S60138976A JP 24931683 A JP24931683 A JP 24931683A JP 24931683 A JP24931683 A JP 24931683A JP S60138976 A JPS60138976 A JP S60138976A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
α） 発明の技術分野
本発明は、ゲート電極部にリセス構造を有するシ璽ツ（
、ト中障壁ゲート型電界効果トランジスタ（ＭＥＳ Ｆ
ＥＴ）の製造方法に、関する・（２） 技−の背景 □、 近年、：、高速演算用半導体装置及び高岡波牛導
体′： 装置の材料としてＧａＡｓなどのトＶ族化合物
牛ン 導体ｔｙいる技術が開発されている・この化合物
１、牛導体拭高温処理時に分解し中すく、Ｓｌのより□
に半導体上に安定で緻密な熱酸化ｌ［を作り７’ｌ、
１′ 半導体りに熱拡散をしりするのがむすかしＶ％０
１ このように化合物半導体鉱安定化膜やマスクとな：
：′ る良質の絶瞬膜が得にくい弓とから、Ｍ Ｉ Ｓ
（Ｍｅ−ｔａｊ Ｉｎ４ｕムｔｏｒ ８ｅｍ１ｃｏｎ
ｄｕｃｔｏｒ ） ＠造を持つ電界効果トランジスタ（
ＭＩＳ ＦＥＴ）やバイポーラトランジスタは簡単には
作れない。七〇で化合物中導体で半導体装置を構成する
場合は、ショットキ障壁ゲート型電界効果トランジスタ
（ＭＥＳＦＥＴ、以下ＭＥＳ ＦＥＴと記す）の形を
とることが多い。
、ト中障壁ゲート型電界効果トランジスタ（ＭＥＳ Ｆ
ＥＴ）の製造方法に、関する・（２） 技−の背景 □、 近年、：、高速演算用半導体装置及び高岡波牛導
体′： 装置の材料としてＧａＡｓなどのトＶ族化合物
牛ン 導体ｔｙいる技術が開発されている・この化合物
１、牛導体拭高温処理時に分解し中すく、Ｓｌのより□
に半導体上に安定で緻密な熱酸化ｌ［を作り７’ｌ、
１′ 半導体りに熱拡散をしりするのがむすかしＶ％０
１ このように化合物半導体鉱安定化膜やマスクとな：
：′ る良質の絶瞬膜が得にくい弓とから、Ｍ Ｉ Ｓ
（Ｍｅ−ｔａｊ Ｉｎ４ｕムｔｏｒ ８ｅｍ１ｃｏｎ
ｄｕｃｔｏｒ ） ＠造を持つ電界効果トランジスタ（
ＭＩＳ ＦＥＴ）やバイポーラトランジスタは簡単には
作れない。七〇で化合物中導体で半導体装置を構成する
場合は、ショットキ障壁ゲート型電界効果トランジスタ
（ＭＥＳＦＥＴ、以下ＭＥＳ ＦＥＴと記す）の形を
とることが多い。
この化合物中導体によるＭＥＳ ＦＥＴのなかでも、Ｇ
ａＡｓ ＭＥＳ ＦＥＴは歴史が古く技術の蓄積が最も
進んでいて、集積化の研究も盛んである◇ＧａＡｓ Ｍ
ＥＳＦＥＴの特性を決足する要因には、主にソース抵抗
Ｒａ ’−ゲート抵抗Ｒｇ及びゲートΦソース間容量Ｃ
＊８がある。一般にゲート・ソニス間容量Ｃｇｓは、ゲ
ート長を短かくすることにより低減できるが、ゲート長
ｔ−短かくするとゲート抵抗Ｒｇが増加する。また、ソ
ース抵抗Ｒ８は、基板内の活性層を厚くすることにより
低減できるが、活性Ｊｆｉのグー１極下が厚くなるのは
好ましくないＯ −そこで第１図の断面図の如く、リセス構造が提案され
ている０図で１は半絶縁性ＧａＡｓ基板、２はバック７
層、３は活性層、４は化合物半導体基板、５は絶縁層、
６はソース電極、７はドレイン電極、′８にゲート電極
、９はリセスである。ここで、化合物半導体基板４は、
半絶縁性ＧａＡｓ基板１上にＧａＡｓｔエピタキシャル
成長させ、バッファｌ（エピタキシャル成長層）２を形
成し、そのバッファ層内に不純物′ｔ−−入することに
より活性層３ｔ−形成誓ることで得られる・このリセス
構造は、活性層′３がゲート電極８下に比べてソース電
極３下で厚くなっているので、ソース抵抗Ｒ８が低く、
かつリセス９のソース電極６側及びドレイン電極７側の
活性層３上に形成された絶縁Ｎ５上にゲニト電極８がか
かり、ゲート電極８のソース電極６とドレイン電極を結
ぶ方向の断面積が大きくなり、ゲート抵抗Ｒｇが低くな
る。
ａＡｓ ＭＥＳ ＦＥＴは歴史が古く技術の蓄積が最も
進んでいて、集積化の研究も盛んである◇ＧａＡｓ Ｍ
ＥＳＦＥＴの特性を決足する要因には、主にソース抵抗
Ｒａ ’−ゲート抵抗Ｒｇ及びゲートΦソース間容量Ｃ
＊８がある。一般にゲート・ソニス間容量Ｃｇｓは、ゲ
ート長を短かくすることにより低減できるが、ゲート長
ｔ−短かくするとゲート抵抗Ｒｇが増加する。また、ソ
ース抵抗Ｒ８は、基板内の活性層を厚くすることにより
低減できるが、活性Ｊｆｉのグー１極下が厚くなるのは
好ましくないＯ −そこで第１図の断面図の如く、リセス構造が提案され
ている０図で１は半絶縁性ＧａＡｓ基板、２はバック７
層、３は活性層、４は化合物半導体基板、５は絶縁層、
６はソース電極、７はドレイン電極、′８にゲート電極
、９はリセスである。ここで、化合物半導体基板４は、
半絶縁性ＧａＡｓ基板１上にＧａＡｓｔエピタキシャル
成長させ、バッファｌ（エピタキシャル成長層）２を形
成し、そのバッファ層内に不純物′ｔ−−入することに
より活性層３ｔ−形成誓ることで得られる・このリセス
構造は、活性層′３がゲート電極８下に比べてソース電
極３下で厚くなっているので、ソース抵抗Ｒ８が低く、
かつリセス９のソース電極６側及びドレイン電極７側の
活性層３上に形成された絶縁Ｎ５上にゲニト電極８がか
かり、ゲート電極８のソース電極６とドレイン電極を結
ぶ方向の断面積が大きくなり、ゲート抵抗Ｒｇが低くな
る。
（３）従来技術と問題点
従来、上述の第１図のようなリセス構造を有するゲート
電極８を形成する製造方法では、まず、化合物半導体基
板４上に形成された８１．Ｏｘ等から成る絶縁層５のゲ
ート電極８の化合物半導体基板４とシ冒ットキ接合を行
なう領域を通常の公知の窓明は手段、例えにレジストを
用いてバターニング後エツチングをすることによｐ除去
して開孔し、そして同部分の化合物半導体基板４を除去
し、リセス９を形成する。このとき用い友レジスト タ
ーンは除去する〇 次に、シ冒ット接合用金属層を蒸着により形成し、その
上に塗布したレジストをパターニング後金属層をエツチ
ングすることで、ゲート電極台を形成する。
電極８を形成する製造方法では、まず、化合物半導体基
板４上に形成された８１．Ｏｘ等から成る絶縁層５のゲ
ート電極８の化合物半導体基板４とシ冒ットキ接合を行
なう領域を通常の公知の窓明は手段、例えにレジストを
用いてバターニング後エツチングをすることによｐ除去
して開孔し、そして同部分の化合物半導体基板４を除去
し、リセス９を形成する。このとき用い友レジスト タ
ーンは除去する〇 次に、シ冒ット接合用金属層を蒸着により形成し、その
上に塗布したレジストをパターニング後金属層をエツチ
ングすることで、ゲート電極台を形成する。
ま九、別の方法としては、絶縁層５ｔ−□開孔１、リセ
ス９の形成後、基板上にレジスト等によ葛リフトオフ層
を形成し、リフトオフ層のゲート−極８形成領域をパタ
ーニングして開孔部を設け、′□、１リフトオフ層をマ
スクとしてシ１ットキ接ｊ合用門：属□ 層を蒸着してグー・計電極８を形成し、す７トオ・フ１
゜ 層及びその上の金属層及びその上の金属層ｆｔ除去Ｔｕ
ｂ ｖ７１− 、ｔ ｙ＠ｔ［Ｊイ；ｂ７ＪＪ、あ、。
ス９の形成後、基板上にレジスト等によ葛リフトオフ層
を形成し、リフトオフ層のゲート−極８形成領域をパタ
ーニングして開孔部を設け、′□、１リフトオフ層をマ
スクとしてシ１ットキ接ｊ合用門：属□ 層を蒸着してグー・計電極８を形成し、す７トオ・フ１
゜ 層及びその上の金属層及びその上の金属層ｆｔ除去Ｔｕ
ｂ ｖ７１− 、ｔ ｙ＠ｔ［Ｊイ；ｂ７ＪＪ、あ、。
、１これら従来の方法においては、絶縁層５の開（孔
を形成するとき、リセス９から絶縁層５上にカミかるゲ
ート電極８を形成するときの２回パターニンするためめ
゛パターニングに対し％２’ｌＢ目のリセス９から絶縁
層５上にかかるゲート電極８形成のためのパターニング
はゲート電極８が必要以上に大きくならないように正確
な位置で精度良く行なうのが望ましいが、特に集積化さ
れ九半導体装置におムで、ソース電極６とドレイン亀朽
７を結ぶ方向のパターン幅の制御が困難であり、所望の
大きさの夛−計電極８を再現性良く形成できなかつえ。
を形成するとき、リセス９から絶縁層５上にカミかるゲ
ート電極８を形成するときの２回パターニンするためめ
゛パターニングに対し％２’ｌＢ目のリセス９から絶縁
層５上にかかるゲート電極８形成のためのパターニング
はゲート電極８が必要以上に大きくならないように正確
な位置で精度良く行なうのが望ましいが、特に集積化さ
れ九半導体装置におムで、ソース電極６とドレイン亀朽
７を結ぶ方向のパターン幅の制御が困難であり、所望の
大きさの夛−計電極８を再現性良く形成できなかつえ。
：
本発明は、上述の困難を解消し、リセス構造を有する半
導体装置において、化合物半導体基板上の絶縁層の開孔
及びリセスの形成にマスクとして、用い産しジ長ドパタ
ーンを光、＠子！ の照射によりパターン幅を精度良く広げ、そのレジスト
パターンをす７トオ７層としゲート電極をす７トオフ法
により形成して、ＪＩｌ！造が容易でかり工程数が少な
く、所望の大きさのゲート電極示再現性良く形成できる
半導体装置の製造方法を提供するにある。
導体装置において、化合物半導体基板上の絶縁層の開孔
及びリセスの形成にマスクとして、用い産しジ長ドパタ
ーンを光、＠子！ の照射によりパターン幅を精度良く広げ、そのレジスト
パターンをす７トオ７層としゲート電極をす７トオフ法
により形成して、ＪＩｌ！造が容易でかり工程数が少な
く、所望の大きさのゲート電極示再現性良く形成できる
半導体装置の製造方法を提供するにある。
（５）発明の構成
本発明によれば上述の目的は、化合物半導体基板上に絶
縁層を形成し、その上にレジストを塗布する工程と、 ゲート領域上の前記レジストを除去することにより、前
記レジストに開口部を設け、前記絶縁層を部分的に露出
する工程と、 前記レジストをマスクとして前記絶縁層の露出された領
域を除去し、前記化合物半導体基板ｔ−露出する工程と
、 前記レジストに波長がほぼ４５００λ以下の光。
縁層を形成し、その上にレジストを塗布する工程と、 ゲート領域上の前記レジストを除去することにより、前
記レジストに開口部を設け、前記絶縁層を部分的に露出
する工程と、 前記レジストをマスクとして前記絶縁層の露出された領
域を除去し、前記化合物半導体基板ｔ−露出する工程と
、 前記レジストに波長がほぼ４５００λ以下の光。
電子線、Ｘ＠また鉱イオン線を照射し、前記開口部を広
げる工程と、 その工程の前または後に前記化合物半導体基板の露出さ
れた領域を除去し、前記化合物半導体基板に凹部を設け
る工程と 前記凹部、前記絶縁層及び前記レジスト上に導電層管堆
積させ、前記レジストをマスクとして、前記凹部及び前
記絶縁層上にゲート電極を形成する工程と、 前記レジスト及びその上の導電層を除去する工程とを含
むことにより達成される。
げる工程と、 その工程の前または後に前記化合物半導体基板の露出さ
れた領域を除去し、前記化合物半導体基板に凹部を設け
る工程と 前記凹部、前記絶縁層及び前記レジスト上に導電層管堆
積させ、前記レジストをマスクとして、前記凹部及び前
記絶縁層上にゲート電極を形成する工程と、 前記レジスト及びその上の導電層を除去する工程とを含
むことにより達成される。
（６）発明の実施例
実施料１
第２図乃至第１２図は本発明一実施例を説明するための
断面図である。これ等の図を参照しっつＧａＡｓ ＭＥ
ＳＦＥＴの製造方法について説明する０ 第２図参照 半絶縁性ＧａＡｓ基板１上にＧａＡｓを例えば気相もし
くは液相にょシェピタキシャル成長させ、ＧａＡｓエピ
タキシャル層を形成する。このＧａＡｓエピタキシャル
層に不純物、例えばＳｔ等を導入し、活性化させ活性層
３を形成する。ここで、活性化されないＧａＡｓエピタ
キシャル層ｔ−バッフ７層２といい、このバッファ層２
と活性層３と半絶縁性ＧａＡａ基板４で化合物半導体基
板４を構成するＯ 次に基板上−面に酸化または窒化等に木る絶縁層５、例
えば５ｉｆｔ Ｍを厚さ例えば１００Ｇλ〜□ ３０００＾程例えばＣＶＤ法により形成し、その上にレ
ジスト１０を画面に塗布する。
断面図である。これ等の図を参照しっつＧａＡｓ ＭＥ
ＳＦＥＴの製造方法について説明する０ 第２図参照 半絶縁性ＧａＡｓ基板１上にＧａＡｓを例えば気相もし
くは液相にょシェピタキシャル成長させ、ＧａＡｓエピ
タキシャル層を形成する。このＧａＡｓエピタキシャル
層に不純物、例えばＳｔ等を導入し、活性化させ活性層
３を形成する。ここで、活性化されないＧａＡｓエピタ
キシャル層ｔ−バッフ７層２といい、このバッファ層２
と活性層３と半絶縁性ＧａＡａ基板４で化合物半導体基
板４を構成するＯ 次に基板上−面に酸化または窒化等に木る絶縁層５、例
えば５ｉｆｔ Ｍを厚さ例えば１００Ｇλ〜□ ３０００＾程例えばＣＶＤ法により形成し、その上にレ
ジスト１０を画面に塗布する。
第３図参照
レジスト１０上を選択的に露光し、ソース電極領域及び
ドレイン電極領域のレジスト１Ｏｆｔ：溶剤によって除
去し、パターニングする。レジスト１０を除去した部分
において絶縁層５をエツチングにより除去して、活性層
３を露出させる。
ドレイン電極領域のレジスト１Ｏｆｔ：溶剤によって除
去し、パターニングする。レジスト１０を除去した部分
において絶縁層５をエツチングにより除去して、活性層
３を露出させる。
第４図参照
レジスト１０及び化合物半導体基板４上に− ミえばＡ
ｕ／ＡｕＧａからなる金属層１１を厚さ、例え １゜ば
ａｏｏｏＸ程、蒸着により堆積させ、レジスト１ｏ □
をマスクとして化合物半導体基板４上にオーζツ □り
特性を有す、ｂｙ−ｘ電極６１びド四′電極７゜を形成
する〇 ＠５図参照 レジスト１０及びその上の金属層１１をり７ 、。
ｕ／ＡｕＧａからなる金属層１１を厚さ、例え １゜ば
ａｏｏｏＸ程、蒸着により堆積させ、レジスト１ｏ □
をマスクとして化合物半導体基板４上にオーζツ □り
特性を有す、ｂｙ−ｘ電極６１びド四′電極７゜を形成
する〇 ＠５図参照 レジスト１０及びその上の金属層１１をり７ 、。
トオフ法によって除去する０こ終により化合物半 ・導
体基板４上には、ソース電極６．ドレイン電極７及び絶
縁層５が存在することになる。
体基板４上には、ソース電極６．ドレイン電極７及び絶
縁層５が存在することになる。
第６図参照
ソース電極６．ドレイン電極７及び絶縁層５の形成され
た基板上に絶縁層５と異なる絶縁層１２゜例えば５ｉｓ
Ｎ４層を厚さ例えば６０００人程、例えばＣＶＤ法１に
より形成し、その上にレジスト１３を厚さ例えば５ｏｏ
ｏＸ程−面に塗布する。
た基板上に絶縁層５と異なる絶縁層１２゜例えば５ｉｓ
Ｎ４層を厚さ例えば６０００人程、例えばＣＶＤ法１に
より形成し、その上にレジスト１３を厚さ例えば５ｏｏ
ｏＸ程−面に塗布する。
第７図参照
ゲート形成領域上のレジス）１３ｔ−選択的に除去して
、レジるト１３にソース電極６とドレイン電極７・、を
結ぶ方向の開帳が例えば５０００＾程の開口部１゜、４
を形成する。
、レジるト１３にソース電極６とドレイン電極７・、を
結ぶ方向の開帳が例えば５０００＾程の開口部１゜、４
を形成する。
次に、開口部１４の下の絶縁層１２ｔ−等方性のエツチ
ング、例えばウェットエツチングを行ない、絶縁１５上
に露出部１５を形成する０ここで、レジスト１）３の下
は横方向に例えば０．５〜１．０／Ｊｍ程除去する・、
６ ｇ８図□参照 レジスト１３をマスクとして垂直方向の異方性のドライ
エツチング、例えばＣ，ＨＦ ｓガスによる１３の開口
部１４の下に位置するＵ山部１５の絶縁層５を除去し、
化合物子導体基板４上に開口部１４とほぼ同−広さの露
出部１６を形成する０第９図参照 レジスト１３に例えに波長が２２００〜２８００に程の
遠紫外光（ＤｅｅｐＵＶ光）を照射し、レジスト１３を
感光させる。ここでレジスト１３の感光部分において縮
小が起こり、絶縁層５の露出部１５上の部分では反り上
が９が生じ、開口部１４が広くなる０この開口部１４は
、横方向に例えば５０００Å程広げる０ 第１Ｏ図参照 露出部１６の化合物手導体基板４を例えばフッ酸系のエ
ツチング液を用いてウェットエツチングし、活性層３ｆ
ｔ厚さ、例えＨｘｏｏｏｉ程残して凹部つま９リセス９
を形成するＯ 第１１図参照 レジスト１３．絶縁層５の露出８１５及びリセス９上に
例えｔｅｌ’ ＡＬ ＃ Ａｕ／Ｐ ｔ 、Ｔ ｉなど
のＶ！ｌットキ接合用金属層１７ｅ例えば蒸着により厚
さ例えば８０００λ程堆積させ、絶縁層５の露出部１５
上及びリセス９上にゲート電極８が形成される。
ング、例えばウェットエツチングを行ない、絶縁１５上
に露出部１５を形成する０ここで、レジスト１）３の下
は横方向に例えば０．５〜１．０／Ｊｍ程除去する・、
６ ｇ８図□参照 レジスト１３をマスクとして垂直方向の異方性のドライ
エツチング、例えばＣ，ＨＦ ｓガスによる１３の開口
部１４の下に位置するＵ山部１５の絶縁層５を除去し、
化合物子導体基板４上に開口部１４とほぼ同−広さの露
出部１６を形成する０第９図参照 レジスト１３に例えに波長が２２００〜２８００に程の
遠紫外光（ＤｅｅｐＵＶ光）を照射し、レジスト１３を
感光させる。ここでレジスト１３の感光部分において縮
小が起こり、絶縁層５の露出部１５上の部分では反り上
が９が生じ、開口部１４が広くなる０この開口部１４は
、横方向に例えば５０００Å程広げる０ 第１Ｏ図参照 露出部１６の化合物手導体基板４を例えばフッ酸系のエ
ツチング液を用いてウェットエツチングし、活性層３ｆ
ｔ厚さ、例えＨｘｏｏｏｉ程残して凹部つま９リセス９
を形成するＯ 第１１図参照 レジスト１３．絶縁層５の露出８１５及びリセス９上に
例えｔｅｌ’ ＡＬ ＃ Ａｕ／Ｐ ｔ 、Ｔ ｉなど
のＶ！ｌットキ接合用金属層１７ｅ例えば蒸着により厚
さ例えば８０００λ程堆積させ、絶縁層５の露出部１５
上及びリセス９上にゲート電極８が形成される。
第１２図参照
レジス） １３．及びその上の金属層１７をリフトオフ
法によシ除去する。さらに絶縁層１２を除去する。
法によシ除去する。さらに絶縁層１２を除去する。
この製造方法によれば、り七ス９を形成する九めの絶縁
層５の開孔を形成するときのマスクとして使用するレジ
ＡＩ−に遠紫外光を照射してレジストの開口を精度良く
広げ、そのレジストをリフトオフ層としてリフトオフ法
によりゲート電極８を形成するので、バターニングにレ
ジストだけ使用し、工程数が少なく、かつ製造が容易で
ある〇さらに、使用するレジストと照射する遠紫外光の
波長及び照射時間等の関係によｐルジストの開口幅を制
御できるので、所望の大きさの精度良−グー、ト電極８
を再現性良く形成できる〇本発明の上述の実施例に用ｖ
ｈた２つの絶縁層は、何もＳ１０！層上１１ＣＳ ｉ
ｓ Ｎａ Ｍを形成する積層に限定するもので拡なく、
上下が逆の積層でもこの２層とまったく異なる層を用い
てもよ１０実施例２ 揶１３図及至第１９図は上述の実施例と異なる本発明−
実施例を説明するための断面図であ；ｂ。
層５の開孔を形成するときのマスクとして使用するレジ
ＡＩ−に遠紫外光を照射してレジストの開口を精度良く
広げ、そのレジストをリフトオフ層としてリフトオフ法
によりゲート電極８を形成するので、バターニングにレ
ジストだけ使用し、工程数が少なく、かつ製造が容易で
ある〇さらに、使用するレジストと照射する遠紫外光の
波長及び照射時間等の関係によｐルジストの開口幅を制
御できるので、所望の大きさの精度良−グー、ト電極８
を再現性良く形成できる〇本発明の上述の実施例に用ｖ
ｈた２つの絶縁層は、何もＳ１０！層上１１ＣＳ ｉ
ｓ Ｎａ Ｍを形成する積層に限定するもので拡なく、
上下が逆の積層でもこの２層とまったく異なる層を用い
てもよ１０実施例２ 揶１３図及至第１９図は上述の実施例と異なる本発明−
実施例を説明するための断面図であ；ｂ。
これ等の図を参照しつつＧａＡｓ５ ＭＩＪ ＦＥＴ
Ｃ）ｌｉｉ造方法について説明するＯ 実施例１と同様の方法で化合物半導体基板□、、４上に
ソース電極６．ドレイン電極７及びソース−極６．ドレ
イン電極７間に絶縁層５を形成するμ次にその上に例え
ば、電子ビーム（ＥＢ）畔用のレジスト１３ＹＩ：厚さ
例えば０．６〜１μｍ程塗拗７６゜ １ 第１４図参照 ン レジスト１３のリセス形成領域＠＠子ヒーー（ＥＢ＞ｎ
先後、除去してレジスト１３にリース−極６とドレイン
電極７を結ぶ方向の開口幅か例是。 、−一一一一１．
−へ−−７−１」絶縁層５上に露出部１５が得られるが
、開口部１４は上下に比べて上下はど広がるようにし、
露出部１５でのソース電極６とドレイン電極７を結ぶ方
向の長さを１．３μｍ程とする。このように電子ビーム
（ＥＢ）露光を用いれば電子レジストの粒子に衝突して
散乱し、入射命より広がりながら進むので下方ｔよと広
がる開口性容易に形成できる。
Ｃ）ｌｉｉ造方法について説明するＯ 実施例１と同様の方法で化合物半導体基板□、、４上に
ソース電極６．ドレイン電極７及びソース−極６．ドレ
イン電極７間に絶縁層５を形成するμ次にその上に例え
ば、電子ビーム（ＥＢ）畔用のレジスト１３ＹＩ：厚さ
例えば０．６〜１μｍ程塗拗７６゜ １ 第１４図参照 ン レジスト１３のリセス形成領域＠＠子ヒーー（ＥＢ＞ｎ
先後、除去してレジスト１３にリース−極６とドレイン
電極７を結ぶ方向の開口幅か例是。 、−一一一一１．
−へ−−７−１」絶縁層５上に露出部１５が得られるが
、開口部１４は上下に比べて上下はど広がるようにし、
露出部１５でのソース電極６とドレイン電極７を結ぶ方
向の長さを１．３μｍ程とする。このように電子ビーム
（ＥＢ）露光を用いれば電子レジストの粒子に衝突して
散乱し、入射命より広がりながら進むので下方ｔよと広
がる開口性容易に形成できる。
第１５図参照
レジスト１３をマスクとして異方性のドライエツチング
、例えばＣＨＦｘガスによる反応性イオンエツチング（
ＲＩＥ）により、レジスト１３の開口部１４の下に位置
する露出部１５の絶縁層５を除去し、化合物半導一基板
４上ＫＷ口部４４の上端とほぼ同−広さの露出部１６を
形成する０１１６図参照 レジスト１３に例えば電子ビーム（ＥＢ）ｉ−照射し、
レジ２ト１３を感光させる。ここでレジス）１３の感光
部分において縮小が起こり、絶縁層５の露出部１５上の
部分では、ソース電極６側及カド°レイシ雷ｉ７側に引
かれるように這上りが生じ、開口部１４の上端が広くな
る０この開口部１４の上端は、横方向に例えば６０００
Ａ程広げる。
、例えばＣＨＦｘガスによる反応性イオンエツチング（
ＲＩＥ）により、レジスト１３の開口部１４の下に位置
する露出部１５の絶縁層５を除去し、化合物半導一基板
４上ＫＷ口部４４の上端とほぼ同−広さの露出部１６を
形成する０１１６図参照 レジスト１３に例えば電子ビーム（ＥＢ）ｉ−照射し、
レジ２ト１３を感光させる。ここでレジス）１３の感光
部分において縮小が起こり、絶縁層５の露出部１５上の
部分では、ソース電極６側及カド°レイシ雷ｉ７側に引
かれるように這上りが生じ、開口部１４の上端が広くな
る０この開口部１４の上端は、横方向に例えば６０００
Ａ程広げる。
第１７図参照
露出部１６の化合物半導体基板４をフッ酸系のエツチン
グ液を用いてウェットエツチングし、活性層３ｔ−厚さ
、例えば１０００＾程残して凹部つまｐリセス９を形成
する０ 第１８図参照 レジスト１３．絶縁層５の露出部１５及びリセス上に例
えばＡｔ、Ａｕ／Ｐｔ、Ｔ１などのシｉｔットキ接合用
金属層１７を例えば蒸着により厚さ８０００＾程堆積さ
せ、絶縁層５の露出部１５上及びリセス９上にゲート電
極８が形成される０ 第１９図参照 レジスト８及びその上に金属層１７ｔ１″す７トオ７法
により除去する０ 本実施例によれば、ゲート電極８の形成に使用−ｊるレ
ジストの開口幅を制御できるので、所望の大きさの精度
良いゲート電極６を再現性良く形成できるＱ また、本実施例は実施例１と比べて、ゲート電極８がか
かる絶縁層５上に別の絶縁層を介せず、レジストを塗布
するので、より工程数が少なく、製造が容易となる。
グ液を用いてウェットエツチングし、活性層３ｔ−厚さ
、例えば１０００＾程残して凹部つまｐリセス９を形成
する０ 第１８図参照 レジスト１３．絶縁層５の露出部１５及びリセス上に例
えばＡｔ、Ａｕ／Ｐｔ、Ｔ１などのシｉｔットキ接合用
金属層１７を例えば蒸着により厚さ８０００＾程堆積さ
せ、絶縁層５の露出部１５上及びリセス９上にゲート電
極８が形成される０ 第１９図参照 レジスト８及びその上に金属層１７ｔ１″す７トオ７法
により除去する０ 本実施例によれば、ゲート電極８の形成に使用−ｊるレ
ジストの開口幅を制御できるので、所望の大きさの精度
良いゲート電極６を再現性良く形成できるＱ また、本実施例は実施例１と比べて、ゲート電極８がか
かる絶縁層５上に別の絶縁層を介せず、レジストを塗布
するので、より工程数が少なく、製造が容易となる。
本発明上述の２つの実施例では、レジストに照射し、レ
ジストを感光、させる光、電子線、Ｘ線またはイオン線
として遠紫外光及び電子線を用いたが、これは何も遠紫
外光及び電子線に現定するものではなく感光によりレジ
ストに縮小が起こる光。
ジストを感光、させる光、電子線、Ｘ線またはイオン線
として遠紫外光及び電子線を用いたが、これは何も遠紫
外光及び電子線に現定するものではなく感光によりレジ
ストに縮小が起こる光。
電子線、Ｘ線またはイオン線であればよい。この光、を
子線、Ｘ線ま九はイオン線の波長は、使用するレジスト
の種類によっても異なるがほぼ４５００八以下である◎ ｔ７ｔ２つの実施例では、レジストに遠紫外光１次は電
子ビームを照射してレジストの開口部を広げてから、化
合物半導体基板４の露出部をウェットエツチングし、リ
セスを形成したが、これは反対にす七スを形成してから
レジストの開口部を広げてもよい。
子線、Ｘ線ま九はイオン線の波長は、使用するレジスト
の種類によっても異なるがほぼ４５００八以下である◎ ｔ７ｔ２つの実施例では、レジストに遠紫外光１次は電
子ビームを照射してレジストの開口部を広げてから、化
合物半導体基板４の露出部をウェットエツチングし、リ
セスを形成したが、これは反対にす七スを形成してから
レジストの開口部を広げてもよい。
（７） 発明の効果
本発明によれば、リセス構造を有する半導体装置におい
て、１回のパターンエラグで化合物半導体基板上の絶縁
層の開口及びリセスの形成に用いるレジストパターンを
形成し、このレジストノくターンを光、電子線、Ｘｉま
たれイオン線の照射によシバターン幅を精度良く広げ、
そのレジストノ（。
て、１回のパターンエラグで化合物半導体基板上の絶縁
層の開口及びリセスの形成に用いるレジストパターンを
形成し、このレジストノくターンを光、電子線、Ｘｉま
たれイオン線の照射によシバターン幅を精度良く広げ、
そのレジストノ（。
ターンをリフトオフ層としてグー）電極をリフト １オ
フ法により形成するので、従来の２つの異なるパターン
を用いて行なう２回のノくターニングに比べて明らかに
製造が容易で工ｉ数が少なくなる。
フ法により形成するので、従来の２つの異なるパターン
を用いて行なう２回のノくターニングに比べて明らかに
製造が容易で工ｉ数が少なくなる。
まに、ゲート電極形成のためのノ（ターン精度が良くな
るので、当然所望の大きさのゲート電極が精度良く形成
できる。形成されたゲート電極はソース電極方向及びド
レイン電極方向に均等で、リセス上において確実に絶縁
層に支えられるので機械的強度の大きい電極とな；ｂＯ
るので、当然所望の大きさのゲート電極が精度良く形成
できる。形成されたゲート電極はソース電極方向及びド
レイン電極方向に均等で、リセス上において確実に絶縁
層に支えられるので機械的強度の大きい電極とな；ｂＯ
第１図はゲート電極部にリセス構造を有するＭＥＳＦＥ
Ｔを説明するための断面図、第２崗乃至１２図そして第
１３図乃至第１９図は、それぞれ本発明一実施例を説明
するための断面図である。 図の中で、１は半絶縁性ＧａＡｓ基板、２はバッファ層
、３は竺性層、４は化合物半導体基板、５゜１２は絶縁
層、６はソース電極、７はドレイン電極、８はゲート電
極、９は凹部（リセス）、１０゜１３はレジスト、１４
は開口部、１５．１６は露出部、１７は導電層（金属層
）である。 ： １： １′ １１： １１： 式 ） ） ：： ：１ 函 因 味 嶽 ＊ 釈 衡 ） ”勢 畦 謝 謝 １ 諏 茨
Ｔを説明するための断面図、第２崗乃至１２図そして第
１３図乃至第１９図は、それぞれ本発明一実施例を説明
するための断面図である。 図の中で、１は半絶縁性ＧａＡｓ基板、２はバッファ層
、３は竺性層、４は化合物半導体基板、５゜１２は絶縁
層、６はソース電極、７はドレイン電極、８はゲート電
極、９は凹部（リセス）、１０゜１３はレジスト、１４
は開口部、１５．１６は露出部、１７は導電層（金属層
）である。 ： １： １′ １１： １１： 式 ） ） ：： ：１ 函 因 味 嶽 ＊ 釈 衡 ） ”勢 畦 謝 謝 １ 諏 茨
Claims (1)
- 【特許請求の範囲】 化合物半導体基板上に絶縁層を形成し、その上にレジス
トを血布する工程、と、 ゲート領域上の前記レジストを除去することにより、前
記レジストに開口部を設け、前記絶縁層を部分的に露出
する工程と、 前記レジス）１マスクとして前記絶縁層の露出され几領
域を除去し、前記化合物半導体基板を露出する工程と、 前記レジストに波長がほぼａｓｏｏＡ以下の光。 電子線、ＸＭまたはイオン線を照射し、前記開口部を広
げる工程と、 その工程の前または後に前記化合物半導体基板の露出さ
れた領域を除去し、前記化合物半導体基板に凹＊ｔ−設
ける工程と、 前記四部、前記絶縁層及び前記レジスト上に導′＃Ｌ層
を堆積させ、前記レジスト金マスクとして、前記凹部及
び前記絶縁層上にゲート電極を形成する工程と、 前記レジスト及びその上の導電層を除去する工程とを含
むことを特徴とする半導体装置の製造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24931683A JPS60138976A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24931683A JPS60138976A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60138976A true JPS60138976A (ja) | 1985-07-23 |
Family
ID=17191179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24931683A Pending JPS60138976A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138976A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007231545A (ja) * | 2006-02-28 | 2007-09-13 | Sankyo Tateyama Aluminium Inc | サッシ |
-
1983
- 1983-12-27 JP JP24931683A patent/JPS60138976A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007231545A (ja) * | 2006-02-28 | 2007-09-13 | Sankyo Tateyama Aluminium Inc | サッシ |
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