JPH065682B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH065682B2 JPH065682B2 JP58080369A JP8036983A JPH065682B2 JP H065682 B2 JPH065682 B2 JP H065682B2 JP 58080369 A JP58080369 A JP 58080369A JP 8036983 A JP8036983 A JP 8036983A JP H065682 B2 JPH065682 B2 JP H065682B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】 本発明は、半導体装置、特にガリウム砒素などの化合物
半導体にショットキ接合を形成してできるショットキ接
合型電界効果トランジスタの性能向上に役立つ製造方法
に関する。
半導体にショットキ接合を形成してできるショットキ接
合型電界効果トランジスタの性能向上に役立つ製造方法
に関する。
一般に、ショットキ接合型電界効果トランジスタ（以下
ＭＥＳ ＦＥＴという）の性能向上のためには、入力容
量および配線の対地容量ならびに配線間容量などの寄生
容量を低減し、かつ、相互コンダクタンスを上げること
が要求される。そのために、ゲート長の短縮、ＦＥＴ構
造の改善、半導体基板材料の改善など種々の観点から性
能向上策が図られている。
ＭＥＳ ＦＥＴという）の性能向上のためには、入力容
量および配線の対地容量ならびに配線間容量などの寄生
容量を低減し、かつ、相互コンダクタンスを上げること
が要求される。そのために、ゲート長の短縮、ＦＥＴ構
造の改善、半導体基板材料の改善など種々の観点から性
能向上策が図られている。
現在、一般的に使用されている光学露光装置では、１μ
ｍまたはそれ以下の微細なパターンを形成することは難
しいとされているが、それに対して、特にゲート長短縮
化の為の加工技術の進展は著しく、リソグラフィ技術と
しては電子ビーム露光やＸ線露光までが次期製造技術と
して使われようとしている。また、微細でかつ高精度な
パターンを正確にデバイスに転写する為の加工技術とし
ても、ガスプラズマやイオンビームを駆使したドライ加
工装置の関発が進み、素子製造の基幹技術として定着し
つつある。
ｍまたはそれ以下の微細なパターンを形成することは難
しいとされているが、それに対して、特にゲート長短縮
化の為の加工技術の進展は著しく、リソグラフィ技術と
しては電子ビーム露光やＸ線露光までが次期製造技術と
して使われようとしている。また、微細でかつ高精度な
パターンを正確にデバイスに転写する為の加工技術とし
ても、ガスプラズマやイオンビームを駆使したドライ加
工装置の関発が進み、素子製造の基幹技術として定着し
つつある。
しかしながら、上記微細パターン形成の為のＥＢ露光装
置やＸ線露光装置では、現在のところ余りにも高価であ
り、かつ、製造能力面から見ても現在通常に行なわれて
いるリソグラフィ装置と比べて劣ると考えられる。しか
も、これらの装置には個有の問題点、例えば、電子線損
傷、エッジ効果、Ｘ線損傷等々の問題もある。
置やＸ線露光装置では、現在のところ余りにも高価であ
り、かつ、製造能力面から見ても現在通常に行なわれて
いるリソグラフィ装置と比べて劣ると考えられる。しか
も、これらの装置には個有の問題点、例えば、電子線損
傷、エッジ効果、Ｘ線損傷等々の問題もある。
本発明の目的は、現在通常に使われている光学露光装置
を用いて１μm又はそれ以下の微細パターンを精度よく
形成すること、及び、GaAs ＭＥＳ ＦＥＴ等の耐圧向
上及び寄生抵抗低減を計り、しかも安価に製造出来る方
法を提供することにある 本発明によれば、化合物半導体基板上に設けた第１の絶
縁膜に開口を設け、開口の側壁に第２の絶縁膜を設けて
開口の大きさを小さくし、次に第１及び第２の絶縁膜を
マスクとしてエッチングして化合物半導体基板に基板表
面から内部に向けて広がりかつ底面が平坦なテーパーリ
セス構造の溝を作り、しかる後に化合物半導体基板にシ
ョットキー接触し溝から第２の絶縁膜上に延在する電極
を形成し、溝内で第２の絶縁膜直下で電極の周囲に第２
の絶縁膜に接する上面よりも化合物半導体基板に接する
下面の方が大きいテーパ型でかつ上面及び下面が平坦な
空間をソース・ドレイン方向に有するショットキーゲー
ト電極を形成することを特徴とする半導体装置の製造方
法が得られる。
を用いて１μm又はそれ以下の微細パターンを精度よく
形成すること、及び、GaAs ＭＥＳ ＦＥＴ等の耐圧向
上及び寄生抵抗低減を計り、しかも安価に製造出来る方
法を提供することにある 本発明によれば、化合物半導体基板上に設けた第１の絶
縁膜に開口を設け、開口の側壁に第２の絶縁膜を設けて
開口の大きさを小さくし、次に第１及び第２の絶縁膜を
マスクとしてエッチングして化合物半導体基板に基板表
面から内部に向けて広がりかつ底面が平坦なテーパーリ
セス構造の溝を作り、しかる後に化合物半導体基板にシ
ョットキー接触し溝から第２の絶縁膜上に延在する電極
を形成し、溝内で第２の絶縁膜直下で電極の周囲に第２
の絶縁膜に接する上面よりも化合物半導体基板に接する
下面の方が大きいテーパ型でかつ上面及び下面が平坦な
空間をソース・ドレイン方向に有するショットキーゲー
ト電極を形成することを特徴とする半導体装置の製造方
法が得られる。
つぎに本発明を実施例により説明する。
第１図ないし第７図は本発明の一実施例を説明するため
の工程途中の半導体基板の工程順の断面図である。ま
ず、第１図のように、イオン注入法や気層成長法などに
よりＮ型能動層２が設けられた半絶縁性ガリウム砒素基
板１の上に、化学蒸着法などにより、シリコン酸化膜３
を所望の厚さに堆積する。つぎに第２図のように、通常
の半導体装置製造工程で使用されている写真蝕刻法によ
るフォトレジスト膜４をマスクとして酸化膜３を所定寸
法Ｌμｍにわたり蝕刻除去することにより初期開口５を
あけ、つぎにフォトレジスト膜４を除去した後に、第３
図にように、気相成長法またはプラズマエンハンスメン
トの気相成長法などにより、初期開口部５の寸法（Ｌμ
ｍ）から所望短縮分の半分（ｌμｍ）厚さに酸化膜また
はシリコン窒化膜などの絶縁膜６を堆積させる。続い
て、シリコン窒化膜やシリコン酸化膜のプラズマエッチ
ング装置として通常用いられているダイオード型RFスパ
ッタエッチング装置を用いてフレオンガス(CF4)に水素
（Ｈ２）を５〜５０％の比率で混合したガスプラズマと
して異方性エッチングを行なうことにより、第４図のよ
うに、初期開口部５の側壁部のみにシリコン窒化膜６を
残して他領域は全てエッチオフする。
の工程途中の半導体基板の工程順の断面図である。ま
ず、第１図のように、イオン注入法や気層成長法などに
よりＮ型能動層２が設けられた半絶縁性ガリウム砒素基
板１の上に、化学蒸着法などにより、シリコン酸化膜３
を所望の厚さに堆積する。つぎに第２図のように、通常
の半導体装置製造工程で使用されている写真蝕刻法によ
るフォトレジスト膜４をマスクとして酸化膜３を所定寸
法Ｌμｍにわたり蝕刻除去することにより初期開口５を
あけ、つぎにフォトレジスト膜４を除去した後に、第３
図にように、気相成長法またはプラズマエンハンスメン
トの気相成長法などにより、初期開口部５の寸法（Ｌμ
ｍ）から所望短縮分の半分（ｌμｍ）厚さに酸化膜また
はシリコン窒化膜などの絶縁膜６を堆積させる。続い
て、シリコン窒化膜やシリコン酸化膜のプラズマエッチ
ング装置として通常用いられているダイオード型RFスパ
ッタエッチング装置を用いてフレオンガス(CF4)に水素
（Ｈ２）を５〜５０％の比率で混合したガスプラズマと
して異方性エッチングを行なうことにより、第４図のよ
うに、初期開口部５の側壁部のみにシリコン窒化膜６を
残して他領域は全てエッチオフする。
以上の工程により、最終的に、ゲート電極を設ける開口
部５の寸法は、初期に開口された寸法Ｌから２ｌ分減少
して、（Ｌ−２ｌ）のゲート長とすることができる。例
えば、初期1.5μｍの開口を行ない、側壁部に0.4μｍの
窒化膜を堆積して上記ドライエッチを行なうとすれば、
仕上がりのゲート長は0.7μｍとすることができる。
部５の寸法は、初期に開口された寸法Ｌから２ｌ分減少
して、（Ｌ−２ｌ）のゲート長とすることができる。例
えば、初期1.5μｍの開口を行ない、側壁部に0.4μｍの
窒化膜を堆積して上記ドライエッチを行なうとすれば、
仕上がりのゲート長は0.7μｍとすることができる。
このように、本発明によれば、初期開口寸法を通常の写
真蝕刻技術により比較的容易に形成しておいても、上述
した方法により、通常写真蝕刻技術では形成困難な短い
寸法まで容易に形成することが可能となる。
真蝕刻技術により比較的容易に形成しておいても、上述
した方法により、通常写真蝕刻技術では形成困難な短い
寸法まで容易に形成することが可能となる。
つぎに、ＭＥＳ ＦＥＴにおける耐圧向上及び寄生抵抗
低減等の観点から、開口部５を順テーパリセス構造、又
は逆テーパリセス構造とする為に、第５図のように、該
ガリウム砒素基板１をリン酸−過酸化水素−水素及び水
酸化ナトリウム−過酸化水素−水素のガリウム砒素エッ
チャントにより、シリコン酸化膜やシリコン窒化膜６は
侵さずに該基板のみを所望のエッチングすることにより
溝７を堀り込み、電界効果トランジスタの能動層厚さを
制御して所望のピンチオフ電圧や飽和電流等を調整す
る。つぎに、第６図のように、通常ガリウム砒素ＭＥＳ
ＦＥＴ製造工程で行なわれる様にゲート電極８を真空
蒸着法と通常写真蝕刻技術により形成する。続いて、第
７図のように、電界効果トランジスタのソース電極とド
レイン電極９，９を同時に、通常写真蝕刻法によりシリ
コン酸化膜を開口後、真空蒸着法等により、例えば、オ
ーミック電極としてはAuGe/Ni又はAuGe/Pt等の蒸着後
に、400℃水素雰囲気等でアロイして後、Ti/Pt/Au等を
通常写真蝕刻法による所謂リフトオフ技術等を駆使して
形成する。
低減等の観点から、開口部５を順テーパリセス構造、又
は逆テーパリセス構造とする為に、第５図のように、該
ガリウム砒素基板１をリン酸−過酸化水素−水素及び水
酸化ナトリウム−過酸化水素−水素のガリウム砒素エッ
チャントにより、シリコン酸化膜やシリコン窒化膜６は
侵さずに該基板のみを所望のエッチングすることにより
溝７を堀り込み、電界効果トランジスタの能動層厚さを
制御して所望のピンチオフ電圧や飽和電流等を調整す
る。つぎに、第６図のように、通常ガリウム砒素ＭＥＳ
ＦＥＴ製造工程で行なわれる様にゲート電極８を真空
蒸着法と通常写真蝕刻技術により形成する。続いて、第
７図のように、電界効果トランジスタのソース電極とド
レイン電極９，９を同時に、通常写真蝕刻法によりシリ
コン酸化膜を開口後、真空蒸着法等により、例えば、オ
ーミック電極としてはAuGe/Ni又はAuGe/Pt等の蒸着後
に、400℃水素雰囲気等でアロイして後、Ti/Pt/Au等を
通常写真蝕刻法による所謂リフトオフ技術等を駆使して
形成する。
上述の実施例で示す様に、本発明ではゲート開口部側壁
への絶縁膜残しによるゲート長短縮化、及び、側壁膜形
成後にさらに該半導体基板を蝕刻することによる寄生抵
抗低減化を組み合わせることにより、ガリウム砒素等の
ＭＥＳ ＦＥＴにおける入力容量等の低減化、及び所望
能動層厚さにおける寄生抵抗低減化を一緒に実現し、し
かも、製品の製造コストを安く製造できる効果がある。
更に電極金属の周囲のソース・ドレイン方向に上面より
も下面の方が面積が大きいテーパ型でかつ上面及び下面
が平坦な空間を有するため、酸化シリコンや窒化シリコ
ンなどの絶縁物よりも誘電率が高いため、電極を半導体
基板から絶縁する意味で非常に効果的である。
への絶縁膜残しによるゲート長短縮化、及び、側壁膜形
成後にさらに該半導体基板を蝕刻することによる寄生抵
抗低減化を組み合わせることにより、ガリウム砒素等の
ＭＥＳ ＦＥＴにおける入力容量等の低減化、及び所望
能動層厚さにおける寄生抵抗低減化を一緒に実現し、し
かも、製品の製造コストを安く製造できる効果がある。
更に電極金属の周囲のソース・ドレイン方向に上面より
も下面の方が面積が大きいテーパ型でかつ上面及び下面
が平坦な空間を有するため、酸化シリコンや窒化シリコ
ンなどの絶縁物よりも誘電率が高いため、電極を半導体
基板から絶縁する意味で非常に効果的である。
第１図ないし第７図は本発明の一実施例の製造工程を説
明するための工程途中の工程順の基板断面図である。 １……ガリウム砒素基板、２……Ｎ型能動層、３……酸
化膜、４……フォトレジスト膜、５……開口部、６……
シリコン窒化膜、７……堀込み溝、８……ゲート電極、
９……ソース・ドレイン電極。
明するための工程途中の工程順の基板断面図である。 １……ガリウム砒素基板、２……Ｎ型能動層、３……酸
化膜、４……フォトレジスト膜、５……開口部、６……
シリコン窒化膜、７……堀込み溝、８……ゲート電極、
９……ソース・ドレイン電極。
Claims (1)
- 【請求項１】化合物半導体基板上に設けた第１の絶縁膜
に開口を設け、前記開口の側壁に第２の絶縁膜を設けて
前記開口の大きさを小さくし、次に前記第１及び第２の
絶縁膜をマスクとしてエッチングして前記化合物半導体
基板に基板表面から内部に向けて広がりかつ底面が平坦
なテーパーリセス構造の溝を作り、しかる後に前記化合
物半導体基板にショットキー接触し前記溝から前記第２
の絶縁膜上に延在する電極を形成し、前記溝内で前記第
２の絶縁膜直下で前記電極の周囲に前記第２の絶縁膜に
接する上面よりも前記化合物半導体基板に接する下面の
方が大きいテーパ型でかつ前記上面及び下面が平坦な空
間をソース・ドレイン方向に有するショットキーゲート
電極を形成することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080369A JPH065682B2 (ja) | 1983-05-09 | 1983-05-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080369A JPH065682B2 (ja) | 1983-05-09 | 1983-05-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59205765A JPS59205765A (ja) | 1984-11-21 |
| JPH065682B2 true JPH065682B2 (ja) | 1994-01-19 |
Family
ID=13716351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080369A Expired - Lifetime JPH065682B2 (ja) | 1983-05-09 | 1983-05-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065682B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251080A (ja) * | 1985-04-27 | 1986-11-08 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
| JPS62156876A (ja) * | 1985-12-28 | 1987-07-11 | Matsushita Electronics Corp | 半導体装置 |
| US4707218A (en) * | 1986-10-28 | 1987-11-17 | International Business Machines Corporation | Lithographic image size reduction |
| US4776922A (en) * | 1987-10-30 | 1988-10-11 | International Business Machines Corporation | Formation of variable-width sidewall structures |
| JPH02105540A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 半導体装置の製造方法 |
| JP2655488B2 (ja) * | 1994-09-29 | 1997-09-17 | 日本電気株式会社 | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772384A (en) * | 1980-10-24 | 1982-05-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field-effect transistor |
| FR2496982A1 (fr) * | 1980-12-24 | 1982-06-25 | Labo Electronique Physique | Procede de fabrication de transistors a effet de champ, a grille auto-alignee, et transistors ainsi obtenus |
| JPS57204175A (en) * | 1981-06-11 | 1982-12-14 | Nec Corp | Manufacture of semiconductor device |
-
1983
- 1983-05-09 JP JP58080369A patent/JPH065682B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59205765A (ja) | 1984-11-21 |
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