JPS59114871A - シヨツトキ−ゲ−ト型ＧａＡｓ電界効果トランジスタの製造方法 - Google Patents
シヨツトキ−ゲ−ト型ＧａＡｓ電界効果トランジスタの製造方法Info
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- JPS59114871A JPS59114871A JP57224163A JP22416382A JPS59114871A JP S59114871 A JPS59114871 A JP S59114871A JP 57224163 A JP57224163 A JP 57224163A JP 22416382 A JP22416382 A JP 22416382A JP S59114871 A JPS59114871 A JP S59114871A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＧａＡｓ を用いたショットキーゲート型電
界効果トランジスタ（以下ＭＢＳＦＥＴと称す）の製造
方法に関する。
界効果トランジスタ（以下ＭＢＳＦＥＴと称す）の製造
方法に関する。
ＧａＡｓ ＭＥＳＦＥＴは高周波増幅器や発振器などを
構成する個別半導体素子として広く使われている。また
、最近ではＧａＡｓ Ｉ Ｃの基本素子としても重要な
役割を果しつつある。このいずれの応用でもＧａＡｓ
Ｆ ＥＴの性能を十分引き出すことが要求される。Ｇａ
Ａｓ Ｆ Ｅ Ｔの高周波性能指数は良く知られている
ようにＣｇｓ／ｇｍで記述される。
構成する個別半導体素子として広く使われている。また
、最近ではＧａＡｓ Ｉ Ｃの基本素子としても重要な
役割を果しつつある。このいずれの応用でもＧａＡｓ
Ｆ ＥＴの性能を十分引き出すことが要求される。Ｇａ
Ａｓ Ｆ Ｅ Ｔの高周波性能指数は良く知られている
ようにＣｇｓ／ｇｍで記述される。
ここでＣｇｓはゲート・ソース間容量であり、ｇｍ、は
ＦＥＴの相互コンダクタンスである。Ｃｇｓを減らし、
ｇｍを大きくしてやることにより高周波性能指数は改善
される。ｇｍに着目すると、ＦＥＴの実質的なｇｍは となることが知られている。ｇｍｏはＦＥＴのチャンネ
ル部の特性から決まる真性相互コンダクタンスである。
ＦＥＴの相互コンダクタンスである。Ｃｇｓを減らし、
ｇｍを大きくしてやることにより高周波性能指数は改善
される。ｇｍに着目すると、ＦＥＴの実質的なｇｍは となることが知られている。ｇｍｏはＦＥＴのチャンネ
ル部の特性から決まる真性相互コンダクタンスである。
これが引き出しうる最大のｇｍであるが現実にはソース
・ゲート間の直列抵抗Ｒ３があり、上式のように実質的
なｇｍはｇｍ（。
・ゲート間の直列抵抗Ｒ３があり、上式のように実質的
なｇｍはｇｍ（。
より小さなものとなってしまう。従って、このＲｓ
をいかにして小さくするかが大きい相互コンダクタンス
を得てＦＥＴの高周波特性を改善するための１つの鍵で
ある。
をいかにして小さくするかが大きい相互コンダクタンス
を得てＦＥＴの高周波特性を改善するための１つの鍵で
ある。
もう１つ＊ ｇｍｏ自体を大きくすることである、ｇｍ
ｏをＣｇｓを増大させることなく大きくする有効な手段
はゲート長（Ｌｇ）を短くすることである。何故ならＣ
ｇｓｏｅＬｇ 、 ｇｍｏ ”／Ｌｇなる関係があるか
らである。
ｏをＣｇｓを増大させることなく大きくする有効な手段
はゲート長（Ｌｇ）を短くすることである。何故ならＣ
ｇｓｏｅＬｇ 、 ｇｍｏ ”／Ｌｇなる関係があるか
らである。
以上のようにＧａＡｓ ＭＥＳＦＥＴの高周波性能を改
善するための技術として、（１）寄生抵抗の低減化技術
、（２）ゲート長短縮化技術、の開発が望まれている。
善するための技術として、（１）寄生抵抗の低減化技術
、（２）ゲート長短縮化技術、の開発が望まれている。
寄生抵抗の低減化技術として注目されているのは、セル
ファライン（自己整合）法である。
ファライン（自己整合）法である。
これにはいくつかの方法があるが、代表的な製造法とし
て第１図に示すようなものがある。これはまずＧａＡｓ
基体１１に形成された電気的活性領域１２の表面に
ゲート電極金属膜１３を被着し、フォトリングラフィに
よりパターンニングを行う（ａ）。こののちフォトレジ
スト１４をマスクとしてエツチングを行い、金属膜１３
を除去するが、このときエツチングを少しオーツイーに
行い、オーバーエツチング量（ΔＸ）だけフォトレジス
ト１４にひさしができた状態でゲート電極を形成する（
ｂ）。次にこの上からソースおよびドレインオーミック
電極金属膜１５（１５，〜１５、）を被着する（Ｃ）。
て第１図に示すようなものがある。これはまずＧａＡｓ
基体１１に形成された電気的活性領域１２の表面に
ゲート電極金属膜１３を被着し、フォトリングラフィに
よりパターンニングを行う（ａ）。こののちフォトレジ
スト１４をマスクとしてエツチングを行い、金属膜１３
を除去するが、このときエツチングを少しオーツイーに
行い、オーバーエツチング量（ΔＸ）だけフォトレジス
ト１４にひさしができた状態でゲート電極を形成する（
ｂ）。次にこの上からソースおよびドレインオーミック
電極金属膜１５（１５，〜１５、）を被着する（Ｃ）。
そしてゲート電極上のフォトレジスト１４を除去するこ
とにより、ＦＢＴが莞成する（ｄ）。
とにより、ＦＢＴが莞成する（ｄ）。
この方法の特徴の一つは、ソースおよびドレイン電極が
ゲート電極に近接し、その間隔はゲート電極のオーバー
エツチング量（ΔＸ）で決まるため寄生抵抗が小さくな
ることである。一方、ゲート長はパターンニゲ寸法（Ｌ
ｇ）よりオーバーエツチング量（２ΔＸ）を引いたもの
となり、短ゲート化できるという利点もある。このよう
に、この技術は、原理的に前述の２つの技術的要求を同
時に満足させうるものであるが、製造上の難点がある。
ゲート電極に近接し、その間隔はゲート電極のオーバー
エツチング量（ΔＸ）で決まるため寄生抵抗が小さくな
ることである。一方、ゲート長はパターンニゲ寸法（Ｌ
ｇ）よりオーバーエツチング量（２ΔＸ）を引いたもの
となり、短ゲート化できるという利点もある。このよう
に、この技術は、原理的に前述の２つの技術的要求を同
時に満足させうるものであるが、製造上の難点がある。
それは薄いゲート電極の側壁を等方性エツチングで横方
向にオーバーエツチングするため、オーバーエツチング
量（ΔＸ）を再現性よく制御することが難しいことであ
る。
向にオーバーエツチングするため、オーバーエツチング
量（ΔＸ）を再現性よく制御することが難しいことであ
る。
とりわけＧａＡｓ ＬＳＩなどではウェーハ全面で均一
なゲート長を実現させることが必須であるがこの方法で
はこの要求を満すことがかｄ゛り難しい。
なゲート長を実現させることが必須であるがこの方法で
はこの要求を満すことがかｄ゛り難しい。
本発明はこうした従来のセルファライン型ＧａＡｓ Ｍ
ＥＳＦＥＴの製造方法の欠点にかんがみソース・ゲート
およびドレイン・ゲート電極間隔な を更に狭くし、かつ薇細なゲート電極寸法の制御性を向
上しつる方法を提供することを目的としている。
ＥＳＦＥＴの製造方法の欠点にかんがみソース・ゲート
およびドレイン・ゲート電極間隔な を更に狭くし、かつ薇細なゲート電極寸法の制御性を向
上しつる方法を提供することを目的としている。
本発明の方法は、まずＧａＡｓ 基板にソースおよび
ドレイン電極とこの上ζこスペーサ膜が自己整合されて
積層された構造を形成する。次に段差の被覆性に優れた
膜堆積法により、異方性ドライエツチングが可能な絶縁
膜を全面に被着し、このあと全面異方性ドライエツチン
グを行う。
ドレイン電極とこの上ζこスペーサ膜が自己整合されて
積層された構造を形成する。次に段差の被覆性に優れた
膜堆積法により、異方性ドライエツチングが可能な絶縁
膜を全面に被着し、このあと全面異方性ドライエツチン
グを行う。
このときソ・−スおよびドレイン電極とスペーサ膜の積
層膜の側壁部には異方性エツチングにより除去されない
絶縁膜が残る。
層膜の側壁部には異方性エツチングにより除去されない
絶縁膜が残る。
以上の工程のあとスペーサ膜をエツチングにより除去し
、ＧａＡＳ との間でショットキー障壁を形成するゲ
ート電極金属膜を被着する。このとき、ゲート電極金属
膜はソースおよびドレイン電極側壁に残された絶縁膜に
よりソースおよびドレイン電極上とゲート領域上に自動
的に分離できる。このあと、側壁絶縁膜を除去すること
により讐ソース・ゲートおよびドレイン・ゲート間距離
が微小なＭＥＳＦＥＴができる。
、ＧａＡＳ との間でショットキー障壁を形成するゲ
ート電極金属膜を被着する。このとき、ゲート電極金属
膜はソースおよびドレイン電極側壁に残された絶縁膜に
よりソースおよびドレイン電極上とゲート領域上に自動
的に分離できる。このあと、側壁絶縁膜を除去すること
により讐ソース・ゲートおよびドレイン・ゲート間距離
が微小なＭＥＳＦＥＴができる。
本発明によれば、例えばソースおよびドレイン電極を２
０００〜４ｏｏｏＡとし、この上に積層されるスペーサ
膜を０．５〜１μｍとして、最終的にソース・ゲートお
よびドレイン・ゲートの各電極間距離Δｙを高々２００
０〜３０００Ｘとすることができる。しかも、最近の金
属蒸着技術、プラズマＣＶＤによる絶縁膜堆積技術およ
び異方性ドライエツチング技術を利用すれば、上記電極
間距離Δｙを決定するソース、ドレイン電極側壁に残す
絶縁膜の横方向厚みは１００〜２００Ｘ以下の高精度に
制御することが可能である。これは従来の等方性エツチ
ングによるゲート電極の横方向オーバエツチングを利用
してソースおよびドレイン電極とゲート電極との間の離
間距離を設定する方法に比べて、その制御性ははるかに
優れている。
０００〜４ｏｏｏＡとし、この上に積層されるスペーサ
膜を０．５〜１μｍとして、最終的にソース・ゲートお
よびドレイン・ゲートの各電極間距離Δｙを高々２００
０〜３０００Ｘとすることができる。しかも、最近の金
属蒸着技術、プラズマＣＶＤによる絶縁膜堆積技術およ
び異方性ドライエツチング技術を利用すれば、上記電極
間距離Δｙを決定するソース、ドレイン電極側壁に残す
絶縁膜の横方向厚みは１００〜２００Ｘ以下の高精度に
制御することが可能である。これは従来の等方性エツチ
ングによるゲート電極の横方向オーバエツチングを利用
してソースおよびドレイン電極とゲート電極との間の離
間距離を設定する方法に比べて、その制御性ははるかに
優れている。
従って本発明によれば、Δｙが微小に制御される結果、
寄生抵抗の小さいＭＢＴＦＥＴを制御性よく作ることが
できる。一方でき上ったＦＥＴのゲート長は、最初に形
成されたソース、ドレイン電極間距離６ｓＤから２Δｙ
を引いたものとなり、実際のリングラフィの限界寸法
より短いサブミクロンのゲート長が容易に実現できる。
寄生抵抗の小さいＭＢＴＦＥＴを制御性よく作ることが
できる。一方でき上ったＦＥＴのゲート長は、最初に形
成されたソース、ドレイン電極間距離６ｓＤから２Δｙ
を引いたものとなり、実際のリングラフィの限界寸法
より短いサブミクロンのゲート長が容易に実現できる。
以下本発明の実施例を第２図を用いて説明する。例えば
クロムをドープした半絶縁性ＧａＡＳ基体２１の表面に
８ｉ のイオン注入等により電気的活性層２２を形成
した基板を用い、この表面にまずＡｕＧｅ からなる
ソース電極２３．、ドレイン電極２３．とこの上にスペ
ーサ膜としてＡ／膜２４．．２４．が自己整合的に積層
された構造を形成する（ａ）。ソース、ドレイン電極２
３．．２３゜の膜厚は２ｏｏｏＸ、Ａｘ膜２４． 、２
４．の膜厚は６０００＾、電極間距離ＩＳｖは１．２μ
おとする。この積層構造はリフトオフ加工により形成す
る。即ちソース、ドレイン電極形成領域以外の領域（こ
予めレジスト膜を厚く形成しておき、この上にＡｕＧｅ
膜とｋｌ膜を順次被着してレジスト膜を除去するこ
とにより、この積層構造が得られる。次に、ステップカ
バレージのよい絶縁膜として、プラズマＣＶ Ｄ 法（
ＣヨルＳ ｉ３ Ｎ４膜２５を８０００Ｘ堆積する（ｂ
）。そして反応性イオンエツチング法によりこの５ｊａ
Ｎａ膜２５をエツチング除去することにより、ソース、
ドレイン電極２３．．２３．の側壁に横方向厚みΔｙキ
２０００人のＳｉ、Ｎ、膜２５を残す（Ｃ）。この状態
は走査型電子顕微鏡により確認されている。
クロムをドープした半絶縁性ＧａＡＳ基体２１の表面に
８ｉ のイオン注入等により電気的活性層２２を形成
した基板を用い、この表面にまずＡｕＧｅ からなる
ソース電極２３．、ドレイン電極２３．とこの上にスペ
ーサ膜としてＡ／膜２４．．２４．が自己整合的に積層
された構造を形成する（ａ）。ソース、ドレイン電極２
３．．２３゜の膜厚は２ｏｏｏＸ、Ａｘ膜２４． 、２
４．の膜厚は６０００＾、電極間距離ＩＳｖは１．２μ
おとする。この積層構造はリフトオフ加工により形成す
る。即ちソース、ドレイン電極形成領域以外の領域（こ
予めレジスト膜を厚く形成しておき、この上にＡｕＧｅ
膜とｋｌ膜を順次被着してレジスト膜を除去するこ
とにより、この積層構造が得られる。次に、ステップカ
バレージのよい絶縁膜として、プラズマＣＶ Ｄ 法（
ＣヨルＳ ｉ３ Ｎ４膜２５を８０００Ｘ堆積する（ｂ
）。そして反応性イオンエツチング法によりこの５ｊａ
Ｎａ膜２５をエツチング除去することにより、ソース、
ドレイン電極２３．．２３．の側壁に横方向厚みΔｙキ
２０００人のＳｉ、Ｎ、膜２５を残す（Ｃ）。この状態
は走査型電子顕微鏡により確認されている。
この後、ＮａＯＨ溶液によりスペーサであるＡ４膜２４
． 、２４． をエツチング除去しくｄ）。ゲート電
極金属膜としてＰｔ膜２６．〜２６．を８００Ｘ蒸着す
る（ｅ）ＯＰｔ膜２６．〜２６． は８ｉ、Ｎ４膜２
５の段差によってゲート領域上１とソース、ドレイン電
極２３．．２３． 上とに分離形成される。
． 、２４． をエツチング除去しくｄ）。ゲート電
極金属膜としてＰｔ膜２６．〜２６．を８００Ｘ蒸着す
る（ｅ）ＯＰｔ膜２６．〜２６． は８ｉ、Ｎ４膜２
５の段差によってゲート領域上１とソース、ドレイン電
極２３．．２３． 上とに分離形成される。
最後に、 Ｓｉ３Ｎ、膜２５をプラズマエツチングｌこ
より除去し、アロイ工程を経てＭＥＳＦＥＴを完成する
（ｆ）。
より除去し、アロイ工程を経てＭＥＳＦＥＴを完成する
（ｆ）。
最終的に残されたＰｔゲート長は、（１，２−〇、２Ｘ
２）＝０．８μｍであった。またウェハ内でのゲート長
のばらつきを電流−電圧特性から推測した結果、従来の
第１図の方法に比べおよそＶ！以下になっていることが
確認された。
２）＝０．８μｍであった。またウェハ内でのゲート長
のばらつきを電流−電圧特性から推測した結果、従来の
第１図の方法に比べおよそＶ！以下になっていることが
確認された。
なお本発明は上記実施例に限られない。例えば基板の活
性層はエピタキシャル成長層であってもよい。またスペ
ーサ膜としてはＡ４ 膜以外にソース、ドレイン電極
と異種の他の金属を遇択し得る。即ち、スペーサ膜に要
求される条件としては、その後のエツチング工程でこの
上に積層された絶縁膜や下地のソース、ドレイン電極と
間で十分な選択比 を有することが重要であり、このよ
うな条件を満たす材料を選べばよい。またソース、ドレ
イン電極とスペーサ膜の積層構造はリフトオ駕加工によ
らず、フォトエツチングによりパターニングしてもよい
。その場合にはスペーサ膜として絶縁膜を利用すること
もできる。またステップカバレージのよい絶縁膜として
、プラズマＣＶＤによるＳｉ３Ｎ、膜に代り、同様の低
温プ四ｌによる５ｉｎｔ 膜なども用い得る。
性層はエピタキシャル成長層であってもよい。またスペ
ーサ膜としてはＡ４ 膜以外にソース、ドレイン電極
と異種の他の金属を遇択し得る。即ち、スペーサ膜に要
求される条件としては、その後のエツチング工程でこの
上に積層された絶縁膜や下地のソース、ドレイン電極と
間で十分な選択比 を有することが重要であり、このよ
うな条件を満たす材料を選べばよい。またソース、ドレ
イン電極とスペーサ膜の積層構造はリフトオ駕加工によ
らず、フォトエツチングによりパターニングしてもよい
。その場合にはスペーサ膜として絶縁膜を利用すること
もできる。またステップカバレージのよい絶縁膜として
、プラズマＣＶＤによるＳｉ３Ｎ、膜に代り、同様の低
温プ四ｌによる５ｉｎｔ 膜なども用い得る。
第１図（ａ） 〜（ｄ）は従来法によるＧａＡｓ ＭＥ
ＳＦＥＴの製造工程を示す図、第２図（ａ）〜（ｆ）は
本発明の一実施例によるＧａＡｓ ＭＥＳＦＥＴの製造
工程を示す図である。 膜）、２４１，２４．・・・Ａｌｌ 膜（スペーサ膜
）、２５００．プラズマＣＶ Ｄ ５ｉｓＮ、膜、２６
１ ”ｖ” ６Ｓ ”’Ｐｔ膜（ゲート電極金属膜）。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
ＳＦＥＴの製造工程を示す図、第２図（ａ）〜（ｆ）は
本発明の一実施例によるＧａＡｓ ＭＥＳＦＥＴの製造
工程を示す図である。 膜）、２４１，２４．・・・Ａｌｌ 膜（スペーサ膜
）、２５００．プラズマＣＶ Ｄ ５ｉｓＮ、膜、２６
１ ”ｖ” ６Ｓ ”’Ｐｔ膜（ゲート電極金属膜）。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (1)
- 【特許請求の範囲】 ｆｉｔ ＧａＡｓ 基板に、スペーサ膜が自己整合
されて積層されたソースおよびドレイン電極を形〆成す
る工程と、この後段差の被覆性に優れた膜堆積法により
絶縁膜を全面に堆積する工程と、堆積された絶縁膜を異
方性ドライエツチング法により全面エツチングして前記
ソースおよびドレイン電極の側壁にのみ絶縁膜を残置さ
せる工程と、この後前記スペーサ膜をエツチング除去す
る工程と、この後ＧａＡｓ 基板との間でショットキー
障壁を形成する金属膜を全面被着する工程と、この後前
記絶縁膜を除去することにより前記金属膜をパターニン
グしてゲート電極を形成する工程とを備えだことを特徴
とするショットキーゲート型ＧａＡＳ電界効果トランジ
スタの製造方法。 （２）前記スペーサ膜は前記ソースおよびドレイン電極
とは異種の金属であり、スペーサ膜が自己整合されて積
層されたソースおよびドレイン電極を形成する工程は積
層膜のリフトオフ加工によるものである特許請求の範囲
第１項記載のショットキーゲート型ＧａＡｓ 電界効
果トランジスタの製造方法。 （３） 前記絶縁膜はプラズマＣＶＤ法によるＳ ｉ
ｓ Ｎ４ 膜であり、異方性ドライエツチング法は反応
性イオンエツチング法である特許請求の範囲第１項記載
のショットキーゲート型ＧａＡｓ 電界効果トランジ
スタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224163A JPS59114871A (ja) | 1982-12-21 | 1982-12-21 | シヨツトキ−ゲ−ト型ＧａＡｓ電界効果トランジスタの製造方法 |
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| DE8383304872T DE3378806D1 (en) | 1982-12-21 | 1983-08-23 | Method of fabricating a schottky gate field effect transistor |
| EP83304872A EP0113161B1 (en) | 1982-12-21 | 1983-08-23 | Method of fabricating a schottky gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224163A JPS59114871A (ja) | 1982-12-21 | 1982-12-21 | シヨツトキ−ゲ−ト型ＧａＡｓ電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59114871A true JPS59114871A (ja) | 1984-07-03 |
Family
ID=16809512
Family Applications (1)
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Country Status (4)
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