JPH0326538B2 - - Google Patents
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- JPH0326538B2 JPH0326538B2 JP59175544A JP17554484A JPH0326538B2 JP H0326538 B2 JPH0326538 B2 JP H0326538B2 JP 59175544 A JP59175544 A JP 59175544A JP 17554484 A JP17554484 A JP 17554484A JP H0326538 B2 JPH0326538 B2 JP H0326538B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の製造方法に係り、特に、
リセスゲート型電界効果トランジスタ（FET）
のそれぞれの電極構造を、自己整合的に、微細、
且つ高精度に形成する製造方法に関するものであ
る。
リセスゲート型電界効果トランジスタ（FET）
のそれぞれの電極構造を、自己整合的に、微細、
且つ高精度に形成する製造方法に関するものであ
る。
近年、高電子移動度トランジスタ等にみられる
ような、化合物半導体GaAsの基板上の極めて微
少な領域に、FETの電極を緻密に形成し、且つ
それらの電極を近接させることによりFETの高
周波特性と利得特性を向上させた高精度の半導体
装置が実用化されている。
ような、化合物半導体GaAsの基板上の極めて微
少な領域に、FETの電極を緻密に形成し、且つ
それらの電極を近接させることによりFETの高
周波特性と利得特性を向上させた高精度の半導体
装置が実用化されている。
このようなFETの電極を形成する方法として、
通常の製造工程では、最初に基板表面上をレジス
ト膜で被覆し、ソース電極とドレイン電極をマス
クによるパターニングによつて形成し、次にその
両電極間に、再度他のレジスト膜を被覆してパタ
ーニングしてゲート電極を形成する方法が採用さ
れている。
通常の製造工程では、最初に基板表面上をレジス
ト膜で被覆し、ソース電極とドレイン電極をマス
クによるパターニングによつて形成し、次にその
両電極間に、再度他のレジスト膜を被覆してパタ
ーニングしてゲート電極を形成する方法が採用さ
れている。
このような製造方法では、製造工程で複数回の
マスクを使用することになるため、そのマスク相
互の位置決めに精度を要し、その結果工程が煩雑
になり、又双方のマスクにずれを生ずると、電極
配置が不良になるという欠点があるため、マスク
の使用回数を最小にして電極を形成する自己整合
を利用した電極形成法が要望されている。
マスクを使用することになるため、そのマスク相
互の位置決めに精度を要し、その結果工程が煩雑
になり、又双方のマスクにずれを生ずると、電極
配置が不良になるという欠点があるため、マスク
の使用回数を最小にして電極を形成する自己整合
を利用した電極形成法が要望されている。
［従来の技術］
第２図ａ〜第２図ｆは、高電子移動度トランジ
スタの製造方法を例にして、従来の製造方法の概
要を説明をする断面図である。
スタの製造方法を例にして、従来の製造方法の概
要を説明をする断面図である。
第２図ａはガリウム、砒素（GaAs）の半絶縁
性化合物の表面にガリウム、砒素（GaAs）層が
厚みが数百〓乃至数千〓程度、その上にｎ型のア
ルミニユーム、ガリウム、砒素（AlGaAs）層が
厚みが数百Å程度、更にその上にｎ型のガリウ
ム、砒素（GaAs）層が厚みが300乃至1000Å程
度が積層されてなる基板１の表面に滑性領域を形
成するためにレジスト膜２を被着する。
性化合物の表面にガリウム、砒素（GaAs）層が
厚みが数百〓乃至数千〓程度、その上にｎ型のア
ルミニユーム、ガリウム、砒素（AlGaAs）層が
厚みが数百Å程度、更にその上にｎ型のガリウ
ム、砒素（GaAs）層が厚みが300乃至1000Å程
度が積層されてなる基板１の表面に滑性領域を形
成するためにレジスト膜２を被着する。
第２図ｂは、活性領域を形成した後、その表面
に酸化シリコン膜３を被膜して、更にソース電極
とドレイン電極を形成するためにレジスト膜４を
被着しパターニングを行う。
に酸化シリコン膜３を被膜して、更にソース電極
とドレイン電極を形成するためにレジスト膜４を
被着しパターニングを行う。
第２図ｃは、ソース電極とドレイン電極を形成
するために、レジスト膜４のパターニングにより
酸化シリコン膜３のエツチング除去を行い、その
上からオーミツクメタルとして金ゲエルマニユー
ム（AuGe）と金との層AuGe／Au５を蒸着して
ソース電極５′と、ドレイン電極５″を形成する。
するために、レジスト膜４のパターニングにより
酸化シリコン膜３のエツチング除去を行い、その
上からオーミツクメタルとして金ゲエルマニユー
ム（AuGe）と金との層AuGe／Au５を蒸着して
ソース電極５′と、ドレイン電極５″を形成する。
第２図ｄは、ゲート電極を形成するために、再
度レジスト膜６を被着してパターニングしたもの
である。
度レジスト膜６を被着してパターニングしたもの
である。
第２図ｅは、ゲート電極を形成する領域である
酸化シリコン膜３のエツチングと除去を行い、表
面からゲート電極材料７を蒸着することにより、
ゲート電極７’が形成される。
酸化シリコン膜３のエツチングと除去を行い、表
面からゲート電極材料７を蒸着することにより、
ゲート電極７’が形成される。
第２図ｆは、レジスト膜６をリフトオフして、
基板１上に電極が形成されたFETであるが、こ
の後工程で通常の方法により電極取り出しと配線
が行われる。
基板１上に電極が形成されたFETであるが、こ
の後工程で通常の方法により電極取り出しと配線
が行われる。
このような製造工程では、電極形成のために、
合計３回のレジスト膜の被着とパターニングがあ
り、それぞれの電極の配置が別個のマスク合わせ
でなされるため、電極間隔の相互位置が近接しす
ぎることを避けるために、安全を考慮してソース
とドレイン電極と、ゲート電極とのそれぞれの間
隔を2μｍ程度は確保する必要があつた。
合計３回のレジスト膜の被着とパターニングがあ
り、それぞれの電極の配置が別個のマスク合わせ
でなされるため、電極間隔の相互位置が近接しす
ぎることを避けるために、安全を考慮してソース
とドレイン電極と、ゲート電極とのそれぞれの間
隔を2μｍ程度は確保する必要があつた。
［発明が解決しようとする問題点］
本発明は、上記従来の製造方法における問題点
が、ゲート電極とソース、ドレイン電極の形成が
再度の別個のマスク使用により、それぞれの電極
の配置を緻密且つ高精度に形成することを困難に
していることが問題点であり、従つて、一回のマ
スクの使用によつて、それぞれの電極を形成する
自己整合法を利用した電極形成を行なうものであ
る。
が、ゲート電極とソース、ドレイン電極の形成が
再度の別個のマスク使用により、それぞれの電極
の配置を緻密且つ高精度に形成することを困難に
していることが問題点であり、従つて、一回のマ
スクの使用によつて、それぞれの電極を形成する
自己整合法を利用した電極形成を行なうものであ
る。
［問題点を解決するための手段］
上記目的は本発明により化合物半導体基板部に
オーミツク電極用メタルを蒸着する工程と、レジ
スト膜を被着しパターニングし、オーミツク電極
用メタルを活性領域のみ残してエツチングする工
程と、レジスト膜を除去し基板表面の全面に第１
絶縁膜を形成する工程と、レジスト膜を被着しパ
ターニングしゲート電極形成領域のオーミツク電
極用メタルと第１絶縁膜をエツチングする工程
と、レジスト膜を除去した表面全面に第２絶縁膜
を形成し、第２絶縁膜全面を異方性エツチング
し、ゲート部基板表面を露出させる工程と、ゲー
トメタルを被着しゲート電極を形成する工程から
なることを特徴とする半導体装置の製造方法によ
つて達成される。
オーミツク電極用メタルを蒸着する工程と、レジ
スト膜を被着しパターニングし、オーミツク電極
用メタルを活性領域のみ残してエツチングする工
程と、レジスト膜を除去し基板表面の全面に第１
絶縁膜を形成する工程と、レジスト膜を被着しパ
ターニングしゲート電極形成領域のオーミツク電
極用メタルと第１絶縁膜をエツチングする工程
と、レジスト膜を除去した表面全面に第２絶縁膜
を形成し、第２絶縁膜全面を異方性エツチング
し、ゲート部基板表面を露出させる工程と、ゲー
トメタルを被着しゲート電極を形成する工程から
なることを特徴とする半導体装置の製造方法によ
つて達成される。
［作用］
即ち、本発明は、最初に化合物半導体基板上に
オーミツク電極用メタルを形成し、かつその上に
第１絶縁膜を形成し、ゲート電極領域の第１絶縁
膜とオーミツク電極用メタルをレジスト膜のパタ
ーニングによつてエツチングし、ゲート電極領域
を開口することによつて、オーミツク電極用メタ
ルがソース電極とドレイン電極に分離され、その
開口部分にゲート電極を形成してFETを製造す
るというものであり、一回のマスク使用で自己整
合的にFETのそれぞれの電極が形成されるため
に、その結果位置合わせの問題が解消して工程が
簡素化され、又ゲート電極をソースとドレイン電
極の間に形成する際には、酸化シリコン膜を被着
してその膜面に垂直方向の異方性エツチングを行
うことにより、それぞれの電極の間隔が、酸化シ
リコン膜の厚さで決定されるため、この絶縁膜の
膜厚を制御することにより、この結果、サブミク
ロンのゲート長を有する高精度のFETを製作す
ることが可能になる。
オーミツク電極用メタルを形成し、かつその上に
第１絶縁膜を形成し、ゲート電極領域の第１絶縁
膜とオーミツク電極用メタルをレジスト膜のパタ
ーニングによつてエツチングし、ゲート電極領域
を開口することによつて、オーミツク電極用メタ
ルがソース電極とドレイン電極に分離され、その
開口部分にゲート電極を形成してFETを製造す
るというものであり、一回のマスク使用で自己整
合的にFETのそれぞれの電極が形成されるため
に、その結果位置合わせの問題が解消して工程が
簡素化され、又ゲート電極をソースとドレイン電
極の間に形成する際には、酸化シリコン膜を被着
してその膜面に垂直方向の異方性エツチングを行
うことにより、それぞれの電極の間隔が、酸化シ
リコン膜の厚さで決定されるため、この絶縁膜の
膜厚を制御することにより、この結果、サブミク
ロンのゲート長を有する高精度のFETを製作す
ることが可能になる。
［実施例］
第１図ａ〜第１図ｊは本発明の実施例を説明す
る断面図であるが、第１図ａはGaAsの半絶縁性
基板の表面に、順次GaAs層が厚みが500Å乃至
2000Å程度、その上にｎ−AlGaAs層が厚みが
500Å程度、更にその上にｎ−GaAs層が厚みが
300乃至1000Å程度に形成された基板１１である。
る断面図であるが、第１図ａはGaAsの半絶縁性
基板の表面に、順次GaAs層が厚みが500Å乃至
2000Å程度、その上にｎ−AlGaAs層が厚みが
500Å程度、更にその上にｎ−GaAs層が厚みが
300乃至1000Å程度に形成された基板１１である。
第１図ｂは、その表面にオーミツクメタル層１
２が蒸着により形成され、その上にレジスト膜１
３が被着されている状態である。
２が蒸着により形成され、その上にレジスト膜１
３が被着されている状態である。
第１図ｃは、上記レジスト膜１３によつてオー
ミツクメタル層１２を活性領域に合わせてエツチ
ングにより形成したものである。
ミツクメタル層１２を活性領域に合わせてエツチ
ングにより形成したものである。
第１図ｄは、同時にレジスト膜１３により基板
１１をメサエツチングして活性領域を形成した状
態である。
１１をメサエツチングして活性領域を形成した状
態である。
第１図ｅは、活性領域を含めて全面に窒化シリ
コン膜１４を蒸着によつて形成し、その表面にレ
ジスト膜１５を被着して開口部のパターニングを
行つたものである。
コン膜１４を蒸着によつて形成し、その表面にレ
ジスト膜１５を被着して開口部のパターニングを
行つたものである。
第１図ｆは、レジスト膜１５のパターニングに
より、ゲート領域を開口するためオーミツクメタ
ル層１２と窒化シリコン膜１４をエツチングして
開口した状態であり、ゲート領域の開口部１６に
よつて、オーミツクメタル１２が分離されて、ソ
ース電極１７とドレイン電極１８が形成される。
より、ゲート領域を開口するためオーミツクメタ
ル層１２と窒化シリコン膜１４をエツチングして
開口した状態であり、ゲート領域の開口部１６に
よつて、オーミツクメタル１２が分離されて、ソ
ース電極１７とドレイン電極１８が形成される。
第１図ｇは、開口部分１６を含む表面全体に、
酸化シリコン膜１９をCVD方法により被膜した
ものであり、この酸化シリコン膜１９の開口部分
１６の壁面に被着した厚みが、ゲート電極とソー
ス電極との間隔、及びゲート電極とドレイン電極
との間隔を決定することになるため、膜厚を正確
に制御して被膜する必要がある。
酸化シリコン膜１９をCVD方法により被膜した
ものであり、この酸化シリコン膜１９の開口部分
１６の壁面に被着した厚みが、ゲート電極とソー
ス電極との間隔、及びゲート電極とドレイン電極
との間隔を決定することになるため、膜厚を正確
に制御して被膜する必要がある。
その後に熱処理を行つてソース電極１７とドレ
イン電極１８を合金化し、しかる後に矢印のよう
に全面にミリングを行う。
イン電極１８を合金化し、しかる後に矢印のよう
に全面にミリングを行う。
第１図ｈは、酸化シリコン膜１９の表面から矢
印のように、反応性イオンエツチングを行つたも
のであり、異方性エツチングであるため、垂直方
向のみがエツチングされるために、開口部１６の
底面部に被着した酸化シリコン膜は除去される
が、開口部１６の壁面に被着した酸化シリコン膜
１９は垂直高さが大きいため、開口部の壁面に被
着した酸化シリコン膜は、幅寸法がそのまま保持
される。
印のように、反応性イオンエツチングを行つたも
のであり、異方性エツチングであるため、垂直方
向のみがエツチングされるために、開口部１６の
底面部に被着した酸化シリコン膜は除去される
が、開口部１６の壁面に被着した酸化シリコン膜
１９は垂直高さが大きいため、開口部の壁面に被
着した酸化シリコン膜は、幅寸法がそのまま保持
される。
更に、引続いて反応性イオンエツチングを行つ
て、開口部１６の底面の基板１上にリセス部２０
を形成する。
て、開口部１６の底面の基板１上にリセス部２０
を形成する。
第１図ｉは、開口部１６のリセス部２０上にゲ
ート電極を形成するために、通常の方法でゲート
電極用メタル２１を蒸着し、最後に所定の寸法に
ゲート電極用メタルを加工してゲート電極２２を
形成して配線を行い製造工程が完了する。
ート電極を形成するために、通常の方法でゲート
電極用メタル２１を蒸着し、最後に所定の寸法に
ゲート電極用メタルを加工してゲート電極２２を
形成して配線を行い製造工程が完了する。
このような製造方法で製作したリセスゲート型
FETは、特に厳しい位置合わせ精度を必要とせ
ず、しかも微細なスケールでゲート電極を形成す
ることが出来る。
FETは、特に厳しい位置合わせ精度を必要とせ
ず、しかも微細なスケールでゲート電極を形成す
ることが出来る。
又酸化シリコン膜１９の厚さを調節することに
より、ゲート電極とソース電極、及びゲート電極
とドレイン電極の間隔を任意に制御することがで
き、これを利用することにより1μｍ以上のマス
クパターンでサブミクロンのゲート長を形成する
ことができる。
より、ゲート電極とソース電極、及びゲート電極
とドレイン電極の間隔を任意に制御することがで
き、これを利用することにより1μｍ以上のマス
クパターンでサブミクロンのゲート長を形成する
ことができる。
［発明の効果］
以上詳細に説明したように、本発明の製造方法
を採用することにより、製造工程が容易になり、
且つ高品質の高周波特性と利得特性を有するリセ
スゲート型FETを供給することができ、効果大
なるものがある。
を採用することにより、製造工程が容易になり、
且つ高品質の高周波特性と利得特性を有するリセ
スゲート型FETを供給することができ、効果大
なるものがある。
第１図ａ〜第１図ｊは本発明の製造工程を説明
する断面図。第２図ａ〜第２図ｆは従来の製造工
程を説明する断面図。 図において、１１は基板、１２はオーミツクメ
タル層、１３はレジスト膜、１４は窒化シリコン
膜、１５はレジスト、１６はゲート領域の開口
部、１７はソース電極、１８はドレイン電極、１
９は酸化シリコン膜、２０はリセス部、２１はゲ
ート電極用メタル、２２はゲート電極である。
する断面図。第２図ａ〜第２図ｆは従来の製造工
程を説明する断面図。 図において、１１は基板、１２はオーミツクメ
タル層、１３はレジスト膜、１４は窒化シリコン
膜、１５はレジスト、１６はゲート領域の開口
部、１７はソース電極、１８はドレイン電極、１
９は酸化シリコン膜、２０はリセス部、２１はゲ
ート電極用メタル、２２はゲート電極である。
Claims (1)
- １ 化合物半導体基板部にオーミツク電極用メタ
ルを蒸着する工程と、レジスト膜を被着しパター
ニングし、オーミツク電極用メタルを活性領域の
み残してエツチングする工程と、レジスト膜を除
去し基板表面の全面に第１絶縁膜を形成する工程
と、レジスト膜を被着しパターニングしゲート電
極形成領域のオーミツク電極用メタルと第１絶縁
膜をエツチングする工程と、レジスト膜を除去し
た表面全面に第２絶縁膜を形成し、第２絶縁膜全
面を異方性エツチングし、ゲート部基板表面を露
出させる工程と、ゲートメタルを被着しゲート電
極を形成する工程からなることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17554484A JPS6151980A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17554484A JPS6151980A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6151980A JPS6151980A (ja) | 1986-03-14 |
| JPH0326538B2 true JPH0326538B2 (ja) | 1991-04-11 |
Family
ID=15997931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17554484A Granted JPS6151980A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6151980A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2612836B2 (ja) * | 1987-09-23 | 1997-05-21 | シーメンス、アクチエンゲゼルシヤフト | 自己整合ゲートを備えるｍｅｓｆｅｔの製造方法 |
| JP2558766B2 (ja) * | 1987-12-25 | 1996-11-27 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JPH05198598A (ja) * | 1992-01-22 | 1993-08-06 | Mitsubishi Electric Corp | 化合物半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103364A (en) * | 1980-12-18 | 1982-06-26 | Nippon Telegr & Teleph Corp <Ntt> | Preparation of field-effect trasistor |
| JPS59114871A (ja) * | 1982-12-21 | 1984-07-03 | Toshiba Corp | シヨツトキ−ゲ−ト型ＧａＡｓ電界効果トランジスタの製造方法 |
-
1984
- 1984-08-22 JP JP17554484A patent/JPS6151980A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103364A (en) * | 1980-12-18 | 1982-06-26 | Nippon Telegr & Teleph Corp <Ntt> | Preparation of field-effect trasistor |
| JPS59114871A (ja) * | 1982-12-21 | 1984-07-03 | Toshiba Corp | シヨツトキ−ゲ−ト型ＧａＡｓ電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6151980A (ja) | 1986-03-14 |
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