JPH0745637A - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
- Publication number
- JPH0745637A JPH0745637A JP18784593A JP18784593A JPH0745637A JP H0745637 A JPH0745637 A JP H0745637A JP 18784593 A JP18784593 A JP 18784593A JP 18784593 A JP18784593 A JP 18784593A JP H0745637 A JPH0745637 A JP H0745637A
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- Japan
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- insulating film
- recess
- forming
- etching
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Abstract
(57)【要約】
【構成】ホトレジストのゲート開口部がゲート電極の位
置を、またゲート開口部からの半導体基板のサイドエッ
チング量がソース側のリセス長を、さらにこれにゲート
開口部からの窒化膜のサイドエッチング量を加えたもの
がドレイン側のリセス長をそれぞれ決定するようにす
る。 【効果】リセス長及びリセス内オフセットゲート電極の
位置が、ホトレジストのゲート開口部を基準にセルフア
ラインで決定される。
置を、またゲート開口部からの半導体基板のサイドエッ
チング量がソース側のリセス長を、さらにこれにゲート
開口部からの窒化膜のサイドエッチング量を加えたもの
がドレイン側のリセス長をそれぞれ決定するようにす
る。 【効果】リセス長及びリセス内オフセットゲート電極の
位置が、ホトレジストのゲート開口部を基準にセルフア
ラインで決定される。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体電界効果
トランジスタ及びこれを含むＭＭＩＣ（Monolithic Mic
rowave IC)などに係り、特に、ゲート構造を非対称とす
るのに好適な化合物半導体装置の製造方法に関する。
トランジスタ及びこれを含むＭＭＩＣ（Monolithic Mic
rowave IC)などに係り、特に、ゲート構造を非対称とす
るのに好適な化合物半導体装置の製造方法に関する。
【０００２】
【従来の技術】化合物半導体電界効果トランジスタ（以
下、単にＦＥＴと略称する）、特に電力用ＦＥＴにおけ
るソース抵抗の低減とドレイン耐圧の向上は、重要な課
題である。このソース抵抗とドレイン耐圧は、ＦＥＴの
代表的構造であるリセス構造に大きく依存している。す
なわち、ソース抵抗を低減するためにはソース側のリセ
ス長を短く、ドレイン耐圧を向上するためにはドレイン
側のリセス長を長くする必要がある。これが、リセス内
に形成するゲート電極をソース電極側に寄せた、いわゆ
る、オフセットゲート構造である。以下、このオフセッ
トゲート構造を有するＦＥＴの従来の製造方法について
説明する。
下、単にＦＥＴと略称する）、特に電力用ＦＥＴにおけ
るソース抵抗の低減とドレイン耐圧の向上は、重要な課
題である。このソース抵抗とドレイン耐圧は、ＦＥＴの
代表的構造であるリセス構造に大きく依存している。す
なわち、ソース抵抗を低減するためにはソース側のリセ
ス長を短く、ドレイン耐圧を向上するためにはドレイン
側のリセス長を長くする必要がある。これが、リセス内
に形成するゲート電極をソース電極側に寄せた、いわゆ
る、オフセットゲート構造である。以下、このオフセッ
トゲート構造を有するＦＥＴの従来の製造方法について
説明する。
【０００３】図２(ａ)〜(ｄ)は従来の半導体装置の製造
方法におけるオフセットゲート電極形成工程を模式的に
示す断面図である。
方法におけるオフセットゲート電極形成工程を模式的に
示す断面図である。
【０００４】まず、ＧａＡｓ半導体基板１１上にＥＢ(E
lectron Beam）露光用ホトレジスト膜１２を塗布した
後、ゲート電極形成領域１４をＥＢで露光する。次に、
最初より少ないＥＢドーズ量で領域１３を露光する（図
２(ａ)）。以上のことから、基板１１からの後方散乱効
果によりアンダーカット形状が形成される(図２(ｂ))。
続いてこのホトレジスト膜１２の開口部１５より基板１
１を必要量エッチングし、リセス領域１７を形成後、ゲ
ート電極用の金属層１６を真空蒸着により形成する（図
２(ｃ)）。リフトオフによりホトレジスト膜１２並びに
その上の金属膜１６を除去し、ゲート電極１６を形成す
る（図２(ｄ)）。
lectron Beam）露光用ホトレジスト膜１２を塗布した
後、ゲート電極形成領域１４をＥＢで露光する。次に、
最初より少ないＥＢドーズ量で領域１３を露光する（図
２(ａ)）。以上のことから、基板１１からの後方散乱効
果によりアンダーカット形状が形成される(図２(ｂ))。
続いてこのホトレジスト膜１２の開口部１５より基板１
１を必要量エッチングし、リセス領域１７を形成後、ゲ
ート電極用の金属層１６を真空蒸着により形成する（図
２(ｃ)）。リフトオフによりホトレジスト膜１２並びに
その上の金属膜１６を除去し、ゲート電極１６を形成す
る（図２(ｄ)）。
【０００５】
【発明が解決しようとする課題】従来の技術では２回に
分けてＥＢ露光を行うことにより、図２(ｂ)に示すホト
レジストの開口部を形成している。この開口部の形状が
オフセットゲートの構造を決定している。しかし、この
開口部の形状はＥＢ描画装置の合わせ精度に依存するた
め、オフセットゲート構造のばらつきが無視できないも
のとなる。特に電力用ＦＥＴでは多数本のゲート電極を
有しており、このばらつきは特性劣化に結びつくことに
なる。
分けてＥＢ露光を行うことにより、図２(ｂ)に示すホト
レジストの開口部を形成している。この開口部の形状が
オフセットゲートの構造を決定している。しかし、この
開口部の形状はＥＢ描画装置の合わせ精度に依存するた
め、オフセットゲート構造のばらつきが無視できないも
のとなる。特に電力用ＦＥＴでは多数本のゲート電極を
有しており、このばらつきは特性劣化に結びつくことに
なる。
【０００６】本発明の目的は、オフセットゲート構造を
精度良く形成できる化合物半導体装置の製造方法を提供
することにある。
精度良く形成できる化合物半導体装置の製造方法を提供
することにある。
【０００７】
【課題を解決するための手段】本発明にかかわる化合物
半導体装置の製造方法は、リセス構造を有し、このリセ
ス内にゲート電極を備えたトランジスタにおいて、この
トランジスタ用のエピタキシャル半導体基板上に第二の
絶縁膜を形成する工程と、第二の絶縁膜上に所定の形状
の第三の絶縁膜を形成する工程と、これら絶縁膜上にホ
トレジストを形成しこのホトレジストにゲート開口部を
形成する工程と、前記開口部に露出した前記第二及び第
三の絶縁膜をエッチング除去する工程と、前記開口部側
壁に露出した第三の絶縁膜をサイドエッチングする工程
と、前記サイドエッチングを行った部分に露出した前記
第二の絶縁膜をエッチング除去したのちこの第二の絶縁
膜の除去部に露出した前記半導体基板にエッチングを施
しリセスを形成する工程と、前記半導体基板に電極金属
を被着したのちリフトオフによりゲート電極を形成する
工程を含むことを特徴とする。
半導体装置の製造方法は、リセス構造を有し、このリセ
ス内にゲート電極を備えたトランジスタにおいて、この
トランジスタ用のエピタキシャル半導体基板上に第二の
絶縁膜を形成する工程と、第二の絶縁膜上に所定の形状
の第三の絶縁膜を形成する工程と、これら絶縁膜上にホ
トレジストを形成しこのホトレジストにゲート開口部を
形成する工程と、前記開口部に露出した前記第二及び第
三の絶縁膜をエッチング除去する工程と、前記開口部側
壁に露出した第三の絶縁膜をサイドエッチングする工程
と、前記サイドエッチングを行った部分に露出した前記
第二の絶縁膜をエッチング除去したのちこの第二の絶縁
膜の除去部に露出した前記半導体基板にエッチングを施
しリセスを形成する工程と、前記半導体基板に電極金属
を被着したのちリフトオフによりゲート電極を形成する
工程を含むことを特徴とする。
【０００８】
【作用】本発明ではリセス長及びリセス内オフセットゲ
ート電極の位置は、ホトレジストのゲート開口部を基準
にセルフアラインで決定される。すなわち、ホトレジス
トのゲート開口部がゲート電極の位置を、またゲート開
口部からの半導体基板のサイドエッチング量がソース側
のリセス長を、さらにこれにゲート開口部からの窒化膜
のサイドエッチング量を加えたものがドレイン側のリセ
ス長をそれぞれ決定する。
ート電極の位置は、ホトレジストのゲート開口部を基準
にセルフアラインで決定される。すなわち、ホトレジス
トのゲート開口部がゲート電極の位置を、またゲート開
口部からの半導体基板のサイドエッチング量がソース側
のリセス長を、さらにこれにゲート開口部からの窒化膜
のサイドエッチング量を加えたものがドレイン側のリセ
ス長をそれぞれ決定する。
【０００９】
【実施例】図１は本発明の一実施例の化合物半導体装置
の製造方法を示したものである。まず、ＧａＡｓ基板１
上にＣＶＤ法によりシリコン酸化膜２とシリコン窒化膜
３を成長させ、この上にホトレジスト膜を被着し所望の
パターン４を形成する（図１(ａ)）。次にこのホトレジ
スト膜４をマスクにしてシリコン窒化膜３をドライエッ
チングし、シリコン酸化膜２に達するまで垂直にエッチ
ングを施す。再びＣＶＤ法によりシリコン酸化膜５を成
長させ、この上にホトレジスト膜６を被着しゲート開口
部７を形成する（図１(ｂ)）。続いてこのホトレジスト
膜６をマスクにしてシリコン酸化膜２，５並びにシリコ
ン窒化膜３をドライエッチングし、ＧａＡｓ基板１に達
するまで垂直にエッチングを施す（図１(ｃ)）。
の製造方法を示したものである。まず、ＧａＡｓ基板１
上にＣＶＤ法によりシリコン酸化膜２とシリコン窒化膜
３を成長させ、この上にホトレジスト膜を被着し所望の
パターン４を形成する（図１(ａ)）。次にこのホトレジ
スト膜４をマスクにしてシリコン窒化膜３をドライエッ
チングし、シリコン酸化膜２に達するまで垂直にエッチ
ングを施す。再びＣＶＤ法によりシリコン酸化膜５を成
長させ、この上にホトレジスト膜６を被着しゲート開口
部７を形成する（図１(ｂ)）。続いてこのホトレジスト
膜６をマスクにしてシリコン酸化膜２，５並びにシリコ
ン窒化膜３をドライエッチングし、ＧａＡｓ基板１に達
するまで垂直にエッチングを施す（図１(ｃ)）。
【００１０】次いでドライエッチングや熱リン酸を用い
てこのゲート開口部８側壁に露出したシリコン窒化膜３
を所望の量だけサイドエッチングする（図１(ｄ)）。こ
のゲート開口部８のシリコン酸化膜２をウェットエッチ
ングにより除去した後（図１(ｅ)）、ＧａＡｓ基板１を
必要量エッチングしリセス領域９を形成する（図１
(ｆ)）。この後、ゲート電極用の金属層１０を真空蒸着
により形成した後（図１(ｇ)）、リフトオフによりホト
レジスト膜６並びにその上の金属膜１０を除去し、ゲー
ト電極１０を形成する（図１(ｈ)）。なお、シリコン酸
化膜５は特になくともよい。
てこのゲート開口部８側壁に露出したシリコン窒化膜３
を所望の量だけサイドエッチングする（図１(ｄ)）。こ
のゲート開口部８のシリコン酸化膜２をウェットエッチ
ングにより除去した後（図１(ｅ)）、ＧａＡｓ基板１を
必要量エッチングしリセス領域９を形成する（図１
(ｆ)）。この後、ゲート電極用の金属層１０を真空蒸着
により形成した後（図１(ｇ)）、リフトオフによりホト
レジスト膜６並びにその上の金属膜１０を除去し、ゲー
ト電極１０を形成する（図１(ｈ)）。なお、シリコン酸
化膜５は特になくともよい。
【００１１】本発明の製造方法によれば、リセス幅及び
リセス内ゲート電極の位置は、ホトレジストのゲート開
口部を基準にセルフアラインで、従って精度良く決定さ
れる。すなわち、ホトレジストのゲート開口部がゲート
電極の位置を、またゲート開口部からの半導体基板のサ
イドエッチング量がソース側のリセス長を、さらにこれ
にゲート開口部からの窒化膜のサイドエッチング量を加
えたものがドレイン側のリセス長をそれぞれ決定する。
リセス内ゲート電極の位置は、ホトレジストのゲート開
口部を基準にセルフアラインで、従って精度良く決定さ
れる。すなわち、ホトレジストのゲート開口部がゲート
電極の位置を、またゲート開口部からの半導体基板のサ
イドエッチング量がソース側のリセス長を、さらにこれ
にゲート開口部からの窒化膜のサイドエッチング量を加
えたものがドレイン側のリセス長をそれぞれ決定する。
【００１２】本発明の他の実施例の化合物半導体装置の
製造方法を図３を用いて説明する。まず、ＧａＡｓ基板
２０上にＣＶＤ法によりシリコン酸化膜２１を成長さ
せ、この上にホトレジスト膜を被着し所望のパターン２
２を形成する（図３(ａ)）。次にこのホトレジスト膜２
２をマスクにしてシリコン酸化膜２１を除去した後、再
び、ホトレジスト膜２３を被着しゲート開口部２４を形
成する（図３(ｂ)）。続いて、このホトレジスト膜２３
をマスクにしてシリコン酸化膜２１を所望の量だけサイ
ドエッチングする（図３(ｃ)）。続いてＧａＡｓ基板２
０を必要量エッチングしリセス領域２５を形成する（図
３(ｄ)）。この後、ゲート電極用の金属層２６を真空蒸
着により形成した後（図３(ｅ)）、リフトオフによりホ
トレジスト膜２３並びにその上の金属膜２６を除去し、
ゲート電極２６を形成する（図３(ｆ)）。
製造方法を図３を用いて説明する。まず、ＧａＡｓ基板
２０上にＣＶＤ法によりシリコン酸化膜２１を成長さ
せ、この上にホトレジスト膜を被着し所望のパターン２
２を形成する（図３(ａ)）。次にこのホトレジスト膜２
２をマスクにしてシリコン酸化膜２１を除去した後、再
び、ホトレジスト膜２３を被着しゲート開口部２４を形
成する（図３(ｂ)）。続いて、このホトレジスト膜２３
をマスクにしてシリコン酸化膜２１を所望の量だけサイ
ドエッチングする（図３(ｃ)）。続いてＧａＡｓ基板２
０を必要量エッチングしリセス領域２５を形成する（図
３(ｄ)）。この後、ゲート電極用の金属層２６を真空蒸
着により形成した後（図３(ｅ)）、リフトオフによりホ
トレジスト膜２３並びにその上の金属膜２６を除去し、
ゲート電極２６を形成する（図３(ｆ)）。
【００１３】本実施例も実施例と同様に、リセス幅及び
リセス内ゲート電極の位置は、ホトレジストのゲート開
口部を基準にセルフアラインで、従って精度良く決定さ
れる。
リセス内ゲート電極の位置は、ホトレジストのゲート開
口部を基準にセルフアラインで、従って精度良く決定さ
れる。
【００１４】
【発明の効果】本発明によれば、ホトレジストのゲート
開口部がゲート電極の位置を、またゲート開口部からの
半導体基板のサイドエッチング量がソース側のリセス長
を、さらにこれにゲート開口部からの窒化膜のサイドエ
ッチング量を加えたものがドレイン側のリセス長をそれ
ぞれ決定できる。従って、リセス長及びリセス内オフセ
ットゲート電極の位置を精度良く容易に形成でき、化合
物半導体装置の製造に顕著な効果がある。
開口部がゲート電極の位置を、またゲート開口部からの
半導体基板のサイドエッチング量がソース側のリセス長
を、さらにこれにゲート開口部からの窒化膜のサイドエ
ッチング量を加えたものがドレイン側のリセス長をそれ
ぞれ決定できる。従って、リセス長及びリセス内オフセ
ットゲート電極の位置を精度良く容易に形成でき、化合
物半導体装置の製造に顕著な効果がある。
【図１】本発明の第一の実施例の化合物半導体装置の製
造方法の説明図。
造方法の説明図。
【図２】従来例の化合物半導体装置の製造方法の説明
図。
図。
【図３】本発明の第二の実施例の化合物半導体装置の製
造方法の説明図。
造方法の説明図。
１，１１，２０…ＧａＡｓ基板、２，５，２１…酸化
膜、３…窒化膜、４，６，１２，２２，２３…ホトレジ
スト、８，１５，２４…ゲート開口部、９，１７，２５
…リセス領域、１０，１６，２６…ゲート電極、１３，
１４…ＥＢ露光。
膜、３…窒化膜、４，６，１２，２２，２３…ホトレジ
スト、８，１５，２４…ゲート開口部、９，１７，２５
…リセス領域、１０，１６，２６…ゲート電極、１３，
１４…ＥＢ露光。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3065
Claims (8)
- 【請求項１】リセス構造を有し、このリセス内にゲート
電極を備えたトランジスタにおいて、このトランジスタ
用のエピタキシャル半導体基板上に所定の形状の第一の
絶縁膜を有し、この第一の絶縁膜のサイドエッチング量
によりソース側のリセス長とドレイン側のリセス長の差
を決定することを特徴とする化合物半導体装置の製造方
法。 - 【請求項２】リセス構造を有し、このリセス内にゲート
電極を備えたトランジスタにおいて、このトランジスタ
用のエピタキシャル半導体基板上に所定の形状の第一の
絶縁膜を有し、前記第一の絶縁膜下に形成された前記リ
セス部の長さがソース側のリセス長と等しいことを特徴
とする化合物半導体装置。 - 【請求項３】リセスを有し、前記リセス内にゲート電極
を備えたトランジスタにおいて、このトランジスタ用の
エピタキシャル半導体基板上に所定の形状の第二の絶縁
膜を形成する工程と、前記第二の絶縁膜上にホトレジス
トを形成し前記ホトレジストにゲート開口部を形成する
工程と、前記開口部に露出した前記第二の絶縁膜をエッ
チング除去する工程と、前記開口部側壁に露出した第二
の絶縁膜をサイドエッチングしたのち前記第二の絶縁膜
の除去部に露出した前記半導体基板にエッチングを施し
リセスを形成する工程と、前記半導体基板に電極金属を
被着したのちリフトオフによりゲート電極を形成する工
程を含むことを特徴とする化合物半導体装置の製造方
法。 - 【請求項４】請求項１において、前記第二の絶縁膜が酸
化膜からなる化合物半導体装置の製造方法。 - 【請求項５】リセスを有し、前記リセス内にゲート電極
を備えたトランジスタにおいて、このトランジスタ用の
エピタキシャル半導体基板上に第三の絶縁膜を形成する
工程と、この第三の絶縁膜上に所定の形状の第四の絶縁
膜を形成する工程と、これら絶縁膜上にホトレジストを
形成しこのホトレジストにゲート開口部を形成する工程
と、前記開口部に露出した前記第三及び第四の絶縁膜を
エッチング除去する工程と、前記開口部側壁に露出した
第四の絶縁膜をサイドエッチングする工程と、前記サイ
ドエッチングを行った部分に露出した前記第三の絶縁膜
をエッチング除去したのち前記第三の絶縁膜の除去部に
露出した前記半導体基板にエッチングを施しリセスを形
成する工程と、前記半導体基板に電極金属を被着したの
ちリフトオフによりゲート電極を形成する工程を含む化
合物半導体装置の製造方法。 - 【請求項６】請求項３において、前記第四の絶縁膜が窒
化膜からなり、前記第三の絶縁膜が酸化膜からなる化合
物半導体装置の製造方法。 - 【請求項７】請求項３において、前記第四の絶縁膜と前
記ホトレジストの間に第五の絶縁膜を形成する工程を含
む化合物半導体装置の製造方法。 - 【請求項８】請求項５において、前記第五の絶縁膜が酸
化膜からなる化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18784593A JPH0745637A (ja) | 1993-07-29 | 1993-07-29 | 化合物半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18784593A JPH0745637A (ja) | 1993-07-29 | 1993-07-29 | 化合物半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745637A true JPH0745637A (ja) | 1995-02-14 |
Family
ID=16213236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18784593A Pending JPH0745637A (ja) | 1993-07-29 | 1993-07-29 | 化合物半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745637A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997801A (ja) * | 1995-09-28 | 1997-04-08 | Nec Corp | 半導体装置の製造方法 |
-
1993
- 1993-07-29 JP JP18784593A patent/JPH0745637A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997801A (ja) * | 1995-09-28 | 1997-04-08 | Nec Corp | 半導体装置の製造方法 |
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