JP3175666B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3175666B2 JP3175666B2 JP29192697A JP29192697A JP3175666B2 JP 3175666 B2 JP3175666 B2 JP 3175666B2 JP 29192697 A JP29192697 A JP 29192697A JP 29192697 A JP29192697 A JP 29192697A JP 3175666 B2 JP3175666 B2 JP 3175666B2
- Authority
- JP
- Japan
- Prior art keywords
- opening pattern
- insulating film
- film
- forming
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、微細電極の形成方法に関する。
方法に関し、特に、微細電極の形成方法に関する。
【０００２】
【従来の技術】化合物半導体電界効果トランジスタ（以
下ＦＥＴ）では、コンタクト層を除去した溝の中にゲー
ト電極を形成して、電極間の寄生直列抵抗を低く保った
まま、ゲート電極の耐圧を高めるリセス構造が用いられ
る。さらに寄生直列抵抗を下げるために、ゲート電極と
ソース電極間の間隔を狭めたリセス内オフセットゲート
電極構造が用いられる。
下ＦＥＴ）では、コンタクト層を除去した溝の中にゲー
ト電極を形成して、電極間の寄生直列抵抗を低く保った
まま、ゲート電極の耐圧を高めるリセス構造が用いられ
る。さらに寄生直列抵抗を下げるために、ゲート電極と
ソース電極間の間隔を狭めたリセス内オフセットゲート
電極構造が用いられる。
【０００３】以下、リセス内オフセットゲートを製造す
る第１の従来の工程について、図面を参照して説明す
る。まず、図７（ａ）に示すように、ＧａＡｓ半絶縁性
基板６１上にＡｌＧａＡｓ層６２、ＧａＡｓ層６３を順
次エピタキシャル成長する。次に、第１のフォトレジス
ト膜６４により形成した開口パターンをマスクとしてド
ライエッチングまたはウェットエッチングによりＧａＡ
ｓ層６３のみを選択的に除去してリセス６９を形成す
る。
る第１の従来の工程について、図面を参照して説明す
る。まず、図７（ａ）に示すように、ＧａＡｓ半絶縁性
基板６１上にＡｌＧａＡｓ層６２、ＧａＡｓ層６３を順
次エピタキシャル成長する。次に、第１のフォトレジス
ト膜６４により形成した開口パターンをマスクとしてド
ライエッチングまたはウェットエッチングによりＧａＡ
ｓ層６３のみを選択的に除去してリセス６９を形成す
る。
【０００４】次に、図７（ｂ）に示すように、第１の絶
縁膜６５を全面に成膜した後、第２のフォトレジスト膜
６６を塗布し、リセス６９内に目合露光によりライン開
口パターンを形成する。このとき、前記開口パターンは
ソース電極側に近付けて配設する。次に、図７（ｃ）に
示すように、第２のフォトレジスト膜６６の開口パター
ンをマスクとして、ドライエッチングにより第１の絶縁
膜６５を選択的に除去して開口パターンを転写する。
縁膜６５を全面に成膜した後、第２のフォトレジスト膜
６６を塗布し、リセス６９内に目合露光によりライン開
口パターンを形成する。このとき、前記開口パターンは
ソース電極側に近付けて配設する。次に、図７（ｃ）に
示すように、第２のフォトレジスト膜６６の開口パター
ンをマスクとして、ドライエッチングにより第１の絶縁
膜６５を選択的に除去して開口パターンを転写する。
【０００５】次に、図７（ｄ）に示すように、第２の絶
縁膜６７を全面に成膜して、開口部の側壁に被着した絶
縁膜によって幅を狭めた後、第２の絶縁膜６７を全面に
ドライエッチングによりエッチバックして除去し、開口
パターン内にＡｌＧａＡｓ層６２を露出させる。そし
て、金属膜６８を全面に被着し、レジストパターンをマ
スクとして金属膜６８をドライエッチングにより選択的
に除去して、図７（ｅ）に示すようなＴ型ゲート電極７
０を得る。
縁膜６７を全面に成膜して、開口部の側壁に被着した絶
縁膜によって幅を狭めた後、第２の絶縁膜６７を全面に
ドライエッチングによりエッチバックして除去し、開口
パターン内にＡｌＧａＡｓ層６２を露出させる。そし
て、金属膜６８を全面に被着し、レジストパターンをマ
スクとして金属膜６８をドライエッチングにより選択的
に除去して、図７（ｅ）に示すようなＴ型ゲート電極７
０を得る。
【０００６】このＴ型ゲート電極は、Ｔ型ゲート電極７
０とリセス６９端の距離が広い方向に隣接するドレイン
電極、および間隔が狭い方向に隣接するソース電極と共
に、オフセットゲート電極を持った電界効果トランジス
タを構成する。次に、リセス内オフセットゲートを製造
する第２の従来の工程について、特開平３−１４５１４
０号公報における実施例を図８を参照して説明する。
０とリセス６９端の距離が広い方向に隣接するドレイン
電極、および間隔が狭い方向に隣接するソース電極と共
に、オフセットゲート電極を持った電界効果トランジス
タを構成する。次に、リセス内オフセットゲートを製造
する第２の従来の工程について、特開平３−１４５１４
０号公報における実施例を図８を参照して説明する。
【０００７】先ず、図８（ａ）に示すようにＧａＡｓ半
導体基板８１上にＣＶＤ酸化膜８２を形成し、その上に
第１のフォトレジスト膜８３を被着した後隣接する３つ
の開口部を形成する。次に、３つの開口部を有する第１
のレジスト膜８３をマスクとして、異方性ドライエッチ
ングによりＣＶＤ酸化膜８２を選択的に除去して開口部
を転写する。
導体基板８１上にＣＶＤ酸化膜８２を形成し、その上に
第１のフォトレジスト膜８３を被着した後隣接する３つ
の開口部を形成する。次に、３つの開口部を有する第１
のレジスト膜８３をマスクとして、異方性ドライエッチ
ングによりＣＶＤ酸化膜８２を選択的に除去して開口部
を転写する。
【０００８】次に図８（ｂ）に示すように第２のフォト
レジスト膜８４を被着した後、中央の開口部のみを残す
ようにパターンニングする。次に、図８（ｃ）に示すよ
うに開口部８６よりフォトレジスト膜８４で囲まれた酸
化膜８２をＮＨ4 Ｆにより除去した後、続いてリン酸系
エッチャントによりＧａＡｓ基板８１をエッチングして
リセス形状を得る。
レジスト膜８４を被着した後、中央の開口部のみを残す
ようにパターンニングする。次に、図８（ｃ）に示すよ
うに開口部８６よりフォトレジスト膜８４で囲まれた酸
化膜８２をＮＨ4 Ｆにより除去した後、続いてリン酸系
エッチャントによりＧａＡｓ基板８１をエッチングして
リセス形状を得る。
【０００９】次に、図８（ｄ）に示すように、ゲート電
極金属８５を全面に被着した後、リフトオフによりフォ
トレジスト膜８３、８４およびフォトレジスト膜上の金
属膜８５を除去することにより、図８（ｅ）に示すよう
に、ゲート電極８８を得る。このゲート電極は、ゲート
電極８８とリセス８７端の距離が広い方向に隣接するド
レイン電極、および間隔が狭い方向に隣接するソース電
極と共に、オフセットゲート電極を持った電界効果トラ
ンジスタを構成する。
極金属８５を全面に被着した後、リフトオフによりフォ
トレジスト膜８３、８４およびフォトレジスト膜上の金
属膜８５を除去することにより、図８（ｅ）に示すよう
に、ゲート電極８８を得る。このゲート電極は、ゲート
電極８８とリセス８７端の距離が広い方向に隣接するド
レイン電極、および間隔が狭い方向に隣接するソース電
極と共に、オフセットゲート電極を持った電界効果トラ
ンジスタを構成する。
【００１０】第１の従来例において、第１の問題点は、
リセスに対するゲート電極の位置精度が悪く、ＦＥＴの
特性が悪化することである。これは、オフセットゲート
では、特にソース側でゲート電極とリセス端の距離がＦ
ＥＴの特性に大きく影響するが、あらかじめ形成したリ
セスに対して、目合わせによりゲート電極を形成する工
程において、必要な精度を得ることができないためであ
る。
リセスに対するゲート電極の位置精度が悪く、ＦＥＴの
特性が悪化することである。これは、オフセットゲート
では、特にソース側でゲート電極とリセス端の距離がＦ
ＥＴの特性に大きく影響するが、あらかじめ形成したリ
セスに対して、目合わせによりゲート電極を形成する工
程において、必要な精度を得ることができないためであ
る。
【００１１】また、第２の従来例においては、先の問題
点は解決されるものの、以下のような問題がある。第１
の問題点は、ゲート電極とＧａＡｓ基板界面のショット
キー特性が悪いことである。その理由は、レジスト開口
パターンをマスクとして、ゲート金属層を被着する工程
を用いているため被着中の基板温度が高くなるとレジス
トの変形が生じてゲート電極形状が変形する、またレジ
ストからの脱ガスが生じてショットキー界面が汚染され
るためである。
点は解決されるものの、以下のような問題がある。第１
の問題点は、ゲート電極とＧａＡｓ基板界面のショット
キー特性が悪いことである。その理由は、レジスト開口
パターンをマスクとして、ゲート金属層を被着する工程
を用いているため被着中の基板温度が高くなるとレジス
トの変形が生じてゲート電極形状が変形する、またレジ
ストからの脱ガスが生じてショットキー界面が汚染され
るためである。
【００１２】第２の問題点は、ゲート抵抗が高くなるこ
とである。その理由は、レジストの開口パターン上から
金属膜を被着してゲートを形成する工程中に、金属がレ
ジストパターン側面に被着して開口パターンが徐々に狭
くなり、その結果形成されるゲート電極の断面形状は、
上部が細い台形形状となるためである。特に、微細なゲ
ート電極を形成する場合、ゲートフィンガー方向の電気
抵抗が高くなり素子の性能に影響を与える。
とである。その理由は、レジストの開口パターン上から
金属膜を被着してゲートを形成する工程中に、金属がレ
ジストパターン側面に被着して開口パターンが徐々に狭
くなり、その結果形成されるゲート電極の断面形状は、
上部が細い台形形状となるためである。特に、微細なゲ
ート電極を形成する場合、ゲートフィンガー方向の電気
抵抗が高くなり素子の性能に影響を与える。
【００１３】第３の問題点は、素子の信頼性が低いこと
である。その理由は、ゲート金属がＡｌ，Ｔｉ等の低融
点金属に制限されるため、高温、大電流条件下での素子
劣化が速いためである。第４の問題点は、リセス形状の
制御性が悪いことである。その理由は、リセス長に比べ
て狭くなったオーバーハング状のレジストパターンから
エッチング液を浸透させることにより基板を加工してリ
セス形状を形成するため、エッチング進行状態のコント
ロールが困難となるからである。
である。その理由は、ゲート金属がＡｌ，Ｔｉ等の低融
点金属に制限されるため、高温、大電流条件下での素子
劣化が速いためである。第４の問題点は、リセス形状の
制御性が悪いことである。その理由は、リセス長に比べ
て狭くなったオーバーハング状のレジストパターンから
エッチング液を浸透させることにより基板を加工してリ
セス形状を形成するため、エッチング進行状態のコント
ロールが困難となるからである。
【００１４】第５の問題点は、製造工程が量産に向かな
いことである。蒸着リフトオフ法を用いてゲート金属を
形成する場合、ウェハー面内において蒸着金属が同一方
向から入射する必要がある。ウェハー面内で飛来する金
属の方向が異なると、レジスト側面に金属が被着しゲー
ト電極が形成できない個所が面内に生じるからである。
これは、一般的な蒸着源は点状であることから、本質的
に避けられない問題である。
いことである。蒸着リフトオフ法を用いてゲート金属を
形成する場合、ウェハー面内において蒸着金属が同一方
向から入射する必要がある。ウェハー面内で飛来する金
属の方向が異なると、レジスト側面に金属が被着しゲー
ト電極が形成できない個所が面内に生じるからである。
これは、一般的な蒸着源は点状であることから、本質的
に避けられない問題である。
【００１５】
【発明が解決しようとする課題】本発明の目的は上記し
た従来技術の欠点を改良し、特にゲート電極のリセスに
対する位置精度を向上させることにより素子の特性、性
能の向上を図る半導体装置の製造方法を提供するもので
ある。又、本発明の他の目的はゲート電極の抵抗値を下
げることにより素子の性能を向上せしめる半導体装置の
製造方法を提供するものである。
た従来技術の欠点を改良し、特にゲート電極のリセスに
対する位置精度を向上させることにより素子の特性、性
能の向上を図る半導体装置の製造方法を提供するもので
ある。又、本発明の他の目的はゲート電極の抵抗値を下
げることにより素子の性能を向上せしめる半導体装置の
製造方法を提供するものである。
【００１６】又、本発明の他の目的は、高融点金属をゲ
ート金属に用いることで信頼性の高いショットキー界面
を得て、素子寿命を長くした半導体装置の製造方法を提
供するものである。更に、本発明の他の目的は、リフト
オフ方法を用いないで、歩留りを上げ、ウェハー大口径
化にも容易に対応出来る新規な半導体装置の製造方法を
提供するものである。
ート金属に用いることで信頼性の高いショットキー界面
を得て、素子寿命を長くした半導体装置の製造方法を提
供するものである。更に、本発明の他の目的は、リフト
オフ方法を用いないで、歩留りを上げ、ウェハー大口径
化にも容易に対応出来る新規な半導体装置の製造方法を
提供するものである。
【００１７】
【課題を解決するための手段】本発明は上記した目的を
達成するための、基本的には、以下に記載されたような
技術構成を採用するものである。即ち、本発明に係る半
導体装置の製造方法の第１の態様としては、半導体基板
上に形成した絶縁膜上にライン状のゲート開口パターン
を形成すると共に、このゲート開口パターンに隣接して
前記ゲート開口パターンより微細なサイドリセス開口パ
ターンを形成し、前記ゲート開口パターン又はサイドリ
セス開口パターンの下部にリセスを形成し、前記サイド
リセス開口パターンを閉じた後、前記リセス内に位置す
る前記ゲート開口パターンを通ってゲート電極を形成し
たものであり、第２の態様としては、前記ゲート開口パ
ターンとサイドリセス開口パターンを形成するために唯
一つのフォトレジスト膜を用いるものであり、第３の態
様としては、前記サイドリセス開口パターンは前記ゲー
ト開口パターンに隣接して形成された複数の正方形又は
長方形からなる開口パターン列であるものであり、第４
の態様としては、前記ゲート電極は前記リセスに対しセ
ルフアラインで形成したものであり、第５の態様として
は、半絶縁性基板上に形成した動作層上に第１の絶縁膜
を成膜する工程と、前記第１の絶縁膜上に第１のフォト
レジスト膜を塗布してライン状の開口パターン、および
前記開口パターンに平行して前記開口パターンより微細
な正方形もしくは長方形の開口パターン列を形成する工
程と、前記レジスト膜をマスクとして前記第１の絶縁膜
を選択的に加工して前記開口パターンおよび開口パター
ン列を転写する工程と、前記第１の絶縁膜をマスクとし
て前記動作層を選択的に加工する工程と、第２の絶縁膜
を全面に成膜して前記ライン状の開口パターンの幅を狭
め、かつ前記開口パターン列を閉じる工程と、前記第
２、第１の絶縁膜を全面エッチバックする工程を含むも
のであり、第６の態様としては、半絶縁性基板上に形成
した動作層上に第１の絶縁膜を成膜する工程と、前記第
１の絶縁膜上に第１のフォトレジスト膜を塗布してライ
ン状の開口パターン、および前記開口パターンに平行し
てより微細な正方形もしくは長方形の開口パターン列を
形成する工程と、前記レジスト膜をマスクとして前記第
１の絶縁膜を選択的に加工して前記ライン状の開口パタ
ーンおよび開口パターン列を転写する工程と、前記第１
の絶縁膜をマスクとして前記動作層を選択的に加工する
工程と、前記第１の絶縁膜上に第２のレジスト膜を塗布
して前記開口パターン列上のみに開口パターンを形成す
る工程と、前記第２のレジスト膜と前記第１の絶縁膜を
マスクとして前記動作層を選択的に加工する工程と、第
２の絶縁膜を全面に成膜して前記ライン状の開口パター
ンの幅を狭め、かつ前記開口パターン列を閉じる工程
と、前記第２、第１の絶縁膜を全面エッチバックする工
程とを含むものであり、第７の態様としては、半絶縁性
基板上に形成した動作層上に第１の絶縁膜を成膜する工
程と、前記第１の絶縁膜上に第１のフォトレジスト膜を
塗布してライン状の開口パターンを形成する工程と、前
記レジスト膜をマスクとして前記第１の絶縁膜を選択的
に加工して前記ライン状の開口パターンを転写する工程
と、前記第１の絶縁膜をマスクとして前記動作層を選択
的に加工する工程と、第２の絶縁膜を全面に成膜して前
記ライン状の開口パターンの幅を狭める工程と、前記第
２の絶縁膜上に第２のフォトレジスト膜を塗布して前記
ライン状の開口パターンより微細な第２の開口パターン
を形成する工程と、前記第２のフォトレジスト膜をマス
クとして前記第２、第１の絶縁膜を選択的に加工して第
２の開口パターンを転写する工程と、前記第２、第１の
絶縁膜をマスクとして前記動作層を選択的に加工する工
程と、第３の絶縁膜を全面に成膜して前記ライン状の開
口パターンの幅を狭め、かつ前記第２のライン状開口パ
ターンを閉じる工程と、前記第３、第２、第１の絶縁膜
を全面エッチバックする工程を含むものであり、第８の
態様としては、前記開口パターン列は複数列設けられて
いるものであり、第９の態様としては、前記絶縁膜はＳ
ｉＯ2 又はＳｉＯx Ｎy で形成されるものである。
達成するための、基本的には、以下に記載されたような
技術構成を採用するものである。即ち、本発明に係る半
導体装置の製造方法の第１の態様としては、半導体基板
上に形成した絶縁膜上にライン状のゲート開口パターン
を形成すると共に、このゲート開口パターンに隣接して
前記ゲート開口パターンより微細なサイドリセス開口パ
ターンを形成し、前記ゲート開口パターン又はサイドリ
セス開口パターンの下部にリセスを形成し、前記サイド
リセス開口パターンを閉じた後、前記リセス内に位置す
る前記ゲート開口パターンを通ってゲート電極を形成し
たものであり、第２の態様としては、前記ゲート開口パ
ターンとサイドリセス開口パターンを形成するために唯
一つのフォトレジスト膜を用いるものであり、第３の態
様としては、前記サイドリセス開口パターンは前記ゲー
ト開口パターンに隣接して形成された複数の正方形又は
長方形からなる開口パターン列であるものであり、第４
の態様としては、前記ゲート電極は前記リセスに対しセ
ルフアラインで形成したものであり、第５の態様として
は、半絶縁性基板上に形成した動作層上に第１の絶縁膜
を成膜する工程と、前記第１の絶縁膜上に第１のフォト
レジスト膜を塗布してライン状の開口パターン、および
前記開口パターンに平行して前記開口パターンより微細
な正方形もしくは長方形の開口パターン列を形成する工
程と、前記レジスト膜をマスクとして前記第１の絶縁膜
を選択的に加工して前記開口パターンおよび開口パター
ン列を転写する工程と、前記第１の絶縁膜をマスクとし
て前記動作層を選択的に加工する工程と、第２の絶縁膜
を全面に成膜して前記ライン状の開口パターンの幅を狭
め、かつ前記開口パターン列を閉じる工程と、前記第
２、第１の絶縁膜を全面エッチバックする工程を含むも
のであり、第６の態様としては、半絶縁性基板上に形成
した動作層上に第１の絶縁膜を成膜する工程と、前記第
１の絶縁膜上に第１のフォトレジスト膜を塗布してライ
ン状の開口パターン、および前記開口パターンに平行し
てより微細な正方形もしくは長方形の開口パターン列を
形成する工程と、前記レジスト膜をマスクとして前記第
１の絶縁膜を選択的に加工して前記ライン状の開口パタ
ーンおよび開口パターン列を転写する工程と、前記第１
の絶縁膜をマスクとして前記動作層を選択的に加工する
工程と、前記第１の絶縁膜上に第２のレジスト膜を塗布
して前記開口パターン列上のみに開口パターンを形成す
る工程と、前記第２のレジスト膜と前記第１の絶縁膜を
マスクとして前記動作層を選択的に加工する工程と、第
２の絶縁膜を全面に成膜して前記ライン状の開口パター
ンの幅を狭め、かつ前記開口パターン列を閉じる工程
と、前記第２、第１の絶縁膜を全面エッチバックする工
程とを含むものであり、第７の態様としては、半絶縁性
基板上に形成した動作層上に第１の絶縁膜を成膜する工
程と、前記第１の絶縁膜上に第１のフォトレジスト膜を
塗布してライン状の開口パターンを形成する工程と、前
記レジスト膜をマスクとして前記第１の絶縁膜を選択的
に加工して前記ライン状の開口パターンを転写する工程
と、前記第１の絶縁膜をマスクとして前記動作層を選択
的に加工する工程と、第２の絶縁膜を全面に成膜して前
記ライン状の開口パターンの幅を狭める工程と、前記第
２の絶縁膜上に第２のフォトレジスト膜を塗布して前記
ライン状の開口パターンより微細な第２の開口パターン
を形成する工程と、前記第２のフォトレジスト膜をマス
クとして前記第２、第１の絶縁膜を選択的に加工して第
２の開口パターンを転写する工程と、前記第２、第１の
絶縁膜をマスクとして前記動作層を選択的に加工する工
程と、第３の絶縁膜を全面に成膜して前記ライン状の開
口パターンの幅を狭め、かつ前記第２のライン状開口パ
ターンを閉じる工程と、前記第３、第２、第１の絶縁膜
を全面エッチバックする工程を含むものであり、第８の
態様としては、前記開口パターン列は複数列設けられて
いるものであり、第９の態様としては、前記絶縁膜はＳ
ｉＯ2 又はＳｉＯx Ｎy で形成されるものである。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。本発明の第１の実施
の形態は、図１（ａ）に示すように、ＧａＡｓ半絶縁性
基板１上に、電子供給層２、キャップ層（動作層）３を
順次格子整合して積層する。次に、第１の絶縁膜４を成
膜した後、第１のフォトレジスト膜５を塗布する。次
に、電離放射線を用いて露光、現像を行い、図１（ａ）
および図２（ａ）に示すようなゲート開口パターン８と
隣接し、平行したサイドリセス開口パターン９を形成す
る。ここで、ゲート開口パターン８は、抜きラインパタ
ーンである。サイドリセス開口パターン９は、ゲート開
口パターン８に隣接し、ゲート開口パターン８に平行な
方向へ正方形（図２（ａ））もしくは長方形（図２
（ｂ））が一列もしくは複数列に並んでいる。これらの
レジストパターンは、荷電粒子線または波長が図形より
短い光を用いて露光する。
て図面を参照して詳細に説明する。本発明の第１の実施
の形態は、図１（ａ）に示すように、ＧａＡｓ半絶縁性
基板１上に、電子供給層２、キャップ層（動作層）３を
順次格子整合して積層する。次に、第１の絶縁膜４を成
膜した後、第１のフォトレジスト膜５を塗布する。次
に、電離放射線を用いて露光、現像を行い、図１（ａ）
および図２（ａ）に示すようなゲート開口パターン８と
隣接し、平行したサイドリセス開口パターン９を形成す
る。ここで、ゲート開口パターン８は、抜きラインパタ
ーンである。サイドリセス開口パターン９は、ゲート開
口パターン８に隣接し、ゲート開口パターン８に平行な
方向へ正方形（図２（ａ））もしくは長方形（図２
（ｂ））が一列もしくは複数列に並んでいる。これらの
レジストパターンは、荷電粒子線または波長が図形より
短い光を用いて露光する。
【００１９】次に、図１（ｂ）に示すように、第１のフ
ォトレジスト膜５をマスクとして、異方性ドライエッチ
ングにより第１の絶縁膜４を選択的に加工して開口パタ
ーンを転写した後、第１のフォトレジスト膜５を除去す
る。さらに、第１の絶縁膜４をマスクとして、ドライエ
ッチングにより、キャップ層３を選択的に除去する。こ
のとき、電子供給層２は除去されず、エッチングはキャ
ップ層３を横方向に進むようなエッチングガスを用い
る。また、同様に選択性を持つウェットエッチングを用
いることも可能である。
ォトレジスト膜５をマスクとして、異方性ドライエッチ
ングにより第１の絶縁膜４を選択的に加工して開口パタ
ーンを転写した後、第１のフォトレジスト膜５を除去す
る。さらに、第１の絶縁膜４をマスクとして、ドライエ
ッチングにより、キャップ層３を選択的に除去する。こ
のとき、電子供給層２は除去されず、エッチングはキャ
ップ層３を横方向に進むようなエッチングガスを用い
る。また、同様に選択性を持つウェットエッチングを用
いることも可能である。
【００２０】ゲート開口パターン８とサイドリセス開口
パターン９のそれぞれの底部とその間のキャップ層３が
除去されて、一体化されたリセス１０が形成された時点
で、エッチングを終了させる。次に、図１（ｃ）に示す
ように、第２の絶縁膜６を全面的に成膜する。ゲート開
口パターン８は、側壁部の膜成長のため、開口部を残し
たまま幅が狭まるが、一方、サイドリセス開口パターン
９Ａは開口寸法がより微細であるため、完全に開口され
る。このとき、リセス１０の両端部には、第２の絶縁膜
６が入りきらずに空隙が生じる場合がある。
パターン９のそれぞれの底部とその間のキャップ層３が
除去されて、一体化されたリセス１０が形成された時点
で、エッチングを終了させる。次に、図１（ｃ）に示す
ように、第２の絶縁膜６を全面的に成膜する。ゲート開
口パターン８は、側壁部の膜成長のため、開口部を残し
たまま幅が狭まるが、一方、サイドリセス開口パターン
９Ａは開口寸法がより微細であるため、完全に開口され
る。このとき、リセス１０の両端部には、第２の絶縁膜
６が入りきらずに空隙が生じる場合がある。
【００２１】次に、図１（ｄ）に示すように全面的に異
方性ドライエッチングにより全面的エッチバックし、ゲ
ート開口パターン８底部に電子供給層２を露出させた
後、金属膜７を全面的に成膜し、レジストパターンをマ
スクとしてドライエッチングにより金属膜７を選択的に
加工して、Ｔ型ゲート電極１１を得る。金属膜７には、
高融点金属を電子供給層２と界面を接するショットキー
金属として用いると信頼性の高いゲート電極とすること
ができる。また、前記ショットキー金属に積層して低抵
抗金属を成膜することにより、ゲート電極の電気抵抗値
を下げることができる。ここで、絶縁膜４、６の材質と
しては、炭素原子を極力含まないＳｉＯ2もしくはＳｉ
Ｏx Ｎy のように、金属被着時の温度上昇により分解等
による脱ガスを生じないものを用いる。
方性ドライエッチングにより全面的エッチバックし、ゲ
ート開口パターン８底部に電子供給層２を露出させた
後、金属膜７を全面的に成膜し、レジストパターンをマ
スクとしてドライエッチングにより金属膜７を選択的に
加工して、Ｔ型ゲート電極１１を得る。金属膜７には、
高融点金属を電子供給層２と界面を接するショットキー
金属として用いると信頼性の高いゲート電極とすること
ができる。また、前記ショットキー金属に積層して低抵
抗金属を成膜することにより、ゲート電極の電気抵抗値
を下げることができる。ここで、絶縁膜４、６の材質と
しては、炭素原子を極力含まないＳｉＯ2もしくはＳｉ
Ｏx Ｎy のように、金属被着時の温度上昇により分解等
による脱ガスを生じないものを用いる。
【００２２】その後、Ｔ型ゲート電極１１とリセス１０
端の間隔が広い方向にドレイン電極を形成し、間隔が狭
い方向にソース電極を形成して電界効果トランジスタを
構成する。先のキャップ層３をエッチングする工程にお
いて、一体化されたリセス１０が形成されるためには、
ゲート開口パターン８とサイドリセス開口パターン９の
間隔の半分以上サイドッチが進むようにしなければなら
ない。ドレイン電極側のＴ型ゲート電極１１、リセス１
０端距離をより大きくする場合、ゲート開口パターン８
とサイドリセス開口パターン９の間隔を広げ、サイドエ
ッチ量を増すと寸法制御が困難となる。そこで、先述の
ようにサイドリセス開口パターン９を複数列設けること
により、これら開口パターン同士の間隔を小さくして、
必要なサイドエッチ量を小さくすることができる。
端の間隔が広い方向にドレイン電極を形成し、間隔が狭
い方向にソース電極を形成して電界効果トランジスタを
構成する。先のキャップ層３をエッチングする工程にお
いて、一体化されたリセス１０が形成されるためには、
ゲート開口パターン８とサイドリセス開口パターン９の
間隔の半分以上サイドッチが進むようにしなければなら
ない。ドレイン電極側のＴ型ゲート電極１１、リセス１
０端距離をより大きくする場合、ゲート開口パターン８
とサイドリセス開口パターン９の間隔を広げ、サイドエ
ッチ量を増すと寸法制御が困難となる。そこで、先述の
ようにサイドリセス開口パターン９を複数列設けること
により、これら開口パターン同士の間隔を小さくして、
必要なサイドエッチ量を小さくすることができる。
【００２３】本発明の第２の実施の形態は、図３（ａ）
に示すように、ＧａＡｓ半絶縁性基板２１上に、電子供
給層２２、キャップ層２３を順次積層する。次に、第１
の絶縁膜２４を成膜した後、第１のフォトレジスト膜２
５を塗布する。次に、電離放射線を用いて露光、現像を
行い、図３（ａ）および図４（ａ）に示すようなゲート
開口パターン２９と隣接し平行したサイドリセス開口パ
ターン３０を形成する。ここで、ゲート開口パターン２
９は、抜きラインパターンである。サイドリセス開口パ
ターン３０は、ゲート開口パターン２９に隣接し、ゲー
ト開口パターンに平行な方向へ正方形（図４（ａ））も
しくは長方形（図４（ｂ））が一列もしくは複数列に並
んでいる。これらのレジストパターンは、荷電粒子線ま
たは波長が図形より短い光を用いて露光する。
に示すように、ＧａＡｓ半絶縁性基板２１上に、電子供
給層２２、キャップ層２３を順次積層する。次に、第１
の絶縁膜２４を成膜した後、第１のフォトレジスト膜２
５を塗布する。次に、電離放射線を用いて露光、現像を
行い、図３（ａ）および図４（ａ）に示すようなゲート
開口パターン２９と隣接し平行したサイドリセス開口パ
ターン３０を形成する。ここで、ゲート開口パターン２
９は、抜きラインパターンである。サイドリセス開口パ
ターン３０は、ゲート開口パターン２９に隣接し、ゲー
ト開口パターンに平行な方向へ正方形（図４（ａ））も
しくは長方形（図４（ｂ））が一列もしくは複数列に並
んでいる。これらのレジストパターンは、荷電粒子線ま
たは波長が図形より短い光を用いて露光する。
【００２４】次に、図３（ｂ）に示すように、第１のフ
ォトレジスト膜２５をマスクとして、異方性ドライエッ
チングにより第１の絶縁膜２４を選択的に加工して開口
パターンを転写した後、第１のフォトレジスト膜２５を
除去する。さらに、第１の絶縁膜２４をマスクとして、
異方性ドライエッチングにより、キャップ層２３を選択
的に除去する。このとき、エッチング中のキャップ層２
３の側壁にエッチングされない保護膜を生じさせること
により強い異方性を示し、かつ電子供給層２２を除去せ
ずエッチングが停止するようなエッチングガスを用い
る。
ォトレジスト膜２５をマスクとして、異方性ドライエッ
チングにより第１の絶縁膜２４を選択的に加工して開口
パターンを転写した後、第１のフォトレジスト膜２５を
除去する。さらに、第１の絶縁膜２４をマスクとして、
異方性ドライエッチングにより、キャップ層２３を選択
的に除去する。このとき、エッチング中のキャップ層２
３の側壁にエッチングされない保護膜を生じさせること
により強い異方性を示し、かつ電子供給層２２を除去せ
ずエッチングが停止するようなエッチングガスを用い
る。
【００２５】次に、図３（ｃ）に示すように、第２のフ
ォトレジスト膜２６を塗布し、サイドリセス開口パター
ン３０上に目合わせして開口パターンを露光、現像して
形成する。第２のレジスト膜２６の開口パターン内に露
出した第１の絶縁膜２４によるサイドリセス開口パター
ン３０をマスクとして、等方性ドライエッチングによ
り、キャップ層２３を選択的に除去する。このとき、電
子供給層２２は除去されず、オーバーエッチングを行う
ことにより、エッチングはキャップ層２３を横方向に進
むようなエッチングガスを用いる。サイドリセス開口パ
ターン３０下部とゲート開口パターン２９とサイドリセ
ス開口パターン３０下部間を含むサイドリセスパターン
３０の下両側のキャップ層２３が除去されて、一体化さ
れたリセス３１が形成された時点で、エッチングを終了
させる。
ォトレジスト膜２６を塗布し、サイドリセス開口パター
ン３０上に目合わせして開口パターンを露光、現像して
形成する。第２のレジスト膜２６の開口パターン内に露
出した第１の絶縁膜２４によるサイドリセス開口パター
ン３０をマスクとして、等方性ドライエッチングによ
り、キャップ層２３を選択的に除去する。このとき、電
子供給層２２は除去されず、オーバーエッチングを行う
ことにより、エッチングはキャップ層２３を横方向に進
むようなエッチングガスを用いる。サイドリセス開口パ
ターン３０下部とゲート開口パターン２９とサイドリセ
ス開口パターン３０下部間を含むサイドリセスパターン
３０の下両側のキャップ層２３が除去されて、一体化さ
れたリセス３１が形成された時点で、エッチングを終了
させる。
【００２６】次に、図３（ｄ）に示すように、第２の絶
縁膜２７を全面的に成膜する。ゲート開口パターン２９
は、側壁部の膜成長のため、開口部を残したまま幅が狭
まるが、一方、サイドリセス開口パターン３０Ａは開口
寸法がより微細であるため、完全に閉口される。次に、
全面的に異方性ドライエッチングにより全面的エッチバ
ックし、ゲート開口パターン２９底部に電子供給層２２
を露出させた後、金属膜２８を全面的に成膜する。ここ
で、絶縁膜２４、２７の材質としては、炭素原子を極力
含まないＳｉＯ2 もしくはＳｉＯx Ｎy のように、金属
被着時の温度上昇により分解等による脱ガスを生じない
ものを用いる。
縁膜２７を全面的に成膜する。ゲート開口パターン２９
は、側壁部の膜成長のため、開口部を残したまま幅が狭
まるが、一方、サイドリセス開口パターン３０Ａは開口
寸法がより微細であるため、完全に閉口される。次に、
全面的に異方性ドライエッチングにより全面的エッチバ
ックし、ゲート開口パターン２９底部に電子供給層２２
を露出させた後、金属膜２８を全面的に成膜する。ここ
で、絶縁膜２４、２７の材質としては、炭素原子を極力
含まないＳｉＯ2 もしくはＳｉＯx Ｎy のように、金属
被着時の温度上昇により分解等による脱ガスを生じない
ものを用いる。
【００２７】その後、レジストパターンをマスクとして
ドライエッチングにより金属膜２８を選択的に加工し
て、図３（ｅ）に示すように、Ｔ型ゲート電極３２を得
る。先のキャップ層２３を２度目にエッチングする工程
において、一体化されたリセス３１が形成されるために
は、ゲート開口パターン２９とサイドリセス開口パター
ン３０の間隔以上にサイドエッチが進むようにしなけれ
ばならない。ドレイン電極側のＴ型ゲート電極３２、リ
セス３１端距離をより大きくする場合、ゲート開口パタ
ーン２９とサイドリセス開口パターン３０の間隔を広
げ、サイドエッチ量を増すと寸法制御が困難となる。そ
こで、先述のようにサイドリセス開口パターン３０を複
数列設けることにより、これら開口パターン同士の間隔
を小さくして、必要なサイドエッチ量を小さくすること
ができる。
ドライエッチングにより金属膜２８を選択的に加工し
て、図３（ｅ）に示すように、Ｔ型ゲート電極３２を得
る。先のキャップ層２３を２度目にエッチングする工程
において、一体化されたリセス３１が形成されるために
は、ゲート開口パターン２９とサイドリセス開口パター
ン３０の間隔以上にサイドエッチが進むようにしなけれ
ばならない。ドレイン電極側のＴ型ゲート電極３２、リ
セス３１端距離をより大きくする場合、ゲート開口パタ
ーン２９とサイドリセス開口パターン３０の間隔を広
げ、サイドエッチ量を増すと寸法制御が困難となる。そ
こで、先述のようにサイドリセス開口パターン３０を複
数列設けることにより、これら開口パターン同士の間隔
を小さくして、必要なサイドエッチ量を小さくすること
ができる。
【００２８】本発明の第３の最良の実施の形態は、図５
（ａ）に示すように、ＧａＡｓ半絶縁性基板４１上に、
電子供給層４２、キャップ層４３を順次格子整合して積
層する。次に、第１の絶縁膜４４を成膜した後、第１の
フォトレジスト膜４５を塗膜する。次に、電離放射線を
用いて露光、現像を行い、図５（ａ）に示すようなゲー
ト開口パターン５０を形成する。ここで、ゲート開口パ
ターン５０は、抜きラインパターンである。
（ａ）に示すように、ＧａＡｓ半絶縁性基板４１上に、
電子供給層４２、キャップ層４３を順次格子整合して積
層する。次に、第１の絶縁膜４４を成膜した後、第１の
フォトレジスト膜４５を塗膜する。次に、電離放射線を
用いて露光、現像を行い、図５（ａ）に示すようなゲー
ト開口パターン５０を形成する。ここで、ゲート開口パ
ターン５０は、抜きラインパターンである。
【００２９】次に、図５（ｂ）に示すように、第１のフ
ォトレジスト膜４５をマスクとして、異方性ドライエッ
チングにより第１の絶縁膜４４を選択的に加工して開口
パターンを転写した後、第１のフォトレジスト膜４５を
除去する。さらに、第１の絶縁膜４４をマスクとして、
ドライエッチングにより、キャップ層４３を選択的に除
去する。このとき、電子供給層４２は除去されず、エッ
チングが停止するようなエッチングガスを用いる。ま
た、同様に選択性を持つウェットエッチングを用いるこ
とも可能である。
ォトレジスト膜４５をマスクとして、異方性ドライエッ
チングにより第１の絶縁膜４４を選択的に加工して開口
パターンを転写した後、第１のフォトレジスト膜４５を
除去する。さらに、第１の絶縁膜４４をマスクとして、
ドライエッチングにより、キャップ層４３を選択的に除
去する。このとき、電子供給層４２は除去されず、エッ
チングが停止するようなエッチングガスを用いる。ま
た、同様に選択性を持つウェットエッチングを用いるこ
とも可能である。
【００３０】次に、図５（ｃ）に示すように、第２の絶
縁膜４６を全面的に成膜した後、第２のフォトレジスト
膜４７を塗膜して、電離放射線を用いた露光により、サ
イドリセス開口パターン５１を形成する。サイドリセス
開口パターン５１は、ゲート開口パターン５０に隣接し
かつ平行な抜きラインパターンである。これらのレジス
トパターンは、荷電粒子線または波長が図形より短い光
等を用いて露光する。
縁膜４６を全面的に成膜した後、第２のフォトレジスト
膜４７を塗膜して、電離放射線を用いた露光により、サ
イドリセス開口パターン５１を形成する。サイドリセス
開口パターン５１は、ゲート開口パターン５０に隣接し
かつ平行な抜きラインパターンである。これらのレジス
トパターンは、荷電粒子線または波長が図形より短い光
等を用いて露光する。
【００３１】次に、図５（ｄ）に示すように、第２のフ
ォトレジスト膜４７をマスクとして、異方性ドライエッ
チングにより第２の絶縁膜４６および第１の絶縁膜４４
を順次選択的に除去して開口パターンを転写した後、第
２のフォトレジスト膜４７を除去する。さらに、第１の
絶縁膜４４および第２の絶縁膜４６をマスクとして、ド
ライエッチングにより、キャップ層４３を選択的に除去
する。このとき、電子供給層４２は除去されず、エッチ
ングはキャップ層４３を横方向に進むようなエッチング
ガスを用いる。また、同様に選択性を持つウェットエッ
チングを用いることも可能である。ゲート開口パターン
５０とサイドリセス開口パターン５１間のキャップ層５
３が除去されて、一体化されたリセス５２が形成された
時点で、エッチングを終了させる。
ォトレジスト膜４７をマスクとして、異方性ドライエッ
チングにより第２の絶縁膜４６および第１の絶縁膜４４
を順次選択的に除去して開口パターンを転写した後、第
２のフォトレジスト膜４７を除去する。さらに、第１の
絶縁膜４４および第２の絶縁膜４６をマスクとして、ド
ライエッチングにより、キャップ層４３を選択的に除去
する。このとき、電子供給層４２は除去されず、エッチ
ングはキャップ層４３を横方向に進むようなエッチング
ガスを用いる。また、同様に選択性を持つウェットエッ
チングを用いることも可能である。ゲート開口パターン
５０とサイドリセス開口パターン５１間のキャップ層５
３が除去されて、一体化されたリセス５２が形成された
時点で、エッチングを終了させる。
【００３２】次に、図５（ｅ）に示すように、第３の絶
縁膜４８を全面的に成膜する。このとき、ゲート開口パ
ターン５０Ａは、側壁部の膜成長のため、開口部を残し
たまま幅が狭まるが、一方、サイドリセス開口パターン
５１Ａは開口寸法がより微細であるため、完全に閉口さ
れる。このとき、サイドリセス開口パターン５１の底部
には、第３の絶縁膜４８が入りきらずに空隙が生じる場
合がある。
縁膜４８を全面的に成膜する。このとき、ゲート開口パ
ターン５０Ａは、側壁部の膜成長のため、開口部を残し
たまま幅が狭まるが、一方、サイドリセス開口パターン
５１Ａは開口寸法がより微細であるため、完全に閉口さ
れる。このとき、サイドリセス開口パターン５１の底部
には、第３の絶縁膜４８が入りきらずに空隙が生じる場
合がある。
【００３３】次に、全面的に異方性ドライエッチングに
より全面的にエッチバックし、ゲート開口パターン５０
の底部に電子供給層４２を露出させた後、金属膜４９を
全面的に成膜する。ここで、絶縁膜４４、４６、４８の
材質としては、炭素原子を極力含まないＳｉＯ2 もしく
はＳｉＯx Ｎy のように、金属被着時の温度上昇により
分解等による脱ガスを生じないものを用いる。
より全面的にエッチバックし、ゲート開口パターン５０
の底部に電子供給層４２を露出させた後、金属膜４９を
全面的に成膜する。ここで、絶縁膜４４、４６、４８の
材質としては、炭素原子を極力含まないＳｉＯ2 もしく
はＳｉＯx Ｎy のように、金属被着時の温度上昇により
分解等による脱ガスを生じないものを用いる。
【００３４】その後、レジストパターンをマスクとして
ドライエッチングにより金属膜４９を選択的に加工し
て、図５（ｆ）に示すように、Ｔ型ゲート電極５３を得
る。先のキャップ層４３を２回目にエッチングする工程
において、一体化されたリセス５２が形成されるために
は、ゲート開口パターン５０とサイドリセス開口パター
ン５１の間隔の半分以上サイドエッチが進むようにしな
ければならない。ドレイン電極側のＴ型ゲート電極５
３、リセス５２端距離をより大きくする場合、ゲート開
口パターン５０とサイドリセス開口パターン５１の間隔
を広げ、サイドエッチ量を増すと寸法制御が困難とな
る。そこで、先述のようにサイドリセス開口パターン５
１を複数列設けることにより、これら開口パターン同士
の間隔を小さくして、必要なサイドエッチ量を小さくす
ることができる。
ドライエッチングにより金属膜４９を選択的に加工し
て、図５（ｆ）に示すように、Ｔ型ゲート電極５３を得
る。先のキャップ層４３を２回目にエッチングする工程
において、一体化されたリセス５２が形成されるために
は、ゲート開口パターン５０とサイドリセス開口パター
ン５１の間隔の半分以上サイドエッチが進むようにしな
ければならない。ドレイン電極側のＴ型ゲート電極５
３、リセス５２端距離をより大きくする場合、ゲート開
口パターン５０とサイドリセス開口パターン５１の間隔
を広げ、サイドエッチ量を増すと寸法制御が困難とな
る。そこで、先述のようにサイドリセス開口パターン５
１を複数列設けることにより、これら開口パターン同士
の間隔を小さくして、必要なサイドエッチ量を小さくす
ることができる。
【００３５】
【実施例】以下に、本発明に係る半導体装置の製造方法
の具体例を図面を参照しながら詳細に説明する。 （第１の具体例）図１及び図２は本発明に係る半導体装
置の製造方法の具体例を示す図であり、図１、２には、
半導体基板１上に形成した絶縁膜４上にライン状のゲー
ト開口パターン８Ａを形成すると共に、このゲート開口
パターンに隣接して前記ゲート開口パターンより微細な
サイドリセス開口パターン９Ａを形成し、前記ゲート開
口パターン８Ａ又はサイドリセス開口パターン９Ａの下
部にリセス１０を形成し、前記サイド開口パターン９Ａ
を閉じた後、前記リセス１０内に位置する前記ゲート開
口パターン８Ａを通ってゲート電極１１を形成する半導
体装置の製造方法が示されている。
の具体例を図面を参照しながら詳細に説明する。 （第１の具体例）図１及び図２は本発明に係る半導体装
置の製造方法の具体例を示す図であり、図１、２には、
半導体基板１上に形成した絶縁膜４上にライン状のゲー
ト開口パターン８Ａを形成すると共に、このゲート開口
パターンに隣接して前記ゲート開口パターンより微細な
サイドリセス開口パターン９Ａを形成し、前記ゲート開
口パターン８Ａ又はサイドリセス開口パターン９Ａの下
部にリセス１０を形成し、前記サイド開口パターン９Ａ
を閉じた後、前記リセス１０内に位置する前記ゲート開
口パターン８Ａを通ってゲート電極１１を形成する半導
体装置の製造方法が示されている。
【００３６】更に、半絶縁性基板１上に形成した動作層
３上に第１の絶縁膜４を成膜する工程と、第１のフォト
レジスト膜５を塗布してライン状の開口パターン８、及
び前記開口パターン８に平行した正方形もしくは長方形
の開口パターン９列を形成する工程と、前記レジスト膜
５をマスクとして前記第１の絶縁膜４を選択的に加工し
て前記開口パターン８Ａおよび開口パターン９Ａ列を転
写する工程と、前記第１の絶縁膜４をマスクとして前記
動作層３を選択的に加工する工程と、第２の絶縁膜６を
全面に成膜して前記ライン状の開口パターン８Ａの幅を
狭め、かつ前記開口パターン９Ａ列を閉じる工程と、前
記第２、第１の絶縁膜６、４を全面エッチバックする工
程とを含む半導体装置の製造方法が示されている。
３上に第１の絶縁膜４を成膜する工程と、第１のフォト
レジスト膜５を塗布してライン状の開口パターン８、及
び前記開口パターン８に平行した正方形もしくは長方形
の開口パターン９列を形成する工程と、前記レジスト膜
５をマスクとして前記第１の絶縁膜４を選択的に加工し
て前記開口パターン８Ａおよび開口パターン９Ａ列を転
写する工程と、前記第１の絶縁膜４をマスクとして前記
動作層３を選択的に加工する工程と、第２の絶縁膜６を
全面に成膜して前記ライン状の開口パターン８Ａの幅を
狭め、かつ前記開口パターン９Ａ列を閉じる工程と、前
記第２、第１の絶縁膜６、４を全面エッチバックする工
程とを含む半導体装置の製造方法が示されている。
【００３７】本発明の第１の具体例は、図１（ａ）に断
面図を示すように、ＧａＡｓ半絶縁性基板１上に、動作
層、キャップ層を順次積層する。例えば、それぞれｎ型
ＡｌＧａＡｓ層２を１０ｎｍ、ｎ型ＧａＡｓ層３を１０
０ｎｍ程度とする。次に、第１の絶縁膜４としてＳｉＯ
2 膜を３００ｎｍ成膜した後、第１のフォトレジスト膜
５を３００ｎｍ塗布する。次に、露光、現像を行い、図
１（ａ）および図２（ａ）に示すようなゲート開口パタ
ーン８と隣接するサイドリセス開口パターン９を形成す
る。例えば、ゲート開口パターン８は、幅０．４μｍの
抜きラインパターンである。サイドリセス開口パターン
９は、ゲート開口パターン８から０．２μｍ程度離れて
位置し、幅０．１μｍゲート開口パターンと平行する方
向への長さは０．１μｍの正方形（図２（ａ））もしく
は１０μｍ程度の長方形（図２（ｂ））であり、個々の
パターン間隔は、０．１μｍ程度で並んでいる。また、
本例ではサイドリセス開口パターンが一列に並んでいる
が、複数列となっていても良い。これらのレジストパタ
ーンは、電子線または波長１００ｎｍ以下の光を用いて
露光するが、ゲート開口パターン８については、ｉ線
（波長３６５ｎｍ）を用いて露光することも可能であ
る。
面図を示すように、ＧａＡｓ半絶縁性基板１上に、動作
層、キャップ層を順次積層する。例えば、それぞれｎ型
ＡｌＧａＡｓ層２を１０ｎｍ、ｎ型ＧａＡｓ層３を１０
０ｎｍ程度とする。次に、第１の絶縁膜４としてＳｉＯ
2 膜を３００ｎｍ成膜した後、第１のフォトレジスト膜
５を３００ｎｍ塗布する。次に、露光、現像を行い、図
１（ａ）および図２（ａ）に示すようなゲート開口パタ
ーン８と隣接するサイドリセス開口パターン９を形成す
る。例えば、ゲート開口パターン８は、幅０．４μｍの
抜きラインパターンである。サイドリセス開口パターン
９は、ゲート開口パターン８から０．２μｍ程度離れて
位置し、幅０．１μｍゲート開口パターンと平行する方
向への長さは０．１μｍの正方形（図２（ａ））もしく
は１０μｍ程度の長方形（図２（ｂ））であり、個々の
パターン間隔は、０．１μｍ程度で並んでいる。また、
本例ではサイドリセス開口パターンが一列に並んでいる
が、複数列となっていても良い。これらのレジストパタ
ーンは、電子線または波長１００ｎｍ以下の光を用いて
露光するが、ゲート開口パターン８については、ｉ線
（波長３６５ｎｍ）を用いて露光することも可能であ
る。
【００３８】次に、図１（ｂ）に示すように、第１のフ
ォトレジスト膜５をマスクとして、異方性ドライエッチ
ングにより第１の絶縁膜４を選択的に加工して開口パタ
ーンを転写した後、第１のフォトレジスト膜５を除去す
る。さらに、第１の絶縁膜４をマスクとして、ＢＣｌ3
とＳＦ6 ガスを用いたドライエッチングにより、ＧａＡ
ｓ層３を選択的に除去する。このとき、ＡｌＧａＡｓ層
２は除去されず、エッチングはＧａＡｓ層３を横方向に
進む。ゲート開口パターン８Ａとサイドリセス開口パタ
ーン９Ａのそれぞれの下部及び下側部とその間のＧａＡ
ｓ層３が除去されて、一体化されたリセス１０が形成さ
れた時点で、エッチングを終了させる。
ォトレジスト膜５をマスクとして、異方性ドライエッチ
ングにより第１の絶縁膜４を選択的に加工して開口パタ
ーンを転写した後、第１のフォトレジスト膜５を除去す
る。さらに、第１の絶縁膜４をマスクとして、ＢＣｌ3
とＳＦ6 ガスを用いたドライエッチングにより、ＧａＡ
ｓ層３を選択的に除去する。このとき、ＡｌＧａＡｓ層
２は除去されず、エッチングはＧａＡｓ層３を横方向に
進む。ゲート開口パターン８Ａとサイドリセス開口パタ
ーン９Ａのそれぞれの下部及び下側部とその間のＧａＡ
ｓ層３が除去されて、一体化されたリセス１０が形成さ
れた時点で、エッチングを終了させる。
【００３９】次に、図１（ｃ）に示すように、第２の絶
縁膜６を全面的に成膜する。例えば、ＬＰ−ＣＶＤ法に
よりＳｉＯ2 膜を２００ｎｍ程度成膜すると、ゲート開
口パターン８Ａは、側壁部の膜成長のため、開口部を残
したまま幅が狭まるが、一方、サイドリセス開口パター
ン９Ａは開口寸法がより微細であるため、完全に閉口さ
れる。このとき、リセス１０の両端部には、第２の絶縁
膜６であるＳｉＯ2 膜が入りきらずに空隙が生じる。
縁膜６を全面的に成膜する。例えば、ＬＰ−ＣＶＤ法に
よりＳｉＯ2 膜を２００ｎｍ程度成膜すると、ゲート開
口パターン８Ａは、側壁部の膜成長のため、開口部を残
したまま幅が狭まるが、一方、サイドリセス開口パター
ン９Ａは開口寸法がより微細であるため、完全に閉口さ
れる。このとき、リセス１０の両端部には、第２の絶縁
膜６であるＳｉＯ2 膜が入りきらずに空隙が生じる。
【００４０】次に、図１（ｄ）に示すように、全面的に
異方性ドライエッチングにより全面的エッチバックし、
ゲート開口パターン８Ａ底部にＡｌＧａＡｓ層２を露出
させた後、金属膜７を全面的に成膜し、レジストパター
ンをマスクとしてドライエッチングにより金属膜７を選
択的に加工して、図１（ｅ）に示すように、Ｔ型ゲート
電極１１を得る。金属膜７は、ＷまたはＷＳｉ、Ｍｏ等
の高融点金属をＡｌＧａＡｓ層２と界面を接するショッ
トキー金属として用いると信頼性の高いゲート電極とす
ることができる。また、前記ショットキー金属に積層し
たＡｕ等の低抵抗金属を成膜することにより、ゲート電
極および配線の抵抗値を下げることができる。
異方性ドライエッチングにより全面的エッチバックし、
ゲート開口パターン８Ａ底部にＡｌＧａＡｓ層２を露出
させた後、金属膜７を全面的に成膜し、レジストパター
ンをマスクとしてドライエッチングにより金属膜７を選
択的に加工して、図１（ｅ）に示すように、Ｔ型ゲート
電極１１を得る。金属膜７は、ＷまたはＷＳｉ、Ｍｏ等
の高融点金属をＡｌＧａＡｓ層２と界面を接するショッ
トキー金属として用いると信頼性の高いゲート電極とす
ることができる。また、前記ショットキー金属に積層し
たＡｕ等の低抵抗金属を成膜することにより、ゲート電
極および配線の抵抗値を下げることができる。
【００４１】その後、Ｔ型ゲート電極１１とリセス１０
端の間隔が広い方向にドレイン電極を形成し、間隔が狭
い方向にソース電極を形成して電界効果トランジスタを
構成する。本プロセスでは、リセス１０に対してＴ型ゲ
ート電極１１がセルフアラインで形成されるため、位置
精度良く形成される。 （第２の具体例）次に、本発明の第２の具体例について
図３、４を参照して説明する。
端の間隔が広い方向にドレイン電極を形成し、間隔が狭
い方向にソース電極を形成して電界効果トランジスタを
構成する。本プロセスでは、リセス１０に対してＴ型ゲ
ート電極１１がセルフアラインで形成されるため、位置
精度良く形成される。 （第２の具体例）次に、本発明の第２の具体例について
図３、４を参照して説明する。
【００４２】図３、４には、半絶縁性基板２１上に形成
した動作層２３上に第１の絶縁膜２４を成膜する工程
と、第１のフォトレジスト膜２５を塗布してライン状の
開口パターン２９、及び前記開口パターン２９に隣接し
て平行した正方形もしくは長方形の開口パターン３０列
を形成する工程と、前記レジスト膜２５をマスクとして
前記第１の絶縁膜２４を選択的に加工して前記開口パタ
ーン２９Ａおよび開口パターン３０Ａ列を転写する工程
と、前記絶縁膜２４をマスクとして前記動作層２３を選
択的に加工する工程と、第２のレジスト膜２６を塗布し
て前記開口パターン３０Ａ列上のみに開口パターン２６
Ａを形成する工程と、前記第２のレジスト膜２６と前記
第１の絶縁膜２４をマスクとして前記動作層２３を選択
的に加工する工程と、第２の絶縁膜２７を全面に成膜し
て前記ライン状の開口パターン２９Ａの幅を狭め、かつ
前記開口パターン３０Ａ列を閉じる工程と、前記第２、
第１の絶縁膜２７、２４を全面エッチバックする工程と
を含む半導体装置の製造方法が示されている。
した動作層２３上に第１の絶縁膜２４を成膜する工程
と、第１のフォトレジスト膜２５を塗布してライン状の
開口パターン２９、及び前記開口パターン２９に隣接し
て平行した正方形もしくは長方形の開口パターン３０列
を形成する工程と、前記レジスト膜２５をマスクとして
前記第１の絶縁膜２４を選択的に加工して前記開口パタ
ーン２９Ａおよび開口パターン３０Ａ列を転写する工程
と、前記絶縁膜２４をマスクとして前記動作層２３を選
択的に加工する工程と、第２のレジスト膜２６を塗布し
て前記開口パターン３０Ａ列上のみに開口パターン２６
Ａを形成する工程と、前記第２のレジスト膜２６と前記
第１の絶縁膜２４をマスクとして前記動作層２３を選択
的に加工する工程と、第２の絶縁膜２７を全面に成膜し
て前記ライン状の開口パターン２９Ａの幅を狭め、かつ
前記開口パターン３０Ａ列を閉じる工程と、前記第２、
第１の絶縁膜２７、２４を全面エッチバックする工程と
を含む半導体装置の製造方法が示されている。
【００４３】本発明の製造方法の第２の具体例は、図３
（ａ）に示すように、ＧａＡｓ半絶縁性基板２１上に、
動作層、キャップ層を順次積層する。例えば、それぞれ
ｎ型ＡｌＧａＡｓ層２２を１０ｎｍ、ｎ型ＧａＡｓ層２
３を１００ｎｍ程度エピタキシャル成長する。次に、第
１の絶縁膜２４としてＬＰ−ＣＶＤ法によりＳｉＯ2膜
を３００ｎｍ成膜した後、第１のフォトレジスト膜２５
を３００ｎｍ塗布する。次に、露光、現像を行い、図３
（ａ）および図４（ａ）に示すようなゲート開口パター
ン２９と隣接するサイドリセス開口パターン３０を形成
する。例えば、ゲート開口パターン２９は、幅０．４μ
ｍの抜きラインパターンである。
（ａ）に示すように、ＧａＡｓ半絶縁性基板２１上に、
動作層、キャップ層を順次積層する。例えば、それぞれ
ｎ型ＡｌＧａＡｓ層２２を１０ｎｍ、ｎ型ＧａＡｓ層２
３を１００ｎｍ程度エピタキシャル成長する。次に、第
１の絶縁膜２４としてＬＰ−ＣＶＤ法によりＳｉＯ2膜
を３００ｎｍ成膜した後、第１のフォトレジスト膜２５
を３００ｎｍ塗布する。次に、露光、現像を行い、図３
（ａ）および図４（ａ）に示すようなゲート開口パター
ン２９と隣接するサイドリセス開口パターン３０を形成
する。例えば、ゲート開口パターン２９は、幅０．４μ
ｍの抜きラインパターンである。
【００４４】サイドリセス開口パターン３０は、ゲート
開口パターン２９から０．２μｍ程度離れて位置し、幅
０．１μｍゲート開口パターンと平行する方向への長さ
は０．１μｍの正方形（図４（ａ））もしくは１０μｍ
程度の長方形（図４（ｂ））であり、個々のパターン間
隔は、０．１μｍ程度で並んでいる。また、本例ではサ
イドリセス開口パターンが一列に並んでいるが、複数列
となっていても良い。これらのレジストパターンは、電
子線または波長１００ｎｍ以下の紫外光を用いて露光す
るが、ゲート開口パターン２９については、ｉ線（波長
３６５ｎｍ）を用いて露光することも可能である。
開口パターン２９から０．２μｍ程度離れて位置し、幅
０．１μｍゲート開口パターンと平行する方向への長さ
は０．１μｍの正方形（図４（ａ））もしくは１０μｍ
程度の長方形（図４（ｂ））であり、個々のパターン間
隔は、０．１μｍ程度で並んでいる。また、本例ではサ
イドリセス開口パターンが一列に並んでいるが、複数列
となっていても良い。これらのレジストパターンは、電
子線または波長１００ｎｍ以下の紫外光を用いて露光す
るが、ゲート開口パターン２９については、ｉ線（波長
３６５ｎｍ）を用いて露光することも可能である。
【００４５】次に、図３（ｂ）に示すように、第１のフ
ォトレジスト膜２５をマスクとして、異方性ドライエッ
チングにより第１の絶縁膜２４を選択的に加工して開口
パターンを転写した後、第１のフォトレジスト膜２５を
除去する。さらに、第１の絶縁膜２４をマスクとして、
ＳｉＣｌ4 とＳＦ6 とＮ2 の混合ガスを用いたドライエ
ッチングにより、ＧａＡｓ層２３を選択的かつ異方的に
除去する。このとき、ＧａＡｓ層２３の側壁にはＳｉ化
合物が付着することにより異方性が得られる。ＡｌＧａ
Ａｓ層２２は除去されずエッチングは停止する。
ォトレジスト膜２５をマスクとして、異方性ドライエッ
チングにより第１の絶縁膜２４を選択的に加工して開口
パターンを転写した後、第１のフォトレジスト膜２５を
除去する。さらに、第１の絶縁膜２４をマスクとして、
ＳｉＣｌ4 とＳＦ6 とＮ2 の混合ガスを用いたドライエ
ッチングにより、ＧａＡｓ層２３を選択的かつ異方的に
除去する。このとき、ＧａＡｓ層２３の側壁にはＳｉ化
合物が付着することにより異方性が得られる。ＡｌＧａ
Ａｓ層２２は除去されずエッチングは停止する。
【００４６】次に、図３（ｃ）に示すように、第２の絶
縁膜２６を塗布し、サイドリセス開口パターン３０Ａ上
に目合わせして開口パターンを露光、現像して形成す
る。第２のレジスト膜２６の開口パターン内に露出した
第１の絶縁膜２４によるサイドリセス開口パターン３０
をマスクとして、ＢＣｌ3 とＳＦ6 ガスを用いたドライ
エッチングにより、ＧａＡｓ層２３を選択的に除去す
る。このとき、ＡｌＧａＡｓ層２２は除去されず、オー
バーエッチングを行うことにより、エッチングはＧａＡ
ｓ層２３を横方向に進む。ゲート開口パターン２９とサ
イドリセス開口パターン３０間にあるＧａＡｓ層２３が
除去されて、一体化されたリセス３１が形成された時点
で、エッチングを終了させる。
縁膜２６を塗布し、サイドリセス開口パターン３０Ａ上
に目合わせして開口パターンを露光、現像して形成す
る。第２のレジスト膜２６の開口パターン内に露出した
第１の絶縁膜２４によるサイドリセス開口パターン３０
をマスクとして、ＢＣｌ3 とＳＦ6 ガスを用いたドライ
エッチングにより、ＧａＡｓ層２３を選択的に除去す
る。このとき、ＡｌＧａＡｓ層２２は除去されず、オー
バーエッチングを行うことにより、エッチングはＧａＡ
ｓ層２３を横方向に進む。ゲート開口パターン２９とサ
イドリセス開口パターン３０間にあるＧａＡｓ層２３が
除去されて、一体化されたリセス３１が形成された時点
で、エッチングを終了させる。
【００４７】次に、図３（ｄ）に示すように、第２の絶
縁膜２７を全面的に成膜する。例えば、ＬＰ−ＣＶＤ法
によりＳｉＯ2 膜を２００ｎｍ程度成膜すると、ゲート
開口パターン２９Ａは、側壁部の膜成長のため、開口部
を残したまま幅が狭まるが、一方、サイドリセス開口パ
ターン３０は開口寸法がより微細であるため、完全に閉
口される。
縁膜２７を全面的に成膜する。例えば、ＬＰ−ＣＶＤ法
によりＳｉＯ2 膜を２００ｎｍ程度成膜すると、ゲート
開口パターン２９Ａは、側壁部の膜成長のため、開口部
を残したまま幅が狭まるが、一方、サイドリセス開口パ
ターン３０は開口寸法がより微細であるため、完全に閉
口される。
【００４８】次に、全面的に異方性ドライエッチングに
より全面的エッチバックし、ゲート開口パターン２９Ａ
底部にＡｌＧａＡｓ層２２を露出させた後、金属膜２８
を全面的に成膜し、レジストパターンをマスクとしてド
ライエッチングにより金属膜２８を選択的に加工して、
図３（ｅ）に示すように、Ｔ型ゲート電極３２を得る。 （第３の具体例）次に、本発明の第３の具体例について
図５、６を参照して説明する。
より全面的エッチバックし、ゲート開口パターン２９Ａ
底部にＡｌＧａＡｓ層２２を露出させた後、金属膜２８
を全面的に成膜し、レジストパターンをマスクとしてド
ライエッチングにより金属膜２８を選択的に加工して、
図３（ｅ）に示すように、Ｔ型ゲート電極３２を得る。 （第３の具体例）次に、本発明の第３の具体例について
図５、６を参照して説明する。
【００４９】図には、半絶縁性基板４１上に形成した動
作層４３上に第１の絶縁膜４４を成膜する工程と、第１
のフォトレジスト膜４５を塗布してライン状の開口パタ
ーン５０を形成する工程と、前記レジスト膜４５をマス
クとして前記第１の絶縁膜４４を選択的に加工して前記
ライン状開口パターン５０Ａを転写する工程と、前記第
１の絶縁膜４４をマスクとして前記動作層４３を選択的
に加工する工程と、第２の絶縁膜４６を全面に成膜して
前記ライン状開口パターン５０Ａの幅を狭める工程と、
第２のフォトレジスト膜４７を塗布して前記ライン状開
口パターンより微細な第２の開口パターン５１を形成す
る工程と、前記第２のフォトレジスト膜４７をマスクと
して前記第２、第１の絶縁膜４６、４４を選択的に加工
して第２の開口パターン５１Ａを転写する工程と、前記
第２、第１の絶縁膜４６、４４をマスクとして前記動作
層４３を選択的に加工する工程と、第３の絶縁膜４８を
全面的に成膜して前記ライン状開口パターン５０Ａの幅
を狭め、かつ前記第２のライン状開口パターン５１Ａを
閉じる工程と、前記第３、第２、第１の絶縁膜４８、４
６、４４を全面エッチバックする工程を含む半導体装置
の製造方法が示されている。
作層４３上に第１の絶縁膜４４を成膜する工程と、第１
のフォトレジスト膜４５を塗布してライン状の開口パタ
ーン５０を形成する工程と、前記レジスト膜４５をマス
クとして前記第１の絶縁膜４４を選択的に加工して前記
ライン状開口パターン５０Ａを転写する工程と、前記第
１の絶縁膜４４をマスクとして前記動作層４３を選択的
に加工する工程と、第２の絶縁膜４６を全面に成膜して
前記ライン状開口パターン５０Ａの幅を狭める工程と、
第２のフォトレジスト膜４７を塗布して前記ライン状開
口パターンより微細な第２の開口パターン５１を形成す
る工程と、前記第２のフォトレジスト膜４７をマスクと
して前記第２、第１の絶縁膜４６、４４を選択的に加工
して第２の開口パターン５１Ａを転写する工程と、前記
第２、第１の絶縁膜４６、４４をマスクとして前記動作
層４３を選択的に加工する工程と、第３の絶縁膜４８を
全面的に成膜して前記ライン状開口パターン５０Ａの幅
を狭め、かつ前記第２のライン状開口パターン５１Ａを
閉じる工程と、前記第３、第２、第１の絶縁膜４８、４
６、４４を全面エッチバックする工程を含む半導体装置
の製造方法が示されている。
【００５０】本発明の製造方法の第３の具体例は、図５
（ａ）に示すように、ＧａＡｓ半絶縁性基板４１上に、
動作層、キャップ層を順次積層する。例えば、それぞれ
ｎ型ＡｌＧａＡｓ層４２を１０ｎｍ、ｎ型ＧａＡｓ層４
３を１００ｎｍ程度エピタキシャル成長する。次に、第
１の絶縁膜４４としてＬＰ−ＣＶＤ法によりＳｉＯ2膜
を３００ｎｍ成膜した後、第１のフォトレジスト膜４５
を３００ｎｍ塗布する。次に、露光、現像を行い、図５
（ａ）に示すようなゲート開口パターン５０を形成す
る。例えば、ゲート開口パターン５０は、幅０．４μｍ
の抜きラインパターンであ、ｉ線により露光可能であ
る。
（ａ）に示すように、ＧａＡｓ半絶縁性基板４１上に、
動作層、キャップ層を順次積層する。例えば、それぞれ
ｎ型ＡｌＧａＡｓ層４２を１０ｎｍ、ｎ型ＧａＡｓ層４
３を１００ｎｍ程度エピタキシャル成長する。次に、第
１の絶縁膜４４としてＬＰ−ＣＶＤ法によりＳｉＯ2膜
を３００ｎｍ成膜した後、第１のフォトレジスト膜４５
を３００ｎｍ塗布する。次に、露光、現像を行い、図５
（ａ）に示すようなゲート開口パターン５０を形成す
る。例えば、ゲート開口パターン５０は、幅０．４μｍ
の抜きラインパターンであ、ｉ線により露光可能であ
る。
【００５１】次に、図４（ｂ）に示すように、第１のフ
ォトレジスト膜膜４５をマスクとして、異方性ドライエ
ッチングにより第１の絶縁膜４４を選択的に除去して開
口パターンを転写した後、第１のフォトレジスト膜４５
を除去する。さらに、第１の絶縁膜４４をマスクとし
て、ＢＣｌ3 とＳＦ6 ガスを用いたドライエッチングに
より、ＧａＡｓ層４３を選択的に除去する。このとき、
ＡｌＧａＡｓ層４２は除去されずエッチングは停止す
る。
ォトレジスト膜膜４５をマスクとして、異方性ドライエ
ッチングにより第１の絶縁膜４４を選択的に除去して開
口パターンを転写した後、第１のフォトレジスト膜４５
を除去する。さらに、第１の絶縁膜４４をマスクとし
て、ＢＣｌ3 とＳＦ6 ガスを用いたドライエッチングに
より、ＧａＡｓ層４３を選択的に除去する。このとき、
ＡｌＧａＡｓ層４２は除去されずエッチングは停止す
る。
【００５２】次に、図５（ｃ）に示すように、第２の絶
縁膜４６を全面的に成膜する。例えば、ＬＰ−ＣＶＤ法
によりＳｉＯ2 膜を１００ｎｍ程度成膜した後、第２の
フォトレジスト膜４７を塗布して、電離放射線を用いた
露光により、サイドリセス開口パターン５１を形成す
る。サイドリセス開口パターン５１は、ゲート開口パタ
ーン５０から０．２μｍ程度離れて平行に位置する、幅
０．１μｍ程度の抜きラインパターンである。これらの
レジストパターンは、電子線または波長１００ｎｍ以下
の光を用いて露光する。
縁膜４６を全面的に成膜する。例えば、ＬＰ−ＣＶＤ法
によりＳｉＯ2 膜を１００ｎｍ程度成膜した後、第２の
フォトレジスト膜４７を塗布して、電離放射線を用いた
露光により、サイドリセス開口パターン５１を形成す
る。サイドリセス開口パターン５１は、ゲート開口パタ
ーン５０から０．２μｍ程度離れて平行に位置する、幅
０．１μｍ程度の抜きラインパターンである。これらの
レジストパターンは、電子線または波長１００ｎｍ以下
の光を用いて露光する。
【００５３】次に、図５（ｄ）に示すように、第２のフ
ォトレジスト膜４７をマスクとして、異方性ドライエッ
チングにより第２の絶縁膜４６および第１の絶縁膜４４
を順次除去して開口パターンを転写した後、第２のフォ
トレジスト膜４７を除去する。さらに、第１の絶縁膜４
４および第２の絶縁膜４６をマスクとして、ＢＣｌ3と
ＳＦ6 ガスを用いたドライエッチングにより、ＧａＡｓ
層４３を選択的に除去する。このとき、ＡｌＧａＡｓ層
４２は除去されず、エッチングはＧａＡｓ層４３を横方
向に進む。サイドリセス開口パターン５１Ａの下部、ゲ
ート開口パターン５０Ａとサイドリセス開口パターン５
１Ａ間のＧａＡｓ層５３の部分５２ａ、及び、サイドリ
セス開口パターン５１Ａを中心として部分５２ａと対称
位置５２ｂが除去されて、一体化されたリセス５２が形
成された時点で、エッチングを終了させる。
ォトレジスト膜４７をマスクとして、異方性ドライエッ
チングにより第２の絶縁膜４６および第１の絶縁膜４４
を順次除去して開口パターンを転写した後、第２のフォ
トレジスト膜４７を除去する。さらに、第１の絶縁膜４
４および第２の絶縁膜４６をマスクとして、ＢＣｌ3と
ＳＦ6 ガスを用いたドライエッチングにより、ＧａＡｓ
層４３を選択的に除去する。このとき、ＡｌＧａＡｓ層
４２は除去されず、エッチングはＧａＡｓ層４３を横方
向に進む。サイドリセス開口パターン５１Ａの下部、ゲ
ート開口パターン５０Ａとサイドリセス開口パターン５
１Ａ間のＧａＡｓ層５３の部分５２ａ、及び、サイドリ
セス開口パターン５１Ａを中心として部分５２ａと対称
位置５２ｂが除去されて、一体化されたリセス５２が形
成された時点で、エッチングを終了させる。
【００５４】次に、図５（ｅ）に示すように、第３の絶
縁膜４８を全面的に成膜する。例えば、ＬＰ−ＣＶＤ法
によりＳｉＯ2 膜を１００ｎｍ程度成膜すると、ゲート
開口パターン５０Ａは、側壁部の膜成長のため、開口部
を残したまま幅が狭まるが、一方、サイドリセス開口パ
ターン５１Ａは開口寸法がより微細であるため、完全に
閉口される。
縁膜４８を全面的に成膜する。例えば、ＬＰ−ＣＶＤ法
によりＳｉＯ2 膜を１００ｎｍ程度成膜すると、ゲート
開口パターン５０Ａは、側壁部の膜成長のため、開口部
を残したまま幅が狭まるが、一方、サイドリセス開口パ
ターン５１Ａは開口寸法がより微細であるため、完全に
閉口される。
【００５５】次に、全面的に異方性ドライエッチングに
より全面的にエッチバックし、ゲート開口パターン５０
Ａ底部にＡｌＧａＡｓ層４２を露出させた後、金属膜４
９を全面的に成膜し、レジストパターンをマスクとして
ドライエッチングにより金属膜４９を選択的に加工し
て、図５（ｆ）に示すように、Ｔ型ゲート電極５３を得
る。
より全面的にエッチバックし、ゲート開口パターン５０
Ａ底部にＡｌＧａＡｓ層４２を露出させた後、金属膜４
９を全面的に成膜し、レジストパターンをマスクとして
ドライエッチングにより金属膜４９を選択的に加工し
て、図５（ｆ）に示すように、Ｔ型ゲート電極５３を得
る。
【００５６】
【発明の効果】発明の第１の効果は、オフセットゲート
構造を精度良く形成してＦＥＴの性能を向上させること
ができることである。第１具体例においては、ソース電
極側のゲート電極、リセス端距離は、セルフアラインに
より短距離でかつ精度良く位置決めされる。一方、ドレ
イン電極側のゲート電極、リセス端距離についても、サ
イドリセス開口パターンの配置とサイドエッチ量よりセ
ルフアラインにより決まる。したがって、複数列のサイ
ドリセス開口パターンを用いることによって、サイドエ
ッチ量を少なくしたまま、ドレイン電極側のゲート電
極、リセス端距離を精度を落とさずに長くすることが可
能である。
構造を精度良く形成してＦＥＴの性能を向上させること
ができることである。第１具体例においては、ソース電
極側のゲート電極、リセス端距離は、セルフアラインに
より短距離でかつ精度良く位置決めされる。一方、ドレ
イン電極側のゲート電極、リセス端距離についても、サ
イドリセス開口パターンの配置とサイドエッチ量よりセ
ルフアラインにより決まる。したがって、複数列のサイ
ドリセス開口パターンを用いることによって、サイドエ
ッチ量を少なくしたまま、ドレイン電極側のゲート電
極、リセス端距離を精度を落とさずに長くすることが可
能である。
【００５７】第２の具体例においては、ソース電極側の
ゲート電極、リセス端距離は、セルフアラインにより形
成されるが、ソース電極側にサイドエッチを行なわない
ため、第１の具体例に比べてさらに短距離でかつ精度良
く位置決めされる。一方、ドレイン電極側のゲート電
極、リセス端距離は、サイドリセス開口パターンの配置
とサイドエッチ量よりセルフアラインにより決まる。し
たがって、複数列のサイドリセス開口パターンを用いる
ことによって、サイドエッチ量を少なくしたまま、ドレ
イン電極側のゲート電極、リセス端距離を精度を落とさ
ずに長くすることが可能である。
ゲート電極、リセス端距離は、セルフアラインにより形
成されるが、ソース電極側にサイドエッチを行なわない
ため、第１の具体例に比べてさらに短距離でかつ精度良
く位置決めされる。一方、ドレイン電極側のゲート電
極、リセス端距離は、サイドリセス開口パターンの配置
とサイドエッチ量よりセルフアラインにより決まる。し
たがって、複数列のサイドリセス開口パターンを用いる
ことによって、サイドエッチ量を少なくしたまま、ドレ
イン電極側のゲート電極、リセス端距離を精度を落とさ
ずに長くすることが可能である。
【００５８】以上のことより、ＦＥＴの性能向上に効果
的なオフセットゲート構造を容易に製造することができ
る。第３の具体例においては、ソース電極側のゲート電
極、リセス端距離は、セルフアラインにより形成される
が、サイドエッチを加える必要が無いため、第１の具体
例に比べてさらに短距離でかつ精度良く位置決めされ
る。一方、ドレイン電極側のゲート電極、リセス端距離
は、目合露光とサイドエッチ量により決まるため、精度
は低くなるが、この距離は素子の特性には大きな影響は
与えず問題とはならない。なお、ドレイン側リセス端
は、他の実施例と異なり、直線となる利点がある。
的なオフセットゲート構造を容易に製造することができ
る。第３の具体例においては、ソース電極側のゲート電
極、リセス端距離は、セルフアラインにより形成される
が、サイドエッチを加える必要が無いため、第１の具体
例に比べてさらに短距離でかつ精度良く位置決めされ
る。一方、ドレイン電極側のゲート電極、リセス端距離
は、目合露光とサイドエッチ量により決まるため、精度
は低くなるが、この距離は素子の特性には大きな影響は
与えず問題とはならない。なお、ドレイン側リセス端
は、他の実施例と異なり、直線となる利点がある。
【００５９】以上のことより、ＦＥＴの性能向上に効果
的なオフセットゲート構造を容易に製造することができ
る。第２の発明の効果は、清浄なショットキー界面を形
成することにより、ＦＥＴの性能を高めることができる
ことである。それは、ゲート電極の第１層を形成するシ
ョットキー金属の被着時に、有機系の脱ガスを起こさな
い絶縁膜を用いることにより、電子供給層とゲート電極
界面を清浄に保ち良好なショットキー特性が得られるか
らである。
的なオフセットゲート構造を容易に製造することができ
る。第２の発明の効果は、清浄なショットキー界面を形
成することにより、ＦＥＴの性能を高めることができる
ことである。それは、ゲート電極の第１層を形成するシ
ョットキー金属の被着時に、有機系の脱ガスを起こさな
い絶縁膜を用いることにより、電子供給層とゲート電極
界面を清浄に保ち良好なショットキー特性が得られるか
らである。
【００６０】第３の発明の効果は、ゲート抵抗を下げて
ＦＥＴの性能を高めることができることである。それ
は、ゲート電極に低抵抗金属を積層しているため、ゲー
ト電極のフィンガー方向の電気抵抗を下げることができ
るためである。第４の発明の効果は、ＦＥＴの信頼性を
高めることができることである。それは、高融点金属を
ゲート電極に用いているため、ショットキー界面の安定
性が向上するためである。
ＦＥＴの性能を高めることができることである。それ
は、ゲート電極に低抵抗金属を積層しているため、ゲー
ト電極のフィンガー方向の電気抵抗を下げることができ
るためである。第４の発明の効果は、ＦＥＴの信頼性を
高めることができることである。それは、高融点金属を
ゲート電極に用いているため、ショットキー界面の安定
性が向上するためである。
【図１】（ａ）〜（ｅ）は本発明の第１の具体例の主要
工程断面図である。
工程断面図である。
【図２】（ａ），（ｂ）は本発明の第１の具体例の平面
図である。
図である。
【図３】（ａ）〜（ｅ）は本発明の第２の具体例の主要
工程断面図である。
工程断面図である。
【図４】（ａ），（ｂ）は本発明の第２の具体例の平面
図である。
図である。
【図５】（ａ）〜（ｆ）は本発明の第３の具体例の主要
工程断面図である。
工程断面図である。
【図６】（ａ），（ｂ）は本発明の第３の具体例の平面
図である。
図である。
【図７】（ａ）〜（ｅ）は従来例の主要工程断面図であ
る。
る。
【図８】（ａ）〜（ｅ）は第２の従来例の主要工程断面
図である。
図である。
１：半絶縁性基板 ２：ＡｌＧａＡｓ層 ３：ＧａＡｓ層 ４：第１の絶縁膜 ５：第１のフォトレジスト膜 ６：第２の絶縁膜 ７：金属膜 ８：ゲート開口パターン ９：サイドリセス開口パターン １０：リセス １１：Ｔ型ゲート電極 ２１：半絶縁性基板 ２２：ＡｌＧａＡｓ層 ２３：ＧａＡｓ層 ２４：第１の絶縁膜 ２５：第１のフォトレジスト膜 ２６：第２のレジスト膜 ２７：第２の絶縁膜 ２８：金属膜 ２９：ゲート開口パターン ３０：サイドリセス開口パターン ３１：リセス ３２：Ｔ型ゲート電極 ４１：半絶縁性基板 ４２：ＡｌＧａＡｓ層 ４３：ＧａＡｓ層 ４４：第１の絶縁膜 ４５：第１のフォトレジスト膜 ４６：第２の絶縁膜 ４７：第２のフォトレジスト膜 ４８：第３の絶縁膜 ４９：金属膜 ５０：ゲート開口パターン ５１：サイドリセス開口パターン ５２：リセス ５３：Ｔ型ゲート電極 ６１：半絶縁性基板 ６２：ＡｌＧａＡｓ層 ６３：ＧａＡｓ層 ６４：第１のフォトレジスト膜 ６５：第１の絶縁膜 ６６：第２のフォトレジスト膜 ６７：第２の絶縁膜 ６８：金属膜 ６９：リセス ７０：Ｔ型ゲート電極 ８１：ＧａＡｓ半導体基板 ８２：ＣＤＶ酸化膜 ８３：第１のフォトレジスト膜 ８４：第２のフォトレジスト膜 ８５：ゲート電極金属 ８６：開口部 ８７：リセス ８８：ゲート電極
フロントページの続き (56)参考文献 特開 平１−122173（ＪＰ，Ａ) 特開 平５−63003（ＪＰ，Ａ) 特開 平４−91439（ＪＰ，Ａ) 特開 平10−135240（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/28 H01L 21/3065 H01L 29/41 H01L 29/812
Claims (9)
- 【請求項１】 半導体基板上に形成した絶縁膜上にライ
ン状のゲート開口パターンを形成すると共に、このゲー
ト開口パターンに隣接して前記ゲート開口パターンより
微細なサイドリセス開口パターンを形成し、前記ゲート
開口パターン又はサイドリセス開口パターンの下部にリ
セスを形成し、前記サイドリセス開口パターンを閉じた
後、前記リセス内に位置する前記ゲート開口パターンを
通ってゲート電極を形成したことを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記ゲート開口パターンとサイドリセス
開口パターンを形成するために唯一つのフォトレジスト
膜を用いることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項３】 前記サイドリセス開口パターンは前記ゲ
ート開口パターンに隣接して形成された複数の正方形又
は長方形からなる開口パターン列であることを特徴とす
る請求項１又は２記載の半導体装置の製造方法。 - 【請求項４】 前記ゲート電極は前記リセスに対しセル
フアラインで形成したことを特徴とする請求項１、２又
は３記載の半導体装置の製造方法。 - 【請求項５】 半絶縁性基板上に形成した動作層上に第
１の絶縁膜を成膜する工程と、前記第１の絶縁膜上に第
１のフォトレジスト膜を塗布してライン状の開口パター
ン、および前記開口パターンに平行して前記開口パター
ンより微細な正方形もしくは長方形の開口パターン列を
形成する工程と、前記レジスト膜をマスクとして前記第
１の絶縁膜を選択的に加工して前記開口パターンおよび
開口パターン列を転写する工程と、前記第１の絶縁膜を
マスクとして前記動作層を選択的に加工する工程と、第
２の絶縁膜を全面に成膜して前記ライン状の開口パター
ンの幅を狭め、かつ前記開口パターン列を閉じる工程
と、前記第２、第１の絶縁膜を全面エッチバックする工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項６】 半絶縁性基板上に形成した動作層上に第
１の絶縁膜を成膜する工程と、前記第１の絶縁膜上に第
１のフォトレジスト膜を塗布してライン状の開口パター
ン、および前記開口パターンに平行してより微細な正方
形もしくは長方形の開口パターン列を形成する工程と、
前記レジスト膜をマスクとして前記第１の絶縁膜を選択
的に加工して前記ライン状の開口パターンおよび開口パ
ターン列を転写する工程と、前記第１の絶縁膜をマスク
として前記動作層を選択的に加工する工程と、前記第１
の絶縁膜上に第２のレジスト膜を塗布して前記開口パタ
ーン列上のみに開口パターンを形成する工程と、前記第
２のレジスト膜と前記第１の絶縁膜をマスクとして前記
動作層を選択的に加工する工程と、第２の絶縁膜を全面
に成膜して前記ライン状の開口パターンの幅を狭め、か
つ前記開口パターン列を閉じる工程と、前記第２、第１
の絶縁膜を全面エッチバックする工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項７】 半絶縁性基板上に形成した動作層上に第
１の絶縁膜を成膜する工程と、前記第１の絶縁膜上に第
１のフォトレジスト膜を塗布してライン状の開口パター
ンを形成する工程と、前記レジスト膜をマスクとして前
記第１の絶縁膜を選択的に加工して前記ライン状の開口
パターンを転写する工程と、前記第１の絶縁膜をマスク
として前記動作層を選択的に加工する工程と、第２の絶
縁膜を全面に成膜して前記ライン状の開口パターンの幅
を狭める工程と、前記第２の絶縁膜上に第２のフォトレ
ジスト膜を塗布して前記ライン状の開口パターンより微
細な第２の開口パターンを形成する工程と、前記第２の
フォトレジスト膜をマスクとして前記第２、第１の絶縁
膜を選択的に加工して第２の開口パターンを転写する工
程と、前記第２、第１の絶縁膜をマスクとして前記動作
層を選択的に加工する工程と、第３の絶縁膜を全面に成
膜して前記ライン状の開口パターンの幅を狭め、かつ前
記第２のライン状開口パターンを閉じる工程と、前記第
３、第２、第１の絶縁膜を全面エッチバックする工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項８】 前記開口パターン列は複数列設けられて
いることを特徴とする請求項３、４、５、６又は７記載
の半導体装置の製造方法。 - 【請求項９】 前記絶縁膜はＳｉＯ2 又はＳｉＯx Ｎy
で形成されることを特徴とする請求項５、６又は７記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29192697A JP3175666B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29192697A JP3175666B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11126782A JPH11126782A (ja) | 1999-05-11 |
| JP3175666B2 true JP3175666B2 (ja) | 2001-06-11 |
Family
ID=17775260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29192697A Expired - Fee Related JP3175666B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3175666B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4907093B2 (ja) * | 2005-03-02 | 2012-03-28 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP2006294663A (ja) * | 2005-04-06 | 2006-10-26 | Sony Corp | 電界効果トランジスタ及び半導体装置並びに電界効果トランジスタの製造方法 |
| KR100843886B1 (ko) | 2007-01-09 | 2008-07-03 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| JP6810014B2 (ja) * | 2017-10-26 | 2021-01-06 | 日本電信電話株式会社 | 電界効果型トランジスタおよびその製造方法 |
| DE112018007766B4 (de) | 2018-06-27 | 2024-01-25 | Mitsubishi Electric Corporation | Verfahren zum Herstellen einer Halbleitervorrichtung |
-
1997
- 1997-10-24 JP JP29192697A patent/JP3175666B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11126782A (ja) | 1999-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI518905B (zh) | 具有自我對準閘極之石墨烯電晶體 | |
| JP4143068B2 (ja) | 選択的エッチングした自己整列二重リセス高電子移動度トランジスターの製造方法 | |
| EP0303248B1 (en) | Method of forming a mask pattern and recessed-gate MESFET | |
| JPH0354464B2 (ja) | ||
| US4792534A (en) | Method of manufacturing a semiconductor device involving sidewall spacer formation | |
| KR100268894B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| JP3175666B2 (ja) | 半導体装置の製造方法 | |
| KR100966008B1 (ko) | 상온동작 단전자 소자 및 그 제조방법 | |
| JPS61105845A (ja) | 開口形成方法 | |
| US6051484A (en) | Semiconductor device and method of manufacturing thereof | |
| JPH09246536A (ja) | 半導体素子 | |
| JP2518402B2 (ja) | 半導体装置の製造方法 | |
| JPS6323669B2 (ja) | ||
| KR101012265B1 (ko) | 상온동작 단전자 소자의 제작방법 | |
| JPH0828380B2 (ja) | 半導体装置の製造方法 | |
| JPH0529613A (ja) | 量子細線素子の製造方法 | |
| JP2503667B2 (ja) | 半導体装置の製造方法 | |
| KR100503427B1 (ko) | 나노크기의 반도체소자의 전극제조방법 | |
| JPH0326538B2 (ja) | ||
| JP2798041B2 (ja) | 半導体装置の製造方法 | |
| JP3183251B2 (ja) | 半導体装置の製造方法 | |
| JP2655497B2 (ja) | 半導体装置の製造方法 | |
| CN117878145A (zh) | 射频器件、纳米栅极的制备方法及射频器件的制造方法 | |
| JPH0845962A (ja) | 半導体装置の製造方法 | |
| KR100338095B1 (ko) | 반도체소자의콘택홀형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080406 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090406 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100406 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |