KR100843886B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 리세스 게이트 영역을 이산적 구조로 리세스 될 활성 영역만을 노출하도록 리세스 게이트 마스크를 설계함으로써, 리세스 게이트 영역 형성 시 소자 분리 구조에 식각 피해를 주지 않아 충분한 공정 마진을 확보하고, 소자 수율을 향상시킬 수 있는 기술이다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 리세스 게이트 레이아웃.
도 2는 종래 기술의 리세스 게이트 마스크에 따른 반도체 소자의 평면도.
도 3은 본 발명의 일 실시 예에 따른 반도체 소자의 리세스 게이트 레이아웃.
도 4는 본 발명의 일 실시 예에 따른 리세스 게이트 마스크의 평면도.
도 5a 내지 5c는 본 발명의 일 실시 예에 따른 리세스 게이트 마스크의 제조 방법을 도시한 단면도들.
도 6a 내지 6c는 본 발명의 다른 실시 예에 따른 리세스 게이트 마스크의 제조 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 활성 영역 103 : 리세스 게이트 영역
105 : 게이트 영역 107 : 소자 분리 영역
210 : 반도체 기판 210a : 활성 영역
220 : 소자 분리 구조 230 : 리세스
301 : 활성 영역 303 : 리세스 게이트 영역
305 : 게이트 영역 307 : 소자 분리 영역
309 : 더미 패턴 영역 400 : 리세스 게이트 마스크
410 : 투명 기판 410a : 활성 영역
420 : 리세스 게이트 패턴 430 : 더미 패턴
440 : 게이트 영역 510 : 투명 기판
520 : 불투명층 524 : 리세스 게이트 패턴
526 : 더미 패턴 530 : 감광막
534 : 제 1 감광막 패턴 536 : 제 2 감광막 패턴
610 : 투명 기판 620 : 불투명층
628 : 리세스 게이트 패턴 630: 감광막
638 : 감광막 패턴
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 반도체 소자의 리세스 트랜지스터(Recess transistor) 영역을 정의하는 반도체 소자와 그 제조 방법에 관한 것이다.
반도체 소자의 성능을 향상시키고 제조 비용을 절감하기 위하여 반도체 소자의 집적도가 지속적으로 증가하고 있어 안정적으로 반도체 소자의 크기를 감소시킬 수 있는 기술이 요구되고 있다. 그동안 반도체 소자의 제조 기술에서는 반도체 소 자의 속도 및 집적도를 향상시키기 위해서 소자의 디자인 룰을 감소시켜 모스 트랜지스터(MOSFET: Metal oxide semiconductor field effect transistor)의 채널 길이도 감소하였다.
이러한 반도체 소자의 미세화 및 고집적화 추세에 따라, 반도체 소자의 디자인 룰이 축소되어 모오스 트랜지스터의 채널 길이가 점점 짧아졌다. 채널 길이의 감소는 소오스 영역과 드레인 영역 사이의 간격을 좁혀 단채널 효과(SCE: Short channel effect)로 인하여 드레인 영역의 전압이 소오스 영역과 채널 영역의 전압에 영향을 미치는 것을 효율적으로 제어하는 것이 쉽지 않아 능동 스위치 소자 특성이 열화 되었다. 또한, 소오스/드레인 영역 사이의 간격이 좁아 소오스/드레인 펀치쓰루(Punch-through) 현상에 의한 영향을 배제하기 어렵다.
이러한 문제점을 해결하기 위하여 반도체 기판 내부를 리세스 시키고 이를 매립하는 게이트 전극을 형성하여 유효 채널 길이를 증가시킨 리세스 FET(Recess field effect transistor) 구조가 제안되었다. 이러한 구조는 소오스/드레인 펀치쓰루 현상을 개선하고 실질적으로 소오스/드레인 영역 사이의 거리를 크게 할 수 있다. 따라서, 디자인 룰 감소에 따른 채널 길이 축소를 입체적으로 증가시킬 수 있어 궁극적으로 소자의 고집적화에 도움을 주는 구조이다.
도 1은 종래 기술에 따른 반도체 소자의 레이아웃을 도시한다. 반도체 소자는 활성 영역(101), 리세스 게이트 영역(103), 게이트 영역(105) 및 소자 분리 영역(107)을 포함한다. 활성 영역(101)은 소자 분리 영역(107)에 의해 정의된다. 게이트 영역(105)은 활성 영역(101)을 가로지르며, 라인 형(Line-type)으로 설계된 다. 또한, 리세스 게이트 영역(103)은 라인 형(Line-type)으로 게이트 영역(105)과 같이 활성 영역(101)을 가로지르게 설계된다. 한편, 리세스 게이트 영역(103)의 선 폭은 게이트 영역(105)보다 좁게 설계된다.
도 2는 도 1의 리세스 게이트 영역을 정의하는 마스크로 형성된 반도체 소자의 평면도를 도시한다. 반도체 기판(210)에 소자 분리 구조(220)를 형성하여 활성 영역(210a)을 정의한다. 이후, 리세스 게이트 마스크(미도시)를 이용하여 반도체 기판(210)에 리세스(230)를 형성한다.
이러한 리세스FET 구조는 활성영역과 소자 분리 영역을 동시에 노출하는 라인 형 패턴을 반도체 기판 상부에 형성한 후, 이를 마스크로 노출된 활성영역을 식각하여 반도체 기판 내부에 리세스를 형성한다. 리세스를 형성하기 위한 이러한 라인 형 패턴은 활성영역을 식각하기 위해서 형성하지만, 동시에 노출된 소자 분리 영역도 어느 정도 식각된다. 이렇게 식각된 소자 분리 영역은 후속 공정에서 패턴 오정렬(Pattern misalignment)이나, 과도식각(Over etch) 등에 의해 활성영역 간의 분리가 되지 않는 현상이 나타난다. 또한, 이러한 식각된 소자 분리 영역은 소자의 단차를 발생시켜 후속 공정상의 어려움을 초래한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 리세스 게이트 영역을 이산적 구조로 리세스될 활성 영역만을 노출하도록 리세스 게이트 마스크를 설계함으로써, 리세스 게이트 영역 형성 시 소자 분리 구조에 식각 피해를 주지 않아 충분한 공정 마진을 확보하고, 소자 수율을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 일 실시 예에 따른 반도체 소자는,
소자 분리 영역에 의해 정의되는 활성 영역과, 활성 영역을 가로지르게 설정된 게이트 영역과, 활성 영역과 게이트 영역이 중첩한 곳에 위치하는 이산형(Discrete-type) 리세스 게이트 영역을 포함하는 리세스 게이트 레이아웃을 구비하는 것을 특징으로 한다.
또한, 본 발명의 일 실시 예에 따른 리세스 게이트 마스크는,
활성 영역과 게이트 영역을 포함한 투명 기판과, 활성 영역과 게이트 영역이 중첩되는 투명 기판 상부에 위치하는 불투명 리세스 게이트 패턴과, 리세스 게이트 패턴에 인접한 투명 기판 상부에 위치하는 불투명 더미 패턴을 포함하는 것을 특징으로 한다.
그리고 본 발명의 다른 실시 예에 따른 리세스 게이트 마스크는,
활성 영역과 게이트 영역을 포함한 투명 기판과, 활성 영역과 게이트 영역이 중첩되는 투명 기판을 노출하는 리세스 게이트 패턴과, 리세스 게이트 패턴에 인접한 투명 기판을 노출하는 더미 패턴을 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시 예에 따른 리세스 게이트 마스크의 제조 방법은,
활성 영역과 게이트 영역을 포함한 투명 기판을 제공하는 단계와, 활성 영역과 게이트 영역이 중첩된 투명 기판 상부에 불투명 리세스 게이트 패턴을 형성하는 단계와, 리세스 게이트 패턴에 인접한 투명 기판 상부에 불투명 더미 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 상기와 같은 리세스 게이트 마스크를 이용하여 반도체 기판에 리세스 게이트 영역을 형성하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시 예에 따른 반도체 소자의 리세스 게이트 레이아웃을 도시한다. 반도체 소자는 활성 영역(301), 리세스 게이트 영역(303), 게이트 영역(305), 소자 분리 영역(307) 및 더미 패턴 영역(309)을 포함한다. 활성 영역(301)은 소자 분리 영역(307)에 의해 정의된다. 게이트 영역(305)은 활성 영역(301)을 가로지르며, 라인 형(Line type)으로 설계된다. 리세스 게이트 영역(303)은 활성 영역(301)과 게이트 영역(305)이 중첩되는 곳에 위치하는 이산 형(Discrete type)으로 설계된다. 본 발명의 일 실시 예에 따르면, 리세스 게이트 영역(303)은 장방형 또는 타원형으로 설계되는 것이 바람직하다. 또한, 게이트 영역(305)의 길이 방향에 따른 리세스 게이트 영역(303)의 수직 선 폭은 활성 영역(301)의 선 폭보다 좁고, 활성 영역(301)의 길이 방향에 따른 리세스 게이트 영역(303)의 수평 선 폭은 게이트 영역(305)의 선 폭보다 좁게 설계되는 것이 바람직하다. 더미 패턴 영역(309)은 리세스 게이트 영역(303)에 인접한 곳에 위치하도록 설계하며, 반도체 기판에 리세스 게이트 패턴을 형성 시 잘 형성하게 도움을 줄뿐 다른 패턴을 형성하지는 않는다. 본 발명의 일 실시 예에 따르면, 리세스 게이트 영역(303)의 선 폭은 활성 영역(301)의 단축 선 폭의 75% 내지 90%인 것이 바람직하다. 또한, 더미 패턴 영역(309)은 바 형(Bar type)으로 설계되며, 더미 패턴 영역(309)의 단축 선 폭은 1㎚ ~ 5㎚으로 디자인되는 것이 바람직하고, 3㎚으로 디자인되는 것이 더욱 바람직하다. 본 발명의 다른 실시 예에 따르면, 더미 패턴 영역(309)은 리세스 게이트 영역(303)으로부터 소정 거리 이격되고, 소정 각도로 기울어져 설계되는 것이 바람직하다. 또한, 더미 패턴 영역(309)과 리세스 게이트 영역(303) 사이의 이격된 소정 거리는 2㎚ ~ 10㎚이며, 기울어진 소정 각도는 -30° ~ 30°으로 설계되는 것이 바람직하다. 특히, 기울어진 소정 각도는 20°~ 22°으로 설계되는 것이 더욱 바람직하다.
도 4는 본 발명의 일 실시 예에 따른 리세스 게이트 마스크를 도시한다. 리세스 마스크(400)는 투명 기판(410), 리세스 게이트 패턴(420) 및 더미 패턴(430)을 포함한다. 리세스 게이트 패턴(420)은 활성 영역(410a)과 게이트 영역(440)이 중첩된 투명 기판(410) 상부에 이산 형(Discrete type)으로 위치한다. 본 발명의 일 실시 예에 따르면, 리세스 게이트 패턴(420)은 타원형 또는 장방형으로 형성하는 것이 바람직하다. 또한, 게이트 영역(440)의 길이 방향에 따른 리세스 게이트 패턴(420)의 수직 선 폭은 활성 영역(410a)의 선 폭보다 좁고, 활성 영역(410a)의 길이 방향에 따른 리세스 게이트 패턴(420)의 수평 선 폭은 게이트 영역(440)의 선 폭보다 좁은 것이 바람직하다. 더미 패턴(430)은 리세스 게이트 패턴(420)에 인접한 투명 기판(410) 상부에 위치되며, 반도체 기판에 리세스 게이트 패턴의 형성시 이를 잘 형성하게 도움을 줄뿐 다른 패턴을 형성하지는 않는다. 본 발명의 일 실시 예에 따르면, 리세스 게이트 패턴(420)의 선 폭은 활성 영역(410a)의 단축 선 폭의 75% 내지 90%인 것이 바람직하다. 또한, 더미 패턴(430)은 바 형(Bar type)으로 형성되며, 더미 패턴(430)의 단축 선 폭은 1㎚ ~ 5㎚인 것이 바람직하고, 3㎚인 것이 더욱 바람직하다. 본 발명의 다른 실시 예에 따르면, 더미 패턴(430)은 리세스 게이트 패턴(420)으로부터 소정 거리 이격되고, 소정 각도로 기울어진 것이 바람직하다. 또한, 더미 패턴(430)과 리세스 게이트 패턴(420) 사이의 이격된 소정 거리는 2㎚ ~ 10㎚이며, 기울어진 소정 각도는 -30° ~ 30°인 것이 바람직하다. 특히, 기울어진 소정 각도는 20°~ 22°인 것이 더욱 바람직하다.
본 발명의 다른 실시 예를 따르면, 리세스 게이트 마스크는 네거티브 패턴(Negative pattern)으로 형성될 수 있다. 즉, 도 3의 리세스 게이트 영역(303)과 더미 패턴 영역(309)을 노출하는 패턴을 투명 기판(410) 상부에 형성하여 리세스 게이트 마스크를 설계할 수 있다.
도 5a 내지 5c는 본 발명의 일 실시 예에 따른 리세스 게이트 마스크의 제조 방법을 도시한 단면도들로, 도 4의 I-I'을 따른 단면도들이다. 불투명층(520)을 구비한 투명 기판(510) 상부에 감광막(530)을 형성한다. 도 4의 리세스 게이트 마스크(400)를 노광 마스크로 감광막(530)을 노광 및 현상하여 도 4의 리세스 게이트 패턴(420)에 대응하는 제 1 감광막 패턴(534)과 더미 패턴(430)에 대응하는 제 2 감광막 패턴(536)을 형성한다. 제 1 감광막 패턴(534)과 제 2 감광막 패턴(536)을 식각 마스크로 불투명층(520)을 선택 식각하여 투명 기판(510) 상부에 리세스 게이 트 패턴(524)과 더미 패턴(526)을 형성한 후, 제 1 감광막 패턴(534)과 제 2 감광막 패턴(536)을 제거한다.
본 발명의 일 실시 예에 따르면, 리세스 게이트 패턴(524)은 타원형 또는 장방형으로 형성하는 것이 바람직하다. 또한, 도 4의 게이트 영역(440)의 길이 방향에 따른 리세스 게이트 패턴(524)의 수직 선 폭은 활성 영역(410a)의 선 폭보다 좁고, 활성 영역(410a)의 길이 방향에 따른 리세스 게이트 패턴(524)의 수평 선 폭은 게이트 영역(440)의 선 폭보다 좁게 형성하는 것이 바람직하다. 더미 패턴(526)은 리세스 게이트 패턴(524)에 인접한 투명 기판(510) 상부에 위치되며, 반도체 기판에 리세스 게이트 패턴의 형성시 이를 잘 형성하게 도움을 줄뿐 다른 패턴을 형성하지는 않는다. 본 발명의 일 실시 예에 따르면, 리세스 게이트 패턴(524)의 선 폭은 도 4의 활성 영역(410a)의 단축 선 폭의 75% 내지 90%인 것이 바람직하다. 또한, 더미 패턴(526)은 바 형(Bar type)으로 형성되며, 더미 패턴(526)의 단축 선 폭은 1㎚ ~ 5㎚인 것이 바람직하고, 3㎚인 것이 더욱 바람직하다. 본 발명의 다른 실시 예에 따르면, 더미 패턴(526)은 리세스 게이트 패턴(524)으로부터 소정 거리 이격되고, 소정 각도로 기울어진 것이 바람직하다. 또한, 더미 패턴(526)과 리세스 게이트 패턴(524) 사이의 이격된 소정 거리는 2㎚ ~ 10㎚이며, 기울어진 소정 각도는 -30°~ 30°인 것이 바람직하다. 특히, 기울어진 소정 각도는 20°~ 22°인 것이 더욱 바람직하다.
도 6a 내지 6c는 본 발명의 다른 실시 예에 따른 리세스 게이트 마스크의 제조 방법을 도시한 단면도들로, 도 4의 I-I'을 따른 단면도들이다. 불투명층(620)을 구비한 투명 기판(610) 상부에 감광막(630)을 형성한다. 도 4의 리세스 게이트 마스크(400)를 노광 마스크로 감광막(630)을 노광 및 현상하여 도 4의 리세스 게이트 패턴(420)과 더미 패턴(430) 부분을 노출하는 감광막 패턴(638)을 형성한다. 감광막 패턴(638)을 식각 마스크로 불투명층(620)을 선택 식각하여 투명 기판(610) 상부에 도 4의 리세스 게이트 패턴(420)과 더미 패턴(430)을 노출하는 불투명층 패턴(628)을 형성한 후, 감광막 패턴(638)을 제거한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 제조 방법은 이산 형(Discrete type)으로 리세스 게이트 영역을 레이아웃하여 리세스 게이트 형성 시 활성 영역만을 식각하기 때문에 소자 분리에 문제가 생기지 않고, 충분한 공정 마진을 확보할 수 있어 소자의 수율을 증가시킬 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (13)

  1. 소자 분리 영역에 의해 정의되는 활성 영역;
    활성 영역을 가로지르게 설정된 게이트 영역; 및
    상기 활성 영역과 상기 게이트 영역이 중첩한 곳에 위치하는 이산형(Discrete-type) 리세스 게이트 영역을 포함하는 리세스 게이트 레이아웃을 구비한 반도체 소자.
  2. 제 1항에 있어서,
    상기 리세스 게이트 영역은 장방형 또는 타원형인 것을 특징으로 하는 반도체 소자.
  3. 제 2항에 있어서,
    상기 리세스 게이트 영역의 수직 선폭은 상기 활성 영역의 선폭보다 작은 것을 특징으로 하는 반도체 소자.
  4. 제 2항에 있어서,
    상기 리세스 게이트 영역의 수평 선폭은 상기 게이트 영역의 선폭보다 작은 것을 특징으로 하는 반도체 소자.
  5. 제 1항에 있어서,
    상기 리세스 게이트 영역에 인접한 곳에 위치되는 더미 패턴 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 5항에 있어서,
    상기 더미 패턴 영역은 바 형(Bar type)인 것을 특징으로 하는 반도체 소자.
  7. 제 6항에 있어서,
    상기 더미 패턴 영역의 단축 선 폭은 1㎚ ~ 5㎚인 것을 특징으로 하는 반도체 소자.
  8. 제 6항에 있어서,
    상기 더미 패턴 영역은 상기 리세스 게이트 영역으로부터 소정 거리 이격되며, 상기 리세스 게이트 영역으로부터 소정 각도로 기울어진 것을 특징으로 하는 반도체 소자.
  9. 제 8항에 있어서,
    상기 소정 거리는 2㎚ ~ 10㎚이며, 상기 소정 각도는 10° ~ 30°인 것을 특징으로 하는 반도체 소자.
  10. 활성 영역과 게이트 영역을 포함한 투명 기판;
    상기 활성 영역과 상기 게이트 영역이 중첩되는 상기 투명 기판 상부에 위치하는 불투명 리세스 게이트 패턴; 및
    상기 리세스 게이트 패턴에 인접한 상기 투명 기판 상부에 위치하는 불투명 더미 패턴을 포함하는 것을 특징으로 하는 리세스 게이트 마스크.
  11. 활성 영역과 게이트 영역을 포함한 투명 기판을 제공하는 단계;
    상기 활성 영역과 상기 게이트 영역이 중첩된 상기 투명 기판 상부에 불투명 리세스 게이트 패턴을 형성하는 단계; 및
    상기 리세스 게이트 패턴에 인접한 상기 투명 기판 상부에 불투명 더미 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 게이트 마스크 제조 방법.
  12. 제 11항에 있어서,
    상기 리세스 게이트 패턴 형성 단계는
    상기 투명 기판 상부에 불투명층을 형성하는 단계; 및
    상기 불투명층을 선택 식각하여 상기 리세스 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 게이트 마스크 제조 방법.
  13. 상기 제 10항의 리세스 게이트 마스크를 사용하여 반도체 기판에 리세스 게 이트 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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JPH11126782A (ja) 1997-10-24 1999-05-11 Nec Corp 半導体装置及びその製造方法
KR20050081758A (ko) * 2004-02-16 2005-08-19 삼성전자주식회사 활성 리세스 채널 트랜지스터의 셀 블록 패턴
KR20060093478A (ko) * 2005-02-22 2006-08-25 주식회사 하이닉스반도체 반도체 소자

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