JP4714065B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 69
- 238000005530 etching Methods 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 13
- 239000007772 electrode material Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 238000000034 method Methods 0.000 description 16
- 230000008569 process Effects 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000004993 emission spectroscopy Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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Description
一方、上記低い動作電圧よりも高い動作電圧で動作する高電圧トランジスタ(高耐圧トランジスタとも称する。)では、ホットキャリアによるトランジスタ特性の劣化を抑制するために、ドレイン領域の端部に生じる電界を緩和する必要がある。ドレイン領域の端部に生じる電界を緩和するためには、トランジスタの低濃度拡散領域の長さを長くする必要がある。
また、半導体装置のさらなる高速動作が要求されている近年では、Tiシリサイド, Coシリサイド等をトランジスタのゲート電極並びにソース・ドレイン領域上に形成する、所謂サリサイドプロセスを半導体装置に適用して、トランジスタのゲート電極、ソース・ドレイン領域の抵抗を下げることが一般的となっている。なお、特許文献1には、サリサイドプロセスが半導体装置に適用されていることも記載されている。
サリサイドプロセスが適用される半導体装置においては、PolySiで構成されたトランジスタのゲート電極の頂面が露出されている必要がある。これは、Coのシリサイド化が生じるためには、SiもしくはPolySi上にCoが直接成膜される必要があるためである。
すなわち、半導体基板表面に第1及び第2の活性領域を形成する工程と、
前記第1の活性領域上に、第1の厚さを有する第1ゲート絶縁膜を形成する工程と、
前記第2の活性領域上に、前記第1の厚さよりも薄い第2の厚さを有する第2ゲート絶縁膜を形成する工程と、
前記第1及び第2ゲート絶縁膜上に、ゲート電極材料を形成する工程と、
前記ゲート電極材料上に、前記第1ゲート絶縁膜をエッチングする際に必要な時間と同じ時間にてエッチング出来る膜厚を有するハードマスク材料を形成する工程と、
前記ハードマスク材料をパターンニングして、前記第1の活性領域上に位置する前記ゲート電極材料上に、第1のハードマスクパターンを残存させ、前記第2の活性領域上に位置する前記ゲート電極材料上に、第2のハードマスクパターンを残存させる工程と、
前記第1及び第2のハードマスクパターンをマスクとして、前記ゲート電極材料をパターンニングして、前記第1の活性領域上に第1のゲート電極を形成し、前記第2の活性領域上に第2のゲート電極を形成する工程と、
前記第1及び第2の活性領域上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜をエッチングして、前記第1及び第2のゲート電極の側壁に第1のサイドウォールスペーサを形成する工程と、
前記第2のゲート電極の側壁に形成された前記第1のサイドウォールスペーサを除去する工程と、
前記第1の絶縁膜をエッチングして、前記第1及び第2のハードマスクパターンを露出させるとともに、前記第1のゲート電極の側壁に前記第1及び第2の絶縁膜からなる第2のサイドウォールスペーサを形成し、前記第2のゲート電極の側壁に前記第1の絶縁膜からなる第3のサイドウォールスペーサを形成する工程と、
前記第1及び第2のハードマスクパターン及び前記第1及び第2ゲート絶縁膜をエッチング除去する工程と、
前記第1及び第2ゲート電極表面上及び前記第1及び第2活性領域表面上に金属膜を形成する工程と、を順次実行することを特徴とする。
図5に本発明のゲート形成からサリサイド形成までの手順を示す。
各図面において、左側に示されている構成が、低い動作電圧で動作する低電圧トランジスタであり、右側に示されているのが、この低い動作電圧よりも高い動作電圧で動作する高電圧トランジスタである。これらの2種類のトランジスタは、同一半導体基板上に形成されている。なお、明細書及び図面中で使用されているLVは、Low Voltageの略であり低い動作電圧で動作する低電圧トランジスタに関連する構成であることを意味しており、HVは、High Voltageの略であり上記低い電圧よりも高い動作電圧で動作する高電圧トランジスタに関連する構成であることを意味している。
次に、ホトリソ並びにエッチングを行い、PolySi 23並びにダミー酸化膜 24のパターンニングを行い、LV部トランジスタゲート 25, HV部トランジスタゲート 26, トランジスタ上ダミー酸化膜 27を形成する。(図5(B))
次に、LV部トランジスタゲート 25, HV部トランジスタゲート 26, トランジスタ上ダミー酸化膜 27をマスクとして不純物の注入を行い、LV部N-/P- 28, HV部N-/P- 29を形成する。(図5(C))
次に、LV SiN 30をウェハ全面に成膜する。(図5(D))
次に、HV NSG 31のエッチングを行い、LV SiN 30上で選択的にエッチングをストップする。このとき、HV部にはHVスペーサ1 32が形成される。(図6(B))
次に、ホトリソ並びにエッチングを行い、LV部のHV NSG 31を除去する。(図6(C))
次に、LV SiN 30をエッチングしLV部にLVスペーサ 33を形成する。またHV部はHVスペーサ1 32をマスクとしてLV SiN 30のエッチングを行いHVスペーサ2 34を形成する。(図6(D))
次に、LV部トランジスタゲート 25, HV部トランジスタゲート 26, トランジスタ上ダミー酸化膜 27, LVスペーサ 33, HVスペーサ 35をマスクとして不純物の注入を行いLV部N+/P+ 36, HV部N-/P- 37を形成する。(図7(B))
次に、ウェハ全面にCo 38を成膜する。(図7(C))
次に、熱処理を行い、Co 38のサリサイド化を行い、Si上Coサリサイド 39, LV部トランジスタゲート上Coサリサイド 40, HV部トランジスタゲート上Coサリサイド 41を形成する。またSi並びにLV部トランジスタゲート 25, HV部トランジスタゲート 26に接していないCo 38は未反応Co 42となる。(図7(D))
図9に第2の実施の形態のゲート形成からサリサイド形成までの手順を示す。
まず、LV酸化膜 43, HV酸化膜 44上にPolySi 45を形成し、PolySi 45上にダミーSiN 46, ダミー酸化膜 47を成膜する。ここでダミーSiN 46, ダミー酸化膜 47の膜厚はHV酸化膜 44をエッチングする際に必要な時間と同じ時間にてエッチング出来る膜厚として成膜する。(図9(A))
次に、ホトリソ並びにエッチングを行い、PolySi 45並びにダミーSiN 46, ダミー酸化膜 47のパターンニングを行い、LV部トランジスタゲート 48, HV部トランジスタゲート 49, トランジスタゲート上ダミー酸化膜/ダミーSiN 50を形成する。(図9(B))
LV部トランジスタゲート 48, HV部トランジスタゲート 49, トランジスタゲート上ダミー酸化膜/ダミーSiN 50をマスクとして不純物の注入を行い、LV部N-/P- 51, HV部N-/P- 52を形成する。(図9(C))
次に、LV SiN 53をウェハ全面に成膜する。(図9(D))
次に、HV NSG 54のエッチングを行い、LV SiN 53上で選択的にエッチングをストップする。このとき、HV部にはHVスペーサ1 55が形成される。(図10(B))
次に、ホトリソ並びにエッチングを行い、LV部のHV NSG 54を除去する。(図10(C))
次に、スペーサ1 55をマスクとしてLV SiN 53のエッチングを行いHVスペーサ2 58を形成する。(図10(D))
次に、LV部トランジスタゲート 48, HV部トランジスタゲート 49, トランジスタ上ダミー酸化膜/ダミーSiN 50, LVスペーサ 56, HVスペーサ 58をマスクとして不純物の注入を行いLV部N+/P+ 59, HV部N-/P- 60を形成する。(図11(B))
次に、ウェハ全面にCo 61を成膜する。(図11(C))
次に、熱処理を行い、Co 61のサリサイド化を行い、Si上Coサリサイド 62, LV部トランジスタゲート上Coサリサイド 63, HV部トランジスタゲート上Coサリサイド 64を形成する。またSi並びにLV部トランジスタゲート 48, HV部トランジスタゲート 49に接していないCo 61は未反応Co 65となる。(図11(D))
続いて、未反応Co 65の除去を行なう。(図12)
第2の実施の形態では、トランジスタゲート上にダミーSiN 46, ダミー酸化膜47を形成することにより、ダミー酸化膜 47のエッチング終了時に終点判定を行なうことが可能、すなわちHV酸化膜 22が完全に除去される前に終点判定を行なうことが可能となる。これにより実施例2では、HV酸化膜 44をエッチングする際に必要な時間と同じ時間にてエッチング出来るダミーSiN 46, ダミー酸化膜 47をトランジスタゲート上に形成し、スペーサエッチのHVゲート酸化膜エッチにおいて、HVゲート酸化膜とトランジスタゲート上のダミー酸化膜/SiN 50を同時にエッチングすることにより、Si基板へのダメージ並びにSi基板へのカーボンの打ち込みを抑制しつつ、トランジスタゲートのPolySi膜厚とダミー酸化膜を加えた膜厚をスペーサ形成に用いることが出来、スペーサ幅を安定に形成しつつPolySi上にCoサリサイドを形成することが可能となる。
22 HV酸化膜
23 PolySi
24 ダミー酸化膜
25 LV部トランジスタゲート
26 HV部トランジスタゲート
27 トランジスタ上ダミー酸化膜
28 LV部N-/P-
29 HV部N-/P-
30 LV SiN
31 HV NSG
32 HVスペーサ1
33 LVスペーサ
34 HVスペーサ2
35 HVスペーサ
36 LV部N+/P+
37 HV部N+/P+
38 Co
39 Si上Coサリサイド
40 LV部トランジスタゲート上Coサリサイド
41 HV部トランジスタゲート上Coサリサイド
42 未反応Co
Claims (2)
- 半導体基板表面に第1及び第2の活性領域を形成する工程と、
前記第1の活性領域上に、第1の厚さを有する第1ゲート絶縁膜を形成する工程と、
前記第2の活性領域上に、前記第1の厚さよりも薄い第2の厚さを有する第2ゲート絶縁膜を形成する工程と、
前記第1及び第2ゲート絶縁膜上に、ゲート電極材料を形成する工程と、
前記ゲート電極材料上に、前記第1ゲート絶縁膜をエッチングする際に必要な時間と同じ時間にてエッチング出来る膜厚を有するハードマスク材料を形成する工程と、
前記ハードマスク材料をパターンニングして、前記第1の活性領域上に位置する前記ゲート電極材料上に、第1のハードマスクパターンを残存させ、前記第2の活性領域上に位置する前記ゲート電極材料上に、第2のハードマスクパターンを残存させる工程と、
前記第1及び第2のハードマスクパターンをマスクとして、前記ゲート電極材料をパターンニングして、前記第1の活性領域上に第1のゲート電極を形成し、前記第2の活性領域上に第2のゲート電極を形成する工程と、
前記第1及び第2の活性領域上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜をエッチングして、前記第1及び第2のゲート電極の側壁に第1のサイドウォールスペーサを形成する工程と、
前記第2のゲート電極の側壁に形成された前記第1のサイドウォールスペーサを除去する工程と、
前記第1の絶縁膜をエッチングして、前記第1及び第2のハードマスクパターンを露出させるとともに、前記第1のゲート電極の側壁に前記第1及び第2の絶縁膜からなる第2のサイドウォールスペーサを形成し、前記第2のゲート電極の側壁に前記第1の絶縁膜からなる第3のサイドウォールスペーサを形成する工程と、
前記第1及び第2のハードマスクパターン及び前記第1及び第2ゲート絶縁膜をエッチング除去する工程と、
前記第1及び第2ゲート電極表面上及び前記第1及び第2活性領域表面上に金属膜を形成する工程と、を順次実行することを特徴とする半導体装置の製造方法。 - 前記ハードマスク材料は、シリコン窒化膜と、その上に形成された酸化膜とから構成されていることを特徴とする請求項1に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006098140A JP4714065B2 (ja) | 2006-03-31 | 2006-03-31 | 半導体装置の製造方法 |
US11/708,045 US7544555B2 (en) | 2006-03-31 | 2007-02-20 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006098140A JP4714065B2 (ja) | 2006-03-31 | 2006-03-31 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007273759A JP2007273759A (ja) | 2007-10-18 |
JP4714065B2 true JP4714065B2 (ja) | 2011-06-29 |
Family
ID=38676240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006098140A Expired - Fee Related JP4714065B2 (ja) | 2006-03-31 | 2006-03-31 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7544555B2 (ja) |
JP (1) | JP4714065B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7416949B1 (en) * | 2007-02-14 | 2008-08-26 | Texas Instruments Incorporated | Fabrication of transistors with a fully silicided gate electrode and channel strain |
KR100864930B1 (ko) | 2007-11-30 | 2008-10-23 | 주식회사 동부하이텍 | 액정 표시 소자용 구동 소자의 제조 방법 |
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- 2006-03-31 JP JP2006098140A patent/JP4714065B2/ja not_active Expired - Fee Related
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2007
- 2007-02-20 US US11/708,045 patent/US7544555B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
US20070275528A1 (en) | 2007-11-29 |
US7544555B2 (en) | 2009-06-09 |
JP2007273759A (ja) | 2007-10-18 |
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A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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RD03 | Notification of appointment of power of attorney |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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