KR101078724B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 GIDL(Gate Induced Drain Leakage) 현상 없이 DIBL(Drain-Induced Barrier Lowering) 현상을 개선하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 반도체 기판 상에 형성된 메인 게이트와, 상기 메인 게이트 양측의 반도체 기판 표면 내에 각각 형성된 소오스 영역 및 드레인 영역 및 상기 소오스 영역과 인접한 메인 게이트 부분 내에 형성된 내부 게이트를 포함한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게, GIDL 현상 없이 DIBL 현상을 개선하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이는 감소하고 있다. 이로 인해, 소오스 영역 및 드레인 영역 간의 간섭 현상이 증가하고 게이트의 제어 능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과가 발생된다. 또한, 채널 길이가 감소됨에 따라 DIBL(Drain-Induced Barrier Lowering) 현상이 발생되어 소자 특성 및 신뢰성이 저하된다.
구체적으로, 상기 DIBL 현상이란 게이트 오프(Off)시 드레인 영역에 전압이 인가되면, 감소된 채널 길이로 인해 드레인 영역의 공핍층이 소오스 영역과 상호 작용하여 소오스 영역과 채널 간의 전위 장벽 차이가 감소되는 현상을 말하며, 상기 DIBL 현상이 발생되면 누설 전류가 증가되므로 반도체 소자의 특성 및 신뢰성이 저하된다.
한편, 상기 DIBL 현상은 반도체 소자의 고집적화 추세에 따라 채널 길이가 감소될수록 더욱 심화되고 있으며, 상기 DIBL 현상을 개선하여 반도체 소자의 특성 및 신뢰성을 향상시키기 위한 다양한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
상기 DIBL 현상을 개선하기 위한 방법 중 하나로서, 예컨대, 게이트에 음(-)의 전압을 인가하는 방법이 제안된 바 있다. 이렇게 하면, 게이트 오프시 드레인 영역에 전압이 인가되더라도 소오스 영역과 채널 간의 전위 장벽 차이를 어느정도 확보할 수 있으므로, 상기 DIBL 현상이 개선되어 누설 전류를 감소시킬 수 있다.
그러나, 전술한 종래 기술의 경우에는 게이트에 음(-)의 전압이 인가됨에 따라 게이트와 드레인 영역 간의 전압 차이가 증가되어 GIDL(Gate Induced Drain Leakage) 현상이 유발되고, 이로 인해, 누설 전류가 증가되어 반도체 소자의 특성 및 신뢰성이 저하된다.
결과적으로, 게이트에 음(-)의 전압을 인가하는 종래 기술의 경우에는 채널 길이의 감소에 따른 DIBL 현상을 어느 정도 개선할수는 있지만, 게이트와 드레인 영역 간의 전압 차이로 인한 GIDL 현상이 유발되므로, 누설 전류가 증가되는 문제점을 피할 수 없다. 따라서, GIDL 현상 없이 DIBL 현상을 개선하여 누설 전류를 효과적으로 감소시킬 수 있는 방법이 필요한다.
본 발명은 GIDL 현상 없이 DIBL 현상을 개선하여 누설 전류를 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자는, 반도체 기판 상에 형성된 메인 게이트와, 상기 메인 게이트 양측의 반도체 기판 표면 내에 각각 형성된 소오스 영역 및 드레인 영역 및 상기 소오스 영역과 인접한 메인 게이트 부분 내에 형성된 내부 게이트를 포함한다.
상기 내부 게이트는 그의 양측벽에 스페이서를 구비한다.
상기 내부 게이트는 상기 소오스 영역과 인접한 일측 단부가 상기 소오스 영역과 인접한 메인 게이트의 일측 단부와 일치하도록 형성된다.
본 발명의 실시예에 따른 반도체 소자는, 상기 메인 게이트와 콘택하도록 형성된 제1 콘택 및 상기 내부 게이트와 콘택하도록 형성된 제2 콘택을 더 포함한다.
또한, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 메인 게이트를 형성함과 동시에 상기 메인 게이트의 일측 부분 내에 내부 게이트를 형성하는 단계 및 상기 내부 게이트가 형성된 메인 게이트 일측 부분에 이웃하는 반도체 기판 부분의 표면 내에 소오스 영역을 형성함과 동시에 상기 메인 게이트 타측 부분에 이웃하는 반도체 기판 부분의 표면 내에 드레인 영역을 형성하는 단계를 포함한다.
상기 내부 게이트는 그의 양측벽에 스페이서를 구비하도록 형성한다.
상기 내부 게이트는 상기 소오스 영역과 인접한 일측 단부가 상기 소오스 영역과 인접한 메인 게이트의 일측 단부와 일치하도록 형성한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 상기 소오스 영역 및 드레인 영역을 형성하는 단계 후, 상기 메인 게이트와 콘택하는 제1 콘택 및 상기 내부 게이트와 콘택하는 제2 콘택을 형성하는 단계를 더 포함한다.
게다가, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 도전 패턴을 형성하는 단계와, 상기 도전 패턴이 형성된 반도체 기판 상에 상기 도전 패턴을 덮도록 도전막을 형성하는 단계와, 상기 도전막을 식각해서 메인 게이트를 형성함과 동시에 상기 도전 패턴을 식각해서 상기 메인 게이트의 일측 부분 내에 내부 게이트를 형성하는 단계 및 상기 내부 게이트가 형성된 메인 게이트 일측 부분에 이웃하는 반도체 기판 부분의 표면 내에 소오스 영역을 형성함과 동시에 상기 메인 게이트 타측 부분에 이웃하는 반도체 기판 부분의 표면 내에 드레인 영역을 형성하는 단계를 포함한다.
상기 도전 패턴을 형성하는 단계는, 상기 반도체 기판 상에 제1 게이트 절연막, 제1 게이트 도전막 및 제1 게이트 하드마스크막을 형성하는 단계 및 상기 제1 게이트 하드마스크막, 제1 게이트 도전막 및 제1 게이트 절연막을 식각하는 단계를 포함한다.
상기 도전 패턴을 형성하는 단계 후, 그리고, 상기 도전막을 형성하는 단계 전, 상기 도전 패턴의 양측벽에 스페이서를 형성하는 단계를 더 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 상기 도전 패턴을 형성하는 단계 후, 그리고, 상기 도전막을 형성하는 단계 전, 상기 도전 패턴이 형성된 반도체 기판 상에 메인 게이트용 제2 게이트 절연막을 형성하는 단계를 더 포함한다.
상기 도전막은 메인 게이트용 제2 게이트 도전막이다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 상기 도전막을 형성하는 단계 후, 그리고, 상기 메인 게이트 및 내부 게이트를 형성하는 단계 전, 상기 도전막에 대해 평탄화 공정을 수행하는 단계 및 상기 평탄화 공정이 수행된 도전막 상에 메인 게이트용 제2 게이트 하드마스크막을 형성하는 단계를 더 포함한다.
상기 메인 게이트 및 내부 게이트를 형성하는 단계는, 상기 도전막 상에 상기 도전 패턴의 일측과 오버랩되는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 도전막 및 도전 패턴을 식각하는 단계 및 상기 마스크 패턴을 제거하는 단계를 포함한다.
상기 내부 게이트는 상기 소오스 영역과 인접한 일측 단부가 상기 소오스 영역과 인접한 메인 게이트의 일측 단부와 일치하도록 형성한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 상기 소오스 영역 및 드레인 영역을 형성하는 단계 후, 상기 메인 게이트와 콘택하는 제1 콘택 및 상기 내부 게이트와 콘택하는 제2 콘택을 형성하는 단계를 더 포함한다.
본 발명은 소오스 영역과 인접한 메인 게이트 부분 내에 내부 게이트를 형성 함으로써, 메인 게이트 오프시 상기 소오스 영역에 인접한 내부 게이트에 선택적으로 음(-)의 전압을 인가할 수 있으며, 그래서, 상기 소오스 영역과 채널 간의 전위 장벽 차이를 확보할 수 있다.
따라서, 본 발명은 감소된 채널 길이로 인해 메인 게이트 오프시 소오스 영역과 채널 간의 전위 장벽 차이가 감소됨에 따라 유발되는 DIBL 현상을 개선할 수 있으며, 이를 통해, 누설 전류를 감소시켜 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
특히, 본 발명은 상기 소오스 영역에 인접하도록 형성된 내부 게이트에만 선택적으로 음(-)의 전압을 인가할 수 있으므로, 메인 게이트와 드레인 영역 간의 전압 차이가 증가되지 않아 GIDL 현상이 유발되지 않으며, 이에 따라, 본 발명은 GIDL 현상 없이 상기 DIBL 현상을 효과적으로 개선할 수 있다.
본 발명은, 반도체 기판 상에 메인 게이트를 형성하고 소오스 영역과 인접한 상기 메인 게이트 부분 내에 내부 게이트를 형성하며, 메인 게이트 오프시 상기 소오스 영역에 인접한 내부 게이트에 선택적으로 음(-)의 전압을 인가한다.
이렇게 하면, 상기 소오스 영역에 인접한 내부 게이트에 선택적으로 음(-)의전압이 인가됨에 따라, 소오스 영역과 채널 간의 전위 장벽 차이가 확보됨과 동시에 메인 게이트와 드레인 영역 간의 전압 차이가 증가되지 않는 바, 본 발명은 GIDL 현상 없이 DIBL 현상을 개선할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이며, 도 2는 도 1의 A―A′선에 대응하는, 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자는, 반도체 기판(100) 상에 형성된 메인 게이트(120)와, 상기 메인 게이트(120) 양측의 반도체 기판(100) 표면 내에 각각 형성된 소오스 영역(140s) 및 드레인 영역(140d) 및 상기 소오스 영역(140s)과 인접한 메인 게이트(120) 부분 내에 형성된 내부 게이트(110)를 포함한다. 바람직하게, 상기 내부 게이트(110)는 상기 소오스 영역(140s)과 인접한 일측 단부가 상기 소오스 영역(140s)과 인접한 메인 게이트(120)의 일측 단부와 일치하도록 형성되어 있다.
또한, 상기 내부 게이트(110)은 제1 게이트 절연막(102)과 제1 게이트 도전막(104) 및 제1 게이트 하드마스크막(106)의 적층 구조를 포함하며, 그의 양측벽에 제1 스페이서(108)가 구비되어 있다. 상기 제1 스페이서(108)는, 예컨대, 산화막 및 질화막으로 형성되어 있다. 상기 메인 게이트(120)는 제2 게이트 절연막(112)과 제2 게이트 도전막(114) 및 제2 게이트 하드마스크막(116)의 적층 구조를 포함하며, 그의 양측벽에 제2 스페이서(130)가 구비되어 있다. 상기 제2 스페이서(130)는, 예컨대, 제1 산화막(122)과 질화막(124) 및 제2 산화막(126)으로 형성되어 있다.
여기서, 상기 메인 게이트(120) 상에는 상기 메인 게이트(120)와 콘택하는 제1 콘택(150)이 형성되어 있으며, 상기 내부 게이트(110) 상에는 상기 내부 게이트(110)와 콘택하는 제2 콘택(160)이 형성되어 있다. 본 발명의 실시예에서는, 상기 제1 콘택(150) 및 제2 콘택(160)을 통해 상기 메인 게이트(120) 및 내부 게이트(110)에 서로 다른 전압을 각각 인가하는 것이 가능하다.
구체적으로, 상기 메인 게이트(120)의 오프시, 상기 제1 콘택(150)을 통해 상기 메인 게이트(120)에는 Vss 전압이 인가되고, 상기 제2 콘택(160)을 통해 소오스 영역(140s)에 인접한 상기 내부 게이트(110)에는 선택적으로 음(-)의 전압이 인가되며, 상기 소오스 영역(140s)에는 Vss 전압이 인가되고, 드레인 영역(140d)에는 Vdd 전압이 인가된다.
상기 메인 게이트(120)의 오프시 드레인 영역(140d)에 Vdd 전압이 인가되면, 감소된 채널 길이로 인해 상기 드레인 영역(140d)의 공핍층이 소오스 영역(140s)과 상호 작용하여 상기 소오스 영역(140s)과 채널 간의 전위 장벽 차이가 감소되어 DIBL 현상이 유발되는데, 본 발명의 실시예에서는, 상기 소오스 영역(140s)에 인접한 내부 게이트(110)에 선택적으로 음(-)의 전압이 인가됨으로써, 소오스 영역(140s)과 채널 간의 전위 장벽 차이가 충분히 확보되는 바, 그래서, 본 발명은 상기 DIBL 현상을 개선하여 누설 전류를 감소시킬 수 있다.
또한, 본 발명의 실시예에서는 메인 게이트(120)에 전체적으로 음(-)의 전압이 인가되는 것이 아니라 소오스 영역(120s)에 인접한 내부 게이트(110)에만 선택적으로 음(-)의 전압이 인가되므로, 상기 메인 게이트(120)와 드레인 영역(140d) 간의 전압 차이를 감소시킬 수 있으며, 따라서, 본 발명은 GIDL 현상 없이 상기 DIBL 현상을 효과적으로 개선할 수 있다. 그러므로, 본 발명은 GIDL 현상 없이 상기 DIBL 현상이 효과적으로 개선되어 누설 전류가 감소됨에 따라, 향상된 반도체 소자의 특성 및 신뢰성을 얻을 수 있다.
도 3a 내지 도 3g는 도 1의 A―A′선에 대응하는, 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 반도체 기판(100) 상에 제1 게이트 절연막(102)과 제1 게이트 도전막(104) 및 제1 게이트 하드마스크막(106)을 차례로 형성한다. 상기 제1 게이트 절연막(102)은, 예컨대, 산화막으로 형성하고, 제2 게이트 도전막(104)은, 예컨대, 도핑된 폴리실리콘막과 금속막의 적층 구조로 형성한다.
도 3b를 참조하면, 상기 제1 게이트 하드마스크막(106), 제1 게이트 도전막(104) 및 제1 게이트 절연막(102)을 1차 식각(E1)해서, 반도체 기판(100) 상에 도전 패턴(110a)을 형성한다.
도 3c를 참조하면, 상기 도전 패턴(110a)의 양측벽에 제1 스페이서(108)를 형성한다. 상기 제1 스페이서(108)는, 예컨대, 산화막 및 질화막으로 형성한다.
도 3d를 참조하면, 상기 제1 스페이서(108) 및 도전 패턴(110a)이 형성된 반도체 기판(100) 상에 메인 게이트용 제2 게이트 절연막(112)을 형성한다. 상기 제2 게이트 절연막(112)은, 바람직하게, 열산화 공정을 통해 산화막으로 형성한다.
그리고 나서, 상기 제2 게이트 절연막(112) 상에 메인 게이트용 제2 게이트 도전막(114)을 형성한 후, 상기 제2 게이트 도전막(114)에 대해 평탄화 공정을 수행한다. 상기 제2 게이트 도전막(114)은 도핑된 폴리실리콘막 및 금속막의 적층 구 조로 형성하며, 상기 제2 게이트 도전막(114)의 도핑된 폴리실리콘막은 제1 게이트 도전막(112)의 도핑된 폴리실리콘막과 같거나, 또는, 다른 불순물로 도핑되어도 무방하다. 이어서, 상기 평탄화 공정이 수행된 제2 게이트 도전막(114) 상에 메인 게이트용 제2 게이트 하드마스크막(116)을 형성한다.
여기서, 본 발명의 실시예에서는 상기 제2 게이트 도전막(114) 상에 형성되는 제2 게이트 하드마스크막(116)의 평탄도가 어느 정도 개선되도록, 상기 제2 게이트 도전막(114)을 상기 도전 패턴(110a)을 완전히 덮도록 형성하는 것이 바람직하며, 이를 통해, 본 발명은 추가적인 평탄화 공정을 생략하여 반도체 소자의 제조 단가를 절감하는 것이 가능하다.
도 3e를 참조하면, 상기 제2 게이트 하드마스크막(116) 상에 상기 도전 패턴의 일측과 오버랩되는 마스크 패턴(MK)을 형성한다. 다음으로, 상기 마스크 패턴(MK)을 식각 마스크로 사용하여 상기 제2 게이트 하드마스크막(116), 제2 게이트 도전막(114), 제2 게이트 절연막(112) 및 도전 패턴을 2차 식각(E2)한다.
그 결과, 상기 제2 게이트 하드마스크막(116), 제2 게이트 도전막(114), 제2 게이트 절연막(112)이 식각되어 메인 게이트(120)가 형성됨과 동시에 상기 도전 패턴이 식각되어 상기 메인 게이트(120)의 일측 부분 내에 내부 게이트(110)가 형성된다. 여기서, 상기 내부 게이트(110)는 일측 단부가 메인 게이트(120)의 일측 단부와 일치하도록 형성한다.
또한, 본 발명의 실시예에서는 상기 내부 게이트(110)를 1차 및 2차 식각 공정(E2)을 통해 형성하며, 따라서, 본 발명은 각 식각 공정의 노광 마진에 비해 상 대적으로 짧은 채널 길이를 갖는 내부 게이트(110)를 형성할 수 있다.
도 3f를 참조하면, 상기 마스크 패턴을 제거하고, 그리고 나서, 상기 메인 게이트(120)의 양측벽에 제2 스페이서(130)를 형성한다. 상기 제2 스페이서(130)는, 예컨대, 제1 산화막(122)과 질화막(124) 및 제2 산화막(126)으로 형성된다.
도 3g를 참조하면, 상기 내부 게이트(110)가 형성된 메인 게이트(120) 일측 부분에 이웃하는 반도체 기판(110) 부분의 표면 내에 소오스 영역(140s)을 형성함과 동시에 상기 메인 게이트(120) 타측 부분에 이웃하는 반도체 기판(100) 부분의 표면 내에 드레인 영역(140d)을 형성한다.
이후, 도시하지는 않았으나, 상기 메인 게이트(120)와 콘택하는 제1 콘택 및 상기 내부 게이트(110)와 콘택하는 제2 콘택을 형성한 후, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다. 상기 제1 및 제2 콘택은 동시에 형성되어도 무방하며, 제1 콘택을 먼저 형성한 후에 제2 콘택을 형성하거나, 또는, 제2 콘택을 먼저 형성한 후에 제1 콘택을 형성하는 것도 가능하다.
여기서, 본 발명의 실시예에서는, 상기 메인 게이트의 오프시 상기 제2 콘택을 통해 소오스 영역에 인접한 상기 내부 게이트에만 선택적으로 음(-)의 전압을 인가할 수 있다. 따라서, 본 발명은 상기 소오스 영역과 채널 간의 전위 장벽 차이가 충분히 확보되어 DIBL 현상을 개선할 수 있으며, 또한, 본 발명은 상기 메인 게이트와 드레인 영역 간의 전압 차이가 감소되어 GIDL 현상을 방지할 수 있다. 그러므로, 본 발명은 GIDL 현상 없이 상기 DIBL 현상을 효과적으로 개선할 수 있으며, 그래서, 누설 전류가 감소되어 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도.
도 2는 도 1의 A―A′선에 대응하는, 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 3a 내지 도 3g는 도 1의 A―A′선에 대응하는, 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 제1 게이트 절연막
104 : 제2 게이트 도전막 106 : 제1 게이트 하드마스크막
108 : 제1 스페이서 110a : 도전 패턴
110 : 내부 게이트 112 : 제2 게이트 절연막
114 : 제2 게이트 도전막 116 : 제3 게이트 하드마스크막
MK : 마스크 패턴 120 : 메인 게이트
122 : 제1 산화막 124 : 질화막
126 : 제2 산화막 130 : 제2 스페이서
140s : 소오스 영역 140d : 드레인 영역
150 : 제1 콘택 160 : 제2 콘택

Claims (20)

  1. 반도체 기판 상에 형성된 메인 게이트;
    상기 메인 게이트 양측의 반도체 기판 표면 내에 각각 형성된 소오스 영역 및 드레인 영역; 및
    상기 소오스 영역과 인접한 메인 게이트 부분 내에 형성된 내부 게이트;
    를 포함하며,
    상기 메인 게이트에는 제1 전압이 인가되고, 상기 내부 게이트에는 상기 제1 전압보다 낮은 제2 전압이 인가되는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 내부 게이트는 그의 양측벽에 스페이서를 구비한 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 내부 게이트는 상기 소오스 영역과 인접한 일측 단부가 상기 소오스 영역과 인접한 메인 게이트의 일측 단부와 일치하도록 형성된 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 메인 게이트와 콘택하도록 형성된 제1 콘택; 및
    상기 내부 게이트와 콘택하도록 형성된 제2 콘택;
    을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 반도체 기판 상에 메인 게이트를 형성함과 동시에 상기 메인 게이트의 일측 부분 내에 내부 게이트를 형성하는 단계; 및
    상기 내부 게이트가 형성된 메인 게이트 일측 부분에 이웃하는 반도체 기판 부분의 표면 내에 소오스 영역을 형성함과 동시에 상기 메인 게이트 타측 부분에 이웃하는 반도체 기판 부분의 표면 내에 드레인 영역을 형성하는 단계;
    를 포함하며,
    상기 메인 게이트에는 제1 전압이 인가되고, 상기 내부 게이트에는 상기 제1 전압보다 낮은 제2 전압이 인가되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 내부 게이트는 그의 양측벽에 스페이서를 구비하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 내부 게이트는 상기 소오스 영역과 인접한 일측 단부가 상기 소오스 영역과 인접한 메인 게이트의 일측 단부와 일치하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 5 항에 있어서,
    상기 소오스 영역 및 드레인 영역을 형성하는 단계 후,
    상기 메인 게이트와 콘택하는 제1 콘택 및 상기 내부 게이트와 콘택하는 제2 콘택을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 반도체 기판 상에 도전 패턴을 형성하는 단계;
    상기 도전 패턴이 형성된 반도체 기판 상에 상기 도전 패턴을 덮도록 도전막을 형성하는 단계;
    상기 도전막을 식각해서 메인 게이트를 형성함과 동시에 상기 도전 패턴을 식각해서 상기 메인 게이트의 일측 부분 내에 내부 게이트를 형성하는 단계; 및
    상기 내부 게이트가 형성된 메인 게이트 일측 부분에 이웃하는 반도체 기판 부분의 표면 내에 소오스 영역을 형성함과 동시에 상기 메인 게이트 타측 부분에 이웃하는 반도체 기판 부분의 표면 내에 드레인 영역을 형성하는 단계;
    를 포함하며,
    상기 메인 게이트에는 제1 전압이 인가되고, 상기 내부 게이트에는 상기 제1 전압보다 낮은 제2 전압이 인가되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 도전 패턴을 형성하는 단계는,
    상기 반도체 기판 상에 제1 게이트 절연막, 제1 게이트 도전막 및 제1 게이트 하드마스크막을 형성하는 단계; 및
    상기 제1 게이트 하드마스크막, 제1 게이트 도전막 및 제1 게이트 절연막을 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 도전 패턴을 형성하는 단계 후, 그리고, 상기 도전막을 형성하는 단계 전,
    상기 도전 패턴의 양측벽에 스페이서를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 도전 패턴을 형성하는 단계 후, 그리고, 상기 도전막을 형성하는 단계 전,
    상기 도전 패턴이 형성된 반도체 기판 상에 메인 게이트용 제2 게이트 절연막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 9 항에 있어서,
    상기 도전막은 메인 게이트용 제2 게이트 도전막인 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 9 항에 있어서,
    상기 도전막을 형성하는 단계 후, 그리고, 상기 메인 게이트 및 내부 게이트를 형성하는 단계 전,
    상기 도전막에 대해 평탄화 공정을 수행하는 단계; 및
    상기 평탄화 공정이 수행된 도전막 상에 메인 게이트용 제2 게이트 하드마스크막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 메인 게이트 및 내부 게이트를 형성하는 단계는,
    상기 도전막 상에 상기 도전 패턴의 일측과 오버랩되는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 도전막 및 도전 패턴을 식각하는 단계; 및
    상기 마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 9 항에 있어서,
    상기 내부 게이트는 상기 소오스 영역과 인접한 일측 단부가 상기 소오스 영역과 인접한 메인 게이트의 일측 단부와 일치하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 9 항에 있어서,
    상기 소오스 영역 및 드레인 영역을 형성하는 단계 후,
    상기 메인 게이트와 콘택하는 제1 콘택 및 상기 내부 게이트와 콘택하는 제2 콘택을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 1 항에 있어서,
    상기 제1 전압은 상기 메인 게이트를 오프시키는 Vss 전압이며, 상기 제2 전압은 음(-)의 전압인 것을 특징으로 하는 반도체 소자.
  19. 제 5 항에 있어서,
    상기 제1 전압은 상기 메인 게이트를 오프시키는 Vss 전압이며, 상기 제2 전압은 음(-)의 전압인 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 9 항에 있어서,
    상기 제1 전압은 상기 메인 게이트를 오프시키는 Vss 전압이며, 상기 제2 전압은 음(-)의 전압인 것을 특징으로 하는 반도체 소자의 제조방법.
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